JPH11242892A - 不揮発性半導体記憶装置およびそのデータ書き込み方法 - Google Patents
不揮発性半導体記憶装置およびそのデータ書き込み方法Info
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- JPH11242892A JPH11242892A JP14770898A JP14770898A JPH11242892A JP H11242892 A JPH11242892 A JP H11242892A JP 14770898 A JP14770898 A JP 14770898A JP 14770898 A JP14770898 A JP 14770898A JP H11242892 A JPH11242892 A JP H11242892A
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- memory device
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Abstract
(57)【要約】
【課題】確実にセルフ−ブーストを起こすことができ、
ディスターブ耐性を改善できる不揮発性半導体記憶装置
を提供する。 【解決手段】 セルフ−ブーストを用いてデータの書き
込みを行う半導体不揮発性記憶装置において、データ書
き込み動作時、ビット線ＢＬ１に接続された選択トラン
ジスタＳＧ１Ｂのゲートに電源電圧ＶCCより高いパス電
圧Ｖｐａｓｓを印加するとともに、ワード線ＷＬにＶCC
を印加してメモリストリングのチャネル電位をビット線
電位と同電位にした後、ビット線に接続された選択トラ
ンジスタＳＧ１ＢのゲートにＶCCを印加し、選択された
ワード線にＶｐｇｍを印加し、非選択のワード線に中間
電圧Ｖｐａｓｓを印加する
ディスターブ耐性を改善できる不揮発性半導体記憶装置
を提供する。 【解決手段】 セルフ−ブーストを用いてデータの書き
込みを行う半導体不揮発性記憶装置において、データ書
き込み動作時、ビット線ＢＬ１に接続された選択トラン
ジスタＳＧ１Ｂのゲートに電源電圧ＶCCより高いパス電
圧Ｖｐａｓｓを印加するとともに、ワード線ＷＬにＶCC
を印加してメモリストリングのチャネル電位をビット線
電位と同電位にした後、ビット線に接続された選択トラ
ンジスタＳＧ１ＢのゲートにＶCCを印加し、選択された
ワード線にＶｐｇｍを印加し、非選択のワード線に中間
電圧Ｖｐａｓｓを印加する
Description
【０００１】
【発明の属する技術分野】本発明は、ＮＡＮＤ型フラッ
シュメモリ等の不揮発性半導体記憶装置及びそのデータ
書き込み方法に関するものである。
シュメモリ等の不揮発性半導体記憶装置及びそのデータ
書き込み方法に関するものである。
【０００２】
【従来の技術】従来、ＥＰＲＯＭ、フラッシュメモリ等
の半導体不揮発性記憶装置においては、チャネルホット
エレクトロン注入（以下、ＣＨＥ）によりフローティン
グゲートに電子を注入してデータの書き込みを行うＮＯ
Ｒ型の半導体不揮発性記憶装置が主流であった。しか
し、上述したＮＯＲ型半導体不揮発性記憶装置において
は、２個のメモリトランジスタで１個のビットコンタク
トおよびソース線を共有するため、高集積化が困難であ
り、大容量化が図れないという問題がある。
の半導体不揮発性記憶装置においては、チャネルホット
エレクトロン注入（以下、ＣＨＥ）によりフローティン
グゲートに電子を注入してデータの書き込みを行うＮＯ
Ｒ型の半導体不揮発性記憶装置が主流であった。しか
し、上述したＮＯＲ型半導体不揮発性記憶装置において
は、２個のメモリトランジスタで１個のビットコンタク
トおよびソース線を共有するため、高集積化が困難であ
り、大容量化が図れないという問題がある。
【０００３】以上の観点から、複数個のメモリトランジ
スタを直列接続してＮＡＮＤ列を構成し、２個のＮＡＮ
Ｄ列で１個のビットコンタクトおよびソース線を共有す
ることにより、高集積化を実現したＮＡＮＤ型フラッシ
ュメモリが提案されている。
スタを直列接続してＮＡＮＤ列を構成し、２個のＮＡＮ
Ｄ列で１個のビットコンタクトおよびソース線を共有す
ることにより、高集積化を実現したＮＡＮＤ型フラッシ
ュメモリが提案されている。
【０００４】一般的なＮＡＮＤ型フラッシュメモリにお
いて、消去動作は、選択ＮＡＮＤ列ブロックの全ワード
線に０Ｖ、非選択ＮＡＮＤ列ブロックの全ワード線およ
びメモリアレイの基板に高電圧（たとえば２０Ｖ）を印
加する。その結果、選択ＮＡＮＤ列ブロックのメモリト
ランジスタのみ、フローティングゲートから基板に電子
が引き抜かれて、メモリトランジスタのしきい値電圧は
負方向にシフトして、たとえば−３Ｖ程度になる。
いて、消去動作は、選択ＮＡＮＤ列ブロックの全ワード
線に０Ｖ、非選択ＮＡＮＤ列ブロックの全ワード線およ
びメモリアレイの基板に高電圧（たとえば２０Ｖ）を印
加する。その結果、選択ＮＡＮＤ列ブロックのメモリト
ランジスタのみ、フローティングゲートから基板に電子
が引き抜かれて、メモリトランジスタのしきい値電圧は
負方向にシフトして、たとえば−３Ｖ程度になる。
【０００５】一方、データの書き込み動作は、選択する
ワード線に接続されたメモリトランジスタ一括に、いわ
ゆるページ単位で行われ、選択するワード線に高電圧
（たとえば１８Ｖ）を、書き込みすべき（０データ）メ
モリトランジスタが接続されたビット線に０Ｖ、書き込
みを禁止すべき（１データ）メモリトランジスタが接続
されたビット線に中間電圧（たとえば８Ｖ）を印加す
る。その結果、書き込みすべき選択メモリトランジスタ
のみ、フローティングゲート中に電子が注入されて、選
択メモリトランジスタのしきい値電圧は正方向にシフト
して、たとえば２Ｖ程度になる。
ワード線に接続されたメモリトランジスタ一括に、いわ
ゆるページ単位で行われ、選択するワード線に高電圧
（たとえば１８Ｖ）を、書き込みすべき（０データ）メ
モリトランジスタが接続されたビット線に０Ｖ、書き込
みを禁止すべき（１データ）メモリトランジスタが接続
されたビット線に中間電圧（たとえば８Ｖ）を印加す
る。その結果、書き込みすべき選択メモリトランジスタ
のみ、フローティングゲート中に電子が注入されて、選
択メモリトランジスタのしきい値電圧は正方向にシフト
して、たとえば２Ｖ程度になる。
【０００６】かかるＮＡＮＤ型フラッシュメモリにおい
ては、データの書き込みおよび消去ともＦＮ(Fowler No
rdheim) トンネル電流により行うため、動作電流をチッ
プ内昇圧回路から供給することが比較的容易であり、単
一電源で動作させ易いという利点がある。さらには、ペ
ージ単位で、つまり選択するワード線に接続されたメモ
リトランジスタ一括にデータ書き込みが行われるため、
当然の結果として、書き込み速度の点で優位である。
ては、データの書き込みおよび消去ともＦＮ(Fowler No
rdheim) トンネル電流により行うため、動作電流をチッ
プ内昇圧回路から供給することが比較的容易であり、単
一電源で動作させ易いという利点がある。さらには、ペ
ージ単位で、つまり選択するワード線に接続されたメモ
リトランジスタ一括にデータ書き込みが行われるため、
当然の結果として、書き込み速度の点で優位である。
【０００７】
【発明が解決しようとする課題】ところで、上述したＮ
ＡＮＤ型フラッシュメモリは、以下の不利益を有する。
すなわち、ＮＡＮＤ型フラッシュメモリのデータ書き込
み動作は、ページ単位で行われるため、書き込みを禁止
すべきメモリトランジスタが接続されたすべてのビット
線に対しては中間電圧（たとえば８Ｖ）を印加する必要
がある。ページ単位でのビット線本数は、通常５１２バ
イト、つまり、およそ４０００本にもなるため、前記中
間電圧を発生する昇圧回路の負荷が大きい。また上記の
データ書き込み動作は、書き込みメモリトランジスタの
しきい値電圧を制御する必要から、複数回の書き込み／
ベリファイ動作を繰り返し行うため、各書き込み毎に、
上記書き込み禁止ビット線を中間電圧に充電する必要が
ある。
ＡＮＤ型フラッシュメモリは、以下の不利益を有する。
すなわち、ＮＡＮＤ型フラッシュメモリのデータ書き込
み動作は、ページ単位で行われるため、書き込みを禁止
すべきメモリトランジスタが接続されたすべてのビット
線に対しては中間電圧（たとえば８Ｖ）を印加する必要
がある。ページ単位でのビット線本数は、通常５１２バ
イト、つまり、およそ４０００本にもなるため、前記中
間電圧を発生する昇圧回路の負荷が大きい。また上記の
データ書き込み動作は、書き込みメモリトランジスタの
しきい値電圧を制御する必要から、複数回の書き込み／
ベリファイ動作を繰り返し行うため、各書き込み毎に、
上記書き込み禁止ビット線を中間電圧に充電する必要が
ある。
【０００８】このため、書き込み／ベリファイ回数が多
くなると、実質的な書き込み時間より、むしろ書き込み
／ベリファイ動作におけるビット線電圧の切り替えに要
する時間が支配的となり、書き込み速度が律速され、高
速書き込みが困難となる。さらには、各ビット線毎に設
けられページデータをラッチするためのデータラッチ回
路は、中間電圧を扱うため高耐圧仕様とする必要があ
り、必然的にサイズが大きくなり、したがって各ビット
線毎のデータラッチ回路のレイアウトが困難となる。
くなると、実質的な書き込み時間より、むしろ書き込み
／ベリファイ動作におけるビット線電圧の切り替えに要
する時間が支配的となり、書き込み速度が律速され、高
速書き込みが困難となる。さらには、各ビット線毎に設
けられページデータをラッチするためのデータラッチ回
路は、中間電圧を扱うため高耐圧仕様とする必要があ
り、必然的にサイズが大きくなり、したがって各ビット
線毎のデータラッチ回路のレイアウトが困難となる。
【０００９】上述した問題点を解決して、低電圧での単
一電源動作に適し、高速書き込みが可能で、しかも各ビ
ット線毎のデータラッチ回路のレイアウトが容易なＮＡ
ＮＤ型フラッシュメモリの新しい書き込み方式が、以下
の文献に開示されている。文献：ＩＥＥＥ ＪＯＵＲＮ
ＡＬ ＯＦ ＳＯＬＩＤ- ＳＴＡＴＥ ＣＩＲＣＵＩＴ
Ｓ，ＶＯＬ．３０，ＮＯ．１１，ＮＯＶＥＭＢＥＲ １
９９５ ｐ１１５２〜ｐ１１５３における記述、および
Ｆｉｇ５〜Ｆｉｇ６。
一電源動作に適し、高速書き込みが可能で、しかも各ビ
ット線毎のデータラッチ回路のレイアウトが容易なＮＡ
ＮＤ型フラッシュメモリの新しい書き込み方式が、以下
の文献に開示されている。文献：ＩＥＥＥ ＪＯＵＲＮ
ＡＬ ＯＦ ＳＯＬＩＤ- ＳＴＡＴＥ ＣＩＲＣＵＩＴ
Ｓ，ＶＯＬ．３０，ＮＯ．１１，ＮＯＶＥＭＢＥＲ １
９９５ ｐ１１５２〜ｐ１１５３における記述、および
Ｆｉｇ５〜Ｆｉｇ６。
【００１０】上述した文献に開示されたデータ書き込み
動作は、書き込みを禁止すべきメモリトランジスタが接
続されたＮＡＮＤ列をフローティング状態として、当該
ＮＡＮＤ列のチャネル部電圧を、主として非選択ワード
線に印加されるパス電圧（たとえば１０Ｖ）との容量カ
ップリングにより、自動的に昇圧する。この自動昇圧動
作は、セルフ−ブースト動作と呼ばれる。
動作は、書き込みを禁止すべきメモリトランジスタが接
続されたＮＡＮＤ列をフローティング状態として、当該
ＮＡＮＤ列のチャネル部電圧を、主として非選択ワード
線に印加されるパス電圧（たとえば１０Ｖ）との容量カ
ップリングにより、自動的に昇圧する。この自動昇圧動
作は、セルフ−ブースト動作と呼ばれる。
【００１１】図３は、上述したセルフ−ブースト動作に
よりＮＡＮＤ型フラッシュメモリのデータ書き込みを行
う場合の動作を説明するための図である。
よりＮＡＮＤ型フラッシュメモリのデータ書き込みを行
う場合の動作を説明するための図である。
【００１２】図３のＮＡＮＤ型フラッシュメモリは、便
宜上、２本のビット線に接続されたＮＡＮＤ列１本に４
個のメモリトランジスタが直列接続された場合のメモリ
アレイを示す図であるが、実際のメモリアレイにおいて
は、１本のＮＡＮＤ列に直列接続されるメモリトランジ
スタの個数は１６個程度が一般的である。図３におい
て、ＢＬａ、ＢＬｂはビット線を示し、ビット線ＢＬａ
には２個の選択トランジスタＳＴ１ａ〜ＳＴ２ａ、およ
び４個のメモリトランジスタＭＴ１ａ〜ＭＴ４ａが直列
接続されたＮＡＮＤ列が接続される。また、ビット線Ｂ
Ｌｂには２個の選択トランジスタＳＴ１ｂ〜ＳＴ２ｂ、
および４個のメモリトランジスタＭＴ１ｂ〜ＭＴ４ｂが
直列接続されたＮＡＮＤ列が接続される。選択トランジ
スタタＳＴ１ａおよびＳＴ１ｂは第１ＮＡＮＤ列選択線
ＳＬ１により制御され、選択トランジスタタＳＴ２ａお
よびＳＴ２ｂは第２ＮＡＮＤ列選択線ＳＬ２により制御
される。また、メモリトランジスタＭＴ１ａ〜ＭＴ４ａ
およびＭＴ１ｂ〜ＭＴ４ｂはそれぞれワード線ＷＬ１〜
ＷＬ４により制御される。
宜上、２本のビット線に接続されたＮＡＮＤ列１本に４
個のメモリトランジスタが直列接続された場合のメモリ
アレイを示す図であるが、実際のメモリアレイにおいて
は、１本のＮＡＮＤ列に直列接続されるメモリトランジ
スタの個数は１６個程度が一般的である。図３におい
て、ＢＬａ、ＢＬｂはビット線を示し、ビット線ＢＬａ
には２個の選択トランジスタＳＴ１ａ〜ＳＴ２ａ、およ
び４個のメモリトランジスタＭＴ１ａ〜ＭＴ４ａが直列
接続されたＮＡＮＤ列が接続される。また、ビット線Ｂ
Ｌｂには２個の選択トランジスタＳＴ１ｂ〜ＳＴ２ｂ、
および４個のメモリトランジスタＭＴ１ｂ〜ＭＴ４ｂが
直列接続されたＮＡＮＤ列が接続される。選択トランジ
スタタＳＴ１ａおよびＳＴ１ｂは第１ＮＡＮＤ列選択線
ＳＬ１により制御され、選択トランジスタタＳＴ２ａお
よびＳＴ２ｂは第２ＮＡＮＤ列選択線ＳＬ２により制御
される。また、メモリトランジスタＭＴ１ａ〜ＭＴ４ａ
およびＭＴ１ｂ〜ＭＴ４ｂはそれぞれワード線ＷＬ１〜
ＷＬ４により制御される。
【００１３】次に、図３のＮＡＮＤ型フラッシュメモリ
において、ワード線ＷＬ２を選択してページ書き込みを
する場合に、ＭＴ２ａが書き込みを禁止すべきメモリト
ランジスタであり、ＭＴ２ｂが書き込みすべきメモリト
ランジスタである場合の、動作について説明する。
において、ワード線ＷＬ２を選択してページ書き込みを
する場合に、ＭＴ２ａが書き込みを禁止すべきメモリト
ランジスタであり、ＭＴ２ｂが書き込みすべきメモリト
ランジスタである場合の、動作について説明する。
【００１４】まず、ＮＡＮＤ列選択線ＳＬ１に電源電圧
ＶCC（３．３Ｖ）、選択線ＳＬ２に接地電圧ＧＮＤ（０
Ｖ）を印加して、書き込みを禁止すべきメモリトランジ
スタＭＴ２ａが接続されたビット線ＢＬａに電源電圧Ｖ
CC（３．３Ｖ）、書き込みすべきメモリトランジスタＭ
Ｔ２ｂが接続されたビット線ＢＬｂに接地電圧ＧＮＤ
（０Ｖ）が印加される。次に、選択ワード線ＷＬ２に書
き込み電圧Ｖｐｇｍ（たとえば１８Ｖ）が、非選択ワー
ド線ＷＬ１、ＷＬ３〜ＷＬ４にパス電圧Ｖｐａｓｓ（た
とえば１０Ｖ）が印加される。
ＶCC（３．３Ｖ）、選択線ＳＬ２に接地電圧ＧＮＤ（０
Ｖ）を印加して、書き込みを禁止すべきメモリトランジ
スタＭＴ２ａが接続されたビット線ＢＬａに電源電圧Ｖ
CC（３．３Ｖ）、書き込みすべきメモリトランジスタＭ
Ｔ２ｂが接続されたビット線ＢＬｂに接地電圧ＧＮＤ
（０Ｖ）が印加される。次に、選択ワード線ＷＬ２に書
き込み電圧Ｖｐｇｍ（たとえば１８Ｖ）が、非選択ワー
ド線ＷＬ１、ＷＬ３〜ＷＬ４にパス電圧Ｖｐａｓｓ（た
とえば１０Ｖ）が印加される。
【００１５】その結果、書き込みを禁止すべきメモリト
ランジスタＭＴ２ａが接続されたＮＡＮＤ列のチャネル
部はフローティング状態となり、当該チャネル部の電位
は主として非選択ワード線（図３においては３本である
が、一般的には１５本である）に印加されるパス電圧Ｖ
ｐａｓｓとのキャパシタカップリングにより、ブースト
され書き込み禁止電圧まで上昇して、メモリトランジス
タＭＴ２ａへのデータ書き込みが禁止される。一方、書
き込みすべきメモリトランジスタＭＴ２ｂが接続された
ＮＡＮＤ列のチャネル部は接地電圧ＧＮＤ（０Ｖ）に設
定され、選択ワード線に印加された書き込み電圧Ｖｐｇ
ｍとの電位差により、メモリトランジスタＭＴ２ｂへの
データ書き込みがなされ、しきい値電圧は正方向にシフ
トして、たとえば消去状態の−３Ｖから２Ｖ程度にな
る。
ランジスタＭＴ２ａが接続されたＮＡＮＤ列のチャネル
部はフローティング状態となり、当該チャネル部の電位
は主として非選択ワード線（図３においては３本である
が、一般的には１５本である）に印加されるパス電圧Ｖ
ｐａｓｓとのキャパシタカップリングにより、ブースト
され書き込み禁止電圧まで上昇して、メモリトランジス
タＭＴ２ａへのデータ書き込みが禁止される。一方、書
き込みすべきメモリトランジスタＭＴ２ｂが接続された
ＮＡＮＤ列のチャネル部は接地電圧ＧＮＤ（０Ｖ）に設
定され、選択ワード線に印加された書き込み電圧Ｖｐｇ
ｍとの電位差により、メモリトランジスタＭＴ２ｂへの
データ書き込みがなされ、しきい値電圧は正方向にシフ
トして、たとえば消去状態の−３Ｖから２Ｖ程度にな
る。
【００１６】図４（ａ），（ｂ）は、上述したセルフ−
ブースト動作を説明するための図であり、図４（ａ）は
セルフ−ブースト動作時における書き込み禁止ＮＡＮＤ
列内の１個のメモリトランジスタを図示したものであ
り、図４（ｂ）はその等価回路図である。
ブースト動作を説明するための図であり、図４（ａ）は
セルフ−ブースト動作時における書き込み禁止ＮＡＮＤ
列内の１個のメモリトランジスタを図示したものであ
り、図４（ｂ）はその等価回路図である。
【００１７】図４（ａ）において、ＶＣはワード線ＷＬ
（コントロールゲートＣＧ）に印加する電圧、ＶＦはフ
ローティングゲートＦＧの電位、Ｖｃｈはブーストされ
たＮＡＮＤ列チャネル電位、Ｃ− ｏｎｏはコントロー
ルゲート／フローティングゲート間の３層絶縁膜で構成
される層間容量、Ｃ- ｔｏｘはトンネル酸化膜容量、Ｃ
- ｃｈはソース／ドレイン拡散層領域を含むメモリトラ
ンジスタのチャネル部容量である。また、Ｌ- ｄｅｐは
ソース／ドレイン拡散層における空乏層広がり長であ
る。また、図４（ｂ）において、Ｃ- ｉｎｓは層間容量
Ｃ- ｏｎｏとトンネル酸化膜容量Ｃ- ｔｏｘの直列接続
による合成容量である。
（コントロールゲートＣＧ）に印加する電圧、ＶＦはフ
ローティングゲートＦＧの電位、Ｖｃｈはブーストされ
たＮＡＮＤ列チャネル電位、Ｃ− ｏｎｏはコントロー
ルゲート／フローティングゲート間の３層絶縁膜で構成
される層間容量、Ｃ- ｔｏｘはトンネル酸化膜容量、Ｃ
- ｃｈはソース／ドレイン拡散層領域を含むメモリトラ
ンジスタのチャネル部容量である。また、Ｌ- ｄｅｐは
ソース／ドレイン拡散層における空乏層広がり長であ
る。また、図４（ｂ）において、Ｃ- ｉｎｓは層間容量
Ｃ- ｏｎｏとトンネル酸化膜容量Ｃ- ｔｏｘの直列接続
による合成容量である。
【００１８】図４（ｂ）の等価回路により、セルフ−ブ
ースト動作時のＮＡＮＤ列チャネル電位Ｖｃｈは（１）
式で表わされる。
ースト動作時のＮＡＮＤ列チャネル電位Ｖｃｈは（１）
式で表わされる。
【００１９】
【数１】 Ｖｃｈ＝Ｂｒ・ＶＣ …（１） ここで、Ｂｒは下記（２）式で表わされるセルフ−ブー
スト効率であり、デバイス構造の最適設計により通常〜
０．８程度に設定する。
スト効率であり、デバイス構造の最適設計により通常〜
０．８程度に設定する。
【００２０】
【数２】 Ｂｒ＝Ｃ- ｉｎｓ／（Ｃ- ｉｎｓ＋Ｃ- ｃｈ） …（２）
【００２１】ところで、書き込み時のセルフ−ブースト
動作においては、（１）式のＶＣはすべてのワード線印
加電圧の加重平均となるが、一般的なＮＡＮＤ型フラッ
シュメモリにおいてはＮＡＮＤ列を構成するワード線本
数は１６本程度であるため、非選択ワード線に印加する
パス電圧Ｖｐａｓｓが支配的となる。よって、（１）式
は（３）式のように表わされる。
動作においては、（１）式のＶＣはすべてのワード線印
加電圧の加重平均となるが、一般的なＮＡＮＤ型フラッ
シュメモリにおいてはＮＡＮＤ列を構成するワード線本
数は１６本程度であるため、非選択ワード線に印加する
パス電圧Ｖｐａｓｓが支配的となる。よって、（１）式
は（３）式のように表わされる。
【００２２】
【数３】 Ｖｃｈ＝Ｂｒ・Ｖｐａｓｓ …（３）
【００２３】したがって、Ｂｒ≒０．８、Ｖｐａｓｓ＝
１０Ｖとすれば、Ｖｃｈ≒８Ｖとなり、充分書き込み禁
止電圧となりうる。
１０Ｖとすれば、Ｖｃｈ≒８Ｖとなり、充分書き込み禁
止電圧となりうる。
【００２４】上述したセルフ−ブースト動作によるＮＡ
ＮＤ型フラッシュメモリのデータ書き込み動作は、非選
択ビット線に高電圧の中間電圧を印加する必要がないた
め、低電圧での単一電源動作に適し、高速書き込みが可
能で、しかも各ビット線毎のデータラッチ回路のレイア
ウトが容易である。
ＮＤ型フラッシュメモリのデータ書き込み動作は、非選
択ビット線に高電圧の中間電圧を印加する必要がないた
め、低電圧での単一電源動作に適し、高速書き込みが可
能で、しかも各ビット線毎のデータラッチ回路のレイア
ウトが容易である。
【００２５】しかし、上記セルフ−ブースト動作を実現
するためには、セルフ−ブースト効率Ｂｒを最低限でも
０．６〜０．８と大きくする必要がある。セルフ−ブー
スト効率Ｂｒが充分にとれない場合は、ＮＡＮＤ列チャ
ネル電位Ｖｃｈが充分に上昇しないため、図３の例で
は、非選択メモリトランジスタＭＴ２ａに対して誤書き
込みが行われる可能性がある。また、パス電圧Ｖｐａｓ
ｓを高くすることによりチャネル電位Ｖｃｈをもち上げ
ようとすると、図３の例では、非選択メモリトランジス
タＭＴ１ｂ、ＭＴ３ｂ〜ＭＴ４ｂに対して誤書き込みが
行われる可能性がある。また、セルフ−ブースト効率Ｂ
ｒは原理的に１にはなりえないため、非選択メモリトラ
ンジスタに対して誤書き込みが行われない場合であって
も、ディスターブの悪化は免れない。
するためには、セルフ−ブースト効率Ｂｒを最低限でも
０．６〜０．８と大きくする必要がある。セルフ−ブー
スト効率Ｂｒが充分にとれない場合は、ＮＡＮＤ列チャ
ネル電位Ｖｃｈが充分に上昇しないため、図３の例で
は、非選択メモリトランジスタＭＴ２ａに対して誤書き
込みが行われる可能性がある。また、パス電圧Ｖｐａｓ
ｓを高くすることによりチャネル電位Ｖｃｈをもち上げ
ようとすると、図３の例では、非選択メモリトランジス
タＭＴ１ｂ、ＭＴ３ｂ〜ＭＴ４ｂに対して誤書き込みが
行われる可能性がある。また、セルフ−ブースト効率Ｂ
ｒは原理的に１にはなりえないため、非選択メモリトラ
ンジスタに対して誤書き込みが行われない場合であって
も、ディスターブの悪化は免れない。
【００２６】さらに、この問題を考察すると、セルフ−
ブーストを実現するためには、書き込みデータが“１”
の場合（ビット線電圧：ＶCC−Ｖｔｈ）、選択ゲート用
トランジスタがカットオフしてメモリストリングチャネ
ル電圧が、非書き込み電圧にブーストされる必要があ
る。このため、書き込み時の選択ゲート用トランジスタ
のゲート電圧は電源電圧ＶCCと低めに設定し、なおかつ
選択ゲート用トランジスタのしきい値電圧Ｖｔｈを高め
に設定してワード線が立ち上がると直ちにカットオフさ
れるようにする必要がある。したがって、ブースト電圧
は、パス電圧Ｖｐａｓｓに容量比（セルフ−ブースト効
率）を掛けた電圧までしかブーストされない。ブースト
電圧が低い、たとえばパス電圧Ｖpassが９Ｖ以下である
と、書き込みデータが“１”の場合、書き込みセルでフ
ローティングゲート−チャネル間に高い電界が生じ書込
が起こってしまう。書き込み期間中にリークによってブ
ースト電圧が下がっても書き込みが起こってしまう。
ブースト電圧を上げるためにパスワード線電圧Ｖｐａｓ
ｓを、たとえば１１Ｖ以上に上げると、書き込みデータ
が“０”の場合（チャネル電圧は０Ｖ）、同一ストリン
グ上の非選択セルでディスターブによる書き込みが起こ
ってしまう。
ブーストを実現するためには、書き込みデータが“１”
の場合（ビット線電圧：ＶCC−Ｖｔｈ）、選択ゲート用
トランジスタがカットオフしてメモリストリングチャネ
ル電圧が、非書き込み電圧にブーストされる必要があ
る。このため、書き込み時の選択ゲート用トランジスタ
のゲート電圧は電源電圧ＶCCと低めに設定し、なおかつ
選択ゲート用トランジスタのしきい値電圧Ｖｔｈを高め
に設定してワード線が立ち上がると直ちにカットオフさ
れるようにする必要がある。したがって、ブースト電圧
は、パス電圧Ｖｐａｓｓに容量比（セルフ−ブースト効
率）を掛けた電圧までしかブーストされない。ブースト
電圧が低い、たとえばパス電圧Ｖpassが９Ｖ以下である
と、書き込みデータが“１”の場合、書き込みセルでフ
ローティングゲート−チャネル間に高い電界が生じ書込
が起こってしまう。書き込み期間中にリークによってブ
ースト電圧が下がっても書き込みが起こってしまう。
ブースト電圧を上げるためにパスワード線電圧Ｖｐａｓ
ｓを、たとえば１１Ｖ以上に上げると、書き込みデータ
が“０”の場合（チャネル電圧は０Ｖ）、同一ストリン
グ上の非選択セルでディスターブによる書き込みが起こ
ってしまう。
【００２７】したがって、書き込み時のパス電圧Ｖｐａ
ｓｓは９Ｖ≦Ｖｐａｓｓ≦１１Ｖとなり、７. ２Ｖ≦Ｖ
ｃｈ≦８. ８Ｖとなる。１回の書き込み時間は１０〜２
０μｓであるが、この間に書き込みデータが“１”のセ
ルでリークによってチャネル電圧がある値以上に下がっ
てしまうとフローティングゲート−チャネル間のＦＮト
ンネルを生じさせるのに十分な電界が発生してしまい、
書き込みが起こってしまう。
ｓｓは９Ｖ≦Ｖｐａｓｓ≦１１Ｖとなり、７. ２Ｖ≦Ｖ
ｃｈ≦８. ８Ｖとなる。１回の書き込み時間は１０〜２
０μｓであるが、この間に書き込みデータが“１”のセ
ルでリークによってチャネル電圧がある値以上に下がっ
てしまうとフローティングゲート−チャネル間のＦＮト
ンネルを生じさせるのに十分な電界が発生してしまい、
書き込みが起こってしまう。
【００２８】また、従来の回路では、ドレイン側の選択
ゲートＳＧ１ａ（ＳＧ１ｂ）が確実にカットオフされて
ブースト動作が開始されるように、ドレイン側選択ゲー
トを構成するＮＭＯＳトランジスタのしきい値電圧は高
めに設定されている。このため、従来のセルフ−ブース
ト方式では最初にビット線から供給される初期電荷はブ
ースト電圧にあまり寄与していなかった。
ゲートＳＧ１ａ（ＳＧ１ｂ）が確実にカットオフされて
ブースト動作が開始されるように、ドレイン側選択ゲー
トを構成するＮＭＯＳトランジスタのしきい値電圧は高
めに設定されている。このため、従来のセルフ−ブース
ト方式では最初にビット線から供給される初期電荷はブ
ースト電圧にあまり寄与していなかった。
【００２９】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、確実にセルフ−ブーストを起こ
すことができ、ディスターブ耐性を改善できる不揮発性
半導体記憶装置を提供することにある。
のであり、その目的は、確実にセルフ−ブーストを起こ
すことができ、ディスターブ耐性を改善できる不揮発性
半導体記憶装置を提供することにある。
【００３０】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、電気的にデータの書き込みおよび消去が
行われるメモリトランジスタが複数個接続され、その一
端および他端がゲート電圧に応じて導通状態が制御され
る選択トランジスタを介してビット線および接地線に接
続されたメモリストリングがマトリクス状に配置され、
同一行のメモリセルトランジスタの制御ゲートが共通の
ワード線に接続され、セルフ−ブーストを用いてデータ
の書き込みを行う半導体不揮発性記憶装置であって、デ
ータ書き込み動作時、ビット線に接続された選択トラン
ジスタのゲートに第１の電圧より高い第２の電圧を印加
するとともに、ワード線に第１の電圧を印加してメモリ
ストリングのチャネル電位をビット線電位と同電位にし
た後、各ビット線に接続された選択トランジスタのゲー
トに第１の電圧を印加し、選択されたワード線に第２の
電圧より高い第３の電圧を印加し、非選択のワード線に
第３の電圧と上記第１の電圧との中間の電圧を印加する
制御手段を有する。
め、本発明は、電気的にデータの書き込みおよび消去が
行われるメモリトランジスタが複数個接続され、その一
端および他端がゲート電圧に応じて導通状態が制御され
る選択トランジスタを介してビット線および接地線に接
続されたメモリストリングがマトリクス状に配置され、
同一行のメモリセルトランジスタの制御ゲートが共通の
ワード線に接続され、セルフ−ブーストを用いてデータ
の書き込みを行う半導体不揮発性記憶装置であって、デ
ータ書き込み動作時、ビット線に接続された選択トラン
ジスタのゲートに第１の電圧より高い第２の電圧を印加
するとともに、ワード線に第１の電圧を印加してメモリ
ストリングのチャネル電位をビット線電位と同電位にし
た後、各ビット線に接続された選択トランジスタのゲー
トに第１の電圧を印加し、選択されたワード線に第２の
電圧より高い第３の電圧を印加し、非選択のワード線に
第３の電圧と上記第１の電圧との中間の電圧を印加する
制御手段を有する。
【００３１】本発明では、上記第１の電圧はビット線に
印加される高い方の電圧と略同電圧であり、上記中間電
圧は第２の電圧である。
印加される高い方の電圧と略同電圧であり、上記中間電
圧は第２の電圧である。
【００３２】また、本発明では、上記ビット線側の選択
トランジスタは絶縁ゲート型電界効果トランジスタから
なり、しきい値電圧は標準の値に設定されている。
トランジスタは絶縁ゲート型電界効果トランジスタから
なり、しきい値電圧は標準の値に設定されている。
【００３３】また、本発明では、上記メモリストリング
は、複数のメモリトランジスタが直列接続されたＮＡＮ
Ｄ列構成を有する。
は、複数のメモリトランジスタが直列接続されたＮＡＮ
Ｄ列構成を有する。
【００３４】また、本発明は、電気的にデータの書き込
みおよび消去が行われるメモリトランジスタが複数個接
続され、その一端および他端がゲート電圧に応じて導通
状態が制御される選択トランジスタを介してビット線お
よび接地線に接続されたメモリストリングがマトリクス
状に配置され、同一行のメモリセルトランジスタの制御
ゲートが共通のワード線に接続され、セルフ−ブースト
を用いてデータの書き込みを行う半導体不揮発性記憶装
置のデータ書き込み方法であって、データ書き込み動作
時、ビット線に接続された選択トランジスタのゲートに
第１の電圧より高い第２の電圧を印加するとともに、ワ
ード線に第１の電圧を印加してメモリストリングのチャ
ネル電位をビット線電位と同電位にした後、各ビット線
に接続された選択トランジスタのゲートに第１の電圧を
印加し、選択されたワード線に第２の電圧より高い第３
の電圧を印加し、非選択のワード線に第３の電圧と上記
第１の電圧との中間の電圧を印加する。
みおよび消去が行われるメモリトランジスタが複数個接
続され、その一端および他端がゲート電圧に応じて導通
状態が制御される選択トランジスタを介してビット線お
よび接地線に接続されたメモリストリングがマトリクス
状に配置され、同一行のメモリセルトランジスタの制御
ゲートが共通のワード線に接続され、セルフ−ブースト
を用いてデータの書き込みを行う半導体不揮発性記憶装
置のデータ書き込み方法であって、データ書き込み動作
時、ビット線に接続された選択トランジスタのゲートに
第１の電圧より高い第２の電圧を印加するとともに、ワ
ード線に第１の電圧を印加してメモリストリングのチャ
ネル電位をビット線電位と同電位にした後、各ビット線
に接続された選択トランジスタのゲートに第１の電圧を
印加し、選択されたワード線に第２の電圧より高い第３
の電圧を印加し、非選択のワード線に第３の電圧と上記
第１の電圧との中間の電圧を印加する。
【００３５】本発明によれば、ビット線充電後、ドレイ
ン側選択トランジスタのゲートに第２の電圧が供給さ
れ、選択ストリングの全ワード線が第１の電圧に持ち上
げられる。このとき、書き込みデータが“１”のメモリ
セルはドレイン側選択トランジスタから書き込み対象セ
ル間でのチャネルはほぼ第１の電圧に充電される。書き
込みデータが“０”のメモリセルはドレイン側選択トラ
ンジスタから書き込み対象セルまでのチャネルは０Ｖに
設定される。この後、ドレイン側選択トランジスタのゲ
ート電圧が第２の電圧から第１の電圧に下げられる。こ
のとき、書き込みデータが“１”の場合、ドレイン側選
択トランジスタのドレイン／ソース／ゲートとも全て第
１の電圧であるため、ドレイン側選択トランジスタはカ
ットオフし、チャネルがビット線から切り離される。書
き込みデータが“０”の場合、ドレイン側選択トランジ
スタは導通状態（オン状態）となっている。ここで、選
択ストリングの非選択ワード線が第３の電圧の中間電
圧、選択ワード線が第３の電圧に持ち上げられると、ド
レイン側選択トランジスタによってチャネルはビット線
と切り離され、チャネル電圧は非書き込み電圧にブース
トされる。
ン側選択トランジスタのゲートに第２の電圧が供給さ
れ、選択ストリングの全ワード線が第１の電圧に持ち上
げられる。このとき、書き込みデータが“１”のメモリ
セルはドレイン側選択トランジスタから書き込み対象セ
ル間でのチャネルはほぼ第１の電圧に充電される。書き
込みデータが“０”のメモリセルはドレイン側選択トラ
ンジスタから書き込み対象セルまでのチャネルは０Ｖに
設定される。この後、ドレイン側選択トランジスタのゲ
ート電圧が第２の電圧から第１の電圧に下げられる。こ
のとき、書き込みデータが“１”の場合、ドレイン側選
択トランジスタのドレイン／ソース／ゲートとも全て第
１の電圧であるため、ドレイン側選択トランジスタはカ
ットオフし、チャネルがビット線から切り離される。書
き込みデータが“０”の場合、ドレイン側選択トランジ
スタは導通状態（オン状態）となっている。ここで、選
択ストリングの非選択ワード線が第３の電圧の中間電
圧、選択ワード線が第３の電圧に持ち上げられると、ド
レイン側選択トランジスタによってチャネルはビット線
と切り離され、チャネル電圧は非書き込み電圧にブース
トされる。
【００３６】
【発明の実施の形態】図１は、本発明に係る不揮発性半
導体記憶装置の一実施形態を示す回路図である。この不
揮発性半導体記憶装置１０は、メモリセルアレイ１１、
書込／読出制御回路１２により構成されている。そし
て、実際の装置では、ビット線がアレイ状に配置され、
これに応じた図１に示す不揮発性半導体記憶装置が複数
マトリクス状に配置される。
導体記憶装置の一実施形態を示す回路図である。この不
揮発性半導体記憶装置１０は、メモリセルアレイ１１、
書込／読出制御回路１２により構成されている。そし
て、実際の装置では、ビット線がアレイ状に配置され、
これに応じた図１に示す不揮発性半導体記憶装置が複数
マトリクス状に配置される。
【００３７】メモリセルアレイ１１は、ワード線ＷＬ０
〜ＷＬ１５に接続されたメモリストリングＡ１により構
成されている。そして、メモリストリングＡ１はビット
線ＢＬ１に接続されている。メモリストリングＡ１は、
フローティングゲートを有する不揮発性半導体記憶装置
からなるメモリセルトランジスタＭＴ０Ａ〜ＭＴ１５Ａ
が直列に接続されたＮＡＮＤ列を有しており、このＮＡ
ＮＤ列のメモリセルトランジスタＭＴ０Ａのドレインが
選択ゲートＳＧ１Ａを介してビット線ＢＬ１に接続さ
れ、メモリセルトランジスタＭＴ１５Ａのソースが選択
ゲートＳＧ２Ａを介して基準電位線ＶＧＬに接続されて
いる。なお、選択ゲートＳＧ１Ａを構成するＮＭＯＳト
ランジスタのしきい値電圧は０. ７Ｖ程度に設定されて
いる。
〜ＷＬ１５に接続されたメモリストリングＡ１により構
成されている。そして、メモリストリングＡ１はビット
線ＢＬ１に接続されている。メモリストリングＡ１は、
フローティングゲートを有する不揮発性半導体記憶装置
からなるメモリセルトランジスタＭＴ０Ａ〜ＭＴ１５Ａ
が直列に接続されたＮＡＮＤ列を有しており、このＮＡ
ＮＤ列のメモリセルトランジスタＭＴ０Ａのドレインが
選択ゲートＳＧ１Ａを介してビット線ＢＬ１に接続さ
れ、メモリセルトランジスタＭＴ１５Ａのソースが選択
ゲートＳＧ２Ａを介して基準電位線ＶＧＬに接続されて
いる。なお、選択ゲートＳＧ１Ａを構成するＮＭＯＳト
ランジスタのしきい値電圧は０. ７Ｖ程度に設定されて
いる。
【００３８】そして、選択ゲートＳＧ１Ａのゲート電極
が選択信号供給線ＳＳＬに接続され、選択ゲートＳＧ２
Ａのゲート電極が選択信号供給線ＧＳＬに接続されてい
る。
が選択信号供給線ＳＳＬに接続され、選択ゲートＳＧ２
Ａのゲート電極が選択信号供給線ＧＳＬに接続されてい
る。
【００３９】書込／読出制御回路１２は、ｎチャネルＭ
ＯＳ（ＮＭＯＳ）トランジスタＮＴ１〜ＮＴ５、ｐチャ
ネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１、およびイ
ンバータの入出力同士を結合してなるラッチ回路Ｑ１に
より構成されている。
ＯＳ（ＮＭＯＳ）トランジスタＮＴ１〜ＮＴ５、ｐチャ
ネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１、およびイ
ンバータの入出力同士を結合してなるラッチ回路Ｑ１に
より構成されている。
【００４０】ビット線ＢＬ１とラッチ回路Ｑ１の第１の
記憶ノードＮ１ａとの間にＮＭＯＳトランジスタＮＴ
１，ＮＴ２が直列に接続されている。ＮＭＯＳトランジ
スタＮＴ１とＮＴ２の接続点がＰＭＯＳトランジスタＰ
Ｔ１を介して電源電圧ＶCCの供給ラインに接続され、Ｎ
ＭＯＳトランジスタＮＴ３を介して接地され、かつＮＭ
ＯＳトランジスタＮＴ４のゲート電極に接続されてい
る。また、ラッチ回路Ｑ１の第２の記憶ノードＮ１ｂと
接地ラインとの間にＮＭＯＳトランジスタＮＴ４，ＮＴ
５が直列に接続されている。
記憶ノードＮ１ａとの間にＮＭＯＳトランジスタＮＴ
１，ＮＴ２が直列に接続されている。ＮＭＯＳトランジ
スタＮＴ１とＮＴ２の接続点がＰＭＯＳトランジスタＰ
Ｔ１を介して電源電圧ＶCCの供給ラインに接続され、Ｎ
ＭＯＳトランジスタＮＴ３を介して接地され、かつＮＭ
ＯＳトランジスタＮＴ４のゲート電極に接続されてい
る。また、ラッチ回路Ｑ１の第２の記憶ノードＮ１ｂと
接地ラインとの間にＮＭＯＳトランジスタＮＴ４，ＮＴ
５が直列に接続されている。
【００４１】そして、ＮＭＯＳトランジスタＮＴ１のゲ
ート電極に信号ＰＧＭ１が供給され、ＮＭＯＳトランジ
スタＮＴ２のゲート電極に信号ＰＧＭ２が供給され、Ｎ
ＭＯＳトランジスタＮＴ３のゲート電極に信号ＲＳＴが
供給され、ＮＭＯＳトランジスタＮＴ５のゲート電極に
信号ＲＤが供給され、ＰＭＯＳトランジスタＰＴ１のゲ
ート電極に信号Ｖref の供給ラインが接続されている。
ート電極に信号ＰＧＭ１が供給され、ＮＭＯＳトランジ
スタＮＴ２のゲート電極に信号ＰＧＭ２が供給され、Ｎ
ＭＯＳトランジスタＮＴ３のゲート電極に信号ＲＳＴが
供給され、ＮＭＯＳトランジスタＮＴ５のゲート電極に
信号ＲＤが供給され、ＰＭＯＳトランジスタＰＴ１のゲ
ート電極に信号Ｖref の供給ラインが接続されている。
【００４２】なお、不揮発性半導体記憶装置１０は、図
示しないが、読み出し時にセル電流をかせぐため、電源
電圧ＶCC＝３. ３Ｖでは４. ５〜６. ０Ｖ（以後、Ｐ５
Ｖと記す）にワード線昇圧を行うためのＰ５Ｖ用昇圧回
路を有している。
示しないが、読み出し時にセル電流をかせぐため、電源
電圧ＶCC＝３. ３Ｖでは４. ５〜６. ０Ｖ（以後、Ｐ５
Ｖと記す）にワード線昇圧を行うためのＰ５Ｖ用昇圧回
路を有している。
【００４３】次に、上記構成による書き込み動作につい
て、図２のタイミングチャートを参照して説明する。
て、図２のタイミングチャートを参照して説明する。
【００４４】まず、信号ＰＧＭ１がハイレベルに設定さ
れてＮＭＯＳトランジスタＮＴ１が導通状態に保持され
た状態で、信号ＰＧＭ２がローレベルに設定され、ビッ
ト線ＢＬ１とラッチ回路Ｑ１の第１の記憶ノードＮ１ａ
を接続するＮＭＯＳトランジスタＮＴ２が非導通状態に
保持される。この状態で、信号Ｖｒｅｆがローレベルに
設定されて、ＰＭＯＳトランジスタＰＴ１が導通状態に
保持される。その結果、ビット線が電源電圧ＶCCレベル
に充電される。
れてＮＭＯＳトランジスタＮＴ１が導通状態に保持され
た状態で、信号ＰＧＭ２がローレベルに設定され、ビッ
ト線ＢＬ１とラッチ回路Ｑ１の第１の記憶ノードＮ１ａ
を接続するＮＭＯＳトランジスタＮＴ２が非導通状態に
保持される。この状態で、信号Ｖｒｅｆがローレベルに
設定されて、ＰＭＯＳトランジスタＰＴ１が導通状態に
保持される。その結果、ビット線が電源電圧ＶCCレベル
に充電される。
【００４５】ビット線充電後、信号ＰＧＭ２がハイレベ
ルに設定され、ＮＭＯＳトランジスタＮＴ２が導通状態
に保持される。このとき、ラッチ回路Ｑ１のラッチデー
タが“１”の場合はビット線電位に変化はないが、ラッ
チデータが“０”の場合はビット線電荷がラッチ回路Ｑ
１に引かれてビット線電位は０Ｖとなる。
ルに設定され、ＮＭＯＳトランジスタＮＴ２が導通状態
に保持される。このとき、ラッチ回路Ｑ１のラッチデー
タが“１”の場合はビット線電位に変化はないが、ラッ
チデータが“０”の場合はビット線電荷がラッチ回路Ｑ
１に引かれてビット線電位は０Ｖとなる。
【００４６】この状態で、ドレイン側選択ゲートＳＧ１
Ａのゲート電極が接続された選択信号供給線ＳＳＬがＰ
５Ｖ、選択ストリングの全ワード線が電源電圧ＶCCに持
ち上げられる。このとき、ドレイン側選択ゲートＳＧ１
Ａを構成するＮＭＯＳトランジスタのしきい値電圧を
０. ７Ｖ程度に設定されているとすると、書き込みデー
タが“１”のメモリセルはドレイン側のドレイン側選択
ゲートＳＧ１Ａから書き込み対象セル間でのチャネルは
ほぼ電源電圧ＶCCに充電（ＳＧ１Ａから選択セルまでは
デプレッション（Ｖｔｈ＝−２〜−３Ｖ）のため）され
る。書き込みデータが“０”のメモリセルはドレイン側
のドレイン側選択ゲートＳＧ１Ａから書き込み対象セル
までのチャネルは０Ｖに設定される。
Ａのゲート電極が接続された選択信号供給線ＳＳＬがＰ
５Ｖ、選択ストリングの全ワード線が電源電圧ＶCCに持
ち上げられる。このとき、ドレイン側選択ゲートＳＧ１
Ａを構成するＮＭＯＳトランジスタのしきい値電圧を
０. ７Ｖ程度に設定されているとすると、書き込みデー
タが“１”のメモリセルはドレイン側のドレイン側選択
ゲートＳＧ１Ａから書き込み対象セル間でのチャネルは
ほぼ電源電圧ＶCCに充電（ＳＧ１Ａから選択セルまでは
デプレッション（Ｖｔｈ＝−２〜−３Ｖ）のため）され
る。書き込みデータが“０”のメモリセルはドレイン側
のドレイン側選択ゲートＳＧ１Ａから書き込み対象セル
までのチャネルは０Ｖに設定される。
【００４７】この後、ドレイン側選択ゲートＳＧ１Ａの
ゲート電極が接続された選択信号供給線ＳＳＬがＰ５Ｖ
から電源電圧ＶCCに下げられる。このとき、書き込みデ
ータが“１”の場合、ドレイン側選択ゲートＳＧ１Ａの
ドレイン／ソース／ゲートとも全て電源電圧ＶCCである
ため、ドレイン側選択ゲートＳＧ１Ａはカットオフし、
チャネルがビット線ＢＬ１から切り離される。書き込み
データが“０”の場合、ドレイン側選択ゲートＳＧ１Ａ
は導通状態（オン状態）となっている。
ゲート電極が接続された選択信号供給線ＳＳＬがＰ５Ｖ
から電源電圧ＶCCに下げられる。このとき、書き込みデ
ータが“１”の場合、ドレイン側選択ゲートＳＧ１Ａの
ドレイン／ソース／ゲートとも全て電源電圧ＶCCである
ため、ドレイン側選択ゲートＳＧ１Ａはカットオフし、
チャネルがビット線ＢＬ１から切り離される。書き込み
データが“０”の場合、ドレイン側選択ゲートＳＧ１Ａ
は導通状態（オン状態）となっている。
【００４８】ここで、選択ストリングの非選択ワード線
をＶｐａｓｓ、選択ワード線がＶｐｇｍに持ち上げられ
ると、ドレイン側選択ゲートＳＧ１Ａによってチャネル
はビット線と切り離され、チャネル電圧は非書き込み電
圧にブーストされる。
をＶｐａｓｓ、選択ワード線がＶｐｇｍに持ち上げられ
ると、ドレイン側選択ゲートＳＧ１Ａによってチャネル
はビット線と切り離され、チャネル電圧は非書き込み電
圧にブーストされる。
【００４９】なお、チャネルに充電された電荷Ｑ０は、
このときのチャネルとｐ−ウェル（ｗｅｌｌ）の間の容
量をＣｃｈ０とすると、次式で与えられる。
このときのチャネルとｐ−ウェル（ｗｅｌｌ）の間の容
量をＣｃｈ０とすると、次式で与えられる。
【００５０】
【数４】 Ｑ０＝Ｃｃｈ０・Ｖｃｃ …（４）
【００５１】また、簡単のために全ワード線電圧をＶｐ
ａｓｓとする。このとき、選択ストリングでは、チャネ
ルとｐ−ｗｅｌｌと間の容量をＣｃｈ、容量Ｃｃｈに充
電されている電荷をＱｃｈ、Ｃｉｎｓに充電されている
電荷をＱｉｎｓとすると、以下の式が成り立つ。
ａｓｓとする。このとき、選択ストリングでは、チャネ
ルとｐ−ｗｅｌｌと間の容量をＣｃｈ、容量Ｃｃｈに充
電されている電荷をＱｃｈ、Ｃｉｎｓに充電されている
電荷をＱｉｎｓとすると、以下の式が成り立つ。
【００５２】
【数５】 −Ｑｉｎｓ＋Ｑｃｈ＝Ｑ０（−Ｃｉｎｓ・Ｖｉｎｓ＋Ｃｃｈ・Ｖｃｈ＝Ｃ ｃｈ０・Ｖｃｃ） …（５）
【００５３】
【数６】 Ｖｉｎｓ＋Ｖｃｈ＝Ｖｐａｓｓ …（６）
【００５４】これらの２式より次式が得られる。
【００５５】
【数７】 Ｖｃｈ＝｛Ｃｉｎｓ／（Ｃｉｎｓ＋Ｃｃｈ）｝・Ｖｐａｓｓ＋｛Ｃｃｈ０ ／（Ｃｉｎｓ＋Ｃｃｈ）・Ｖｃｃ｝ …（７）
【００５６】（７）式で第１項は（１）式と等価である
が、第２項の分だけチャネル電圧は高くなる。そして、
Ｃｃｈはバリキャップ・ダイオードと同じ動作をするた
め、チャネル電圧Ｖｃｈが大きくなると（７）式のＣｃ
ｈは（２）式のＣｃｈより小さくなり、結果的に（７）
式の第１項も（１）式より大きくなる。
が、第２項の分だけチャネル電圧は高くなる。そして、
Ｃｃｈはバリキャップ・ダイオードと同じ動作をするた
め、チャネル電圧Ｖｃｈが大きくなると（７）式のＣｃ
ｈは（２）式のＣｃｈより小さくなり、結果的に（７）
式の第１項も（１）式より大きくなる。
【００５７】以上説明したように、本実施形態によれ
ば、タイミング制御により従来より高いブースト電圧が
得られるとともに、ドレイン側選択ゲートのしきい値電
圧Ｖｔｈを低く設定できるため、読み出し時のオン抵抗
が低くなり、その結果、第１アクセスの高速化も図れ
る。
ば、タイミング制御により従来より高いブースト電圧が
得られるとともに、ドレイン側選択ゲートのしきい値電
圧Ｖｔｈを低く設定できるため、読み出し時のオン抵抗
が低くなり、その結果、第１アクセスの高速化も図れ
る。
【００５８】
【発明の効果】以上説明したように、本発明によれば、
確実にセルフ−ブーストを起こすことができ、ブースト
電圧が従来より高くなり、ディスターブ耐性を改善でき
る利点がある。また、ドレイン側の選択ゲートのしきい
値電圧を低く設定でき、第１アクセスの高速化を図れ
る。
確実にセルフ−ブーストを起こすことができ、ブースト
電圧が従来より高くなり、ディスターブ耐性を改善でき
る利点がある。また、ドレイン側の選択ゲートのしきい
値電圧を低く設定でき、第１アクセスの高速化を図れ
る。
【図１】本発明に係る不揮発性半導体記憶装置の一実施
形態を示す回路図である。
形態を示す回路図である。
【図２】本発明に係る書き込み動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図３】セルフ−ブースト動作によりＮＡＮＤ型フラッ
シュメモリのデータ書き込みを行う場合の動作を説明す
るための図である。
シュメモリのデータ書き込みを行う場合の動作を説明す
るための図である。
【図４】（ａ）はセルフ−ブースト動作時における１個
のメモリトランジスタを図示したものであり、（ｂ）は
その等価回路図である。
のメモリトランジスタを図示したものであり、（ｂ）は
その等価回路図である。
１０…不揮発性半導体記憶装置、１１…メモリアレイ、
１２…書込／読出制御回路、ＮＴ１〜ＮＴ５…ＮＭＯＳ
トランジスタ、ＰＴ１…ＰＭＯＳトランジスタ、Ｑ１…
ラッチ回路。
１２…書込／読出制御回路、ＮＴ１〜ＮＴ５…ＮＭＯＳ
トランジスタ、ＰＴ１…ＰＭＯＳトランジスタ、Ｑ１…
ラッチ回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (10)
- 【請求項１】 電気的にデータの書き込みおよび消去が
行われるメモリトランジスタが複数個接続され、その一
端および他端がゲート電圧に応じて導通状態が制御され
る選択トランジスタを介してビット線および接地線に接
続されたメモリストリングがマトリクス状に配置され、
同一行のメモリセルトランジスタの制御ゲートが共通の
ワード線に接続され、セルフ−ブーストを用いてデータ
の書き込みを行う半導体不揮発性記憶装置であって、 データ書き込み動作時、ビット線に接続された選択トラ
ンジスタのゲートに第１の電圧より高い第２の電圧を印
加するとともに、ワード線に第１の電圧を印加してメモ
リストリングのチャネル電位をビット線電位と同電位に
した後、各ビット線に接続された選択トランジスタのゲ
ートに第１の電圧を印加し、選択されたワード線に第２
の電圧より高い第３の電圧を印加し、非選択のワード線
に第３の電圧と上記第１の電圧との中間の電圧を印加す
る制御手段を有する不揮発性半導体記憶装置。 - 【請求項２】 上記第１の電圧はビット線に印加される
高い方の電圧と略同電圧であり、上記中間電圧は第２の
電圧である請求項１記載の不揮発性半導体記憶装置。 - 【請求項３】 上記第１の電圧は電源電圧であり、上記
中間電圧は第２の電圧である請求項１記載の不揮発性半
導体記憶装置。 - 【請求項４】 上記ビット線側の選択トランジスタは絶
縁ゲート型電界効果トランジスタからなり、しきい値電
圧は標準の値に設定されている請求項１記載の不揮発性
半導体記憶装置。 - 【請求項５】 上記ビット線側の選択トランジスタは絶
縁ゲート型電界効果トランジスタからなり、しきい値電
圧は標準の値に設定されている請求項２記載の不揮発性
半導体記憶装置。 - 【請求項６】 上記メモリストリングは、複数のメモリ
トランジスタが直列接続されたＮＡＮＤ列構成を有する
請求項１記載の不揮発性半導体記憶装置。 - 【請求項７】 上記メモリストリングは、複数のメモリ
トランジスタが直列接続されたＮＡＮＤ列構成を有する
請求項２記載の不揮発性半導体記憶装置。 - 【請求項８】 上記メモリストリングは、複数のメモリ
トランジスタが直列接続されたＮＡＮＤ列構成を有する
請求項４記載の不揮発性半導体記憶装置。 - 【請求項９】 電気的にデータの書き込みおよび消去が
行われるメモリトランジスタが複数個接続され、その一
端および他端がゲート電圧に応じて導通状態が制御され
る選択トランジスタを介してビット線および接地線に接
続されたメモリストリングがマトリクス状に配置され、
同一行のメモリセルトランジスタの制御ゲートが共通の
ワード線に接続され、セルフ−ブーストを用いてデータ
の書き込みを行う半導体不揮発性記憶装置のデータ書き
込み方法であって、 データ書き込み動作時、ビット線に接続された選択トラ
ンジスタのゲートに第１の電圧より高い第２の電圧を印
加するとともに、ワード線に第１の電圧を印加してメモ
リストリングのチャネル電位をビット線電位と同電位に
した後、 各ビット線に接続された選択トランジスタのゲートに第
１の電圧を印加し、選択されたワード線に第２の電圧よ
り高い第３の電圧を印加し、非選択のワード線に第３の
電圧と上記第１の電圧との中間の電圧を印加する不揮発
性半導体記憶装置のデータ書き込み方法。 - 【請求項１０】 上記第１の電圧はビット線に印加され
る高い方の電圧と略同電圧であり、上記中間電圧は第２
の電圧である請求項９記載の不揮発性半導体記憶装置の
データ書き込み方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14770898A JPH11242892A (ja) | 1997-12-26 | 1998-05-28 | 不揮発性半導体記憶装置およびそのデータ書き込み方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36146697 | 1997-12-26 | ||
| JP9-361466 | 1997-12-26 | ||
| JP14770898A JPH11242892A (ja) | 1997-12-26 | 1998-05-28 | 不揮発性半導体記憶装置およびそのデータ書き込み方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11242892A true JPH11242892A (ja) | 1999-09-07 |
Family
ID=26478169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14770898A Pending JPH11242892A (ja) | 1997-12-26 | 1998-05-28 | 不揮発性半導体記憶装置およびそのデータ書き込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11242892A (ja) |
-
1998
- 1998-05-28 JP JP14770898A patent/JPH11242892A/ja active Pending
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