JPH11243330A - 入力回路 - Google Patents
入力回路Info
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- JPH11243330A JPH11243330A JP10043057A JP4305798A JPH11243330A JP H11243330 A JPH11243330 A JP H11243330A JP 10043057 A JP10043057 A JP 10043057A JP 4305798 A JP4305798 A JP 4305798A JP H11243330 A JPH11243330 A JP H11243330A
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- power supply
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- mos transistor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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Abstract
(57)【要約】
【課題】 電源電圧より高い電圧の信号を入力でき、し
かも電源電圧を下げた際にも入力信号の伝搬遅延時間の
増大を招かない入力回路を提供する。 【解決手段】 一端が入力端子Ｔinに接続され、ゲート
がクランプ回路４を介して電源端子３に接続されたＮＭ
ＯＳＦＥＴ１を備えている。ＮＭＯＳＦＥＴ１の一端か
ら入力された電源電圧以上の振幅を持つ信号が電源電圧
と等しい振幅でその他端から出力される。また、ＮＭＯ
ＳＦＥＴ１の他端に接続されたゲート制御回路５と、一
端がＮＭＯＳＦＥＴ１の他端に接続されゲートがゲート
制御回路５を介してＮＭＯＳＦＥＴ１の他端に接続され
たＰＭＯＳＦＥＴ６とを設ける。ゲート制御回路５は、
ＮＭＯＳＦＥＴ１の他端がハイレベルの時はＰＭＯＳＦ
ＥＴ６を導通状態にし、ロウレベルの時はＰＭＯＳＦＥ
Ｔ６を遮断状態にすることで、ＮＭＯＳＦＥＴ１の他端
に入力信号が伝達されるように制御する。
かも電源電圧を下げた際にも入力信号の伝搬遅延時間の
増大を招かない入力回路を提供する。 【解決手段】 一端が入力端子Ｔinに接続され、ゲート
がクランプ回路４を介して電源端子３に接続されたＮＭ
ＯＳＦＥＴ１を備えている。ＮＭＯＳＦＥＴ１の一端か
ら入力された電源電圧以上の振幅を持つ信号が電源電圧
と等しい振幅でその他端から出力される。また、ＮＭＯ
ＳＦＥＴ１の他端に接続されたゲート制御回路５と、一
端がＮＭＯＳＦＥＴ１の他端に接続されゲートがゲート
制御回路５を介してＮＭＯＳＦＥＴ１の他端に接続され
たＰＭＯＳＦＥＴ６とを設ける。ゲート制御回路５は、
ＮＭＯＳＦＥＴ１の他端がハイレベルの時はＰＭＯＳＦ
ＥＴ６を導通状態にし、ロウレベルの時はＰＭＯＳＦＥ
Ｔ６を遮断状態にすることで、ＮＭＯＳＦＥＴ１の他端
に入力信号が伝達されるように制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、耐圧値を越える入
力信号に対する保護機能を有する入力回路の改良に係
り、特に低電圧化対策に関するものである。
力信号に対する保護機能を有する入力回路の改良に係
り、特に低電圧化対策に関するものである。
【０００２】
【従来の技術】近年、入力回路を構成する半導体集積回
路（以下ＬＳＩと呼ぶ）が微細化するに伴い、そのＬＳ
Ｉ中に集積されている個々のＭＯＳトランジスタも微細
化されてきているので、ゲート酸化膜の耐圧が低くなり
従来の電源電圧に耐えられなくなってきた。このため、
入力回路の電源電圧も、ＬＳＩの微細化の進行につれ
て、従来の５Ｖから３．３Ｖさらには２．５Ｖに低下し
つつある。このような最近の状況では、半導体装置内に
最新のＬＳＩと従来のＬＳＩとを混在させて使う場合が
あり、５ＶのＬＳＩの出力が３．３ＶのＬＳＩに入力さ
れることも起こりうる。しかしながら、３．３ＶのＬＳ
Ｉのゲート酸化膜が５Ｖに耐えられない場合はゲート酸
化膜の劣化ひいては破壊につながる。このような技術の
背景の下で、従来より、耐圧の規格値を越える高電圧の
信号が入力された時の不具合を回避できる機能を有する
入力回路が提案されている。
路（以下ＬＳＩと呼ぶ）が微細化するに伴い、そのＬＳ
Ｉ中に集積されている個々のＭＯＳトランジスタも微細
化されてきているので、ゲート酸化膜の耐圧が低くなり
従来の電源電圧に耐えられなくなってきた。このため、
入力回路の電源電圧も、ＬＳＩの微細化の進行につれ
て、従来の５Ｖから３．３Ｖさらには２．５Ｖに低下し
つつある。このような最近の状況では、半導体装置内に
最新のＬＳＩと従来のＬＳＩとを混在させて使う場合が
あり、５ＶのＬＳＩの出力が３．３ＶのＬＳＩに入力さ
れることも起こりうる。しかしながら、３．３ＶのＬＳ
Ｉのゲート酸化膜が５Ｖに耐えられない場合はゲート酸
化膜の劣化ひいては破壊につながる。このような技術の
背景の下で、従来より、耐圧の規格値を越える高電圧の
信号が入力された時の不具合を回避できる機能を有する
入力回路が提案されている。
【０００３】以下、図面を用いて従来の入力回路につい
て説明する。図４は、従来の入力回路の構成を示す電気
回路図である。
て説明する。図４は、従来の入力回路の構成を示す電気
回路図である。
【０００４】図４において、ＬＳＩの外部から入力回路
１００の入力端子Ｔinに入力信号ＩＮが入力され、入力
回路１００の出力端子Ｔout からＬＳＩ内部に出力信号
ＯＵＴが入力されるものとする。ただし、１０３は入力
回路１００に電源電圧Ｖddを供給するための電源端子で
ある。入力回路１００内において、１０１はＮチャネル
型ＭＯＳトランジスタ（以下ＮＭＯＳＦＥＴと記す）で
あり、１０６はＰチャネル型ＭＯＳトランジスタ（以下
ＰＭＯＳＦＥＴと記す）である。１０５はＰＭＯＳＦＥ
Ｔ１０６のゲートを制御する回路であって、インバータ
１０７で構成されている。電源端子１０３から供給され
る電源電圧Ｖddは３．３Ｖであり、この入力回路１００
を構成するＭＯＳトランジスタのゲート酸化膜は３．６
Ｖ以上には耐えられないこととする。通常、ゲート酸化
膜の耐圧は電源電圧に対して多少の余裕があり、電源電
圧Ｖddが３．３ＶであるＬＳＩに搭載されるＭＯＳＦＥ
Ｔのゲート酸化膜の耐圧は３．６Ｖ程度であることが多
い。
１００の入力端子Ｔinに入力信号ＩＮが入力され、入力
回路１００の出力端子Ｔout からＬＳＩ内部に出力信号
ＯＵＴが入力されるものとする。ただし、１０３は入力
回路１００に電源電圧Ｖddを供給するための電源端子で
ある。入力回路１００内において、１０１はＮチャネル
型ＭＯＳトランジスタ（以下ＮＭＯＳＦＥＴと記す）で
あり、１０６はＰチャネル型ＭＯＳトランジスタ（以下
ＰＭＯＳＦＥＴと記す）である。１０５はＰＭＯＳＦＥ
Ｔ１０６のゲートを制御する回路であって、インバータ
１０７で構成されている。電源端子１０３から供給され
る電源電圧Ｖddは３．３Ｖであり、この入力回路１００
を構成するＭＯＳトランジスタのゲート酸化膜は３．６
Ｖ以上には耐えられないこととする。通常、ゲート酸化
膜の耐圧は電源電圧に対して多少の余裕があり、電源電
圧Ｖddが３．３ＶであるＬＳＩに搭載されるＭＯＳＦＥ
Ｔのゲート酸化膜の耐圧は３．６Ｖ程度であることが多
い。
【０００５】以下、以上のように構成された入力回路１
００の動作について、図４を参照しながら説明する。
００の動作について、図４を参照しながら説明する。
【０００６】入力端子Ｔinから電圧５Ｖの入力信号ＩＮ
が入力された場合、ＮＭＯＳＦＥＴ１０１を通してイン
バータ１０７側の電圧が上昇する。しかし、インバータ
１０７の入力電圧が、電源電圧ＶddからＮＭＯＳＦＥＴ
１０１の閾値電圧Ｖtnを引いた電圧（Ｖdd−Ｖtn）にな
った時点で、ＮＭＯＳＦＥＴ１０１は遮断状態となる。
この場合はバックバイアス効果が発生するので、ＮＭＯ
ＳＦＥＴ１０１の閾値電圧Ｖtnが１Ｖであるとすると、
インバータ１０７の入力電圧が２．３Ｖになった時点
で、ＮＭＯＳＦＥＴ１０１は遮断状態となる。一方、イ
ンバータ１０７のスイッチング電圧Ｖswが電源電圧Ｖdd
の半分の電圧（Ｖdd／２）であるとすると、電源電圧Ｖ
ddが３．３Ｖであればスイッチング電圧Ｖswは１．６５
Ｖである。今、インバータ１０７の入力電圧は２．３Ｖ
であるので、インバータ１０７はスイッチングして、Ｌ
レベル信号を出力する。すると、ＰＭＯＳＦＥＴ１０６
が導通状態となり、インバータ１０７の入力電圧がさら
に引き上げられて３．３Ｖとなる。この状態において、
ＮＭＯＳＦＥＴ１０１のゲート電圧Ｖg1は３．３Ｖであ
るので、ゲート酸化膜の両側の電位は５Ｖおよび３．３
Ｖとなり、ＮＭＯＳＦＥＴ１０１のゲート酸化膜の電位
差は１．７Ｖとなる。したがって、ゲート酸化膜の両側
の電位差が耐圧３．６Ｖを越えることはない。その他の
トランジスタにおいても、ゲート酸化膜の両側の電位差
が耐圧を越えることはない。そして、出力端子Ｔout か
らはＬレベル信号が出力される。
が入力された場合、ＮＭＯＳＦＥＴ１０１を通してイン
バータ１０７側の電圧が上昇する。しかし、インバータ
１０７の入力電圧が、電源電圧ＶddからＮＭＯＳＦＥＴ
１０１の閾値電圧Ｖtnを引いた電圧（Ｖdd−Ｖtn）にな
った時点で、ＮＭＯＳＦＥＴ１０１は遮断状態となる。
この場合はバックバイアス効果が発生するので、ＮＭＯ
ＳＦＥＴ１０１の閾値電圧Ｖtnが１Ｖであるとすると、
インバータ１０７の入力電圧が２．３Ｖになった時点
で、ＮＭＯＳＦＥＴ１０１は遮断状態となる。一方、イ
ンバータ１０７のスイッチング電圧Ｖswが電源電圧Ｖdd
の半分の電圧（Ｖdd／２）であるとすると、電源電圧Ｖ
ddが３．３Ｖであればスイッチング電圧Ｖswは１．６５
Ｖである。今、インバータ１０７の入力電圧は２．３Ｖ
であるので、インバータ１０７はスイッチングして、Ｌ
レベル信号を出力する。すると、ＰＭＯＳＦＥＴ１０６
が導通状態となり、インバータ１０７の入力電圧がさら
に引き上げられて３．３Ｖとなる。この状態において、
ＮＭＯＳＦＥＴ１０１のゲート電圧Ｖg1は３．３Ｖであ
るので、ゲート酸化膜の両側の電位は５Ｖおよび３．３
Ｖとなり、ＮＭＯＳＦＥＴ１０１のゲート酸化膜の電位
差は１．７Ｖとなる。したがって、ゲート酸化膜の両側
の電位差が耐圧３．６Ｖを越えることはない。その他の
トランジスタにおいても、ゲート酸化膜の両側の電位差
が耐圧を越えることはない。そして、出力端子Ｔout か
らはＬレベル信号が出力される。
【０００７】入力端子Ｔinから電圧０Ｖの信号が入力さ
れた場合、インバータ１０７は入力電圧が０ＶのためＨ
レベル（３．３Ｖ）を出力する。ＰＭＯＳＦＥＴ１０６
は遮断状態となる。この状態においても、各トランジス
タにおいて、ゲート酸化膜の両側の電位差が耐圧を越え
ることはない。出力端子Ｔout からはＨレベル信号が出
力される。
れた場合、インバータ１０７は入力電圧が０ＶのためＨ
レベル（３．３Ｖ）を出力する。ＰＭＯＳＦＥＴ１０６
は遮断状態となる。この状態においても、各トランジス
タにおいて、ゲート酸化膜の両側の電位差が耐圧を越え
ることはない。出力端子Ｔout からはＨレベル信号が出
力される。
【０００８】なお、上記従来の入力回路は、ＬＳＩを構
成するＭＯＳトランジスタのゲート酸化膜の耐圧以上の
電圧の入力があった場合でも、上記の問題が起きない。
成するＭＯＳトランジスタのゲート酸化膜の耐圧以上の
電圧の入力があった場合でも、上記の問題が起きない。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来の入力回路のような構成では、電源電圧Ｖddを低下さ
せた際に動作しなくなるという問題があった。図５ａ
は、従来の入力回路における電源電圧Ｖddに対するＮＭ
ＯＳＦＥＴ１のゲート電圧Ｖg1，インバータ１０７のス
イッチング電圧Ｖsw及びインバータ１０７の入力電圧Ｖ
iiとの関係を示すグラフである。図５ａにおいて、横軸
は電源電圧Ｖdd、縦軸は各部の電圧である。インバータ
１０７のスイッチング電圧Ｖswは電源電圧Ｖddに比例
し、電源電圧Ｖddが３．３Ｖの時は１．６５Ｖである。
一方、インバータ１０７の入力電圧Ｖiiは、電源電圧Ｖ
ddからＮＭＯＳＦＥＴ１０１の閾値電圧Ｖtnを引いた電
圧であり、電源電圧Ｖddが３．３Ｖの時は２．３Ｖであ
る。電源電圧Ｖddが３．３Ｖのときにはインバータ１０
７の入力電圧Ｖii（２．３Ｖ）はスイッチング電圧Ｖsw
（１．６５Ｖ）を上回るため、スイッチングを行い、Ｐ
ＭＯＳＦＥＴ１０６を導通状態にする。しかし、電源電
圧Ｖddが２Ｖ付近ではインバータ１０７の入力電圧Ｖii
がスイッチング電圧Ｖswを下回るため、インバータ１０
７がスイッチングしない。
来の入力回路のような構成では、電源電圧Ｖddを低下さ
せた際に動作しなくなるという問題があった。図５ａ
は、従来の入力回路における電源電圧Ｖddに対するＮＭ
ＯＳＦＥＴ１のゲート電圧Ｖg1，インバータ１０７のス
イッチング電圧Ｖsw及びインバータ１０７の入力電圧Ｖ
iiとの関係を示すグラフである。図５ａにおいて、横軸
は電源電圧Ｖdd、縦軸は各部の電圧である。インバータ
１０７のスイッチング電圧Ｖswは電源電圧Ｖddに比例
し、電源電圧Ｖddが３．３Ｖの時は１．６５Ｖである。
一方、インバータ１０７の入力電圧Ｖiiは、電源電圧Ｖ
ddからＮＭＯＳＦＥＴ１０１の閾値電圧Ｖtnを引いた電
圧であり、電源電圧Ｖddが３．３Ｖの時は２．３Ｖであ
る。電源電圧Ｖddが３．３Ｖのときにはインバータ１０
７の入力電圧Ｖii（２．３Ｖ）はスイッチング電圧Ｖsw
（１．６５Ｖ）を上回るため、スイッチングを行い、Ｐ
ＭＯＳＦＥＴ１０６を導通状態にする。しかし、電源電
圧Ｖddが２Ｖ付近ではインバータ１０７の入力電圧Ｖii
がスイッチング電圧Ｖswを下回るため、インバータ１０
７がスイッチングしない。
【００１０】図５ｂは、従来の入力回路における電源電
圧Ｖddと入力信号ＩＮの伝搬遅延時間ｔdeの関係を示す
グラフである。図５ｂにおいて、横軸は電源電圧Ｖdd、
縦軸は伝搬遅延時間ｔdeである。図５ｂに示すように、
インバータ７のスイッチング電圧ＶswがＶdd／２の場
合、電源電圧Ｖddが低下するに従って遅延時間ｔdeは急
激に増加し、特に２Ｖ付近に近づくと、インバータ１０
７の入力電圧Ｖiiとスイッチング電圧Ｖswが近づくた
め、遅延時間ｔdeは急激に増加する。ただし、インバー
タ１０７のスイッチング電圧ＶswをＶdd／３と低く設定
すれば、この問題は緩和される。
圧Ｖddと入力信号ＩＮの伝搬遅延時間ｔdeの関係を示す
グラフである。図５ｂにおいて、横軸は電源電圧Ｖdd、
縦軸は伝搬遅延時間ｔdeである。図５ｂに示すように、
インバータ７のスイッチング電圧ＶswがＶdd／２の場
合、電源電圧Ｖddが低下するに従って遅延時間ｔdeは急
激に増加し、特に２Ｖ付近に近づくと、インバータ１０
７の入力電圧Ｖiiとスイッチング電圧Ｖswが近づくた
め、遅延時間ｔdeは急激に増加する。ただし、インバー
タ１０７のスイッチング電圧ＶswをＶdd／３と低く設定
すれば、この問題は緩和される。
【００１１】しかしながら、入力信号のハイレベルとロ
ウレベルとによる反転動作を間違いなく行なう上で、イ
ンバータ１０７のスイッチング電圧Ｖswを低下するにも
限界がある。したがって、上記従来の入力回路の構成で
は、図５ａに示されるようなインバータ１０７の入力電
圧Ｖiiがスイッチング電圧Ｖswを下回るような電源電圧
Ｖddが存在するという問題を根本的に解消することは困
難であった。
ウレベルとによる反転動作を間違いなく行なう上で、イ
ンバータ１０７のスイッチング電圧Ｖswを低下するにも
限界がある。したがって、上記従来の入力回路の構成で
は、図５ａに示されるようなインバータ１０７の入力電
圧Ｖiiがスイッチング電圧Ｖswを下回るような電源電圧
Ｖddが存在するという問題を根本的に解消することは困
難であった。
【００１２】本発明は上記点に鑑みてなされたものであ
り、その目的は、高電圧の入力信号を受けたときにもト
ランジスタのゲート酸化膜への耐圧値以上の電圧の印加
を回避し、かつ、電源電圧が低電圧化された場合でも伝
搬遅延時間の増大を抑制しうるような入力回路を提供す
ることにある。
り、その目的は、高電圧の入力信号を受けたときにもト
ランジスタのゲート酸化膜への耐圧値以上の電圧の印加
を回避し、かつ、電源電圧が低電圧化された場合でも伝
搬遅延時間の増大を抑制しうるような入力回路を提供す
ることにある。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、請求項１〜１０に記載されている入力
回路に関する手段を講じている。
め、本発明では、請求項１〜１０に記載されている入力
回路に関する手段を講じている。
【００１４】本発明の基本的な入力回路は、請求項１に
記載されているように、入力信号を受ける入力端子と、
電源電圧を供給するための電源端子と、一端が上記入力
端子に接続され、ゲートが上記電源端子に接続される第
１のＮチャネル型ＭＯＳトランジスタと、上記第１のＮ
チャネル型ＭＯＳトランジスタのゲートと上記電源端子
との間に介設されたクランプ回路とを備え、上記一端か
ら入力された上記電源電圧以上の振幅を持つ信号が、上
記電源電圧と等しい振幅で上記Ｎチャネル型ＭＯＳトラ
ンジスタの他端から出力されるように構成されている。
記載されているように、入力信号を受ける入力端子と、
電源電圧を供給するための電源端子と、一端が上記入力
端子に接続され、ゲートが上記電源端子に接続される第
１のＮチャネル型ＭＯＳトランジスタと、上記第１のＮ
チャネル型ＭＯＳトランジスタのゲートと上記電源端子
との間に介設されたクランプ回路とを備え、上記一端か
ら入力された上記電源電圧以上の振幅を持つ信号が、上
記電源電圧と等しい振幅で上記Ｎチャネル型ＭＯＳトラ
ンジスタの他端から出力されるように構成されている。
【００１５】これにより、Ｎチャネル型ＭＯＳトランジ
スタの他端からは、従来の入力回路のように電源電圧か
らその閾値電圧を差し引いた電圧の振幅ではなく、電源
電圧と等しい振幅の信号が出力される。すなわち、電源
電圧が低電圧化されても、Ｎチャネル型ＭＯＳトランジ
スタの多端からの出力を受けるトランジスタ等の作動を
確保できる高い電圧の信号が出力されるので、入力信号
の伝搬遅延時間の増大を抑制することができる。
スタの他端からは、従来の入力回路のように電源電圧か
らその閾値電圧を差し引いた電圧の振幅ではなく、電源
電圧と等しい振幅の信号が出力される。すなわち、電源
電圧が低電圧化されても、Ｎチャネル型ＭＯＳトランジ
スタの多端からの出力を受けるトランジスタ等の作動を
確保できる高い電圧の信号が出力されるので、入力信号
の伝搬遅延時間の増大を抑制することができる。
【００１６】また、入力端子からハイレベルの信号が入
力された場合でも、Ｎチャネル型ＭＯＳトランジスタの
ゲート酸化膜の両側の電位差は従来の構成におけるより
も閾値電圧の分だけ従来の構造よりも小さくなるので、
ゲート酸化膜の両側の電位差がゲート酸化膜の耐圧値よ
りも大きくなることはない。
力された場合でも、Ｎチャネル型ＭＯＳトランジスタの
ゲート酸化膜の両側の電位差は従来の構成におけるより
も閾値電圧の分だけ従来の構造よりも小さくなるので、
ゲート酸化膜の両側の電位差がゲート酸化膜の耐圧値よ
りも大きくなることはない。
【００１７】以上のことから、ゲート酸化膜に耐圧以上
の電圧が印加されるような状態を招くことなく、電源電
圧を低電圧化したときの入力信号の伝搬遅延時間の増大
を抑制することができる。
の電圧が印加されるような状態を招くことなく、電源電
圧を低電圧化したときの入力信号の伝搬遅延時間の増大
を抑制することができる。
【００１８】請求項２に記載されているように、上記入
力回路において、上記クランプ回路を、上記第１のＮチ
ャネル型ＭＯＳトランジスタのゲートの電圧が上記電源
電圧と上記第１のＮチャネル型ＭＯＳトランジスタの閾
値電圧とを加えたクランプ電圧以上になると導通するも
のとし、上記第１のＮチャネル型ＭＯＳトランジスタの
ゲートの電圧が上記クランプ電圧以上にならないように
構成することができる。
力回路において、上記クランプ回路を、上記第１のＮチ
ャネル型ＭＯＳトランジスタのゲートの電圧が上記電源
電圧と上記第１のＮチャネル型ＭＯＳトランジスタの閾
値電圧とを加えたクランプ電圧以上になると導通するも
のとし、上記第１のＮチャネル型ＭＯＳトランジスタの
ゲートの電圧が上記クランプ電圧以上にならないように
構成することができる。
【００１９】これにより、ハイレベルの入力信号があっ
たときにも、Ｎチャネル型ＭＯＳトランジスタのゲート
の電圧が電源電圧と閾値電圧との加算値以上に上昇する
のを阻止することが可能となる。
たときにも、Ｎチャネル型ＭＯＳトランジスタのゲート
の電圧が電源電圧と閾値電圧との加算値以上に上昇する
のを阻止することが可能となる。
【００２０】請求項３に記載されているように、上記入
力回路において、上記クランプ回路を、ゲートが低電圧
側の一端に接続された第２のＮチャネル型ＭＯＳトラン
ジスタにより構成することができる。
力回路において、上記クランプ回路を、ゲートが低電圧
側の一端に接続された第２のＮチャネル型ＭＯＳトラン
ジスタにより構成することができる。
【００２１】これにより、簡素な構成で上述の作用効果
を発揮することができる。
を発揮することができる。
【００２２】請求項４に記載されているように、上記入
力回路において、上記クランプ回路に並列に接続され、
上記第１のＮチャネル型ＭＯＳトランジスタのゲートの
定常電圧を決定する機能を有する定常電圧決定回路をさ
らに備えることができる。
力回路において、上記クランプ回路に並列に接続され、
上記第１のＮチャネル型ＭＯＳトランジスタのゲートの
定常電圧を決定する機能を有する定常電圧決定回路をさ
らに備えることができる。
【００２３】これにより、ＮチャネルＭＯＳトランジス
タのゲート電位を一定にとどめることでロウレベル信号
が入力された場合におけるＮチャネル型ＭＯＳトランジ
スタの作動を確保することができ、Ｎチャネル型ＭＯＳ
トランジスタの他端からロウレベル信号をそのまま出力
することが可能となる。
タのゲート電位を一定にとどめることでロウレベル信号
が入力された場合におけるＮチャネル型ＭＯＳトランジ
スタの作動を確保することができ、Ｎチャネル型ＭＯＳ
トランジスタの他端からロウレベル信号をそのまま出力
することが可能となる。
【００２４】請求項５に記載されているように、上記入
力回路において、定常電圧決定回路を、抵抗体と、ゲー
トが低電圧側の一端に接続された第１のＰチャネル型Ｍ
ＯＳトランジスタとのうち少なくともいずれか一方によ
り構成することができる。
力回路において、定常電圧決定回路を、抵抗体と、ゲー
トが低電圧側の一端に接続された第１のＰチャネル型Ｍ
ＯＳトランジスタとのうち少なくともいずれか一方によ
り構成することができる。
【００２５】これにより、簡素な構成で定常電圧の決定
機能を得ることができる。
機能を得ることができる。
【００２６】請求項６に記載されているように、上記入
力回路において、上記第１のＮチャネル型ＭＯＳトラン
ジスタの上記他端に接続されたゲート制御回路と、一端
が上記電源端子に接続され、ゲートが上記ゲート制御回
路を介して上記第１のＮチャネル型ＭＯＳトランジスタ
の上記他端に接続された第２のＰチャネル型ＭＯＳトラ
ンジスタとをさらに備え、上記ゲート制御回路を、上記
第１のＮチャネル型ＭＯＳトランジスタの他端がハイレ
ベルの時は上記第２のＰチャネル型ＭＯＳトランジスタ
を導通状態にして上記第１のＮチャネル型ＭＯＳトラン
ジスタの他端の電圧を上記電源電圧に等しくする一方、
上記第１のＮチャネル型ＭＯＳトランジスタの他端がロ
ウレベルの時は上記第２のＰチャネル型ＭＯＳトランジ
スタを遮断状態にする機能を有するものとすることがで
きる。
力回路において、上記第１のＮチャネル型ＭＯＳトラン
ジスタの上記他端に接続されたゲート制御回路と、一端
が上記電源端子に接続され、ゲートが上記ゲート制御回
路を介して上記第１のＮチャネル型ＭＯＳトランジスタ
の上記他端に接続された第２のＰチャネル型ＭＯＳトラ
ンジスタとをさらに備え、上記ゲート制御回路を、上記
第１のＮチャネル型ＭＯＳトランジスタの他端がハイレ
ベルの時は上記第２のＰチャネル型ＭＯＳトランジスタ
を導通状態にして上記第１のＮチャネル型ＭＯＳトラン
ジスタの他端の電圧を上記電源電圧に等しくする一方、
上記第１のＮチャネル型ＭＯＳトランジスタの他端がロ
ウレベルの時は上記第２のＰチャネル型ＭＯＳトランジ
スタを遮断状態にする機能を有するものとすることがで
きる。
【００２７】請求項７に記載されているように、上記入
力回路において、上記ゲート制御回路をインバータ回路
により構成することができる。
力回路において、上記ゲート制御回路をインバータ回路
により構成することができる。
【００２８】請求項８に記載されているように、上記入
力回路において、上記電源端子を、第１の電源電圧を供
給するための第１の電源端子と上記第１の電源電圧より
も高い第２の電源電圧を供給するための第２の電源端子
とにより構成し、上記第１の電源端子を上記第１のＮチ
ャネル型ＭＯＳトランジスタのゲート電極に接続してお
く一方、上記第２の電源端子を上記第２のＰチャネル型
ＭＯＳトランジスタおよび上記ゲート制御回路に接続し
ておくことができる。
力回路において、上記電源端子を、第１の電源電圧を供
給するための第１の電源端子と上記第１の電源電圧より
も高い第２の電源電圧を供給するための第２の電源端子
とにより構成し、上記第１の電源端子を上記第１のＮチ
ャネル型ＭＯＳトランジスタのゲート電極に接続してお
く一方、上記第２の電源端子を上記第２のＰチャネル型
ＭＯＳトランジスタおよび上記ゲート制御回路に接続し
ておくことができる。
【００２９】これにより、ハイレベルの入力信号が入力
されたときに、第２のＰチャネル型ＭＯＳトランジスタ
が導通状態になると上記第１のＮチャネル型ＭＯＳトラ
ンジスタの他端の電圧が上記第２の電源電圧に等しくな
る。したがって、第１の電源電圧が低電圧化されたとき
でも、高電圧の第２の電源電圧によって入力回路の動作
を高速化することが可能となる。
されたときに、第２のＰチャネル型ＭＯＳトランジスタ
が導通状態になると上記第１のＮチャネル型ＭＯＳトラ
ンジスタの他端の電圧が上記第２の電源電圧に等しくな
る。したがって、第１の電源電圧が低電圧化されたとき
でも、高電圧の第２の電源電圧によって入力回路の動作
を高速化することが可能となる。
【００３０】請求項９に記載されているように、上記入
力回路において、上記第１のＮチャネル型ＭＯＳトラン
ジスタの基板領域を上記入力端子に接続しておくことが
好ましい。
力回路において、上記第１のＮチャネル型ＭＯＳトラン
ジスタの基板領域を上記入力端子に接続しておくことが
好ましい。
【００３１】これにより、第１のＮチャネル型ＭＯＳト
ランジスタのバックバイアス効果をなくすことができる
ので、第１のＮチャネル型ＭＯＳトランジスタのゲート
の振幅を小さくしたままで、請求項１等の作用効果を得
ることができ、消費電流の低減を図ることができる。
ランジスタのバックバイアス効果をなくすことができる
ので、第１のＮチャネル型ＭＯＳトランジスタのゲート
の振幅を小さくしたままで、請求項１等の作用効果を得
ることができ、消費電流の低減を図ることができる。
【００３２】請求項１０に記載されているように、上記
入力回路において、上記第１のＮチャネル型ＭＯＳトラ
ンジスタの基板領域を入力端子に接続し、上記第２のＮ
チャネル型ＭＯＳトランジスタの基板領域を低電圧側の
一端に接続しておくことが好ましい。
入力回路において、上記第１のＮチャネル型ＭＯＳトラ
ンジスタの基板領域を入力端子に接続し、上記第２のＮ
チャネル型ＭＯＳトランジスタの基板領域を低電圧側の
一端に接続しておくことが好ましい。
【００３３】これにより、第１及び第２のＮチャネル型
ＭＯＳトランジスタのバックバイアス効果をなくすこと
ができるので、第１及び第２のＮチャネル型ＭＯＳトラ
ンジスタのゲートの振幅を小さくしたままで、請求項３
の作用効果を得ることができ、消費電流の低減を図るこ
とができる。
ＭＯＳトランジスタのバックバイアス効果をなくすこと
ができるので、第１及び第２のＮチャネル型ＭＯＳトラ
ンジスタのゲートの振幅を小さくしたままで、請求項３
の作用効果を得ることができ、消費電流の低減を図るこ
とができる。
【００３４】
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００３５】（第１の実施形態）図１は、本発明の第１
の実施形態における入力回路２０Ａの構成を示す電気回
路図である。
の実施形態における入力回路２０Ａの構成を示す電気回
路図である。
【００３６】図１において、ＬＳＩの外部から入力回路
２０Ａの入力端子Ｔinに入力信号ＩＮが入力され、入力
回路２０Ａの出力端子Ｔout からＬＳＩ内部に出力信号
ＯＵＴが入力されるものとする。ただし、３は入力回路
２０Ａに電源電圧Ｖddを供給するための電源端子であ
る。入力回路２０Ａにおいて、ＮＭＯＳＦＥＴ１と、イ
ンバータ５と、ＰＭＯＳＦＥＴ６とが配置されている点
は、上記従来の入力回路１００の構成と基本的に同じで
ある。
２０Ａの入力端子Ｔinに入力信号ＩＮが入力され、入力
回路２０Ａの出力端子Ｔout からＬＳＩ内部に出力信号
ＯＵＴが入力されるものとする。ただし、３は入力回路
２０Ａに電源電圧Ｖddを供給するための電源端子であ
る。入力回路２０Ａにおいて、ＮＭＯＳＦＥＴ１と、イ
ンバータ５と、ＰＭＯＳＦＥＴ６とが配置されている点
は、上記従来の入力回路１００の構成と基本的に同じで
ある。
【００３７】ここで、本実施形態の特徴は、電源端子３
とＮＭＯＳＦＥＴ１のゲートとの間に定常電圧決定回路
４と、クランプ回路２とが設けられている点である。す
なわち、電源端子３とＮＭＯＳＦＥＴ１のゲートとの間
には、ＮＭＯＳＦＥＴ８と、抵抗素子９と、ＰＭＯＳＦ
ＥＴ１０とが互いに並列に接続されており、上記抵抗素
子９とＰＭＯＳＦＥＴ１０とにより定常電圧決定回路４
が構成され、ＮＭＯＳＦＥＴ８によりクランプ回路２が
構成されている。そして、５はＰＭＯＳＦＥＴ６のゲー
トを制御する回路であって、インバータ７により構成さ
れている。電源端子３から供給される電源電圧Ｖddは
３．３Ｖであり、この入力回路２０Ａを構成するＭＯＳ
トランジスタのゲート酸化膜は３．６Ｖ以上には耐えら
れないこととする。通常、ゲート酸化膜の耐圧は電源電
圧に対して多少の余裕があり、電源電圧Ｖddが３．３Ｖ
であるＬＳＩに搭載されるＭＯＳＦＥＴのゲート酸化膜
の耐圧は３．６Ｖ程度であることが多い。
とＮＭＯＳＦＥＴ１のゲートとの間に定常電圧決定回路
４と、クランプ回路２とが設けられている点である。す
なわち、電源端子３とＮＭＯＳＦＥＴ１のゲートとの間
には、ＮＭＯＳＦＥＴ８と、抵抗素子９と、ＰＭＯＳＦ
ＥＴ１０とが互いに並列に接続されており、上記抵抗素
子９とＰＭＯＳＦＥＴ１０とにより定常電圧決定回路４
が構成され、ＮＭＯＳＦＥＴ８によりクランプ回路２が
構成されている。そして、５はＰＭＯＳＦＥＴ６のゲー
トを制御する回路であって、インバータ７により構成さ
れている。電源端子３から供給される電源電圧Ｖddは
３．３Ｖであり、この入力回路２０Ａを構成するＭＯＳ
トランジスタのゲート酸化膜は３．６Ｖ以上には耐えら
れないこととする。通常、ゲート酸化膜の耐圧は電源電
圧に対して多少の余裕があり、電源電圧Ｖddが３．３Ｖ
であるＬＳＩに搭載されるＭＯＳＦＥＴのゲート酸化膜
の耐圧は３．６Ｖ程度であることが多い。
【００３８】以下、以上のように構成された入力回路２
０Ａの動作について、図１を参照しながら説明する。
０Ａの動作について、図１を参照しながら説明する。
【００３９】入力端子Ｔinから電圧５Ｖの信号が入力さ
れた場合、ＮＭＯＳＦＥＴ１を通してインバータ７側の
電圧が上昇する。この時ＮＭＯＳＦＥＴ１のソース・ド
レイン間にはチャネルが形成されており、このチャネル
とゲートとの間の容量であるゲート容量Ｃg1により、Ｎ
ＭＯＳＦＥＴ１のチャネル電圧が上昇するにつれゲート
電圧Ｖg1も上昇する。抵抗９の抵抗値Ｒが十分高い場合
には、ＮＭＯＳＦＥＴ１のゲート電圧Ｖg1は、ＮＭＯＳ
ＦＥＴ１のチャネル電圧とほぼ同じ割合で上昇する。そ
の後、ＮＭＯＳＦＥＴ１のゲート電圧Ｖg1が電源電圧Ｖ
ddにＮＭＯＳＦＥＴ８のバックバイアスを考慮した閾値
電圧Ｖt'を加えた電圧（Ｖdd＋Ｖt'）以上になると、Ｎ
ＭＯＳＦＥＴ８が導通状態となり、ＮＭＯＳＦＥＴ１の
ゲート電圧Ｖg1の上昇はこの電圧（Ｖdd＋Ｖt'）になっ
たところで停止する。すなわち、ＮＭＯＳＦＥＴ１のゲ
ート電圧Ｖg1は以下の値となる。
れた場合、ＮＭＯＳＦＥＴ１を通してインバータ７側の
電圧が上昇する。この時ＮＭＯＳＦＥＴ１のソース・ド
レイン間にはチャネルが形成されており、このチャネル
とゲートとの間の容量であるゲート容量Ｃg1により、Ｎ
ＭＯＳＦＥＴ１のチャネル電圧が上昇するにつれゲート
電圧Ｖg1も上昇する。抵抗９の抵抗値Ｒが十分高い場合
には、ＮＭＯＳＦＥＴ１のゲート電圧Ｖg1は、ＮＭＯＳ
ＦＥＴ１のチャネル電圧とほぼ同じ割合で上昇する。そ
の後、ＮＭＯＳＦＥＴ１のゲート電圧Ｖg1が電源電圧Ｖ
ddにＮＭＯＳＦＥＴ８のバックバイアスを考慮した閾値
電圧Ｖt'を加えた電圧（Ｖdd＋Ｖt'）以上になると、Ｎ
ＭＯＳＦＥＴ８が導通状態となり、ＮＭＯＳＦＥＴ１の
ゲート電圧Ｖg1の上昇はこの電圧（Ｖdd＋Ｖt'）になっ
たところで停止する。すなわち、ＮＭＯＳＦＥＴ１のゲ
ート電圧Ｖg1は以下の値となる。
【００４０】Ｖg1＝Ｖdd＋Ｖt' 電源電圧Ｖddが３．３Ｖで、ＮＭＯＳＦＥＴ１のバック
バイアス効果を考慮した閾値電圧Ｖtnが１Ｖであるとす
ると、ＮＭＯＳＦＥＴ１のゲート電圧Ｖg1が４．３Ｖと
なった時点でその電圧上昇は停止する。一方、ＮＭＯＳ
ＦＥＴ１とＮＭＯＳＦＥＴ８とを共通の基板上に共通の
プロセスで形成しておくと、両者の閾値電圧Ｖtn，Ｖt'
はほぼ等しいと見なせる。そして、インバータ７の入力
電圧Ｖiiは、ＮＭＯＳＦＥＴ１のゲート電圧Ｖg1からＮ
ＭＯＳＦＥＴ１の閾値電圧Ｖtnを引いた電圧（Ｖg1−Ｖ
tn）であり、以下のように求められる。
バイアス効果を考慮した閾値電圧Ｖtnが１Ｖであるとす
ると、ＮＭＯＳＦＥＴ１のゲート電圧Ｖg1が４．３Ｖと
なった時点でその電圧上昇は停止する。一方、ＮＭＯＳ
ＦＥＴ１とＮＭＯＳＦＥＴ８とを共通の基板上に共通の
プロセスで形成しておくと、両者の閾値電圧Ｖtn，Ｖt'
はほぼ等しいと見なせる。そして、インバータ７の入力
電圧Ｖiiは、ＮＭＯＳＦＥＴ１のゲート電圧Ｖg1からＮ
ＭＯＳＦＥＴ１の閾値電圧Ｖtnを引いた電圧（Ｖg1−Ｖ
tn）であり、以下のように求められる。
【００４１】 Ｖii＝Ｖg1−Ｖtn＝Ｖdd＋Ｖt'−Ｖtn≒Ｖdd すなわち、インバータ７の入力電圧Ｖiiは、電源電圧Ｖ
ddまで上昇するので、インバータ７はスイッチングを行
いＬレベル信号を出力する。そして、ＰＭＯＳＦＥＴ６
は導通状態になり、インバータ７の入力電圧Ｖiiは電源
電圧Ｖddに固定される。その後、ＮＭＯＳＦＥＴ１のゲ
ート電圧Ｖg1は、抵抗素子９を通して放電されて、電源
電圧Ｖddに等しくなる。上記の過程において、ＮＭＯＳ
ＦＥＴ８のゲート電圧Ｖg1が４．３Ｖとなっても、その
ゲート酸化膜の両側の電位が４．３Ｖおよび３．３Ｖで
あるので、ゲート酸化膜に印加される電圧は１Ｖであり
耐圧以下である。出力端子ＯＶout からはＬレベル信号
が出力される。
ddまで上昇するので、インバータ７はスイッチングを行
いＬレベル信号を出力する。そして、ＰＭＯＳＦＥＴ６
は導通状態になり、インバータ７の入力電圧Ｖiiは電源
電圧Ｖddに固定される。その後、ＮＭＯＳＦＥＴ１のゲ
ート電圧Ｖg1は、抵抗素子９を通して放電されて、電源
電圧Ｖddに等しくなる。上記の過程において、ＮＭＯＳ
ＦＥＴ８のゲート電圧Ｖg1が４．３Ｖとなっても、その
ゲート酸化膜の両側の電位が４．３Ｖおよび３．３Ｖで
あるので、ゲート酸化膜に印加される電圧は１Ｖであり
耐圧以下である。出力端子ＯＶout からはＬレベル信号
が出力される。
【００４２】一方、入力端子Ｔinから電圧０Ｖの信号が
入力された場合、ＮＭＯＳＦＥＴ１のゲート電圧Ｖg1は
チャネル電圧とともに下降するが、ゲート電圧Ｖg1が電
源電圧ＶddからＰＭＯＳＦＥＴ１０の閾値電圧Ｖtpを引
いた電圧（Ｖg1−Ｖtp）になるとＰＭＯＳＦＥＴ１０が
導通状態となるため、その電圧（Ｖg1−Ｖtp）以下には
ならない。つまり、この電圧（Ｖg1−Ｖtp）が定常電圧
となる。ただし、この場合にもＮＭＯＳＦＥＴ１のゲー
ト酸化膜に耐圧以上の電圧が印加されることはない。一
般的に、ＬＳＩはＰ型の半導体基板に形成されるため、
ＰＭＯＳＦＥＴ１０の基板領域（ウエル領域）はＮ型で
あり、ソース側つまり高電圧側の一端に接続できるため
バックバイアス効果は考慮する必要がない。
入力された場合、ＮＭＯＳＦＥＴ１のゲート電圧Ｖg1は
チャネル電圧とともに下降するが、ゲート電圧Ｖg1が電
源電圧ＶddからＰＭＯＳＦＥＴ１０の閾値電圧Ｖtpを引
いた電圧（Ｖg1−Ｖtp）になるとＰＭＯＳＦＥＴ１０が
導通状態となるため、その電圧（Ｖg1−Ｖtp）以下には
ならない。つまり、この電圧（Ｖg1−Ｖtp）が定常電圧
となる。ただし、この場合にもＮＭＯＳＦＥＴ１のゲー
ト酸化膜に耐圧以上の電圧が印加されることはない。一
般的に、ＬＳＩはＰ型の半導体基板に形成されるため、
ＰＭＯＳＦＥＴ１０の基板領域（ウエル領域）はＮ型で
あり、ソース側つまり高電圧側の一端に接続できるため
バックバイアス効果は考慮する必要がない。
【００４３】たとえば、ＰＭＯＳＦＥＴ１０の閾値電圧
を０．５Ｖとすると、ＮＭＯＳＦＥＴ１のゲート電圧Ｖ
g1は２．８Ｖ以下にはならない。２．８Ｖ以上であれば
ＮＭＯＳＦＥＴ１は導通状態であるので、入力端子Ｔin
から入力された電圧０Ｖの信号はインバータ７に入力さ
れ、インバータ７はスイッチングし、Ｈレベル信号が出
力されて、ＰＭＯＳＦＥＴ６は遮断状態となる。出力端
子Ｔout からはＨレベル信号が出力される。
を０．５Ｖとすると、ＮＭＯＳＦＥＴ１のゲート電圧Ｖ
g1は２．８Ｖ以下にはならない。２．８Ｖ以上であれば
ＮＭＯＳＦＥＴ１は導通状態であるので、入力端子Ｔin
から入力された電圧０Ｖの信号はインバータ７に入力さ
れ、インバータ７はスイッチングし、Ｈレベル信号が出
力されて、ＰＭＯＳＦＥＴ６は遮断状態となる。出力端
子Ｔout からはＨレベル信号が出力される。
【００４４】図６ａは、本実施形態の入力回路２０Ａの
電源電圧Ｖddに対するインバータ７のスイッチング電圧
Ｖsw，インバータ７の入力電圧Ｖii及びＮＭＯＳＦＥＴ
１のゲート電圧Ｖg1との関係を示すグラフである。図６
ａにおいて、横軸は電源電圧Ｖddであり、縦軸は各部の
電圧である。インバータ７のスイッチング電圧Ｖswは電
源電圧Ｖddに比例し、電源電圧Ｖddが３．３Ｖの時はス
イッチング電圧Ｖswは１．６５Ｖである。一方、インバ
ータ７の入力電圧Ｖiiは電源電圧Ｖddに等しく、電源電
圧Ｖddが３．３Ｖの時は入力電圧Ｖiiは３．３Ｖであ
る。すなわち、本実施形態の入力回路２０Ａの構成によ
れば、インバータ７の入力電圧Ｖiiは必ずスイッチング
電圧Ｖswを上回るため、電源電圧Ｖddの如何に拘わらず
確実にスイッチング動作を行なう。
電源電圧Ｖddに対するインバータ７のスイッチング電圧
Ｖsw，インバータ７の入力電圧Ｖii及びＮＭＯＳＦＥＴ
１のゲート電圧Ｖg1との関係を示すグラフである。図６
ａにおいて、横軸は電源電圧Ｖddであり、縦軸は各部の
電圧である。インバータ７のスイッチング電圧Ｖswは電
源電圧Ｖddに比例し、電源電圧Ｖddが３．３Ｖの時はス
イッチング電圧Ｖswは１．６５Ｖである。一方、インバ
ータ７の入力電圧Ｖiiは電源電圧Ｖddに等しく、電源電
圧Ｖddが３．３Ｖの時は入力電圧Ｖiiは３．３Ｖであ
る。すなわち、本実施形態の入力回路２０Ａの構成によ
れば、インバータ７の入力電圧Ｖiiは必ずスイッチング
電圧Ｖswを上回るため、電源電圧Ｖddの如何に拘わらず
確実にスイッチング動作を行なう。
【００４５】図６ｂは、本発明の実施形態の入力回路２
０Ａにおける電源電圧Ｖddと入力信号ＩＮの伝搬遅延時
間ｔdeの関係を示すグラフである。図６ｂにおいて、横
軸は電源電圧Ｖddであり、縦軸は伝搬遅延時間ｔdeであ
る。図６ｂを参照するとわかるように、本発明の入力回
路では、スイッチング電圧Ｖswを低くしなくても、入力
信号ＩＮの伝搬遅延時間ｔdeの急激な増加は発生しな
い。
０Ａにおける電源電圧Ｖddと入力信号ＩＮの伝搬遅延時
間ｔdeの関係を示すグラフである。図６ｂにおいて、横
軸は電源電圧Ｖddであり、縦軸は伝搬遅延時間ｔdeであ
る。図６ｂを参照するとわかるように、本発明の入力回
路では、スイッチング電圧Ｖswを低くしなくても、入力
信号ＩＮの伝搬遅延時間ｔdeの急激な増加は発生しな
い。
【００４６】すなわち、図４に示す従来の入力回路１０
０においては、ハイレベルの入力信号ＩＮが入力された
場合、電源電圧Ｖddが低電圧化されているとＮＭＯＳＦ
ＥＴ１０１の他端の電圧（Ｖdd−Ｖtn）が２Ｖ程度に低
下するので、インバータ１０７がすぐにはスイッチング
動作を行なわない。ただし、長時間経過すればインバー
タ１０７の入力側が徐々に充電されていくので、インバ
ータ１０７の入力電圧Ｖiiがスイッチング電圧Ｖswを上
回る状態になってスイッチング動作が行なわれるが、こ
の充電に要する時間だけ入力信号ＩＮの伝搬遅延が生じ
ることになる。それに対し、本発明では、ハイレベルの
入力信号ＩＮに対して、ＮＭＯＳＦＥＴ１の他端の電圧
が電源電圧Ｖddに等しくなるように構成されているの
で、電源電圧Ｖddが低電圧化されてもインバータ７の動
作に必要な入力電圧Ｖiiが確保され、伝搬時間の遅延が
抑制されるのである。
０においては、ハイレベルの入力信号ＩＮが入力された
場合、電源電圧Ｖddが低電圧化されているとＮＭＯＳＦ
ＥＴ１０１の他端の電圧（Ｖdd−Ｖtn）が２Ｖ程度に低
下するので、インバータ１０７がすぐにはスイッチング
動作を行なわない。ただし、長時間経過すればインバー
タ１０７の入力側が徐々に充電されていくので、インバ
ータ１０７の入力電圧Ｖiiがスイッチング電圧Ｖswを上
回る状態になってスイッチング動作が行なわれるが、こ
の充電に要する時間だけ入力信号ＩＮの伝搬遅延が生じ
ることになる。それに対し、本発明では、ハイレベルの
入力信号ＩＮに対して、ＮＭＯＳＦＥＴ１の他端の電圧
が電源電圧Ｖddに等しくなるように構成されているの
で、電源電圧Ｖddが低電圧化されてもインバータ７の動
作に必要な入力電圧Ｖiiが確保され、伝搬時間の遅延が
抑制されるのである。
【００４７】（第２の実施形態）図２は、本発明の第２
の実施形態における入力回路２０Ｂの構成を示す電気回
路図である。
の実施形態における入力回路２０Ｂの構成を示す電気回
路図である。
【００４８】図２に示す入力回路２０Ｂの構成が図１に
示す入力回路２０Ａの構成と異なる点は、ＮＭＯＳＦＥ
Ｔ１の基板領域を入力端子Ｔin側の一端に接続し、ＮＭ
ＯＳＦＥＴ８の基板領域を低電圧側の一端に接続してい
る点である。
示す入力回路２０Ａの構成と異なる点は、ＮＭＯＳＦＥ
Ｔ１の基板領域を入力端子Ｔin側の一端に接続し、ＮＭ
ＯＳＦＥＴ８の基板領域を低電圧側の一端に接続してい
る点である。
【００４９】このように構成することにより、ＮＭＯＳ
ＦＥＴ１およびＮＭＯＳＦＥＴ８はバックバイアス効果
がなくなるので、本実施形態の入力回路２０Ｂでは、Ｎ
ＭＯＳＦＥＴ１のゲートの振幅を小さくしたままで、上
記第２の実施形態の入力回路２０Ａと同じ効果が得られ
る。そして、ＮＭＯＳＦＥＴ１のゲートの振幅を小さく
することにより、消費電流の低減と、抵抗素子９による
放電時間の短縮とを図ることができる。
ＦＥＴ１およびＮＭＯＳＦＥＴ８はバックバイアス効果
がなくなるので、本実施形態の入力回路２０Ｂでは、Ｎ
ＭＯＳＦＥＴ１のゲートの振幅を小さくしたままで、上
記第２の実施形態の入力回路２０Ａと同じ効果が得られ
る。そして、ＮＭＯＳＦＥＴ１のゲートの振幅を小さく
することにより、消費電流の低減と、抵抗素子９による
放電時間の短縮とを図ることができる。
【００５０】（第３の実施形態）図３は、本発明の第３
の実施形態における入力回路２０Ｃの構成を示す電気回
路図である。
の実施形態における入力回路２０Ｃの構成を示す電気回
路図である。
【００５１】図３に示す入力回路２０Ｃの構成が図２に
示す入力回路２０Ｂの構成と異なる点は、入力回路２０
Ｃへの電源電圧の供給部を、ＮＭＯＳＦＥＴ１のゲート
に電源電圧Ｖddを供給する電源端子３と、ＰＭＯＳＦＥ
Ｔ６およびインバータ７に電源電圧Ｖdd’を供給する電
源端子１３とを分離した点である。電源端子１３の電源
電圧Ｖdd’は、電源端子３の電源電圧Ｖddよりも高い。
示す入力回路２０Ｂの構成と異なる点は、入力回路２０
Ｃへの電源電圧の供給部を、ＮＭＯＳＦＥＴ１のゲート
に電源電圧Ｖddを供給する電源端子３と、ＰＭＯＳＦＥ
Ｔ６およびインバータ７に電源電圧Ｖdd’を供給する電
源端子１３とを分離した点である。電源端子１３の電源
電圧Ｖdd’は、電源端子３の電源電圧Ｖddよりも高い。
【００５２】上記のような構成によれば、入力端子Ｔin
に電源端子３からの電源電圧Ｖddと同じ電圧振幅の信号
が入力された際、電源電圧Ｖdd’と同じ電圧振幅の信号
に変換することができる。出力端子Ｔout からの出力信
号の振幅は、電源端子１３から供給される電源電圧Ｖd
d’となる。
に電源端子３からの電源電圧Ｖddと同じ電圧振幅の信号
が入力された際、電源電圧Ｖdd’と同じ電圧振幅の信号
に変換することができる。出力端子Ｔout からの出力信
号の振幅は、電源端子１３から供給される電源電圧Ｖd
d’となる。
【００５３】以上の各実施形態の構成によれば、ＮＭＯ
ＳＦＥＴ１による電圧降下がなく、インバータ７の入力
振幅を電源端子３からの電源電圧Ｖddと等しくできるの
で、電源電圧Ｖddを低くした場合でも高速で動作させる
ことができる。
ＳＦＥＴ１による電圧降下がなく、インバータ７の入力
振幅を電源端子３からの電源電圧Ｖddと等しくできるの
で、電源電圧Ｖddを低くした場合でも高速で動作させる
ことができる。
【００５４】なお、上記各実施形態におけるクランプ回
路２および定常電圧決定回路４がなくても電圧の変換は
可能であるが、本発明のクランプ回路２および定常電圧
決定回路４を追加することにより、インバータ７の入力
振幅を大きく取ることができるので、電源端子３の電源
電圧Ｖddを低く設定した場合でも、入力信号ＩＮの伝搬
遅延時間ｔdeの増加をより効果的に抑制することができ
る。
路２および定常電圧決定回路４がなくても電圧の変換は
可能であるが、本発明のクランプ回路２および定常電圧
決定回路４を追加することにより、インバータ７の入力
振幅を大きく取ることができるので、電源端子３の電源
電圧Ｖddを低く設定した場合でも、入力信号ＩＮの伝搬
遅延時間ｔdeの増加をより効果的に抑制することができ
る。
【００５５】特に、第２の実施形態のような構成によれ
ば、ＮＭＯＳＦＥＴ１のゲート電圧の振幅を小さくでき
るので、消費電力の低減を図ることができる。
ば、ＮＭＯＳＦＥＴ１のゲート電圧の振幅を小さくでき
るので、消費電力の低減を図ることができる。
【００５６】さらに、第３の実施形態のような構成によ
れば、電源電圧Ｖddを低くした場合の入力信号ＩＮの伝
搬遅延時間ｔdeの劣化なしに、入力振幅の電圧変換を行
うことができる。
れば、電源電圧Ｖddを低くした場合の入力信号ＩＮの伝
搬遅延時間ｔdeの劣化なしに、入力振幅の電圧変換を行
うことができる。
【００５７】なお、上記各実施形態においては、定常電
圧決定回路４を抵抗素子９を用いて構成しているが、抵
抗素子の代わりに抵抗体として機能するＭＯＳＦＥＴト
ランジスタで置き換えても良いことはいうまでもない。
圧決定回路４を抵抗素子９を用いて構成しているが、抵
抗素子の代わりに抵抗体として機能するＭＯＳＦＥＴト
ランジスタで置き換えても良いことはいうまでもない。
【００５８】
【発明の効果】以上説明したように、本発明の入力回路
によれば、一端が入力端子に接続され、ゲートが電源端
子に接続されるＮチャネル型ＭＯＳトランジスタと、Ｎ
チャネル型ＭＯＳトランジスタのゲートと電源端子との
間に介設されたクランプ回路とを備え、一端から入力さ
れた電源電圧以上の振幅を持つ信号が電源電圧と等しい
振幅でＮチャネル型ＭＯＳトランジスタの他端から出力
されるように構成されているので、電源電圧を低くして
も、入力信号の伝搬遅延時間の増加を抑制することがで
きる。
によれば、一端が入力端子に接続され、ゲートが電源端
子に接続されるＮチャネル型ＭＯＳトランジスタと、Ｎ
チャネル型ＭＯＳトランジスタのゲートと電源端子との
間に介設されたクランプ回路とを備え、一端から入力さ
れた電源電圧以上の振幅を持つ信号が電源電圧と等しい
振幅でＮチャネル型ＭＯＳトランジスタの他端から出力
されるように構成されているので、電源電圧を低くして
も、入力信号の伝搬遅延時間の増加を抑制することがで
きる。
【図１】第１の実施形態における入力回路の構成を示す
電気回路図である。
電気回路図である。
【図２】第２の実施形態における入力回路の構成を示す
電気回路図である。
電気回路図である。
【図３】第３の実施形態における入力回路の構成を示す
電気回路図である。
電気回路図である。
【図４】従来の入力回路の構成を示す電気回路図であ
る。
る。
【図５】従来の入力回路における電源電圧とインバータ
のスイッチング電圧，インバータの入力電圧，ＮＭＯＳ
ＦＥＴのゲート電圧との関係を示す特性図、及び従来の
入力回路における電源電圧と伝搬遅延時間の関係を示す
特性図である。
のスイッチング電圧，インバータの入力電圧，ＮＭＯＳ
ＦＥＴのゲート電圧との関係を示す特性図、及び従来の
入力回路における電源電圧と伝搬遅延時間の関係を示す
特性図である。
【図６】本発明の入力回路における電源電圧とインバー
タのスイッチング電圧，インバータの入力電圧，ＮＭＯ
ＳＦＥＴのゲート電圧との関係を示す特性図、及び従来
の入力回路における電源電圧と伝搬遅延時間の関係を示
す特性図である。
タのスイッチング電圧，インバータの入力電圧，ＮＭＯ
ＳＦＥＴのゲート電圧との関係を示す特性図、及び従来
の入力回路における電源電圧と伝搬遅延時間の関係を示
す特性図である。
Ｔin 入力端子 Ｔout 出力端子 １ ＮＭＯＳＦＥＴ ２ クランプ回路 ３ 電源端子 ４ 定常電圧決定回路 ５ ゲート制御回路 ６ ＰＭＯＳＦＥＴ ７ インバータ回路 ８ ＮＭＯＳＦＥＴ ９ 抵抗素子 １０ ＰＭＯＳＦＥＴ １３ 電源端子
Claims (10)
- 【請求項１】 入力信号を受ける入力端子と、 電源電圧を供給するための電源端子と、 一端が上記入力端子に接続され、ゲートが上記電源端子
に接続される第１のＮチャネル型ＭＯＳトランジスタ
と、 上記第１のＮチャネル型ＭＯＳトランジスタのゲートと
上記電源端子との間に介設されたクランプ回路とを備
え、 上記一端から入力された上記電源電圧以上の振幅を持つ
信号が、上記電源電圧と等しい振幅で上記Ｎチャネル型
ＭＯＳトランジスタの他端から出力されるように構成さ
れていることを特徴とする入力回路。 - 【請求項２】 請求項１記載の入力回路において、 上記クランプ回路は、上記第１のＮチャネル型ＭＯＳト
ランジスタのゲートの電圧が上記電源電圧と上記第１の
Ｎチャネル型ＭＯＳトランジスタの閾値電圧とを加えた
クランプ電圧以上になると導通するように構成されてお
り、 上記第１のＮチャネル型ＭＯＳトランジスタのゲートの
電圧が上記クランプ電圧以上にならないように制御され
ることを特徴とする入力回路。 - 【請求項３】 請求項１記載の入力回路において、 上記クランプ回路は、ゲートが低電圧側の一端に接続さ
れた第２のＮチャネル型ＭＯＳトランジスタにより構成
されていることを特徴とする入力回路。 - 【請求項４】 請求項１〜３のうちいずれか１つに記載
の入力回路において、 上記クランプ回路に並列に接続され、上記第１のＮチャ
ネル型ＭＯＳトランジスタのゲートの定常電圧を決定す
る機能を有する定常電圧決定回路をさらに備えているこ
とを特徴とする入力回路。 - 【請求項５】 請求項４記載の入力回路において、 定常電圧決定回路は、抵抗体と、ゲートが低電圧側の一
端に接続された第１のＰチャネル型ＭＯＳトランジスタ
とのうち少なくともいずれか一方により構成されている
ことを特徴とする入力回路。 - 【請求項６】 請求項１〜６のうちいずれか１つに記載
の入力回路において、 上記第１のＮチャネル型ＭＯＳトランジスタの上記他端
に接続されたゲート制御回路と、 一端が上記電源端子に接続され、ゲートが上記ゲート制
御回路を介して上記第１のＮチャネル型ＭＯＳトランジ
スタの上記他端に接続された第２のＰチャネル型ＭＯＳ
トランジスタとをさらに備え、 上記ゲート制御回路は、上記第１のＮチャネル型ＭＯＳ
トランジスタの他端がハイレベルの時は上記第２のＰチ
ャネル型ＭＯＳトランジスタを導通状態にして上記第１
のＮチャネル型ＭＯＳトランジスタの他端の電圧を上記
電源電圧に等しくする一方、上記第１のＮチャネル型Ｍ
ＯＳトランジスタの他端がロウレベルの時は上記第２の
Ｐチャネル型ＭＯＳトランジスタを遮断状態にする機能
を有することを特徴とする入力回路。 - 【請求項７】 請求項６記載の入力回路において、 上記ゲート制御回路はインバータ回路により構成されて
いることを特徴とする入力回路。 - 【請求項８】 請求項６又は７記載の入力回路におい
て、 上記電源端子は、第１の電源電圧を供給するための第１
の電源端子と、上記第１の電源電圧よりも高い第２の電
源電圧を供給するための第２の電源端子とにより構成さ
れており、 上記第１の電源端子は上記第１のＮチャネル型ＭＯＳト
ランジスタのゲート電極に接続されている一方、上記第
２の電源端子は上記第２のＰチャネル型ＭＯＳトランジ
スタおよび上記ゲート制御回路に接続されていることを
特徴とする入力回路。 - 【請求項９】 請求項１又は２記載の入力回路におい
て、 上記第１のＮチャネル型ＭＯＳトランジスタの基板領域
は上記入力端子に接続されいることを特徴とする入力回
路。 - 【請求項１０】請求項３〜８のうちいずれか１つに記載
の入力回路において、 上記第１のＮチャネル型ＭＯＳトランジスタの基板領域
は上記入力端子に接続されており、 上記第２のＮチャネル型ＭＯＳトランジスタの基板領域
は低電圧側の一端に接続されていることを特徴とする入
力回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10043057A JPH11243330A (ja) | 1998-02-25 | 1998-02-25 | 入力回路 |
| US09/256,894 US6194943B1 (en) | 1998-02-25 | 1999-02-24 | Input circuit protection |
| TW088102905A TW419888B (en) | 1998-02-25 | 1999-02-25 | Input circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10043057A JPH11243330A (ja) | 1998-02-25 | 1998-02-25 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11243330A true JPH11243330A (ja) | 1999-09-07 |
Family
ID=12653257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10043057A Withdrawn JPH11243330A (ja) | 1998-02-25 | 1998-02-25 | 入力回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6194943B1 (ja) |
| JP (1) | JPH11243330A (ja) |
| TW (1) | TW419888B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000091905A (ja) * | 1998-08-31 | 2000-03-31 | Motorola Inc | 入力バッファ |
| WO2017187731A1 (ja) * | 2016-04-25 | 2017-11-02 | 株式会社ソシオネクスト | 入力回路 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1472788A2 (en) * | 2002-01-22 | 2004-11-03 | Koninklijke Philips Electronics N.V. | A voltage limiting semiconductor pass gate circuit |
| US7057450B2 (en) * | 2003-07-30 | 2006-06-06 | Winbond Electronics Corp. | Noise filter for an integrated circuit |
| US7676213B2 (en) * | 2006-12-22 | 2010-03-09 | Taylor Stewart S | Vgs replication apparatus, method, and system |
| KR100981275B1 (ko) * | 2008-09-25 | 2010-09-10 | 주식회사 에피밸리 | 3족 질화물 반도체 발광소자 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5333093A (en) * | 1991-11-06 | 1994-07-26 | Siemens Aktiengesellschaft | Protection apparatus for series pass MOSFETS |
| US5748033A (en) * | 1996-03-26 | 1998-05-05 | Intel Corporation | Differential power bus comparator |
-
1998
- 1998-02-25 JP JP10043057A patent/JPH11243330A/ja not_active Withdrawn
-
1999
- 1999-02-24 US US09/256,894 patent/US6194943B1/en not_active Expired - Fee Related
- 1999-02-25 TW TW088102905A patent/TW419888B/zh not_active IP Right Cessation
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| US10439596B2 (en) | 2016-04-25 | 2019-10-08 | Socionext Inc. | Input circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| TW419888B (en) | 2001-01-21 |
| US6194943B1 (en) | 2001-02-27 |
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