JPH11243433A - 無線通信装置とその直交振幅変復調回路 - Google Patents

Abstract

(57)【要約】 【課題】 伝送品質に問題を生じることなく伝送容量の
増加を可能とし、かつマッピングおよびデマッピング処
理をメモリを使用せずに行えるようにして回路規模の小
型化と処理速度の向上を図る。 【解決手段】 送信側のマッピング回路３４２におい
て、７系列の送信ディジタルデータＤ１〜Ｄ７のうちＱ
チャネルデータＤ２，Ｄ４，Ｄ６をビット数変換回路１
１１ａで３ビットから４ビットに変換する。そして、変
換信号検出回路１１１ｂで上記ビット数変換後の送信デ
ィジタルデータから信号点配置の変換対象に対応するビ
ットパターンを検出し、この検出されたビットパターン
を信号変換回路１１１ｃで所定の変換規則に従ってパタ
ーン変換して変調に供するようにしたものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えば２^ｍ（ｍ
は２以上の自然数またはｍ＝３，５，７…）値直交振幅
変調方式を採用した無線通信装置に設けられる直交振幅
変復調回路の改良に関する。

【０００２】

【従来の技術】近年、通信ニーズの増大や通信技術の発
展に伴い種々の通信システムが開発されており、その中
にディジタルマイクロ波無線通信システムがある。この
種のシステムは、例えばマイクロ波からなる搬送波を多
値直交振幅変調（多値ＱＡＭ：Quadrature Aｍplitude
Ｍodulation ）方式を用いて変調することでディジタル
データを無線伝送するもので、アナログ無線伝送システ
ムや有線ディジタル伝送システムに比べて、安価にして
高品質のデータ伝送が可能である。

【０００３】直交振幅変調方式を採用したディジタルマ
イクロ波無線通信システムでは、従来より２^2ｍ（ｍ＝
１，２，３，…）値ＱＡＭ信号の変復調方式が用いられ
ており、その中で現在ではＩチャネルとＱチャネルの信
号数を等しくした１６ＱＡＭ方式や６４ＱＡＭ方式が実
用化されている。また、近年の通信ニーズの増大によ
り、さらに伝送レートの高い多値ＱＡＭ方式についても
実用化のための検討が行われている。

【０００４】ところで、多値ＱＡＭ方式の変復調方式で
は、ＩチャネルおよびＱチャネルの２系列の信号を互い
に直交させてベクトル合成を行う。このため、受信側で
引き込む位相状態により信号点配置が変化してしまうこ
とを防ぐため、ＩチャネルとＱチャネルの信号数を等し
くした２^2ｍ（ｍ＝１，２，３，…）値つまり、４値、
１６値、２５６値…をとる多値ＱＡＭ方式を採用するこ
とになる。

【０００５】しかしながら、従来の２^2ｍ（ｍ＝１，
２，３，…）値ＱＡＭ方式の変復調方式では、ｍの値を
１増やすことで伝送容量は増加してゆくが、例えば図１
１に示すように振幅の変動幅が増加するため送信部等に
用いられる高周波電力増幅器等には直線性の高いものを
用いる必要が生じ、さらに無線伝送における伝送品質の
問題等、技術的に解決しなければならない問題が多数発
生するため、簡単には伝送容量を増やすことができなか
った。

【０００６】

【発明が解決しようとする課題】このように、多値ＱＡ
Ｍ方式を用いたディジタルマイクロ波無線通信システム
では、伝送容量の不足が問題となったときに、伝送容量
を増やそうとすると、信号点配置が４倍の多値ＱＡＭ方
式を用いることにより、無線伝送における伝送品質の問
題が発生して、実現が困難となってくる。

【０００７】この発明は、上記事情に着目してなされた
もので、その目的とするところは、高周波電力増幅器等
の直線性の影響を受け難くして、従来の装置より伝送容
量を増加させることができる無線通信装置とその直交振
幅変復調回路を提供することにある。

【０００８】またこの発明の他の目的は、マッピングお
よびデマッピング回路を汎用ゲートアレイやＰＬＤ等の
簡単な回路により構成することを可能とし、これにより
メモリによる変換テーブルを用いる回路に比べて回路規
模の小型化を図り、かつ変換速度の高速化を図り得る無
線通信装置とその直交振幅変復調回路を提供することに
ある。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、この発明に係わる無線通信装置とその直交振幅変調
回路は、ｍ系列のディジタル信号の二次元位相平面上に
おける信号点配置を変換して変調に供するマッピング回
路を備え、このマッピング回路において、系列数変換回
路により、上記ｍ系列のディジタル信号をＩチャネルと
Ｑチャネルに振り分けるとともに、両チャネルの系列数
を同一にするべく一方のチャネルの系列数を変換し、こ
の系列数変換回路から出力されたｍ＋１系列のディジタ
ル信号から、信号点配置の変換対象となるビットパター
ンを検出して、この検出された変換対象のビットパター
ンを所定の変換規則に従ってパターン変換して出力し、
かつ信号点配置の変換対象外のビットパターンについて
は変換せずにそのまま出力するようにしたものである。

【００１０】またこの発明に係わる無線通信装置とその
直交振幅復調回路は、復調信号の二次元位相平面上にお
ける信号点配置を逆変換してｍ系列のディジタル信号を
再生するデマッピング回路を設け、このデマッピング回
路において、復調信号から信号点配置の変換対象となる
ビットパターンを検出し、この検出された変換対象のビ
ットパターンを所定の変換規則に従いパターン変換して
出力するとともに、信号点配置の対象外のビットパター
ンについては変換せずにそのまま出力し、さらにこの出
力されたディジタル信号系列のＩチャネルまたはＱチャ
ネルの系列数を変換してマッピング前のｍ系列のディジ
タル信号系列を出力するようにしたものである。

【００１１】すなわちこの発明は、ＩチャネルとＱチャ
ネルの信号系列数を等しくするための事前変換を行うこ
とで、信号点配置の変換前のビットパターンと変換後の
ビットパターンとの間に簡単な規則性が生じる点に着目
し、変調側において、上記信号系列数の変換を行った上
で、その変換後のディジタル信号系列から変換対象のビ
ットパターンを検出して、その検出結果を基に変換対象
のビットパターンをパターン変換するようにしている。
また復調側においては、それと反対の処理を行うように
回路を構成している。

【００１２】したがってこの発明によれば、１２８ＱＡ
Ｍ方式でありながら、ＩチャネルとＱチャネルとの信号
数を等しくすることができ、これにより大容量でかつ伝
送品質の良好なディジタルマイクロ波無線伝送を実現す
ることができる。

【００１３】またそれに加え、系列数の変換と、変換対
象のビットパターンの検出およびその変換を行うことに
よりマッピングおよびデマッピングを実現でき、これに
よりマッピングおよびデマッピング回路を汎用ゲートア
レイやＰＬＤ等を使用した簡単な回路により構成するこ
とが可能となる。このため、メモリによる変換テーブル
を用いる従来の回路に比べて回路規模を小型化すること
ができ、さらには変換速度の高速化を図ることができ
る。

【００１４】またこの発明に係わる無線通信装置とその
直交振幅復調回路は、前記マッピング回路での前記ｍ系
列のディジタル信号の二次元位相平面上における信号点
配置の変換を、回転対称符号配置上にて実施するように
したものである。また、前記デマッピング回路での前記
復調信号の二次元位相平面上における信号点配置の逆変
換を、回転対称符号配置上にて実施するようにしたもの
である。

【００１５】通常の場合、この種の無線通信装置にあっ
ては、データの送受信を誤りなく行うために差動論理演
算処理を行う。この差動論理演算を行う際には、通常、
ビット誤り時における他系列への波及が最も少ない回転
対称配置符号が用いられる。そこで、上記のような手段
を講じることにより、差動論理演算用の回転対称配置符
号データを一度の変換処理で得ることが可能となり、装
置構成の簡略化を図ることができるようになる。

【００１６】またこの発明に係わる無線通信装置とその
直交振幅復調回路は、第１の変調多値数を有する多値直
交振幅変調方式にて変調された信号を受信する能力を有
した受信手段と、前記受信手段からのアナログの受信信
号を、複数の系列のディジタル信号に変換するアナログ
／ディジタル変換手段と、復調すべき多値直交振幅変調
信号に対応する第２の変調多値数（前記第１の変調多値
数以下の自然数）を指定するための指定手段と、前記複
数の系列のディジタル信号をそれぞれ論理反転する反転
手段と、この反転手段から送出されるそれぞれ反転され
た前記複数の系列のディジタル信号のうち前記復調すべ
き多値直交振幅変調信号における主信号の次に高次の系
列に位置する系列のディジタル信号を、前記指定手段に
より指定された前記第２の変調多値数に基づき選択して
出力する選択手段と、この選択手段からのディジタル信
号が与えられ、このディジタル信号を積分して前記アナ
ログ／ディジタル変換手段のオフセット制御に供するル
ープフィルタとを具備することを特徴とする。

【００１７】このように、前記復調すべき多値直交振幅
変調信号における主信号の次に高次の系列に位置する系
列のディジタル信号（誤差信号と称される）を反転し、
これをループフィルタを介してアナログ／ディジタル変
換手段に与えることで、そのオフセット位置調整に負の
フィードバックをかけることができる。また指定手段に
より、ユーザの所望により受信する多値変調信号の変調
多値数（信号点の数）を可変でき、これにより様々な多
値変調信号を受信できるようになる。

【００１８】また、前記アナログ／ディジタル変換手段
がＤＲＥ（Decision Range Expanded）法に対応するも
のである場合に、前記アナログ／ディジタル変換手段に
おける識別領域外に、前記受信手段からのアナログの受
信信号が存在するか否かを検出する検出手段と、この検
出手段により、前記受信手段からのアナログの受信信号
が前記識別領域外に存在する旨が検出された場合に、そ
のときの前記ループフィルタの出力を所定時間ホールド
するホールド手段とを具備することを特徴とする。

【００１９】このように、識別範囲外にて受信信号が検
出された場合、そのときの前記ループフィルタの出力を
ホールドすることで、オフセット位置の修正を十分に加
えることができ、擬似安定を避けることが可能となる。

【００２０】またこの発明に係わる無線通信装置とその
直交振幅復調回路は、第１の変調多値数を有する多値直
交振幅変調方式にて変調された信号を受信する能力を有
した受信手段と、前記受信手段からのアナログの受信信
号を、複数の系列のディジタル信号に変換するアナログ
／ディジタル変換手段と、復調すべき多値直交振幅変調
信号に対応する第２の変調多値数（前記第１の変調多値
数以下の自然数）を指定するための指定手段と、前記復
調すべき多値直交振幅変調信号における最低次の系列に
位置する系列のディジタル信号と、それ以外の系列に位
置するディジタル信号のそれぞれとの排他的論理和を各
系列につき演算する排他的論理和手段と、この排他的論
理和手段から送出される演算結果のうち、前記復調すべ
き多値直交振幅変調信号における主信号の次に高次の系
列に位置する系列に対応する演算結果を、前記指定手段
により指定された前記第２の変調多値数に基づき選択し
て出力する選択手段と、この選択手段からの信号が与え
られ、この信号を積分して前記アナログ／ディジタル変
換手段のＡＧＣ（Autoｍatic Gain Control）制御に供
するループフィルタとを具備することを特徴とする。

【００２１】このように、多値直交振幅変調信号におけ
る最低次の系列に位置する系列のディジタル信号（ＭＳ
Ｂと称される）と、誤差信号との排他的論理和をとり、
これをループフィルタを介してアナログ／ディジタル変
換手段に与えることで、そのＡＧＣのゲイン調整を最適
な値に制御することができる。また指定手段により、ユ
ーザの所望により受信する多値変調信号の変調多値数
（信号点の数）を可変でき、これにより様々な多値変調
信号を受信できるようになる。

【００２２】

【発明の実施の形態】（第１の実施形態）以下、この発
明に係わる直交振幅変復調回路の第１の実施形態を説明
する。なお、この実施形態では、１２８ＱＡＭ（２^７値
ＱＡＭ）方式の直交振幅変復調回路を例にとって説明す
る。

【００２３】図１はこの実施形態における直交振幅変調
回路の構成を示す回路ブロック図である。同図におい
て、７系列の送信ディジタルデータＤ１〜Ｄ７は、先ず
信号点配置変換回路１１に入力される。信号点配置変換
回路１１は、マッピング回路１１１と、加算論理回路
（ＳＭＬＯＧ）１１２と、ＩチャネルおよびＱチャネル
用のロールオフフィルタ（ＲＯＦ）１１３，１１４とか
ら構成される。

【００２４】マッピング回路１１１は、上記送信ディジ
タルデータＤ１〜Ｄ７を二次元位相平面上に信号点配置
する際に、この信号点配置をＩチャネルとＱチャネルと
で同一になるように変換する。加算論理回路１１２は、
上記マッピング回路１１１から出力されたマッピングデ
ータＭＩ１〜ＭＱ４の位相の不確定性を除去するための
演算を行う。ロールオフフィルタ１１３，１１４は、上
記加算論理回路１１２から出力されたマッピングデータ
ＭＩ１′〜ＭＱ４′に対し符号間干渉を低減するための
ロールオフ整形を行う。

【００２５】上記各ロールオフフィルタ１１３，１１４
から出力されたＩチャネルおよびＱチャネルの送信マッ
ピングデータは、それぞれディジタル／アナログ変換器
（Ｄ／Ａ）１２，１３でアナログ信号に変換されたのち
低域通過フィルタ１４，１５を介して直交変調回路１６
に入力される。直交変調回路１６は、局部発振器１９か
ら発生された中間周波信号を上記送信ベースバンド信号
により変調した信号を出力する。この変調された送信中
間周波信号は、低域通過フィルタ１７を介して中間周波
増幅器１８で増幅されたのち、図示しない送信回路に入
力される。

【００２６】一方、直交振幅復調回路は次のように構成
される。図２はその構成を示す回路ブロック図である。
図示しない受信回路から出力された受信中間周波信号
は、自動利得制御増幅器２１で信号レベルが調整された
のちロールオフフィルタ（ＲＯＦ）２２および受信中間
周波増幅器２３を介して直交復調回路２４に入力され
る。直交復調回路２４は、上記入力された受信中間周波
信号を電圧制御発振器（ＶＣＯ）２４１から発生した基
準搬送波とミキシングすることにより復調し、ベースバ
ンドの復調信号を出力する。なお、上記ＶＣＯ２４１か
ら発生される基準搬送波の周波数は、制御回路（ＣＯＮ
Ｔ）３２およびループフィルタ３３からなる搬送波同期
回路により受信搬送波周波数に同期している。また、３
１はクロック再生回路である。

【００２７】直交復調回路２４から出力されたＩチャネ
ルおよびＱチャネルの復調信号は、それぞれ低域通過フ
ィルタ２５，２６および増幅器２７，２８を介してアナ
ログ／ディジタル変換器（Ａ／Ｄ）２９，３０に入力さ
れ、ここでディジタル信号に変換される。そして、この
受信ディジタルデータＭＩ１′〜ＭＱ４′は信号点配置
変換回路３４に入力される。

【００２８】信号点配置変換回路３４は、差分論理回路
（ＤＩＦＦＬＯＧ）３４１と、デマッピング回路３４２
とから構成される。差分論理回路３４１では、入力され
た受信ディジタルデータＭＩ１′〜ＭＱ４′の位相の不
確定性を除去するための論理演算が行われる。デマッピ
ング回路４２は、上記差分論理回路３４１から出力され
た受信ディジタルデータＭＩ１〜ＭＱ４の二次元位相平
面上における信号点配置をマッピング前の状態に戻すた
めの変換処理を行うもので、このデマッピング後のデー
タを受信ディジタルデータＤ１〜Ｄ７として出力する。

【００２９】ところで、上記マッピング回路１１１およ
びデマッピング回路３４２はそれぞれ次のように構成さ
れる。図３および図４はそれぞれその回路構成図であ
る。

【００３０】先ずマッピング回路１１１は、ビット数変
換回路１１１ａと、変換信号検出回路１１１ｂと、信号
変換回路１１１ｃとを備えている。ビット数変換回路１
１１ａは、７系列の送信ディジタルデータＤ１〜Ｄ７の
うち、３系列からなるＱチャネルデータＤ２，Ｄ４，Ｄ
６の最上位データＤ２をインバータＩＮＶを使用して論
理反転することにより、上記３系列のＱチャネルデータ
Ｄ２，Ｄ４，Ｄ６をＩチャネルと同じ４系列のデータＤ
２，Ｄ２／，Ｄ４，Ｄ６に変換する。

【００３１】信号変換回路１１１ｃは、上記ビット数変
換回路１１１ａによりビット数変換されて８系列となっ
た送信ディジタルデータをもとに、最上位ビットがＩチ
ャネルから始まる第１のデータ群Ｄ１，Ｄ２，Ｄ３，Ｄ
２／，Ｄ５，Ｄ４，Ｄ７，Ｄ６と、最上位ビットがＱチ
ャネルから始まる第２のデータ群Ｄ２，Ｄ１，Ｄ２／，
Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７とを生成する。そして、
このうちの第１のデータ群Ｄ１，Ｄ２，Ｄ３，Ｄ２／，
Ｄ５，Ｄ４，Ｄ７，Ｄ６をそのまま選択回路ＳＥＬ１に
入力する。一方第２のデータ群Ｄ２，Ｄ１，Ｄ２／，Ｄ
３，Ｄ４，Ｄ５，Ｄ６，Ｄ７は、その中のＩチャネルの
下位２ビット目Ｄ５をインバータＩＮＶで論理反転し
て、選択回路ＳＥＬ１に入力する。

【００３２】変換信号検出回路１１１ｂは、２個の排他
的論理和ゲートとその出力を論理積処理する論理積ゲー
トとからなり、上記ＩチャネルデータＤ１，Ｄ３，Ｄ５
から信号点配置の変換対象を表すビットパターンを検出
する。ここで変換対象となる信号点配置は、図５に示す
ようにＢ１，Ｂ２であるため、変換対象を表すビットパ
ターンは「０００」および「１１１」である。

【００３３】選択回路ＳＥＬ１は、上記変換信号検出回
路１１１ｂにおいて変換対象を表すビットパターンが検
出されたときには、上記第２のデータ群Ｄ２，Ｄ１，Ｄ
２／，Ｄ３，Ｄ４，Ｄ５／，Ｄ６，Ｄ７を選択し、一方
上記変換対象を表すビットパターンが検出されていない
ときには上記第１のデータ群Ｄ１，Ｄ２，Ｄ３，Ｄ２
／，Ｄ５，Ｄ４，Ｄ７，Ｄ６を選択する。そして、この
選択回路ＳＥＬ１で選択されたデータ群を、送信マッピ
ングデータＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，
ＭＱ３，ＭＩ４，ＭＱ４として変調に供する。

【００３４】次にデマッピング回路３４２は、変換信号
検出回路３４２ａと、信号変換回路３４２ｂと、ビット
数変換回路３４２ｃとを備えている。このうち先ず変換
信号検出回路３４２ａは、排他的論理和ゲートと、その
出力を反転して出力するインバータとからなり、受信デ
ータＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ
３，ＭＩ４，ＭＱ４のうちのデータＭＩ１，ＭＩ２から
変換対象を表すビットパターンを検出する。ここで変換
対象となる信号点配置は、図５に示すようにＢ１′，Ｂ
２′であるため、変換対象を表すビットパターンは「０
０」および「１１」となる。

【００３５】信号変換回路３４２ｂは、上記受信データ
ＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３，Ｍ
Ｉ４，ＭＱ４が、最上位ビットがＩチャネルから始まる
第１のデータ群ＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ
３，ＭＱ３，ＭＩ４，ＭＱ４と、最上位ビットがＱチャ
ネルから始まる第２のデータ群ＭＱ１，ＭＩ１，ＭＱ
２，ＭＩ２，ＭＱ３，ＭＩ３，ＭＱ４，ＭＩ４とに分け
る。そして、このうちの第１のデータ群ＭＩ１，ＭＱ
１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３，ＭＩ４，ＭＱ４
をそのまま選択回路ＳＥＬ２に入力する。一方第２のデ
ータ群ＭＱ１，ＭＩ１，ＭＱ２，ＭＩ２，ＭＱ３，ＭＩ
３，ＭＱ４，ＭＩ４は、その中のＭＱ３をインバータＩ
ＮＶで論理反転したのち、選択回路ＳＥＬ２に入力す
る。

【００３６】選択回路ＳＥＬ２は、上記変換信号検出回
路３４２ａにおいて変換対象を表すビットパターンが検
出されたときには、上記第２のデータ群ＭＱ１，ＭＩ
１，ＭＱ２，ＭＩ２，ＭＱ３／，ＭＩ３，ＭＱ４，ＭＩ
４を選択して出力し、一方上記変換対象を表すビットパ
ターンが検出されていないときには上記第１のデータ群
ＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３，Ｍ
Ｉ４，ＭＱ４を選択して出力する。

【００３７】ビット数変換回路３４２ｃは、上記選択回
路ＳＥＬ２から出力されたデータ群の上位４ビット目を
削除し、残りの７ビットを受信ディジタルデータＤ１〜
Ｄ７として図示しないデータ処理回路へ供給する。

【００３８】次に、以上のように構成された装置の動作
を説明する。送信側の装置では、マッピング回路１１１
において、７系列の送信ディジタルデータＤ１〜Ｄ７の
うちＱチャネルデータＤ２，Ｄ４，Ｄ６がビット数変換
回路１１１ａで先ず３ビットから４ビットに変換され
る。このビット数変換は、図６に示すごとくＱチャネル
の最上位データを論理反転してこの反転後のデータを上
位２ビット目に挿入することにより行われる。そして、
このビット数変換されて８系列となった送信ディジタル
データは、変換信号検出回路１１１ｂおよび信号変換回
路１１１ｃに入力される。

【００３９】変換信号検出回路１１１ｂでは、上記８系
列の送信ディジタルデータのうちＩチャネルデータの上
位３ビットを監視することで、信号点配置の変換対象に
対応するビットパターンが検出される。すなわち、１２
８ＱＡＭ方式の場合、図５に示すように変換対象の信号
点配置Ｂ１，Ｂ２に対応するＩチャネルデータは、その
上位３ビットが「０００」および「１１１」である。こ
のため、Ｉチャネルデータの上位３ビットが「０００」
および「１１１」であるか否かを監視することで、信号
点配置の変換対象に対応するビットパターンを検出でき
る。

【００４０】信号変換回路１１１ｃでは、送信ディジタ
ルデータの系列の並べ替えと、１個の論理反転用インバ
ータＩＮＶと、選択回路ＳＥＬ１とにより、上記変換信
号検出回路１１１ｂで検出された変換対象のビットパタ
ーンが所定の変換規則に従って変換される。すなわち、
図５に示すように変換対象の信号点配置Ｂ１，Ｂ２をＢ
１′，Ｂ２′に変換するには、図６に示すようにＩチャ
ネルについてはＱチャネルと同じ値とし、Ｑチャネルに
ついてはＩチャネルデータの下位２ビット目を反転した
ものとすればよい。したがって、この変換規則に従って
回路を構成すれば、図３に示した信号変換回路１１１ｃ
となり、この回路により変換対象の信号点配置に対応す
るビットパターンの変換が行われる。すなわち、メモリ
テーブルを用いることなく、ゲート回路などを使用した
簡単な回路構成で信号点変換が実現できる。

【００４１】そうして信号点変換がなされたマッピング
データＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ
３，ＭＩ４，ＭＱ４は、加算論理回路１１２で位相不確
定が除去され、さらにロールオフフィルタ１１３で符号
間干渉を低減するためのロールオフ整形が施されたの
ち、Ｄ／Ａ１２，１３によりアナログ信号に変換され
る。そして、直交変調回路１６で中間周波の変調波信号
に変換されたのち図示しない送信回路から無線送信され
る。

【００４２】一方、受信側の装置では、図示しない受信
回路から出力された受信中間周波信号が自動利得制御増
幅器２１でレベル調整されたのちロールオフフィルタ２
２で符号間干渉を低減するためにロールオフ整形が施さ
れ、さらに中間周波増幅器２３で増幅されたのち直交復
調回路２４に入力されて、ここで直交復調される。そし
て、その復調信号は中間周波フィルタ２５，２６および
中間周波増幅器２７，２８を介してＡ／Ｄ２９，３０に
入力されて、ここでディジタル信号に変換される。この
復調ディジタルデータは、信号点配置変換回路２３に入
力され、ここで先ず差分論理回路３４１で位相の不確定
性を除去する演算が行われ、続いてデマッピング回路３
４２に入力される。

【００４３】デマッピング回路３４２では、入力された
復調ディジタルデータＭＩ１，ＭＱ１，ＭＩ２，ＭＱ
２，ＭＩ３，ＭＱ３，ＭＩ４，ＭＱ４が変換信号検出回
路３４２ａおよび信号変換回路３４２ｂに入力される。
変換信号検出回路３４２ａでは、上記８系列の復調ディ
ジタルデータのうちＱチャネルデータの上位２ビットを
監視することで、信号点配置の変換対象に対応するビッ
トパターンが検出される。すなわち、デマッピング対象
となる信号点配置Ｂ１′，Ｂ２′に対応するＱチャネル
データは、図５に示すようにその上位２ビットが「０
０」および「１１」である。このため、Ｑチャネルデー
タの上位２ビットが「００」および「１１」であるか否
かを監視することで、デマッピング対象のビットパター
ンを検出できる。

【００４４】信号変換回路３４２ｂでは、復調ディジタ
ルデータの系列の並べ替えと、１個の論理反転用インバ
ータＩＮＶと、選択回路ＳＥＬ２とにより、上記変換信
号検出回路３４２ａで検出されたデマッピング対象のビ
ットパターンが所定の変換規則に従って変換される。す
なわち、図５に示すようにデマッピング対象の信号点配
置Ｂ１′，Ｂ２′を元の信号点配置Ｂ１，Ｂ２に変換す
るには、図６に示すようにＱチャネルについてはＩチャ
ネルと同じ値とし、ＩチャネルについてはＱチャネルデ
ータの下位２ビット目を反転したものとすればよい。し
たがって、この変換規則に従って回路を構成すれば、図
４に示した信号変換回路３４２ｂとなり、この回路によ
り変換対象の信号点配置に対応するビットパターンの変
換が行われる。

【００４５】すなわち、デマッピング回路３４２につい
ても、先に述べたマッピング回路１１１と同様に、メモ
リテーブルを用いることなくゲート回路等を使用した簡
単な回路構成で信号点変換が実現できる。

【００４６】そして信号変換された８系列の復調ディジ
タルデータは、ビット数変換回路３４２ｃによりその上
位２ビット目が削除されて７系列にされたのち、再生さ
れた受信ディジタルデータとして図示しないデータ処理
回路に入力される。

【００４７】以上述べたようにこの実施形態では、送信
側のマッピング回路３４２において、７系列の送信ディ
ジタルデータＤ１〜Ｄ７のうちＱチャネルデータＤ２，
Ｄ４，Ｄ６をビット数変換回路１１１ａで３ビットから
４ビットに変換する。そして、変換信号検出回路１１１
ｂで上記ビット数変換後の送信ディジタルデータから信
号点配置の変換対象、つまりマッピング対象となるビッ
トパターンを検出し、この検出されたビットパターンを
信号変換回路１１１ｃで所定の変換規則に従ってパター
ン変換して変調に供するようにしている。

【００４８】また、受信側のデマッピング回路３４２に
おいては、復調されたディジタルデータから配置を元に
戻すべき信号点、つまりデマッピング対象となるビット
パターンを変換信号検出回路３４２ａで検出し、この検
出したビットパターンを上記マッピング時の変換規則と
は逆の変換規則に従って信号変換回路３４２ｂで変換す
る。そして、この変換された受信ディジタルデータのＱ
チャネルデータを、ビット数変換回路３４２ｃで４ビッ
トとから３ビットに変換することで、７系列の受信ディ
ジタルデータＤ１〜Ｄ７を再生するようにしている。

【００４９】したがってこの実施形態によれば、１２８
ＱＡＭ方式でありながら、ＩチャネルとＱチャネルとの
信号数を等しくすることができ、これにより大容量でか
つ伝送品質の良好なディジタルマイクロ波無線伝送を実
現することができる。

【００５０】また、系列数の変換と、変換対象のビット
パターンの検出およびその変換を行うことによりマッピ
ングおよびデマッピング処理を実現しているので、マッ
ピングおよびデマッピング回路を汎用ゲートアレイやＰ
ＬＤ等を使用した簡単な回路により構成することが可能
となり、この結果メモリによる変換テーブルを用いる従
来の回路に比べて回路規模を小型化することができ、さ
らには変換速度の高速化を図ることができる。

【００５１】（第２の実施形態）図７および図８はそれ
ぞれこの発明に係わるマッピング回路およびデマッピン
グ回路の第２の実施形態を示す回路構成図である。

【００５２】先ずマッピング回路１１１は、ビット数変
換回路１１１ａと、変換信号検出回路１１１ｂと、信号
変換回路１１１ｃ′とを備えている。ビット数変換回路
１１１ａは、７系列の送信ディジタルデータＤ１〜Ｄ７
のうち、３系列からなるＱチャネルデータＤ２，Ｄ４，
Ｄ６の最上位データＤ２をインバータＩＮＶを使用して
論理反転することにより、上記３系列のＱチャネルデー
タＤ２，Ｄ４，Ｄ６をＩチャネルと同じ４系列のデータ
Ｄ２，Ｄ２／，Ｄ４，Ｄ６に変換する。

【００５３】信号変換回路１１１ｃ′は、上記ビット数
変換回路１１１ａによりビット数変換されて８系列とな
った送信ディジタルデータをもとに、最上位ビットがＩ
チャネルから始まる第１のデータ群Ｄ１，Ｄ２，Ｄ３，
Ｄ２／，Ｄ５，Ｄ４，Ｄ７，Ｄ６と、最上位ビットがＱ
チャネルから始まる第２のデータ群Ｄ２，Ｄ１，Ｄ２
／，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７とを生成する。そし
て、このうちの第１のデータ群Ｄ１，Ｄ２，Ｄ３，Ｄ２
／，Ｄ５，Ｄ４，Ｄ７，Ｄ６をそのまま選択回路ＳＥＬ
１に入力する。一方第２のデータ群Ｄ２，Ｄ１，Ｄ２
／，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７は、その中のＩチャ
ネルの上位２ビットＤ１，Ｄ３および最下位ビットＤ７
をインバータＩＮＶでそれぞれ論理反転して、選択回路
ＳＥＬ１に入力する。

【００５４】変換信号検出回路１１１ｂは、２個の排他
的論理和ゲートとその出力を論理積処理する論理積ゲー
トとからなり、上記ＩチャネルデータＤ１，Ｄ３，Ｄ５
から信号点配置の変換対象を表すビットパターンを検出
する。ここで変換対象となる信号点配置は、図５に示す
ようにＢ１，Ｂ２であるため、変換対象を表すビットパ
ターンは「０００」および「１１１」である。

【００５５】選択回路ＳＥＬ１は、上記変換信号検出回
路１１１ｂにおいて変換対象を表すビットパターンが検
出されたときには、上記第２のデータ群Ｄ２，Ｄ１／，
Ｄ２／，Ｄ３／，Ｄ４，Ｄ５，Ｄ６，Ｄ７／を選択し、
一方上記変換対象を表すビットパターンが検出されてい
ないときには上記第１のデータ群Ｄ１，Ｄ２，Ｄ３，Ｄ
２／，Ｄ５，Ｄ４，Ｄ７，Ｄ６を選択する。そして、こ
の選択回路ＳＥＬ１で選択されたデータ群を、送信マッ
ピングデータＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ
３，ＭＱ３，ＭＩ４，ＭＱ４として変調に供する。

【００５６】次にデマッピング回路３４２は、変換信号
検出回路３４２ａと、信号変換回路３４２ｂ′と、ビッ
ト数変換回路３４２ｃとを備えている。このうち先ず変
換信号検出回路３４２ａは、排他的論理和ゲートと、そ
の出力を反転して出力するインバータとからなり、受信
データＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ
３，ＭＩ４，ＭＱ４のうちのデータＭＱ１，ＭＱ２から
変換対象を表すビットパターンを検出する。ここで変換
対象となる信号点配置は、図５に示すようにＢ１′，Ｂ
２′であるため、変換対象を表すビットパターンは「０
０」および「１１」となる。

【００５７】信号変換回路３４２ｂ′は、上記受信デー
タＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３，
ＭＩ４，ＭＱ４が、最上位ビットがＩチャネルから始ま
る第１のデータ群ＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，Ｍ
Ｉ３，ＭＱ３，ＭＩ４，ＭＱ４と、最上位ビットがＱチ
ャネルから始まる第２のデータ群ＭＱ１，ＭＩ１，ＭＱ
２，ＭＩ２，ＭＱ３，ＭＩ３，ＭＱ４，ＭＩ４とに分け
る。そして、このうちの第１のデータ群ＭＩ１，ＭＱ
１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３，ＭＩ４，ＭＱ４
をそのまま選択回路ＳＥＬ２に入力する。一方第２のデ
ータ群ＭＱ１，ＭＩ１，ＭＱ２，ＭＩ２，ＭＱ３，ＭＩ
３，ＭＱ４，ＭＩ４は、その中のＭＱ１，ＭＱ２，ＭＱ
４をそれぞれインバータＩＮＶで論理反転したのち、選
択回路ＳＥＬ２に入力する。

【００５８】選択回路ＳＥＬ２は、上記変換信号検出回
路３４２ａにおいて変換対象を表すビットパターンが検
出されたときには、上記第２のデータ群ＭＱ１／，ＭＩ
１，ＭＱ２／，ＭＩ２，ＭＱ３，ＭＩ３，ＭＱ４／，Ｍ
Ｉ４を選択して出力し、一方上記変換対象を表すビット
パターンが検出されていないときには上記第１のデータ
群ＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３，
ＭＩ４，ＭＱ４を選択して出力する。

【００５９】ビット数変換回路３４２ｃは、上記選択回
路ＳＥＬ２から出力されたデータ群の上位４ビット目を
削除し、残りの７ビットを受信ディジタルデータＤ１〜
Ｄ７として図示しないデータ処理回路へ供給する。

【００６０】次に、以上のように構成された装置の動作
を説明する。送信側の装置では、マッピング回路におい
て、７系列の送信ディジタルデータＤ１〜Ｄ７のうちＱ
チャネルデータＤ２，Ｄ４，Ｄ６がビット数変換回路１
１１ａで先ず３ビットから４ビットに変換される。この
ビット数変換は、図１０に示すごとくＱチャネルの最上
位データを論理反転してこの反転後のデータを上位２ビ
ット目に挿入することにより行われる。そして、このビ
ット数変換されて８系列となった送信ディジタルデータ
は、変換信号検出回路１１１ｂおよび信号変換回路１１
１ｃ′に入力される。

【００６１】変換信号検出回路１１１ｂでは、上記８系
列の送信ディジタルデータのうちＩチャネルデータの上
位４ビットを監視することで、信号点配置の変換対象に
対応するビットパターンが検出される。すなわち、１２
８ＱＡＭ方式の場合、図９に示すように変換対象の信号
点配置Ｂ１，Ｂ２に対応するＩチャネルデータは、その
上位３ビットが「０００」および「１１１」である。こ
のため、Ｉチャネルデータの上位３ビットが「０００」
および「１１１」であるか否かを監視することで、信号
点配置の変換対象に対応するビットパターンを検出でき
る。

【００６２】信号変換回路１１１ｃ′では、送信ディジ
タルデータの系列の並べ替えと、３個の論理反転用イン
バータＩＮＶと、選択回路ＳＥＬ１とにより、上記変換
信号検出回路１１１ｂで検出された変換対象のビットパ
ターンが所定の変換規則に従って変換される。すなわ
ち、図９に示すように変換対象の信号点配置Ｂ１，Ｂ２
をＢ１′，Ｂ２′に変換するには、図１０に示すように
ＩチャネルについてはＱチャネルと同じ値とし、Ｑチャ
ネルについてはＩチャネルデータの上位２ビットおよび
最下位ビットを反転したものとすればよい。したがっ
て、この変換規則に従って回路を構成すれば、図７に示
した信号変換回路１１１ｃ′となり、この回路により変
換対象の信号点配置に対応するビットパターンの変換が
行われる。すなわち、メモリテーブルを用いることな
く、ゲート回路などを使用した簡単な回路構成で信号点
変換が実現できる。

【００６３】そうして信号点変換がなされたマッピング
データＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ
３，ＭＩ４，ＭＱ４は、加算論理回路１１２で位相不確
定が除去され、さらにロールオフフィルタ１１３で符号
間干渉を低減するためのロールオフ整形が施されたの
ち、Ｄ／Ａ１２，１３によりアナログ信号に変換され
る。そして、直交変調回路１６で中間周波の変調波信号
に変換されたのち図示しない送信回路から無線送信され
る。

【００６４】一方、受信側の装置では、図示しない受信
回路から出力された受信中間周波信号が自動利得制御増
幅器２１でレベル調整されたのちロールオフフィルタ２
２で符号間干渉を低減するためにロールオフ整形が施さ
れ、さらに中間周波増幅器２３で増幅されたのち直交復
調回路２４に入力されて、ここで直交復調される。そし
て、その復調信号は中間周波フィルタ２５，２６および
中間周波増幅器２７，２８を介してＡ／Ｄ２９，３０に
入力されて、ここでディジタル信号に変換される。この
復調ディジタルデータは、信号点配置変換回路２３に入
力され、ここで先ず差分論理回路３４１で位相の不確定
性を除去する演算が行われ、続いてデマッピング回路３
４２に入力される。

【００６５】デマッピング回路３４２では、入力された
復調ディジタルデータＭＩ１，ＭＱ１，ＭＩ２，ＭＱ
２，ＭＩ３，ＭＱ３，ＭＩ４，ＭＱ４が変換信号検出回
路３４２ａおよび信号変換回路３４２ｂ′に入力され
る。変換信号検出回路３４２ａでは、上記８系列の復調
ディジタルデータのうちＱチャネルデータの上位２ビッ
トＭＱ１，ＭＱ２を監視することで、信号点配置の変換
対象に対応するビットパターンが検出される。すなわ
ち、デマッピング対象となる信号点配置Ｂ１′，Ｂ２′
に対応するＱチャネルデータは、図９に示すようにその
上位２ビットが「００」および「１１」である。このた
め、Ｑチャネルデータの上位２ビットが「００」および
「１１」であるか否かを監視することで、デマッピング
対象のビットパターンを検出できる。

【００６６】信号変換回路３４２ｂ′では、復調ディジ
タルデータの系列の並べ替えと、３個の論理反転用イン
バータＩＮＶと、選択回路ＳＥＬ２とにより、上記変換
信号検出回路３４２ａで検出されたデマッピング対象の
ビットパターンが所定の変換規則に従って変換される。
すなわち、図９に示すようにデマッピング対象の信号点
配置Ｂ１′，Ｂ２′を元の信号点配置Ｂ１，Ｂ２に変換
するには、図１０に示すようにＱチャネルについてはＩ
チャネルと同じ値とし、ＩチャネルについてはＱチャネ
ルデータの上位２ビットおよび最下位ビットを反転した
ものとすればよい。したがって、この変換規則に従って
回路を構成すれば、図８に示した信号変換回路３４２
ｂ′となり、この回路により変換対象の信号点配置に対
応するビットパターンの変換が行われる。

【００６７】すなわち、デマッピング回路３４２につい
ても、先に述べたマッピング回路１１１と同様に、メモ
リテーブルを用いることなくゲート回路等を使用した簡
単な回路構成で信号点変換が実現できる。

【００６８】そして信号変換された８系列の復調ディジ
タルデータは、ビット数変換回路３４２ｃによりその上
位４ビット目が削除されて７系列にされたのち、再生さ
れた受信ディジタルデータとして図示しないデータ処理
回路に入力される。

【００６９】以上述べたように第２の実施形態において
も、１２８ＱＡＭ方式でありながら、ＩチャネルとＱチ
ャネルとの信号数を等しくすることができ、これにより
大容量でかつ伝送品質の良好なディジタルマイクロ波無
線伝送を実現することができる。

【００７０】また、系列数の変換と、変換対象のビット
パターンの検出およびその変換を行うことによりマッピ
ングおよびデマッピング処理を実現している。このた
め、マッピングおよびデマッピング回路を汎用ゲートア
レイやＰＬＤ等を使用した簡単な回路により構成するこ
とが可能となり、この結果メモリによる変換テーブルを
用いる従来の回路に比べて回路規模を小型化することが
でき、さらには変換速度の高速化を図ることができる。

【００７１】（第３の実施形態）上記第１および第２の
実施形態にて示したマッピングの仕方は、いずれも自然
２進符号配置上での変換と呼ばれるものである。本実施
形態では、これとは別種のマッピングの仕方、すなわち
回転対称符号配置上にてマッピングを行う場合について
説明する。

【００７２】図１２および図１３はそれぞれこの発明に
係わるマッピング回路およびデマッピング回路の第３の
実施形態を示す回路構成図である。

【００７３】先ずマッピング回路１１１は、ビット数変
換回路１１１ａ′と、変換信号検出回路１１１ｂ′と、
信号変換回路１１１ｃ′′とを備えている。ビット数変
換回路１１１ａ′は、７系列の送信ディジタルデータＤ
１〜Ｄ７に、ＴＴＬレベルのＨ（High）なるもう１系列
の信号を付加し、８系列のディジタルデータとする。そ
の際、３系列からなるＱチャネルデータＤ２，Ｄ４，Ｄ
６のうち中位データＤ４をインバータＩＮＶを使用して
論理反転する。

【００７４】信号変換回路１１１ｃ′′は、上記ビット
数変換回路１１１ａ′によりビット数変換されて８系列
となった送信ディジタルデータのうち、Ｄ３，Ｈ，Ｄ４
／，Ｄ５をもとに、第１のデータ群Ｄ３，Ｈ，Ｄ５，Ｄ
４／と、第２のデータ群Ｈ，Ｄ３，Ｄ４／，Ｄ５／とを
生成する。ここで、第２のデータ群Ｈ，Ｄ３，Ｄ４／，
Ｄ５／を生成する際、もとのＩチャネルの上位３ビット
Ｄ５をインバータＩＮＶにより論理反転する。そして、
これらの第１のデータ群Ｄ３，Ｈ，Ｄ５，Ｄ４／と、第
２のデータ群Ｈ，Ｄ３，Ｄ４／，Ｄ５／とを選択回路Ｓ
ＥＬ３に入力する。

【００７５】変換信号検出回路１１１ｂ′は、１個のイ
ンバータＩＮＶと２個の論理積ゲートとからなり、上記
ＩチャネルデータＤ３，Ｄ５およびＨから信号点配置の
変換対象を表すビットパターンを検出する。ここでは、
（Ｄ３，Ｄ５）＝（０，０）の場合に、変換すべき信号
である旨が検出される。

【００７６】選択回路ＳＥＬ３は、上記変換信号検出回
路１１１ｂ′において変換対象を表すビットパターンが
検出されたときには、上記第２のデータ群Ｈ，Ｄ３，Ｄ
４／，Ｄ５／を選択し、一方上記変換対象を表すビット
パターンが検出されていないときには上記第１のデータ
群Ｄ３，Ｈ，Ｄ５，Ｄ４／を選択する。そして、この選
択回路ＳＥＬ３で選択されたデータ群を、送信マッピン
グデータＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，Ｍ
Ｑ３，ＭＩ４，ＭＱ４として変調に供する。

【００７７】次にデマッピング回路３４２は、変換信号
検出回路３４２ａ′と、信号変換回路３４２ｂ′′と、
ビット数変換回路３４２ｃ′とを備えている。このうち
先ず変換信号検出回路３４２ａ′は、２個の論理積ゲー
トと２個のインバータとからなり、受信データＭＩ１，
ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３，ＭＩ４，Ｍ
Ｑ４のうちのＭＩ２，ＭＱ２，ＭＱ３から変換対象を表
すビットパターンを検出する。

【００７８】信号変換回路３４２ｂ′′は、上記受信デ
ータＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ
３，ＭＩ４，ＭＱ４のうち、ＭＩ２，ＭＱ２，ＭＩ３，
ＭＱ３を取り込み、最上位ビットがＩチャネルから始ま
る第１のデータ群ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３と、
最上位ビットがＱチャネルから始まる第２のデータ群Ｍ
Ｑ２，ＭＩ２，ＭＱ３／，ＭＩ３とを生成する。ここ
で、第２のデータ群ＭＱ２，ＭＩ２，ＭＱ３／，ＭＩ３
を生成する際、もとのＱチャネルの上位３ビットＭＱ３
をインバータＩＮＶにより論理反転する。そして、これ
らの第１のデータ群ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３
と、第２のデータ群ＭＱ２，ＭＩ２，ＭＱ３／，ＭＩ３
とを選択回路ＳＥＬ４に入力する。

【００７９】選択回路ＳＥＬ４は、上記変換信号検出回
路３４２ａ′において変換対象を表すビットパターンが
検出されたときには、上記第２のデータ群ＭＱ２，ＭＩ
２，ＭＱ３／，ＭＩ３を選択して出力し、一方上記変換
対象を表すビットパターンが検出されていないときには
上記第１のデータ群ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３を
選択して出力する。

【００８０】ビット数変換回路３４２ｃ′は、上記選択
回路ＳＥＬ４から出力されたデータ群の上位２ビット目
を削除し、残りの３ビットおよび受信データＭＩ１，Ｍ
Ｑ１，ＭＩ４，ＭＱ４を受信ディジタルデータＤ１〜Ｄ
７として図示しないデータ処理回路へ供給する。

【００８１】次に、以上のように構成された装置の動作
を説明する。送信側の装置では、マッピング回路におい
て、７系列の送信ディジタルデータＤ１〜Ｄ７のうちＱ
チャネルデータＤ２，Ｄ４，Ｄ６がビット数変換回路１
１１ａ′で先ず３ビットから４ビットに変換される。こ
のビット数変換は、図１４に示すごとくＤ２、Ｄ４の間
にＨを挿入し、かつＤ４を論理反転することにより行わ
れる。そして、このビット数変換されて計８系列となっ
た送信ディジタルデータは、変換信号検出回路１１１
ｂ′および信号変換回路１１１ｃ′に入力される。

【００８２】変換信号検出回路１１１ｂ′では、上記８
系列の送信ディジタルデータのうちＩチャネルデータＤ
３，Ｄ５を監視することで、信号点配置の変換対象に対
応するビットパターンが検出される。

【００８３】図１５、図１６を参照して、本実施形態に
おける変換対称となるビットパターンの検出の仕方を説
明する。図１５は、回転対称符号配置上での１２８ＱＡ
Ｍ方式における変換対象の信号点配置の例を示す図であ
る。ここでは、規則性を持たせたマッピングを行うた
め、図１５におけるＢ１〜Ｂ４の各点（図中白丸にて示
す）を変換対称とする。

【００８４】図１６に、２５６ＱＡＭにおける回転対称
符号配置を示す。なお煩雑を避けるため、必要最小限の
部分のみを示す。回転対称符号配置による信号点の配置
は、自然２進符号配置に対してグレイ変換を施して得ら
れた信号点配置のうち、所定位置にある点の位置を置換
することで与えられる。図１５との対比において、マッ
ピング時に変換すべき位置にある点は、図中網掛け部分
にて示される箇所にある。

【００８５】この部分に位置する点は、図から明らかな
ように、いずれも「第２パスが（０１）であり、かつ第
３パスが（００）または（０１）である」という特徴を
持っている。そこで、ＩチャネルデータＤ３，Ｄ５を監
視し、これらが共に０となる場合を検出することで、信
号点配置の変換対象に対応するビットパターンを検出で
きることになる。

【００８６】信号変換回路１１１ｃ′では、送信ディジ
タルデータの系列の並べ替えと、論理反転用インバータ
ＩＮＶと、選択回路ＳＥＬ３とにより、上記変換信号検
出回路１１１ｂ′で検出された変換対象のビットパター
ンが所定の変換規則に従って変換される。すなわち、図
１５に示すように変換対象の信号点配置Ｂ１，Ｂ２，Ｂ
３，Ｂ４をＢ１′，Ｂ２′，Ｂ３′，Ｂ４′に変換する
には、図１７に示すようにＩチャネルについては第２、
第３パスをＱチャネルと入れ替え、Ｑチャネルについて
は第２、第３パスをＩチャネルと入れ替え、さらにＱチ
ャネルデータの第３パスを反転したものとすればよい。
したがって、この変換規則に従って回路を構成すれば、
図１２に示した信号変換回路１１１ｃ′′となり、この
回路により変換対象の信号点配置に対応するビットパタ
ーンの変換が行われる。これにより、本実施形態におい
ても、メモリテーブルを用いることなく、ゲート回路な
どを使用した簡単な回路構成で信号点変換が実現でき
る。

【００８７】そうして信号点変換がなされたマッピング
データＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ
３，ＭＩ４，ＭＱ４は、加算論理回路１１２で位相不確
定が除去され、さらにロールオフフィルタ１１３で符号
間干渉を低減するためのロールオフ整形が施されたの
ち、Ｄ／Ａ１２，１３によりアナログ信号に変換され
る。そして、直交変調回路１６で中間周波の変調波信号
に変換されたのち図示しない送信回路から無線送信され
る。

【００８８】一方、受信側の装置では、図示しない受信
回路から出力された受信中間周波信号が自動利得制御増
幅器２１でレベル調整されたのちロールオフフィルタ２
２で符号間干渉を低減するためにロールオフ整形が施さ
れ、さらに中間周波増幅器２３で増幅されたのち直交復
調回路２４に入力されて、ここで直交復調される。そし
て、その復調信号は中間周波フィルタ２５，２６および
中間周波増幅器２７，２８を介してＡ／Ｄ２９，３０に
入力されて、ここでディジタル信号に変換される。この
復調ディジタルデータは、信号点配置変換回路２３に入
力され、ここで先ず差分論理回路３４１で位相の不確定
性を除去する演算が行われ、続いてデマッピング回路３
４２に入力される。

【００８９】デマッピング回路３４２では、入力された
復調ディジタルデータＭＩ１，ＭＱ１，ＭＩ２，ＭＱ
２，ＭＩ３，ＭＱ３，ＭＩ４，ＭＱ４が変換信号検出回
路３４２ａ′および信号変換回路３４２ｂ′′に入力さ
れる。変換信号検出回路３４２ａ′では、上記８系列の
復調ディジタルデータのうちＭＩ２，ＭＱ２，ＭＱ３を
監視することで、信号点配置の変換対象に対応するビッ
トパターンが検出される。すなわち、デマッピング対象
となる信号点配置Ｂ１′，Ｂ２′，Ｂ３′，Ｂ４′に対
応するデータは、図１７に示すように、Ｉチャネルにつ
いてはその上位２ビットが「１」、Ｑチャネルについて
はその上位２ビットおよび３ビットが「０１」である。
このため、ＭＩ２，ＭＱ２，ＭＱ３が（１０１）である
か否かを監視することで、デマッピング対象のビットパ
ターンを検出できる。

【００９０】信号変換回路３４２ｂ′′では、復調ディ
ジタルデータの系列の並べ替えと、論理反転用インバー
タＩＮＶと、選択回路ＳＥＬ４とにより、上記変換信号
検出回路３４２ａ′で検出されたデマッピング対象のビ
ットパターンが所定の変換規則に従って変換される。す
なわち、図１５に示すようにデマッピング対象の信号点
配置Ｂ１′，Ｂ２′，Ｂ３′，Ｂ４′を元の信号点配置
Ｂ１，Ｂ２，Ｂ３，Ｂ４に戻すには、図１７に示すよう
にＱチャネルについては第２、第３パスをＩチャネルと
入れ替え、Ｉチャネルについては第２、第３パスをＱチ
ャネルと入れ替え、さらにＩチャネルデータの第３パス
を反転したものとすればよい。したがって、この変換規
則に従って回路を構成すれば、図１３に示した信号変換
回路３４２ｂ′′となり、この回路により変換対象の信
号点配置に対応するビットパターンの変換が行われる。
これにより、本実施形態においても、メモリテーブルを
用いることなく、ゲート回路などを使用した簡単な回路
構成で信号点変換が実現できる。

【００９１】すなわち、デマッピング回路３４２につい
ても、先に述べたマッピング回路１１１と同様に、メモ
リテーブルを用いることなくゲート回路等を使用した簡
単な回路構成で信号点変換が実現できる。

【００９２】そして信号変換された８系列の復調ディジ
タルデータは、ビット数変換回路３４２ｃによりその上
位４ビット目が削除されて７系列にされたのち、再生さ
れた受信ディジタルデータとして図示しないデータ処理
回路に入力される。

【００９３】以上述べたように第３の実施形態において
も、１２８ＱＡＭ方式でありながら、ＩチャネルとＱチ
ャネルとの信号数を等しくすることができ、これにより
大容量でかつ伝送品質の良好なディジタルマイクロ波無
線伝送を実現することができる。

【００９４】また、系列数の変換と、変換対象のビット
パターンの検出およびその変換を行うことによりマッピ
ングおよびデマッピング処理を実現している。このた
め、マッピングおよびデマッピング回路を汎用ゲートア
レイやＰＬＤ等を使用した簡単な回路により構成するこ
とが可能となり、この結果メモリによる変換テーブルを
用いる従来の回路に比べて回路規模を小型化することが
でき、さらには変換速度の高速化を図ることができる。

【００９５】さらには、マッピング、デマッピングを回
転対称符号配置上にて行うことならではの利点として、
回路構成をさらに簡易化できるようになることが挙げら
れる。すなわち上記したように、２^ｍ（ｍ＝３、５、７
・・・）値ＱＡＭ方式の変復調方式では、同期検波復調
において生じる４通りの引き込み位相によらずデータを
正しく再生するために、マッピング、デマッピングおよ
び和分、差分演算（差動論理演算）を行う。

【００９６】差動論理演算を行う際には、通常、ビット
誤り時における他系列への波及が最も少ない回転対称配
置符号が用いられる。ところが、変復調回路で使用され
るディジタル／アナログ変換器およびアナログ／ディジ
タル変換器は、通常、自然２進符号にて処理を行うた
め、差動論理演算後に自然２進配置に変換する必要があ
る。

【００９７】このため、マッピング、デマッピングを自
然２進符号配置上にて行う従来方式では、図１８（ｂ）
に示すように、送信側では、自然２進符号配置上（Ｎａ
ｔｕｒａｌ）でのマッピング→自然２進符号配置からグ
レイ（Ｇｒｅｙ）符号配置への変換→グレイ符号配置か
ら回転対称符号配置（Ｑ．Ｓ．（Quadrant Symmetric
：回転対称））への変換→和分演算→回転対称符号配
置からグレイ符号配置への変換→グレイ符号配置から自
然２進符号配置への変換といった段階を経た上で、Ｄ／
Ａ変換および変調処理を行うことになる。また受信側で
は、復調からＡ／Ｄ変換処理を経たのち、グレイ符号配
置から自然２進符号配置への変換→自然２進符号配置か
ら回転対称符号配置への変換→差分演算→回転対称符号
配置からグレイ符号配置への変換→グレイ符号配置から
自然２進符号配置への変換→自然２進符号配置上（Ｎａ
ｔｕｒａｌ）でのデマッピングといった段階を踏むこと
になる。

【００９８】一方、本実施形態による構成では、図１８
（ａ）に示すように、送信側ではマッピング直後に和分
演算処理を施すことが可能となる。また受信側において
も、差分演算処理の直後にデマッピングを行うことが可
能となる。これは、マッピング、デマッピング処理を回
転対称符号配置上にて行っていることによるもので、こ
れにより回路規模を小さくでき、ひいては装置のさらな
る簡略化、小型化、軽量化に寄与できる。

【００９９】（第４の実施形態）上記第１〜第３の実施
形態では、固定ビットレート（従って固定的な伝送容
量）にて行われる通信を想定していた。本実施形態で
は、ユーザの希望に応じて伝送容量を自在に変化させら
れるようにした例を説明する。

【０１００】図１９はこの実施形態における直交振幅復
調回路の構成を示す回路ブロック図である。同図におけ
る直交振幅復調回路は図２に示す直交振幅復調回路とほ
ぼ同様の構成をしているが、制御回路（ＣＯＮＴ）およ
びデマッピング回路において異なっており、区別のため
に制御回路に３７、デマッピング回路に３６１、信号点
配置変換回路に３６なる符号をそれぞれ付して説明す
る。なお、図１９におけるループフィルタ３３２、３３
３（ループフィルタ３３１は図２の符号３３と同じも
の）、インタフェース部（Ｉ／Ｆ）４０、操作部５０お
よびこれらに係わる制御信号線は図２に示されていない
が、いずれも既存であり、本実施形態において新規に付
加されたものではない。

【０１０１】デマッピング回路３６１は、与えられる制
御信号に応じて、そのデマッピング機能のオン／オフを
切り替えることが可能なものである。すなわち、デマッ
ピング機能がオフされた場合には、与えられたデータ信
号をそのまま透過的に出力する。

【０１０２】操作部５０は、操作者（ユーザ）の操作に
応じ、インタフェース部４０を介して制御回路３７への
指示や、デマッピング回路への制御信号（すなわち、デ
マッピング機能のオン／オフを切り替えるための信号）
を与える。さらに、伝送レートに応じてデータの取得位
置を切り替えるための制御信号も与える。

【０１０３】ところで、制御回路３７は次のように構成
される。図２０はその主要部構成を示すブロック図であ
る。すなわち制御回路３７は、インバータ（ＩＮＶ）３
７１と、排他的論理和ゲート（ＥＸ−ＯＲ）３７２と、
セレクタ（ＳＥＬ）３７４、３７５とを備えている。

【０１０４】すなわち、図１９のアナログ／ディジタル
変換器２９、３０からそれぞれ出力された各々８系列の
Ｉチャネル、Ｑチャネルデータは、差分論理回路（ＤＩ
ＦＦＬＯＧ）３４１に与えられると共に、その手前で分
岐されて制御回路３７に導かれる。

【０１０５】制御回路３７に与えられたＩチャネル、Ｑ
チャネルデータは、共にインバータ３７１と排他的論理
和ゲート３７２とに与えられる。インバータ３７１で
は、これらの計１６系列のＩチャネル、Ｑチャネルデー
タが論理反転され、セレクタ３７４に送出される。

【０１０６】一方、排他的論理和ゲート３７２に与えら
れたＩチャネル、Ｑチャネルデータは、それぞれのチャ
ネルのＭＳＢ（Ｍost Significant Bit）すなわちＤ１
と、それ以下のビット（Ｄ２〜Ｄ８）との排他的論理和
演算を施され（従って各チャネルごとに７個、計１４個
の演算結果が出力される）、その結果がセレクタ３７５
に送出される。

【０１０７】セレクタ３７４、３７５は、与えられたデ
ータのうち、指定されたビットレート（すなわち２ｍ値
ＱＡＭ変調方式におけるｍの値）に応じた位置にあるデ
ータを各チャネルごとに選択的に出力し、アナログ／デ
ィジタル変換器２９、３０におけるオフセット制御およ
び自動利得制御増幅器２１によるＡＧＣ（Autoｍatic G
ain Control）制御に供する。

【０１０８】次に、以上のように構成された装置の動作
を説明する。なお、この装置は、本来２５６ＱＡＭ変調
方式による受信能力を備えたものとし、この中で、ユー
ザの要求に応じて変調方式の切り替え（例えば４ＱＰＳ
Ｋ、１６、６４、１２８ＱＡＭなど）を行うものとす
る。受信側の装置において、Ａ／Ｄ２９、３０から出力
される復調ディジタルデータは、信号点配置変換回路３
６の差分論理回路３４１および制御回路３７に与えられ
る。差分論理回路３４１では、上記復調ディジタルデー
タの位相の不確定性を除去する演算が行われ、続いてデ
マッピング回路３６１を介して受信ディジタルデータＤ
１〜Ｄ８が出力される。

【０１０９】一方、制御部３７では、アナログ／ディジ
タル変換器２９、３０におけるデータ識別の際のオフセ
ット量の調節、および自動利得制御増幅器２１によるＡ
ＧＣの利得の調節を行うための処理が行われる。

【０１１０】まず、図２１、図２２を参照してオフセッ
ト制御に関する説明を行う。なおここでは、変調方式と
して６４ＱＡＭ、１６ＱＡＭ、４ＱＰＳＫをとりあげ、
これらの方式を切り替える場合を想定した説明を行う。

【０１１１】図２１に、６４ＱＡＭにおける自然２進符
号配置での信号点配置図を示す。図２１において、１６
ＱＡＭ方式における識別ポイント（ＬＳＢ：Least Sign
ificant Bit ）は、図中×印で示す１６個の位置に対応
する。図中◇印にて示す位置は、４ＱＰＳＫ方式におけ
る識別ポイントに対応し、一般にＭＳＢと称される。ま
た、図中黒丸印で示す位置は６４ＱＡＭ方式における識
別ポイントに対応するもので、この点は（１６ＱＡＭに
対する誤差信号）と称される。

【０１１２】図２２に、１６ＱＡＭ方式でのＩチャネル
に係わる識別ポイントを示す。オフセット制御とは、各
識別ポイントの位置をシフトして、最適位置にアジャス
トすることである。１６ＱＡＭの場合、第１、第２パス
のデータＤ１、Ｄ２までが主信号と称され、その下位ビ
ットＤ３が誤差信号と呼ばれる。本実施形態では、１６
ＱＡＭの場合、誤差信号Ｄ３を論理反転する。

【０１１３】図２１において、オフセット制御とはデー
タ識別を行う際の誤差範囲の中心に識別ポイントを位置
させることと捉えられる。例えば、図中右下の×印（１
１００に対応）に着目すると、図中Ａ，Ｂ，Ｃ，Ｄより
なる第１の網掛け部分を、その誤差範囲として利用する
ことができる。

【０１１４】例えば上記点（１１００）に対応する識別
ポイントが図中Ａ、Ｂに偏った場合、６４ＱＡＭによる
出力データが（ｘｘｘｘｘ１）に偏ることになる（ｘｘ
ｘｘｘは１０１００に対応）。つまりＱチャネルの第３
パスデータＤ３が１に偏ることになる。逆に、点（１１
００）に対応する識別ポイントが図中Ｃ、Ｄに偏った場
合、Ｑチャネルの第３パスデータＤ３が０に偏ることに
なる。同様に、識別ポイントが図中Ａ、Ｃに偏った場合
はＩチャネルのＤ３が０に、Ｂ、Ｄに偏った場合はＩチ
ャネルのＤ３が１にそれぞれ偏ることになる。

【０１１５】そこで、このことを利用して、０または１
への偏りを無くすべく（換言すれば０と１の数の比率
（マーク率）を０．５とするべく）負のフィードバック
をかけることで、識別ポイントを丁度良い位置にアジャ
ストすることが可能となる。すなわち、１６ＱＡＭの場
合、誤差信号としてのＤ３データを論理反転し（インバ
ータ３７１による）、これをループフィルタ３３３によ
り平均化してオフセット制御に供することで、アナログ
／ディジタル変換器２９、３０のオフセット制御を自動
的に行うことが可能となる。

【０１１６】次に、図２１、図２３を参照してＡＧＣ制
御に関する説明を行う。図２１において、ＡＧＣ制御と
は、Ｉ軸、Ｑ軸の交点からの受信信号の距離を最適な長
さに制御することと捉えることができる。例えば６４Ｑ
ＡＭ方式においては、アナログ／ディジタル変換器２
９、３０の識別ポイントは図中黒丸印である。

【０１１７】いま仮に、６４ＱＡＭ方式にて受信を行っ
ていたところ、１６ＱＡＭ方式にて送出された無線電波
を受信する必要が生じたとする。そうすると、この無線
電波に対してＡＧＣ制御を行い、受信信号の位置を×印
に合わせ込む必要がある。

【０１１８】そこで本実施形態では、排他的論理和回路
３７２を設け、受信信号のＭＳＢと、変調方式に応じた
誤差信号とのＥＸ−ＯＲを取り、これを利用してＡＧＣ
制御に供するようにしている。

【０１１９】例えば、上記１６ＱＡＭによる無線電波に
対する受信利得が最適値よりも低い状態を考える。この
場合、第１パスが（１１）の領域においては、受信信号
は図中△印で示すようにシフトしている（他の領域にお
いても同様）。ここで例えば点（ｐ）に注目すると、そ
の６４ＱＡＭによる出力データが（１１１１００）に偏
ることになる。すなわち誤差信号が（００）に偏る。そ
こで、ＭＳＢ（１１）と誤差信号（００）とのＥＸ−Ｏ
Ｒを取ると、その結果が１に偏ることになる。逆に、受
信利得が高すぎる場合には、ＥＸ−ＯＲ出力は０に偏る
ことになる。

【０１２０】そこで、このことを利用して、ＥＸ−ＯＲ
出力の０または１への偏りを無くすべくフィードバック
をかけることで、受信利得を丁度良い値にセットするこ
とが可能となる。すなわち、１６ＱＡＭの場合、ＭＳＢ
としてのＤ１データと、誤差信号としてのＤ３データと
の排他的論理和を取り（排他的論理和ゲート３７２によ
る）、これをループフィルタ３３２により平均化してＡ
ＧＣ制御に供することで、自動利得制御増幅器２１のＡ
ＧＣ制御を自動的に行うことが可能となる。

【０１２１】なお、オフセット制御、ＡＧＣ制御共に、
受信ビットレートに応じていずれの反転結果およびＥＸ
−ＯＲの結果を選択するかは、セレクタ３７４、３７５
により決定する。図２０において、各セレクタにはＱＡ
Ｍ ＤＡＴＡ Ａ、Ｂなる制御信号が与えられている
が、これによりセレクタ３７４、３７５を切り替えるよ
うにする。すなわち、これらの制御信号が、操作部５０
を介してユーザの意志により与えられる制御信号であ
る。また、誤差信号以下のビットは、受信復調の際に必
要ないので、それ以下のビットを切り捨てるようにす
る。

【０１２２】このように本実施形態では、制御部３７に
インバータ（ＩＮＶ）３７１と、排他的論理和ゲート
（ＥＸ−ＯＲ）３７２と、セレクタ（ＳＥＬ）３７４、
３７５とを設けている。アナログ／ディジタル変換器２
９、３０からの各々８系列のＩチャネル、Ｑチャネルデ
ータをそれぞれインバータ（ＩＮＶ）３７１と、排他的
論理和ゲート（ＥＸ−ＯＲ）３７２とに与える。そし
て、受信ビットレートに応じて、誤差信号の反転を平均
化してこれを増幅器２７、２８に与えることで、アナロ
グ／ディジタル変換器２９、３０のオフセット制御を行
う。また、ＭＳＢと誤差信号との排他的論理和を平均化
してこれを自動利得制御増幅器２１に与えることで、ア
ナログ／ディジタル変換器２９、３０のＡＧＣ制御を行
うようにしている。

【０１２３】このようにしたので、例えばユニット交換
などを行うこと無しに、ユーザの要望により直交変調方
式の変更、伝送容量の変更を手軽に行うことが可能とな
る。なお、３２ＱＡＭや１２８ＱＡＭなどの変調方式に
おいても、同様の考え方により伝送容量の変更が可能で
あり、その際にはデマッピング回路３６１の機能をオン
すれば良い。

【０１２４】（第５の実施形態）次に、本発明の第５の
実施形態を、図１９および図２４〜図２８を参照して説
明する。ここでは、Ａ／Ｄコンバータ（図１９の符号２
９、３０）に対するオフセット制御方式の改良に関する
実施の形態を説明する。これに先立ち、ＤＲＥ（Decisi
on Range Expanded）法と呼ばれるデータ識別の一手法
を説明しておく。

【０１２５】図２４は、１２８ＱＡＭ（２^７値ＱＡＭ）
方式の信号に対するＡ／Ｄコンバータ（一般のため符号
は付さない）の識別の仕方を示す図である。同図中、黒
丸で示す復調ベースバンド信号は、通常時にはＡ／Ｄコ
ンバータの識別領域内に収まり、正しい値のデータに識
別される。一方、フェージングなどにより波形歪みが生
じた場合には、特に端に位置する信号がＡ／Ｄコンバー
タの識別領域を越えてしまう（オーバーフロー）ことが
あり、正確な受信復調を行えなくなってしまう。

【０１２６】これを避けるため、従来からＤＲＥ法が適
用されている。図２５は、１２８ＱＡＭ方式の信号に対
する、ＤＲＥ法を適用した際のＡ／Ｄコンバータの識別
の仕方を示す図である。すなわちＤＲＥ法とは、Ａ／Ｄ
コンバータ入力信号の振幅を整数分の一にし、これによ
り見かけ上のＡ／Ｄコンバータの識別範囲を拡大するも
のである。図２５では、Ａ／Ｄコンバータ入力信号の振
幅を１／２（ＤＲＥ１／２と称される）としたものを表
している。Ａ／Ｄコンバータ入力信号の振幅を１／２に
することにより、再生信号は第２パス以下が１ビット分
だけ下位ビット側にシフトすることになる。

【０１２７】ところで、Ａ／Ｄコンバータのオフセット
調整が必要であることは、この実施形態においても同様
である。従来は、Ａ／Ｄコンバータ出力のビットレート
に応じた誤差信号を反転し、これを積分した信号をもと
に誤差信号のマーク率が０．５になるようにフイードバ
ック制御をかけるようにしていた。また、ＤＲＥ１／２
では、Ａ／Ｄコンバータの入力信号の振幅が１／２であ
るため、復調ベースバンド信号の集束点が存在してはな
らない領域（図２５中矢印にて示す領域：便宜上、禁止
領域と称する）がある。この領域に集束点が入り込んだ
際には、オフセット電圧を逆方向に制御することで対処
している。

【０１２８】しかしながらこのやり方では、特に多値Ｑ
ＡＭ方式の場合、禁止領域にて信号が検出されオフセッ
ト電圧を逆方向に制御したとしても、信号点（集束点）
の数が多いことから積分後の値の変化が少なく、正しい
オフセット位置に戻す事ができない場合がある。このよ
うな事情から、例えば電源投入直後にオフセット電圧が
不安定であった場合、復調ベースバンド信号のオフセッ
ト電圧が位置で安定せず、誤ったオフセットで安定して
しまう虞がある（疑似安定）という不具合が有った。図
２６に、オフセット位置が正側に擬似安定している様子
を示す。

【０１２９】そこで本実施形態では、図２７に示すオフ
セット制御回路を開示する。このオフセット制御回路
は、図１９の直交振幅復調回路における制御回路（ＣＯ
ＮＴ）３７に設けられ、オフセット回路３７５と、識別
領域検出回路３７６と、クロック（ＣＬＫ）禁止時間制
御回路３７７と、クロック（ＣＬＫ）禁止回路３７８
と、フリップ・フロップ（Ｆ・Ｆ）３７９とを備えてい
る。

【０１３０】図２７において、識別領域検出回路３７６
は、図２５の禁止領域を監視してこの領域内での信号の
有無を検出する。この禁止領域内で信号が検出される
と、識別領域検出回路３７６はその旨を示すパルスをＣ
ＬＫ禁止時間制御回路３７７に送出する。またこのと
き、オフセット回路３７５により正しい方向へのオフセ
ット制御信号が送出される。このオフセット制御信号
は、フリップ・フロップ（Ｆ・Ｆ）３７９にてラッチさ
れたうえでループフィルタ３３３に与えられ、Ａ／Ｄコ
ンバータ２９、３０のオフセット制御に供される。

【０１３１】ＣＬＫ禁止時間制御回路３７７では、識別
領域検出回路３７６から上記パルスが与えられてから、
所定の時間Ｔだけクロック禁止信号を出力する。すなわ
ち‘Ｈ’がアクティブであるならば、‘Ｌ’を出力す
る。このクロック禁止信号はＣＬＫ禁止回路３７８に与
えられ、クロック再生回路３１から与えられるクロック
信号との論理積（ＡＮＤ）が取られる。そして、クロッ
ク禁止信号とクロック信号とのＡＮＤがフリップ・フロ
ップ（Ｆ・Ｆ）３７９に与えられ、この信号に応じて上
記オフセット制御信号がラッチされることになる。

【０１３２】このように構成することで、フリップ・フ
ロップ（Ｆ・Ｆ）３７９へのクロック信号の供給が、Ｃ
ＬＫ禁止時間制御回路３７７にて設定されたクロック禁
止時間Ｔのあいだだけ停止されることになる。よって、
この時間Ｔだけオフセット制御信号が保持され、オフセ
ット制御が連続的に加えられることになる。これにより
オフセット制御量を大きくでき、擬似安定を避けて正し
いオフセット電圧で安定させることが可能となる。

【０１３３】図２８を参照して、このことをさらに詳し
く説明する。オフセット回路３７５によりＬＳＢの誤差
信号が反転され、例えば１２８ＱＡＭ方式では図２８の
識別領域内に示す論理演算結果が出力される。

【０１３４】ここで、図２８の太枠で示す禁止領域に信
号が存在する場合、識別領域検出回路３７６からは
‘Ｈ’レベルのパルスが出力される。このパルスを受け
たＣＬＫ禁止時間制御回路３７７は、例えば１６クロッ
クに相当する時間Ｔのあいだだけ、クロック禁止回路３
７８に対して禁止信号（‘Ｌ’レベルの信号）を与え
る。これにより、Ｔの期間だけ、フリップ・フロップ
（Ｆ・Ｆ）３７９ヘのクロック供給が停止される。

【０１３５】このようにすることで、図２８の領域で
信号が検出された場合、ループフィルタ３３３を介して
Ａ／Ｄコンバータ２９、３０に与えられるオフセット制
御信号は強制的に０にラッチされ、これが数クロック
（例えば１６クロック）分保持される。同様に領域で
信号が検出されると、オフセット制御信号は強制的に１
にラッチされ、これが数クロック分保持される。

【０１３６】したがって、存在すべきでない領域に信号
が検出された際には、オフセット制御信号が長時間に渡
り（あるいは必要な時間だけ）保持される。これにより
擬似引き込み時のオフセット制御量が増加し、擬似安定
状態を発生させること無く、受信信号を正しい状態に引
き込むことが可能になる。

【０１３７】このように本実施の形態では、識別領域検
出回路３７６によりＡ／Ｄコンバータ２９、３０の識別
領域外（禁止領域）での信号の有無を検出し、禁止領域
に信号有りの場合に、クロック禁止時間制御回路３７７
にクロック禁止信号を出力させる。このクロック禁止信
号を、クロック信号とともにクロック禁止回路３７８に
与えて論理積をとり、所定時間だけクロックの供給を停
止させる。そして、オフセット回路３７５からのオフセ
ット制御信号をクロック禁止回路３７８を介したクロッ
ク信号によりラッチして、ループフィルタ３３３を介し
てＡ／Ｄコンバータ２９、３０に与えるようにしてい
る。

【０１３８】このようにしたので、ＤＲＥ法を用いるこ
とによるオフセット制御量の減少が帳消しになるのみな
らず、クロック禁止期間Ｔの取り方によってはむしろオ
フセット制御量を大きくすることが可能となる。したが
って、Ａ／Ｄコンバータにおいてデータの識別を行う際
のオフセット位置が、誤った位置（電圧）で安定してし
まうことを防止することが可能となり、擬似安定を防
ぎ、常に正しい受信復調を行うことが可能となる。すな
わち、温度による電圧変動等の外的影響や、電源投入
時、受信信号入力開始時の引き込み過程によらず、正確
なオフセットで同期させる事が可能な無線通信装置を提
供する事が可能となる。

【０１３９】（その他の実施形態）なお、この発明は上
記各実施形態に限定されるものではない。例えば、上記
第１および第２の実施形態ではマッピング回路およびデ
マッピング回路をともにゲート回路を使用して構成した
が、図６および図１０に示した変換前後のデータをメモ
りテーブルに記憶しておき、このメモリテーブルに対し
変換前のデータをアドレスとして与えることで、当該メ
モりテーブルから対応する変換後のデータを読み出すよ
うに構成することで、マッピングおよびデマッピングを
行うように構成してもよい。

【０１４０】また上記第４実施形態において、図２０に
おけるインバータ（ＩＮＶ）３７１の位置はこれに限ら
ず、例えばセレクタ３７４から出力される信号を反転す
るようにしても良い。また、セレクタ３７４、３７５に
ついてもこの位置に限らない。排他的論理和ゲート３７
２の形式や入力端子の数などに応じて、適宜その位置と
選択の仕方を変えれば良い。

【０１４１】また、マッピング回路およびデマッピング
回路のビット数変換回路、変換信号検出回路および信号
変換回路の回路構成等についても、この発明の要旨を逸
脱しない範囲で種々変形して実施できる。

【０１４２】

【発明の効果】以上詳述したようにこの発明では、変調
側で、ＩチャネルとＱチャネルとの間で信号系列数を等
しくする変換を行った上で、その変換後のディジタル信
号系列から変換対象のビットパターンを検出して、その
検出結果を基に変換対象のビットパターンをパターン変
換するように回路を構成している。また復調側ではそれ
と反対の処理を行うように回路を構成している。

【０１４３】したがってこの発明によれば、高周波系の
電力増幅器等の直線性の影響を受けることがなく、従来
の装置より伝送容量を増加させることでできる無線通信
装置とその直交振幅変復調回路を提供することができ
る。

【０１４４】また、マッピングおよびデマッピング回路
を汎用ゲートアレイやＰＬＤ等の簡単な回路により構成
することが可能となり、これによりメモリによる変換テ
ーブルを用いる回路に比べて回路規模の小型化を図り、
かつ変換速度の高速化を図り得る無線通信装置とその直
交振幅変復調回路を提供することができる。

【０１４５】また本発明によれば、マッピング回路、デ
マッピング回路での前記ｍ系列のディジタル信号の二次
元位相平面上における信号点配置の変換、逆変換を、回
転対称符号配置上にて実施するようにしたので、このこ
とによっても構成の簡易化に寄与できる。

【０１４６】また本発明によれば、ユーザの希望に応じ
て伝送容量を自在に変化させられることができ、またＤ
ＲＥ対応アナログ／ディジタル変換器のオフセット制御
における擬似安定を避けることが可能となる。

【図面の簡単な説明】

【図１】 この発明に係わる直交振幅変調回路の第１の
実施形態を示す回路ブロック図。

【図２】 この発明に係わる直交振幅復調回路の第１の
実施形態を示す回路ブロック図。

【図３】 図１に示した直交振幅変調回路におけるマッ
ピング回路の回路構成図。

【図４】 図２に示した直交振幅復調回路におけるデマ
ッピング回路の回路構成図。

【図５】 図３および図４に示すマッピング回路および
デマッピング回路による信号点配置変換動作を説明する
ための図。

【図６】 図３および図４に示すマッピング回路および
デマッピング回路による信号点配置変換動作の変換規則
を示す図。

【図７】 この発明に係わるマッピング回路の第２の実
施形態を示す回路構成図。

【図８】 この発明に係わるデマッピング回路の第２の
実施形態を示す回路構成図。

【図９】 図７および図８に示すマッピング回路および
デマッピング回路による信号点配置変換動作を説明する
ための図。

【図１０】 図７および図８に示すマッピング回路およ
びデマッピング回路による信号点配置変換動作の変換規
則を示す図。

【図１１】 ２^2ｍ（ｍ＝１，２，３，…）ＱＡＭ方式
の振幅変動幅を説明するための図。

【図１２】 この発明に係わるマッピング回路の第３の
実施形態を示す回路構成図。

【図１３】 この発明に係わるデマッピング回路の第３
の実施形態を示す回路構成図。

【図１４】 この発明の第３の実施形態におけるビット
数変換の仕方を説明するための図。

【図１５】 図１２および図１３に示すマッピング回路
およびデマッピング回路による信号点配置変換動作を説
明するための図。

【図１６】 ２５６ＱＡＭにおける回転対称符号配置を
示す図。

【図１７】 図１２および図１３に示すマッピング回路
およびデマッピング回路による信号点配置変換動作の変
換規則を示す図。

【図１８】 この発明の第３の実施形態に係わる変調お
よび復調の仕方を、従来方式との比較において示した系
統図。

【図１９】 この発明の第４の実施形態に係わる直交振
幅復調回路の構成を示す回路ブロック図。

【図２０】 図１９の制御回路３７の主要部構成を示す
ブロック図。

【図２１】 ６４ＱＡＭにおける自然２進符号配置での
信号点配置図を示す図。

【図２２】 １６ＱＡＭ方式でのＩチャネルに係わる識
別ポイントを示す図。

【図２３】 １６ＱＡＭ方式でのＩチャネルに係わるＡ
ＧＣ制御の仕方を説明するための図。

【図２４】 １２８ＱＡＭ方式の信号に対するＡ／Ｄコ
ンバータの識別の仕方を示す図。

【図２５】 １２８ＱＡＭ方式の信号に対する、ＤＲＥ
法を適用した際のＡ／Ｄコンバータの識別の仕方を示す
図。

【図２６】 オフセット位置が正側に擬似安定している
様子を示す図。

【図２７】 本発明の第５の実施形態に係わるオフセッ
ト制御回路の構成を示すブロック図。

【図２８】 本発明の第５の実施形態におけるオフセッ
ト制御の原理を説明するための図。

【符号の説明】

１１…信号点配置変換回路 １２，１３…ディジタル／アナログ変換回路（Ｄ／Ａ） １４，１５…低域通過フィルタ １６…直交変調回路 １７…中間周波フィルタ １８…中間周波増幅器 １９…局部発振器 １１１…マッピング回路 １１２…加算論理回路（ＳＵＭＬＯＧ） １１３，１１４…ロールオフフイルタ ２１…自動利得制御増幅器 ２２…ロールオフフィルタ ２３…受信中間周波増幅器 ２４…直交復調回路 ２５，２６…低域通過フィルタ ２７，２８…増幅器 ２９，３０…アナログ／ディジタル変換器（Ａ／Ｄ） ３１…クロック再生回路 ３２…制御回路（ＣＯＮＴ） ３３、３３１、３３２、３３３…ループフィルタ ３４…信号点配置変換回路 ３７…制御回路（ＣＯＮＴ） ３７１…インバータ（ＩＮＶ） ３７２…排他的論理和ゲート（ＥＸ−ＯＲ） ３７４、３７５…セレクタ（ＳＥＬ） ４０…インタフェース部（Ｉ／Ｆ） ５０…操作部 ３４１…差分論理回路（ＤＩＦＦＬＯＧ） ３４２…デマッピング回路 １１１ａ，１１１ａ′，３４２ｃ，３４２ｃ′…ビット
数変換回路 １１１ｂ，１１１ｂ′，３４２ａ，３４２ａ′…変換信
号検出回路 １１１ｃ，３４２ｂ，１１１ｃ′，１１１ｃ′′，３４
２ｂ′，３４２ｂ′′…信号変換回路 ３７５…オフセット回路 ３７６…識別領域検出回路 ３７７…クロック（ＣＬＫ）禁止時間制御回路 ３７８…クロック（ＣＬＫ）禁止回路 ３７９…フリップ・フロップ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 橋谷 智 神奈川県川崎市川崎区日進町７番地１ 東 京エレクトロニックシステムズ株式会社内 (72)発明者 茅場 瑞樹 神奈川県川崎市川崎区日進町７番地１ 東 京エレクトロニックシステムズ株式会社内

Claims (14)

【特許請求の範囲】
1. 【請求項１】 ｍ系列（ｍ＝３，５，７，…）のディジ
   タル信号を２^ｍ値直交振幅変調する直交振幅変調回路に
   おいて、 前記ｍ系列のディジタル信号の二次元位相平面上におけ
   る信号点配置を変換して変調に供するマッピング回路を
   具備し、 このマッピング回路は、 前記ｍ系列のディジタル信号をＩチャネルとＱチャネル
   に振り分けるとともに、両チャネルの系列数を同一にす
   るべく一方のチャネルの系列数を変換する系列数変換回
   路と、 この系列数変換回路から出力されたｍ＋１系列のディジ
   タル信号から、信号点配置の変換対象となるビットパタ
   ーンを検出するための検出回路と、 この検出回路により検出された変換対象のビットパター
   ンを所定の変換規則に従ってパターン変換して出力し、
   一方信号点配置の変換対象外のビットパターンを変換せ
   ずに出力する信号点配置変換回路とを備えたことを特徴
   とする直交振幅変調回路。
2. 【請求項２】 前記マッピング回路は、前記ｍ系列のデ
   ィジタル信号の二次元位相平面上における信号点配置の
   変換を、回転対称符号配置上にて実施することを特徴と
   する請求項１に記載の直交振幅変調回路。
3. 【請求項３】 受信信号を２^ｍ（ｍ＝３，５，７，…）
   値直交振幅変調方式に従いｍ系列のディジタル信号に復
   調する直交振幅復調回路において、 復調信号の二次元位相平面上における信号点配置を逆変
   換してｍ系列のディジタル信号を再生するデマッピング
   回路を具備し、 このデマッピング回路は、 前記復調信号から信号点配置の変換対象となるビットパ
   ターンを検出するための検出回路と、 この検出回路により検出された変換対象のビットパター
   ンを所定の変換規則に従いパターン変換して出力し、一
   方信号点配置の対象外のビットパターンを変換せずに出
   力する信号点配置変換回路と、 この信号点配置変換回路から出力されたディジタル信号
   系列のＩチャネルまたはＱチャネルの系列数を変換して
   マッピング前のｍ系列のディジタル信号系列を出力する
   系列数変換回路とを備えたことを特徴とする直交振幅復
   調回路。
4. 【請求項４】 前記デマッピング回路は、前記復調信号
   の二次元位相平面上における信号点配置の逆変換を、回
   転対称符号配置上にて実施することを特徴とする請求項
   ３に記載の直交振幅復調回路。
5. 【請求項５】 ｍ系列（ｍ＝３，５，７，…）のディジ
   タル信号を直交振幅変調回路で２^ｍ値直交振幅変調して
   送信する無線通信装置において、 前記直交振幅変調回路に、ｍ系列のディジタル信号の二
   次元位相平面上における信号点配置を変換して変調に供
   するマッピング回路を設け、 かつこのマッピング回路には、 前記ｍ系列のディジタル信号をＩチャネルとＱチャネル
   に振り分けるとともに、両チャネルの系列数を同一にす
   るべく一方のチャネルの系列数を変換する系列数変換回
   路と、 この系列数変換回路から出力されたｍ＋１系列のディジ
   タル信号から、信号点配置の変換対象となるビットパタ
   ーンを検出するための検出回路と、 この検出回路により検出された変換対象のビットパター
   ンを所定の変換規則に従いパターン変換して出力し、一
   方信号点配置の変換対象外のビットパターンを変換せず
   に出力する信号点配置変換回路とを備えたことを特徴と
   する無線通信装置。
6. 【請求項６】 前記マッピング回路は、前記ｍ系列のデ
   ィジタル信号の二次元位相平面上における信号点配置の
   変換を、回転対称符号配置上にて実施することを特徴と
   する請求項５に記載の無線通信装置。
7. 【請求項７】 受信信号を直交振幅復調回路で２^ｍ（ｍ
   ＝３，５，７，…）値直交振幅変調方式に従いｍ系列の
   ディジタル信号に復調する無線通信装置において、 前記直交振幅復調回路に、復調信号の二次元位相平面上
   における信号点配置を逆変換してｍ系列のディジタル信
   号を再生するデマッピング回路を設け、 かつこのデマッピング回路には、 前記復調信号から信号点配置の変換対象となるビットパ
   ターンを検出するための検出回路と、 この検出回路により検出された変換対象のビットパター
   ンを所定の変換規則に従いパターン変換して出力し、一
   方信号点配置の対象外のビットパターンを変換せずに出
   力する信号点配置変換回路と、 この信号点配置変換回路から出力されたディジタル信号
   系列のＩチャネルまたはＱチャネルの系列数を変換して
   マッピング前のｍ系列のディジタル信号系列を出力する
   系列数変換回路とを備えたことを特徴とする無線通信装
   置。
8. 【請求項８】 前記デマッピング回路は、前記復調信号
   の二次元位相平面上における信号点配置の逆変換を、回
   転対称符号配置上にて実施することを特徴とする請求項
   ７に記載の無線通信装置。
9. 【請求項９】 第１の変調多値数を有する多値直交振幅
   変調方式にて変調された信号を受信する能力を有した受
   信手段と、 前記受信手段からのアナログの受信信号を、複数の系列
   のディジタル信号に変換するアナログ／ディジタル変換
   手段と、 復調すべき多値直交振幅変調信号に対応する第２の変調
   多値数（前記第１の変調多値数以下の自然数）を指定す
   るための指定手段と、 前記複数の系列のディジタル信号をそれぞれ論理反転す
   る反転手段と、 この反転手段から送出されるそれぞれ反転された前記複
   数の系列のディジタル信号のうち、前記復調すべき多値
   直交振幅変調信号における主信号の次に高次の系列に位
   置する系列のディジタル信号を、前記指定手段により指
   定された前記第２の変調多値数に基づき選択して出力す
   る選択手段と、 この選択手段からのディジタル信号が与えられ、このデ
   ィジタル信号を積分して前記アナログ／ディジタル変換
   手段のオフセット制御に供するループフィルタとを具備
   することを特徴とする無線通信装置。
10. 【請求項１０】 前記アナログ／ディジタル変換手段が
    ＤＲＥ（Decision Range Expanded）法に対応するもの
    である場合に、 前記アナログ／ディジタル変換手段における識別領域外
    に、前記受信手段からのアナログの受信信号が存在する
    か否かを検出する検出手段と、 この検出手段により、前記受信手段からのアナログの受
    信信号が前記識別領域外に存在する旨が検出された場合
    に、そのときの前記ループフィルタの出力を所定時間ホ
    ールドするホールド手段とを具備することを特徴とする
    請求項９に記載の無線通信装置。
11. 【請求項１１】 第１の変調多値数を有する多値直交振
    幅変調方式にて変調された信号を受信する能力を有した
    受信手段と、復調すべき多値直交振幅変調信号に対応す
    る第２の変調多値数（前記第１の変調多値数以下の自然
    数）を指定するための指定手段とを備える無線通信装置
    で使用される直交振幅復調回路であって、 前記受信手段からのアナログの受信信号を、複数の系列
    のディジタル信号に変換するアナログ／ディジタル変換
    手段と、 前記複数の系列のディジタル信号をそれぞれ論理反転す
    る反転手段と、 この反転手段から送出されるそれぞれ反転された前記複
    数の系列のディジタル信号のうち、前記復調すべき多値
    直交振幅変調信号における主信号の次に高次の系列に位
    置する系列のディジタル信号を、前記指定手段により指
    定された前記第２の変調多値数に基づき選択して出力す
    る選択手段と、 この選択手段からのディジタル信号が与えられ、このデ
    ィジタル信号を積分して前記アナログ／ディジタル変換
    手段のオフセット制御に供するループフィルタとを具備
    することを特徴とする直交振幅復調回路。
12. 【請求項１２】 前記アナログ／ディジタル変換手段が
    ＤＲＥ（Decision Range Expanded）法に対応するもの
    である場合に、 前記アナログ／ディジタル変換手段における識別領域外
    に、前記受信手段からのアナログの受信信号が存在する
    か否かを検出する検出手段と、 この検出手段により、前記受信手段からのアナログの受
    信信号が前記識別領域外に存在する旨が検出された場合
    に、そのときの前記ループフィルタの出力を所定時間ホ
    ールドするホールド手段とを具備することを特徴とする
    請求項１１に記載の直交振幅復調回路。
13. 【請求項１３】 第１の変調多値数を有する多値直交振
    幅変調方式にて変調された信号を受信する能力を有した
    受信手段と、 前記受信手段からのアナログの受信信号を、複数の系列
    のディジタル信号に変換するアナログ／ディジタル変換
    手段と、 復調すべき多値直交振幅変調信号に対応する第２の変調
    多値数（前記第１の変調多値数以下の自然数）を指定す
    るための指定手段と、 前記復調すべき多値直交振幅変調信号における最低次の
    系列に位置する系列のディジタル信号と、それ以外の系
    列に位置するディジタル信号のそれぞれとの排他的論理
    和を各系列につき演算する排他的論理和手段と、 この排他的論理和手段から送出される演算結果のうち、
    前記復調すべき多値直交振幅変調信号における主信号の
    次に高次の系列に位置する系列に対応する演算結果を、
    前記指定手段により指定された前記第２の変調多値数に
    基づき選択して出力する選択手段と、 この選択手段からの信号が与えられ、この信号を積分し
    て前記アナログ／ディジタル変換手段のＡＧＣ（Autoｍ
    atic Gain Control）制御に供するループフィルタとを
    具備することを特徴とする無線通信装置。
14. 【請求項１４】 第１の変調多値数を有する多値直交振
    幅変調方式にて変調された信号を受信する能力を有した
    受信手段と、復調すべき多値直交振幅変調信号に対応す
    る第２の変調多値数（前記第１の変調多値数以下の自然
    数）を指定するための指定手段とを備える無線通信装置
    で使用される直交振幅復調回路であって、 前記受信手段からのアナログの受信信号を、複数の系列
    のディジタル信号に変換するアナログ／ディジタル変換
    手段と、 前記復調すべき多値直交振幅変調信号における最低次の
    系列に位置する系列のディジタル信号と、それ以外の系
    列に位置するディジタル信号のそれぞれとの排他的論理
    和を各系列につき演算する排他的論理和手段と、 この排他的論理和手段から送出される演算結果のうち、
    前記復調すべき多値直交振幅変調信号における主信号の
    次に高次の系列に位置する系列に対応する演算結果を、
    前記指定手段により指定された前記第２の変調多値数に
    基づき選択して出力する選択手段と、 この選択手段からの信号が与えられ、この信号を積分し
    て前記アナログ／ディジタル変換手段のＡＧＣ（Autoｍ
    atic Gain Control）制御に供するループフィルタとを
    具備することを特徴とする直交振幅復調回路。