JPH11249896A - マルチ命令語プロセッサのための電力低減方法 - Google Patents
マルチ命令語プロセッサのための電力低減方法Info
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- JPH11249896A JPH11249896A JP10365664A JP36566498A JPH11249896A JP H11249896 A JPH11249896 A JP H11249896A JP 10365664 A JP10365664 A JP 10365664A JP 36566498 A JP36566498 A JP 36566498A JP H11249896 A JPH11249896 A JP H11249896A
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Abstract
(57)【要約】
【課題】 各ＣＰＵサイクルから次のサイクルまで、プ
ログラムのマシン・レベル表現での最小限の変化がある
ときに、消費電力が減少するという認識に基づき、電力
使用に対してのコンピュータープログラムを最適化す
る。 【解決手段】 ＶＬＩＷプロセッサ（１０）またはマル
チ命令語（２０）を用いる他のプロセッサのアセンブリ
ーコードを最適化する方法であって、それぞれはプロセ
ッサ（１０）の異なる機能ユニット（１１ｄ及び１１
ｅ）に実行される命令を含む。命令語（２０）は、１つ
以上の符号最適化テクニックにより変更される（図
６）。典型的には、変更はマシンコード内のサイクル・
ツー・サイクル・ビット変更をより少なくする結果をも
たらし、それは電力消費を減少することになる。
ログラムのマシン・レベル表現での最小限の変化がある
ときに、消費電力が減少するという認識に基づき、電力
使用に対してのコンピュータープログラムを最適化す
る。 【解決手段】 ＶＬＩＷプロセッサ（１０）またはマル
チ命令語（２０）を用いる他のプロセッサのアセンブリ
ーコードを最適化する方法であって、それぞれはプロセ
ッサ（１０）の異なる機能ユニット（１１ｄ及び１１
ｅ）に実行される命令を含む。命令語（２０）は、１つ
以上の符号最適化テクニックにより変更される（図
６）。典型的には、変更はマシンコード内のサイクル・
ツー・サイクル・ビット変更をより少なくする結果をも
たらし、それは電力消費を減少することになる。
Description
【０００１】
【発明の属する技術分野】この発明は、マイクロプロセ
ッサに係り、特にプロセッサの消費電力を減らす方法に
おけるプログラミング命令を使用する方法に関する。
ッサに係り、特にプロセッサの消費電力を減らす方法に
おけるプログラミング命令を使用する方法に関する。
【０００２】
【従来の技術】人々がエネルギー保全問題により同調し
てきているように、プロセッサ−ベースの装置のための
電力効率はますます重要になっている。明確な考慮すべ
き問題は、熱効果及び運転費の減少である。また、エネ
ルギー保全から離れて、電力効率が電池式プロセッサ−
ベースの装置に対する関心である。ここで、装置が小さ
い及び軽量にすることができるように、それは電池サイ
ズを最小にするのを要求される。「プロセッサ−ベース
の装置」は、特に一般的な計算のために設計した装置、
または、埋め込まれたプロセッサを有する装置のどちら
の装置でもあり得る。
てきているように、プロセッサ−ベースの装置のための
電力効率はますます重要になっている。明確な考慮すべ
き問題は、熱効果及び運転費の減少である。また、エネ
ルギー保全から離れて、電力効率が電池式プロセッサ−
ベースの装置に対する関心である。ここで、装置が小さ
い及び軽量にすることができるように、それは電池サイ
ズを最小にするのを要求される。「プロセッサ−ベース
の装置」は、特に一般的な計算のために設計した装置、
または、埋め込まれたプロセッサを有する装置のどちら
の装置でもあり得る。
【０００３】処理装置設計の見地から、多くの技術が、
電力使用を減らすために用いられてきた。これらの技術
は、２つの基本方策としてグループ化されることができ
る。第一に、プロセッサの回路は、より少ない電力を使
用するように設計され得る。第二に、電力使用が管理さ
れるように、プロセッサを設計できる。
電力使用を減らすために用いられてきた。これらの技術
は、２つの基本方策としてグループ化されることができ
る。第一に、プロセッサの回路は、より少ない電力を使
用するように設計され得る。第二に、電力使用が管理さ
れるように、プロセッサを設計できる。
【０００４】他方、特別な処理装置設計を与えられて、
そのプログラミングは、減少された消費電力のために最
適化され得る。このように、プログラマの見地から、プ
ロセッサが同じ機能を実行するようにプログラムする方
法には多くの場合複数ある。例えば、高水準プログラミ
ング言語に書かれるアルゴリズムは、効率のために時間
及び電力に関して最適化されることができる。最近ま
で、アセンブリー言語水準で、大部分の最適化手法は主
に電力使用に特別な考慮を払うことなく、実行速度に焦
点を合わせた。
そのプログラミングは、減少された消費電力のために最
適化され得る。このように、プログラマの見地から、プ
ロセッサが同じ機能を実行するようにプログラムする方
法には多くの場合複数ある。例えば、高水準プログラミ
ング言語に書かれるアルゴリズムは、効率のために時間
及び電力に関して最適化されることができる。最近ま
で、アセンブリー言語水準で、大部分の最適化手法は主
に電力使用に特別な考慮を払うことなく、実行速度に焦
点を合わせた。
【０００５】電力効率的なコードを提供するプログラマ
の作業は、手動で実行するか自動コード解析ツールを用
いて実行できる。この種のツールは、プログラマにその
電力使用情報に関する情報を提供するように所与のプロ
グラムを分析できる。他方でこの種のツールが最適化コ
ードを発生して、実際にプログラマを援助することがあ
りえる。
の作業は、手動で実行するか自動コード解析ツールを用
いて実行できる。この種のツールは、プログラマにその
電力使用情報に関する情報を提供するように所与のプロ
グラムを分析できる。他方でこの種のツールが最適化コ
ードを発生して、実際にプログラマを援助することがあ
りえる。
【０００６】フランツ、その他の、「プロセッサ電力プ
ロファイラ」（テキサス・インスツルメンツ社出願）と
称した米国特許第５，５５７，５５７号は、プログラム
の実行の間、電力使用をモデル化する方法を記述する。
電力プロファイラ・プログラムは、プログラムを分析し
て、プログラマにエネルギー消費に関する情報を提供す
る。電力プロファイラは、Ｌ．ハードの「モジュール−
可変な、フル・チップ電力プロファイラ」（テキサス・
インスツルメンツ社出願）と称した米国特許出願番号０
６／０４６８１１に記載されている。
ロファイラ」（テキサス・インスツルメンツ社出願）と
称した米国特許第５，５５７，５５７号は、プログラム
の実行の間、電力使用をモデル化する方法を記述する。
電力プロファイラ・プログラムは、プログラムを分析し
て、プログラマにエネルギー消費に関する情報を提供す
る。電力プロファイラは、Ｌ．ハードの「モジュール−
可変な、フル・チップ電力プロファイラ」（テキサス・
インスツルメンツ社出願）と称した米国特許出願番号０
６／０４６８１１に記載されている。
【０００７】一旦、特別なプログラムの必要電力が理解
されると、コードを、最適化できる。プログラミングの
この面を自動化することは、最小限の電力使用のための
コンピューターコード（機能をサポートすることと、同
じ内部アルゴリズム）を再構成できるコード生成ツール
を必要とする。
されると、コードを、最適化できる。プログラミングの
この面を自動化することは、最小限の電力使用のための
コンピューターコード（機能をサポートすることと、同
じ内部アルゴリズム）を再構成できるコード生成ツール
を必要とする。
【０００８】
【発明が解決しようとする課題】本発明の一態様は、電
力使用に対してのコンピュータープログラムを最適化す
る方法である。各ＣＰＵサイクルから次のサイクルま
で、プログラムのマシン・レベル表現での最小限の変化
があるときに、消費電力が減少するという認識に基づい
ている。
力使用に対してのコンピュータープログラムを最適化す
る方法である。各ＣＰＵサイクルから次のサイクルま
で、プログラムのマシン・レベル表現での最小限の変化
があるときに、消費電力が減少するという認識に基づい
ている。
【０００９】
【課題を解決するための手段】その方法は、プロセッサ
の異なる機能ユニットによって、「マルチ命令語」（こ
こで定義されるように）を実行する様々な形のプロセッ
サに役立つ。この種のプロセッサの例は、ＶＬＩＷ（非
常に長い命令語）プロセッサ及びデュアル・データパス
・プロセッサである。
の異なる機能ユニットによって、「マルチ命令語」（こ
こで定義されるように）を実行する様々な形のプロセッ
サに役立つ。この種のプロセッサの例は、ＶＬＩＷ（非
常に長い命令語）プロセッサ及びデュアル・データパス
・プロセッサである。
【００１０】その方法は、一組のステップ（それぞれに
実行されることができるもののどれでも）から成る。各
ステップは、コードをスキャンすること、所与のフィー
ルドまたは他のコードシーケンスを命令内で比較するこ
とを含む。一般に、それは、その機能性に対して、重要
であるコード構文である。そのコードシーケンスのマシ
ンコード表現のサイクル・ツー・サイクル・ビット変化
が最小にされることができるコードシーケンスがあるか
どうか決定される。それから、これがコード機能性に逆
に影響を及ぼすことなくされることができる場合、コー
ドは変更される。
実行されることができるもののどれでも）から成る。各
ステップは、コードをスキャンすること、所与のフィー
ルドまたは他のコードシーケンスを命令内で比較するこ
とを含む。一般に、それは、その機能性に対して、重要
であるコード構文である。そのコードシーケンスのマシ
ンコード表現のサイクル・ツー・サイクル・ビット変化
が最小にされることができるコードシーケンスがあるか
どうか決定される。それから、これがコード機能性に逆
に影響を及ぼすことなくされることができる場合、コー
ドは変更される。
【００１１】例えば、本発明の一態様は重要なコードシ
ーケンスが機能ユニット割当て（設定）である方法であ
る。典型的に、命令語の各命令は、ワードの「スロッ
ト」を占める。各スロットに対して、機能ユニットを識
別するフィールドが、スキャンされる。このフィールド
のサイクル・ツー・サイクル・ビット変化は、命令語内
に命令を再配置することによって、減少する。命令が単
に再配置されるだけであるので、コード機能性は影響を
受けない。
ーケンスが機能ユニット割当て（設定）である方法であ
る。典型的に、命令語の各命令は、ワードの「スロッ
ト」を占める。各スロットに対して、機能ユニットを識
別するフィールドが、スキャンされる。このフィールド
のサイクル・ツー・サイクル・ビット変化は、命令語内
に命令を再配置することによって、減少する。命令が単
に再配置されるだけであるので、コード機能性は影響を
受けない。
【００１２】
【作用】本発明の効果は、それがプロセッサ・アーキテ
クチャレベルで高水準プログラミングに最適化の方向を
目指すということである。これは、プロセッサがそのプ
ロセッサに対して最も効率的である仕方でプログラムさ
れるのを許す。その方法は、簡単にプロセッサ及びその
命令セットの特性に適していることができる。
クチャレベルで高水準プログラミングに最適化の方向を
目指すということである。これは、プロセッサがそのプ
ロセッサに対して最も効率的である仕方でプログラムさ
れるのを許す。その方法は、簡単にプロセッサ及びその
命令セットの特性に適していることができる。
【００１３】
【発明の実施の形態】ここで記載されている本発明は、
マイクロプロセッサのための電力管理を目的とする。根
本的な動作原理は、プロセッサに提供されるプログラミ
ングが電力使用を減らすために最適化されることができ
るということである。特別な命令がセットしたと仮定す
ると、これらの命令を用いているプログラムは最適でな
い命令シーケンスの存在を検出するために分析されるこ
とができる。逆に影響を及ぼすコード機能性を伴わず
に、電力使用がより効率的であるように、これらのシー
ケンスを、変更できる。
マイクロプロセッサのための電力管理を目的とする。根
本的な動作原理は、プロセッサに提供されるプログラミ
ングが電力使用を減らすために最適化されることができ
るということである。特別な命令がセットしたと仮定す
ると、これらの命令を用いているプログラムは最適でな
い命令シーケンスの存在を検出するために分析されるこ
とができる。逆に影響を及ぼすコード機能性を伴わず
に、電力使用がより効率的であるように、これらのシー
ケンスを、変更できる。
【００１４】本発明の方法は、ＶＬＩＷ（非常に長い命
令語）プロセッサについて最も役に立つ。それは、プロ
セッサ内で異なる機能ユニットを用い、平行に多数の命
令を実行する能力によって、特徴づけられる。本発明
は、平行な２つのデータパス上の２つの命令を実行する
「デュアル・データパス」プロセッサについても役に立
つ。プロセッサの両方のタイプは、並列に複数の機能ユ
ニット内の「マルチ命令語」を実行する。しかし、平行
に行うことは本発明の制限でない、そして、一度にフェ
ッチすると共に複数の命令をデコードするいかなるプロ
セッサも最適化プロセスで利益を得る。以下に説明され
るように、この種のプロセッサとして、コードが適切に
配置される場合、フェッチし、デコードし、ディスパッ
チするサイクル・ツー・サイクル命令は電力に対して最
適化されることができる。
令語）プロセッサについて最も役に立つ。それは、プロ
セッサ内で異なる機能ユニットを用い、平行に多数の命
令を実行する能力によって、特徴づけられる。本発明
は、平行な２つのデータパス上の２つの命令を実行する
「デュアル・データパス」プロセッサについても役に立
つ。プロセッサの両方のタイプは、並列に複数の機能ユ
ニット内の「マルチ命令語」を実行する。しかし、平行
に行うことは本発明の制限でない、そして、一度にフェ
ッチすると共に複数の命令をデコードするいかなるプロ
セッサも最適化プロセスで利益を得る。以下に説明され
るように、この種のプロセッサとして、コードが適切に
配置される場合、フェッチし、デコードし、ディスパッ
チするサイクル・ツー・サイクル命令は電力に対して最
適化されることができる。
【００１５】以前のパラグラフを考慮して、用語「プロ
セッサ」は、ここで用いられるように、様々な形のマイ
クロ・コントローラ及びデジタル信号処理装置（ＤＳ
Ｐ）を含むことができる。このために、以下の説明が、
ＤＳＰ（ＤＳＰのＴＭＳ３２０一系統及び特にＴＭＳ３
２０Ｃ６ｘＤＳＰ）に関してなされる。しかし、特別な
プロセッサを選択することは、説明及び実例のためだけ
である。
セッサ」は、ここで用いられるように、様々な形のマイ
クロ・コントローラ及びデジタル信号処理装置（ＤＳ
Ｐ）を含むことができる。このために、以下の説明が、
ＤＳＰ（ＤＳＰのＴＭＳ３２０一系統及び特にＴＭＳ３
２０Ｃ６ｘＤＳＰ）に関してなされる。しかし、特別な
プロセッサを選択することは、説明及び実例のためだけ
である。
【００１６】プロセッサの概要 図１は、ＤＳＰプロセッサ１０のブロックダイヤグラム
である。以下に説明されるように、プロセッサ１０はＶ
ＬＩＷアーキテクチャを有し、単一ＣＰＵクロックサイ
クルの間、（「実行パケット」として）並列に実行され
るべく、マルチ−命令語を（「フェッチ・パケット」と
して）フェッチする。この説明の例において、プロセッ
サ１０は５ナノ秒ＣＰＵサイクルタイムで動いて、サイ
クルごとに８つの命令まで実行する。
である。以下に説明されるように、プロセッサ１０はＶ
ＬＩＷアーキテクチャを有し、単一ＣＰＵクロックサイ
クルの間、（「実行パケット」として）並列に実行され
るべく、マルチ−命令語を（「フェッチ・パケット」と
して）フェッチする。この説明の例において、プロセッ
サ１０は５ナノ秒ＣＰＵサイクルタイムで動いて、サイ
クルごとに８つの命令まで実行する。
【００１７】プロセッサ１０はＣＰＵコア１１を有す
る。そして、それはプログラム・フェッチユニット１１
ａ、及び命令ディスパッチ及びデコード・ユニットそれ
ぞれ１１ｂ及び１１ｃを有する。デコードされた命令を
実行するために、プロセッサ１０は２つのデータパス１
１ｄ及び１１ｅを有する。
る。そして、それはプログラム・フェッチユニット１１
ａ、及び命令ディスパッチ及びデコード・ユニットそれ
ぞれ１１ｂ及び１１ｃを有する。デコードされた命令を
実行するために、プロセッサ１０は２つのデータパス１
１ｄ及び１１ｅを有する。
【００１８】命令デコードユニット１１ｃは、クロック
サイクルごとにデータパス・ユニット１１ｄ及び１１ｅ
に最高８つの命令を有する実行パケットを分配する。デ
ータパス１１ｄ及び１１ｅは、それぞれ１６の汎用レジ
スタを含む。データパス１１ｄ及び１１ｅも、それぞれ
４つの機能ユニット（Ｌ、Ｓ、Ｍ及びＤ）を含む。そし
て、それは汎用レジスタに接続している。このように、
プロセッサ１０は８つの機能ユニットを有する。そし
て、それぞれは実行パケット内の命令の１つを実行でき
る。各機能ユニットは、それが実行できる一組の命令タ
イプを有する。
サイクルごとにデータパス・ユニット１１ｄ及び１１ｅ
に最高８つの命令を有する実行パケットを分配する。デ
ータパス１１ｄ及び１１ｅは、それぞれ１６の汎用レジ
スタを含む。データパス１１ｄ及び１１ｅも、それぞれ
４つの機能ユニット（Ｌ、Ｓ、Ｍ及びＤ）を含む。そし
て、それは汎用レジスタに接続している。このように、
プロセッサ１０は８つの機能ユニットを有する。そし
て、それぞれは実行パケット内の命令の１つを実行でき
る。各機能ユニットは、それが実行できる一組の命令タ
イプを有する。
【００１９】制御レジスタ１１ｆは、多様なプロセッサ
操作を構成し、制御する手段を提供する。制御ロジック
・ユニット１１ｇは、制御、テスト、エミュレーション
及び割込み機能のためのロジックを有する。
操作を構成し、制御する手段を提供する。制御ロジック
・ユニット１１ｇは、制御、テスト、エミュレーション
及び割込み機能のためのロジックを有する。
【００２０】プロセッサ１０も、プログラムメモリ１
２、データ・メモリー１３及びタイマー１４から成る。
その周辺回路は、直接メモリーアクセス（ＤＭＡ）コン
トローラ１５、外部記憶インターフェース１６、ホスト
ポート１７及び電力低下ロジック１８を含む。電力低下
ロジック１８は、ＣＰＵアクティビティ、周辺アクティ
ビティ及びタイマー・アクティビティを消費電力を減ら
すために停止させることができる。本発明の特徴以外の
プロセッサ１０の特徴と同じ、これらの電圧低下モード
は、米国特許出願６０／０４６，８１１に記載されて、
バックグラウンドで参照されて、本願明細書に引用した
ものとする。
２、データ・メモリー１３及びタイマー１４から成る。
その周辺回路は、直接メモリーアクセス（ＤＭＡ）コン
トローラ１５、外部記憶インターフェース１６、ホスト
ポート１７及び電力低下ロジック１８を含む。電力低下
ロジック１８は、ＣＰＵアクティビティ、周辺アクティ
ビティ及びタイマー・アクティビティを消費電力を減ら
すために停止させることができる。本発明の特徴以外の
プロセッサ１０の特徴と同じ、これらの電圧低下モード
は、米国特許出願６０／０４６，８１１に記載されて、
バックグラウンドで参照されて、本願明細書に引用した
ものとする。
【００２１】プロセッサ１０は、ＲＩＳＣに類似のコー
ドを実行し、アセンブラー言語命令セットを有する。換
言すれば、そのＶＬＩＷの各々は、ＲＩＳＣ−タイプ命
令から成る。これらの命令によって、書き込まれるプロ
グラムは、マシンコードにアセンブラによって、コンバ
ートされる。いくつかの他プロセッサのように、プロセ
ッサ１０はマイクロコードまたは内部マイクロコード・
インタープリタを用いない。しかし、ＲＩＳＣに類似の
命令がプロセッサを制御するに関係なく、または、命令
が内部で下位レベルに解読されるかどうかに関係なく、
ここで記載されている本発明は適用できる。
ドを実行し、アセンブラー言語命令セットを有する。換
言すれば、そのＶＬＩＷの各々は、ＲＩＳＣ−タイプ命
令から成る。これらの命令によって、書き込まれるプロ
グラムは、マシンコードにアセンブラによって、コンバ
ートされる。いくつかの他プロセッサのように、プロセ
ッサ１０はマイクロコードまたは内部マイクロコード・
インタープリタを用いない。しかし、ＲＩＳＣに類似の
命令がプロセッサを制御するに関係なく、または、命令
が内部で下位レベルに解読されるかどうかに関係なく、
ここで記載されている本発明は適用できる。
【００２２】この説明の実例において、８つの３２ビッ
ト命令は、ＶＬＩＷを作るために結合される。このよう
に、作動中に、２５６のビット命令語を作るために、３
２ビット命令は、一度にプログラムメモリ１２から８個
フェッチされる。「フェッチ・パケット」は、メモリー
１２からフェッチされるこれらの８つの命令から成る。
ト命令は、ＶＬＩＷを作るために結合される。このよう
に、作動中に、２５６のビット命令語を作るために、３
２ビット命令は、一度にプログラムメモリ１２から８個
フェッチされる。「フェッチ・パケット」は、メモリー
１２からフェッチされるこれらの８つの命令から成る。
【００２３】図２は、プロセッサ１０によって、用いら
れるフェッチ・パケット２０の基本フォーマットを例示
する。フェッチ・パケット２０内の８つの命令の各々
は、「スロット」２１と称されるロケーションに置かれ
る。このように、フェッチ・パケット２０は、スロット
１、２、．．．８を有する。
れるフェッチ・パケット２０の基本フォーマットを例示
する。フェッチ・パケット２０内の８つの命令の各々
は、「スロット」２１と称されるロケーションに置かれ
る。このように、フェッチ・パケット２０は、スロット
１、２、．．．８を有する。
【００２４】全フェッチ・パケットが１つのＣＰＵサイ
クルにおいて、必ずしも実行されるというわけではない
という点で、プロセッサ１０は他のＶＬＩＷプロセッサ
と異なる。フェッチ・パケットの全部または一部は、
「実行パケット」として実行される。換言すれば、フェ
ッチ・パケットは、完全にパラレルでありえるか、完全
に直列でありえるか部分的に直列でありえる。完全にま
たは部分的に直列のフェッチ・パケットの場合、そこで
はフェッチ・パケットの命令が実行すべき複数のサイク
ルを必要とするが、次のフェッチを、延期できる。フェ
ッチ・パケット及び実行パケットのこの差異は、あらゆ
るフェッチ・パケットが、それらが並列に実行される全
てであるかどうかに関係なく、８つの命令を含むのを許
す。
クルにおいて、必ずしも実行されるというわけではない
という点で、プロセッサ１０は他のＶＬＩＷプロセッサ
と異なる。フェッチ・パケットの全部または一部は、
「実行パケット」として実行される。換言すれば、フェ
ッチ・パケットは、完全にパラレルでありえるか、完全
に直列でありえるか部分的に直列でありえる。完全にま
たは部分的に直列のフェッチ・パケットの場合、そこで
はフェッチ・パケットの命令が実行すべき複数のサイク
ルを必要とするが、次のフェッチを、延期できる。フェ
ッチ・パケット及び実行パケットのこの差異は、あらゆ
るフェッチ・パケットが、それらが並列に実行される全
てであるかどうかに関係なく、８つの命令を含むのを許
す。
【００２５】プロセッサ１０のために、フェッチ・パケ
ット２０の実行グループ化は、各命令内の「ｐ−ビッ
ト」２２により特定される。作動中に、命令ディスパッ
チ・ユニット１１ｂはｐビットをスキャンする。そし
て、各命令のｐビットの状態は次の命令がその命令と並
列に実行されるか否かを、決定する。もしそうならば、
その位置と２つの命令が同じサイクルにおいて、実行さ
れる同じ実行パケットにある。
ット２０の実行グループ化は、各命令内の「ｐ−ビッ
ト」２２により特定される。作動中に、命令ディスパッ
チ・ユニット１１ｂはｐビットをスキャンする。そし
て、各命令のｐビットの状態は次の命令がその命令と並
列に実行されるか否かを、決定する。もしそうならば、
その位置と２つの命令が同じサイクルにおいて、実行さ
れる同じ実行パケットにある。
【００２６】図３は、フェッチ・パケット２０の実例を
例示する。図２がフェッチ・パケット２０のためのフォ
ーマットを例示するのに対して、図３はフェッチ・パケ
ット２０が含むことがありえる命令の実例を例示する。
フェッチ・パケット２０は８つの命令に対して典型的に
は５つ有し、図３のフェッチ・パケット２０は７つの命
令を有する。各命令は数多くのフィールドを有する。そ
して、それはビットレベル・マシンコードにおいて、最
終的に表される。
例示する。図２がフェッチ・パケット２０のためのフォ
ーマットを例示するのに対して、図３はフェッチ・パケ
ット２０が含むことがありえる命令の実例を例示する。
フェッチ・パケット２０は８つの命令に対して典型的に
は５つ有し、図３のフェッチ・パケット２０は７つの命
令を有する。各命令は数多くのフィールドを有する。そ
して、それはビットレベル・マシンコードにおいて、最
終的に表される。
【００２７】キャラクタ┃┃は、命令が先行する命令と
並列に実行することであって、ｐビット２２としてコー
ド化されることを示す。上記のように、フェッチ・パケ
ット２０は、完全にパラレルで、単一の実行パケットと
して実行されることができる。
並列に実行することであって、ｐビット２２としてコー
ド化されることを示す。上記のように、フェッチ・パケ
ット２０は、完全にパラレルで、単一の実行パケットと
して実行されることができる。
【００２８】中括弧［］は条件命令（条件レジスタの識
別子を囲むこと）を示す。このように、図３内の最初の
命令は、ゼロでないレジスタＡ２で条件づけられる。キ
ャラクタ！は、「ｎｏｔ」を表す。従って、Ａ２がゼロ
である条件は［！Ａ２］として表される。条件レジスタ
部は、これらの識別子から成る。
別子を囲むこと）を示す。このように、図３内の最初の
命令は、ゼロでないレジスタＡ２で条件づけられる。キ
ャラクタ！は、「ｎｏｔ」を表す。従って、Ａ２がゼロ
である条件は［！Ａ２］として表される。条件レジスタ
部は、これらの識別子から成る。
【００２９】オペレーション・フィールドは、プロセッ
サ１０の命令セットから命令タイプを含む。命令タイプ
に続くものは、命令を実行する機能ユニットの指示であ
る。図１と関連して上に述べたように、２つのデータパ
ス１１ｄ及び１１ｅは、それぞれ４つの機能ユニットを
有する。これらの機能ユニットは、Ｌ（論理）、Ｓ（シ
フト）、Ｍ（積算）及びＤ（データ）である。オペレー
ション・フィールドは、このように、構文［命令タイ
プ］［機能ユニット識別子］を有する。
サ１０の命令セットから命令タイプを含む。命令タイプ
に続くものは、命令を実行する機能ユニットの指示であ
る。図１と関連して上に述べたように、２つのデータパ
ス１１ｄ及び１１ｅは、それぞれ４つの機能ユニットを
有する。これらの機能ユニットは、Ｌ（論理）、Ｓ（シ
フト）、Ｍ（積算）及びＤ（データ）である。オペレー
ション・フィールドは、このように、構文［命令タイ
プ］［機能ユニット識別子］を有する。
【００３０】いくらかの命令タイプは１つの機能ユニッ
トだけにより実行されることができる。そして、いくつ
かはそれらの数の１つにより実行されることができる。
例えば、Ｍユニットだけは、積算（ＭＰＹ）を実行でき
る。他方、加算（ＡＤＤ）はＬ、ＳまたはＤユニットに
よって、実行できる。命令への機能ユニットの対応付け
は、それらの「マッピング」と呼ばれる。
トだけにより実行されることができる。そして、いくつ
かはそれらの数の１つにより実行されることができる。
例えば、Ｍユニットだけは、積算（ＭＰＹ）を実行でき
る。他方、加算（ＡＤＤ）はＬ、ＳまたはＤユニットに
よって、実行できる。命令への機能ユニットの対応付け
は、それらの「マッピング」と呼ばれる。
【００３１】図４Ａは、プロセッサ１０のために、機能
ユニットへの命令タイプのマッピングの実例を示すテー
ブルである。それは、以下にコード最適化と関連して設
定される実例の理解に役立つ。図４Ｂは、各ニーモニッ
クの説明を例示する。
ユニットへの命令タイプのマッピングの実例を示すテー
ブルである。それは、以下にコード最適化と関連して設
定される実例の理解に役立つ。図４Ｂは、各ニーモニッ
クの説明を例示する。
【００３２】命令タイプへの機能ユニットのマッピング
が、どの命令が並列に実行されることができるかどう
か、したがって、フェッチ・パケットが、複数の実行パ
ケットになるどうかについて決定する。例えば、Ｍユニ
ットが積算（ＭＰＹ）を実行することができさえすれ
ば、実行パケットは２つのＭＰＹ命令（２つのデータパ
ス１１ｄ及び１１ｅの各々により実行されるもの）を具
備できる。対照的に、Ｌ、Ｓ及びＤユニットは、加算
（加算）を実行できる。このように、実行パケットは６
つぐらいの加算命令を包含できる。
が、どの命令が並列に実行されることができるかどう
か、したがって、フェッチ・パケットが、複数の実行パ
ケットになるどうかについて決定する。例えば、Ｍユニ
ットが積算（ＭＰＹ）を実行することができさえすれ
ば、実行パケットは２つのＭＰＹ命令（２つのデータパ
ス１１ｄ及び１１ｅの各々により実行されるもの）を具
備できる。対照的に、Ｌ、Ｓ及びＤユニットは、加算
（加算）を実行できる。このように、実行パケットは６
つぐらいの加算命令を包含できる。
【００３３】再び図３を参照して、命令のオペランド・
フィールドは、オペレーション・フィールドに続く。命
令タイプに従い、オペランド・フィールドは１つ以上の
ソース・レジスタ、１つ以上の定数及び宛先レジスタを
確認できる。
フィールドは、オペレーション・フィールドに続く。命
令タイプに従い、オペランド・フィールドは１つ以上の
ソース・レジスタ、１つ以上の定数及び宛先レジスタを
確認できる。
【００３４】図５は、取出しパケット２０ごとにマルチ
実行パケットを具備しているコードの例である。この例
では、２つのフェッチ・パケット２０が、ある。最初の
フェッチ・パケット２０は、３つの実行パケット、ＥＰ
１、ＥＰ２及びＥＰ３において、実行される。第２のフ
ェッチ・パケット２０は、４つの実行パケット、ＥＰ
１、ＥＰ２、ＥＰ３及びＥＰ４において、実行される。
実行パケットを具備しているコードの例である。この例
では、２つのフェッチ・パケット２０が、ある。最初の
フェッチ・パケット２０は、３つの実行パケット、ＥＰ
１、ＥＰ２及びＥＰ３において、実行される。第２のフ
ェッチ・パケット２０は、４つの実行パケット、ＥＰ
１、ＥＰ２、ＥＰ３及びＥＰ４において、実行される。
【００３５】上記のプロセッサ・アーキテクチャを一般
化するために、実行命令ワード（すなわち実行パケッ
ト）は、ＣＰＵサイクル中に並列に実行される最高８つ
の命令を含む。実行パケット内の各命令は、データーパ
ス１１ｄ及び１１ｅの異なる機能ユニット（Ｌ、Ｄ、Ｓ
またはＭ）の１つを用いる。命令マッピングは、どの命
令タイプが実行パケット内で二重にすることができるか
について決定する。
化するために、実行命令ワード（すなわち実行パケッ
ト）は、ＣＰＵサイクル中に並列に実行される最高８つ
の命令を含む。実行パケット内の各命令は、データーパ
ス１１ｄ及び１１ｅの異なる機能ユニット（Ｌ、Ｄ、Ｓ
またはＭ）の１つを用いる。命令マッピングは、どの命
令タイプが実行パケット内で二重にすることができるか
について決定する。
【００３６】命令語の使用は、このように電力最適化の
ための特有な技術として役に立つ。以下に説明されるよ
うに、命令語内に、各スロットのために、サイクルから
サイクルへの変化が最小にされるように、命令を配置で
きる。
ための特有な技術として役に立つ。以下に説明されるよ
うに、命令語内に、各スロットのために、サイクルから
サイクルへの変化が最小にされるように、命令を配置で
きる。
【００３７】電力最適化プロセス 図６は、本発明のコード最適化プロセスを説明する。各
ステップは、異なるコード最適化技術を含む。各ステッ
プは、単独で独立の符号最適化テクニックとしてまたは
他のステップの１つ以上と協力して実行してもよい。
ステップは、異なるコード最適化技術を含む。各ステッ
プは、単独で独立の符号最適化テクニックとしてまたは
他のステップの１つ以上と協力して実行してもよい。
【００３８】そのステップのコード最適化の１つ以上の
実例と共に、これらのステップの各々は、以下に説明さ
れる。コード例は、上記のように図１−５と関連してプ
ロセッサのアーキテクチャと一致している。特に、実例
は実行パケットに分割されることができるフェッチ・パ
ケットを用いるプロセッサ１０と一致している。そし
て、フェッチ・パケット及び実行パケットのこの差異に
対する特記事項は注目される。
実例と共に、これらのステップの各々は、以下に説明さ
れる。コード例は、上記のように図１−５と関連してプ
ロセッサのアーキテクチャと一致している。特に、実例
は実行パケットに分割されることができるフェッチ・パ
ケットを用いるプロセッサ１０と一致している。そし
て、フェッチ・パケット及び実行パケットのこの差異に
対する特記事項は注目される。
【００３９】しかし、本発明は、フェッチ・パケット
が、従来の意味における「パケット」を用いないプロセ
ッサのためのと同じ、実行パケットと同じものであるプ
ロセッサに等しく役立つ。最適化されるコードの共通の
特性は、それが、「マルチ命令語」を有することであ
る。ターム「マルチ命令語」は、一組の命令を示すため
に用いられる。そこではセット内の命令が、いくつかの
点で処理のためのプロセッサ内に集められる（その処理
には、フェッチし、デコードし、実行し、ディスパッチ
すること、または、いくつかのこれらの機能の組合せを
含むことができる）、そして、実行はプロセッサの異な
る機能ユニットにより行われる。「マルチ命令語」はフ
ェッチ・パケットとしてまたは実行パケットとして組み
立てられることが可能である、または、それは従来のパ
ケット構造と異なる構造を具備できる。
が、従来の意味における「パケット」を用いないプロセ
ッサのためのと同じ、実行パケットと同じものであるプ
ロセッサに等しく役立つ。最適化されるコードの共通の
特性は、それが、「マルチ命令語」を有することであ
る。ターム「マルチ命令語」は、一組の命令を示すため
に用いられる。そこではセット内の命令が、いくつかの
点で処理のためのプロセッサ内に集められる（その処理
には、フェッチし、デコードし、実行し、ディスパッチ
すること、または、いくつかのこれらの機能の組合せを
含むことができる）、そして、実行はプロセッサの異な
る機能ユニットにより行われる。「マルチ命令語」はフ
ェッチ・パケットとしてまたは実行パケットとして組み
立てられることが可能である、または、それは従来のパ
ケット構造と異なる構造を具備できる。
【００４０】一般に、各最適化手法は、アセンブリーコ
ードの２進数表示のサイクル・ツー・サイクル・ビット
変化を見つけて、最小にする方向を最終的に目指す。こ
れは、命令の数及びタイプに関して全面機能性に実質的
に影響せずに、遂行される。機能性が実質的に同じもの
であるので、命令がプログラムメモリからフェッチされ
るときに、そして、それらがデコ―ドされて、ディスパ
ッチするときに、結果はより少ないノード切替となる。
その結果、電力消費を減軽する。全面最適化プロセスの
各ステップは、ビット変化の異なるカテゴリを見つけ
て、最小にする方向を目指す。一般的な意味において、
コードは機能の特徴に対する多様な構文特徴に対してス
キャンされる。
ードの２進数表示のサイクル・ツー・サイクル・ビット
変化を見つけて、最小にする方向を最終的に目指す。こ
れは、命令の数及びタイプに関して全面機能性に実質的
に影響せずに、遂行される。機能性が実質的に同じもの
であるので、命令がプログラムメモリからフェッチされ
るときに、そして、それらがデコ―ドされて、ディスパ
ッチするときに、結果はより少ないノード切替となる。
その結果、電力消費を減軽する。全面最適化プロセスの
各ステップは、ビット変化の異なるカテゴリを見つけ
て、最小にする方向を目指す。一般的な意味において、
コードは機能の特徴に対する多様な構文特徴に対してス
キャンされる。
【００４１】コード最適化プロセスのステップ６１は、
スロット割当てをフェッチ・パケット内に再配列してい
る。各フェッチ・パケットのために、命令はスロット割
当てによって、調べられる。機能ユニットのサイクルか
らサイクルへの変化が最小にされるように、フェッチ・
パケット内の命令が再配列されることができるかどうか
決定される。ステップ６１の効果は、機能ユニット割当
ての「垂直整列」である。
スロット割当てをフェッチ・パケット内に再配列してい
る。各フェッチ・パケットのために、命令はスロット割
当てによって、調べられる。機能ユニットのサイクルか
らサイクルへの変化が最小にされるように、フェッチ・
パケット内の命令が再配列されることができるかどうか
決定される。ステップ６１の効果は、機能ユニット割当
ての「垂直整列」である。
【００４２】図７Ａ及び７Ｂは、ステップ６１の実例を
例示する。図７Ａは、ステップ６１の最適化の先行する
命令ストリーム７０を示す。図７Ｂは、ステップ６１に
よって、最適化され、ほとんど同じ命令ストリーム７０
を示す。
例示する。図７Ａは、ステップ６１の最適化の先行する
命令ストリーム７０を示す。図７Ｂは、ステップ６１に
よって、最適化され、ほとんど同じ命令ストリーム７０
を示す。
【００４３】命令ストリーム７０は、３つのフェッチ・
パケットを有する。説明されるように、第２のフェッチ
・パケットにおいて、ステップ６１の最適化は前のフェ
ッチ・パケット内のＡＤＤ．Ｌ１オペレーション・フィ
ールドがあったスロットに、ＡＤＤ．Ｌ１Ｘオペレーシ
ョン・フィールドを具備している命令を移動する。オペ
レーション・フィールドは、交差パスを示している
「Ｘ」を加えたものと同じである。第３のフェッチ・パ
ケットにおいて、ステップ６１は前の２つのフェッチ・
パケット内の対応するオペレーション・フィールドを有
する命令と同じスロットへ、２つの命令（オペレーショ
ン・フィールドＡＤＤ．Ｌ１Ｘを有するもの及びオペレ
ーション・フィールドＡＤＤ．Ｌ２Ｘを有する他のも
の）を移動する。同様に、ＬＤＷ．Ｄ２命令が前のパケ
ットのＬＤＷ．Ｄ２命令として、同じスロットを占める
ことができるように、ステップ６１はＢ（分岐）命令を
移動する。同じスロットが同じ命令タイプを有するよう
に、ＮＯＰ（ノーオペレーション）命令は位置保持記号
として用いられる。
パケットを有する。説明されるように、第２のフェッチ
・パケットにおいて、ステップ６１の最適化は前のフェ
ッチ・パケット内のＡＤＤ．Ｌ１オペレーション・フィ
ールドがあったスロットに、ＡＤＤ．Ｌ１Ｘオペレーシ
ョン・フィールドを具備している命令を移動する。オペ
レーション・フィールドは、交差パスを示している
「Ｘ」を加えたものと同じである。第３のフェッチ・パ
ケットにおいて、ステップ６１は前の２つのフェッチ・
パケット内の対応するオペレーション・フィールドを有
する命令と同じスロットへ、２つの命令（オペレーショ
ン・フィールドＡＤＤ．Ｌ１Ｘを有するもの及びオペレ
ーション・フィールドＡＤＤ．Ｌ２Ｘを有する他のも
の）を移動する。同様に、ＬＤＷ．Ｄ２命令が前のパケ
ットのＬＤＷ．Ｄ２命令として、同じスロットを占める
ことができるように、ステップ６１はＢ（分岐）命令を
移動する。同じスロットが同じ命令タイプを有するよう
に、ＮＯＰ（ノーオペレーション）命令は位置保持記号
として用いられる。
【００４４】ステップ６１は、複数の実行パケットを有
するフェッチ・パケットに加えられることが可能であ
る。この場合、実行パケットの順序は保存されなければ
ならない、しかし、スロット割当ては実行パケット内で
変わることができる。一般に、フェッチ・パケット（例
えば図７Ａ及び７Ｂのコード）につき単一の実行パケッ
トを有するコードは、フェッチ・パケットごとにマルチ
実行パケットを有するコードより大きい範囲に最適化さ
れる。
するフェッチ・パケットに加えられることが可能であ
る。この場合、実行パケットの順序は保存されなければ
ならない、しかし、スロット割当ては実行パケット内で
変わることができる。一般に、フェッチ・パケット（例
えば図７Ａ及び７Ｂのコード）につき単一の実行パケッ
トを有するコードは、フェッチ・パケットごとにマルチ
実行パケットを有するコードより大きい範囲に最適化さ
れる。
【００４５】上記の実例は、命令が命令タイプ及び機能
ユニット割当てを含んでいるオペレーション・フィール
ドを有するプロセッサ１０に、特有のものである。他の
プロセッサのために、機能ユニット割当てが、異なるフ
ィールドにあってもよい。いずれにしても、ステップ６
１の最適化は、フェッチ・パケット内で機能ユニット割
当てを整列させるために命令を再整理する方向を目指
す。機能ユニット割当てのこの整列は、各スロットにお
いて、１サイクルから次のサイクルまで変化するビット
の数を減らす。
ユニット割当てを含んでいるオペレーション・フィール
ドを有するプロセッサ１０に、特有のものである。他の
プロセッサのために、機能ユニット割当てが、異なるフ
ィールドにあってもよい。いずれにしても、ステップ６
１の最適化は、フェッチ・パケット内で機能ユニット割
当てを整列させるために命令を再整理する方向を目指
す。機能ユニット割当てのこの整列は、各スロットにお
いて、１サイクルから次のサイクルまで変化するビット
の数を減らす。
【００４６】ステップ６１のように、ステップ６３はそ
れらの間の不必要な切替を避けるために機能ユニット割
当てを整列させる。しかし、ステップ６３は既存の命令
を再整理することよりむしろ新しい機能ユニット割当て
を提供することに関係する。
れらの間の不必要な切替を避けるために機能ユニット割
当てを整列させる。しかし、ステップ６３は既存の命令
を再整理することよりむしろ新しい機能ユニット割当て
を提供することに関係する。
【００４７】ステップ６３は、機能ユニットの複数のタ
イプによって、実行可能であるいくつかの命令があると
いう事実に基づいている。再び図４を参照して、例えば
プロセッサ１０は、Ｌ及びＳ機能ユニット上で実行され
ることができるある命令を有する。そして、これらのい
くつかはＤ装置上で同様に実行される。
イプによって、実行可能であるいくつかの命令があると
いう事実に基づいている。再び図４を参照して、例えば
プロセッサ１０は、Ｌ及びＳ機能ユニット上で実行され
ることができるある命令を有する。そして、これらのい
くつかはＤ装置上で同様に実行される。
【００４８】図８Ａ及び８Ｂは、それぞれ最適化されて
いないコード及び最適化コードの例である。ここで、最
適化はステップ６３により実行された。上記のように、
命令ストリームは３つのフェッチ・パケットを有する。
そして、各フェッチ・パケットは同じスロット内の加算
命令を有する。加算命令が機能ユニット（Ｄ、Ｓまたは
Ｌ）のどれにでも実行されることができるので、図８Ａ
の最適化されていないコードは実行可能である。しか
し、それら間の切替は、不必要である。したがって、図
８Ｂにおいて、同じ機能ユニット（Ｌ）は、全ての３つ
の加算命令のために用いられる。
いないコード及び最適化コードの例である。ここで、最
適化はステップ６３により実行された。上記のように、
命令ストリームは３つのフェッチ・パケットを有する。
そして、各フェッチ・パケットは同じスロット内の加算
命令を有する。加算命令が機能ユニット（Ｄ、Ｓまたは
Ｌ）のどれにでも実行されることができるので、図８Ａ
の最適化されていないコードは実行可能である。しか
し、それら間の切替は、不必要である。したがって、図
８Ｂにおいて、同じ機能ユニット（Ｌ）は、全ての３つ
の加算命令のために用いられる。
【００４９】図９Ａ及び９Ｂは、ステップ６３の最適化
のもう１つの例である。この例は、マルチ実行パケット
を具備しているフェッチ・パケットの最適化を説明す
る。この場合、機能ユニット割当てのサイクル・ツー・
サイクル解析は、パケットを実行するように指示され
る。しかし、実行パケットがフェッチ・パケットとして
フェッチされる場合、同じ概念が適用されるだろう。
のもう１つの例である。この例は、マルチ実行パケット
を具備しているフェッチ・パケットの最適化を説明す
る。この場合、機能ユニット割当てのサイクル・ツー・
サイクル解析は、パケットを実行するように指示され
る。しかし、実行パケットがフェッチ・パケットとして
フェッチされる場合、同じ概念が適用されるだろう。
【００５０】図９Ａ及び９Ｂで説明される最適化は、機
能ユニットのサイクル・バイ・サイクル使用を示すこと
によって、最も理解される。最適化の前のコードである
図９Ａのコードを、図にすると次のようになる：
能ユニットのサイクル・バイ・サイクル使用を示すこと
によって、最も理解される。最適化の前のコードである
図９Ａのコードを、図にすると次のようになる：
【００５１】 サイクル M1 S1 L1 D1 M2 S2 L2 D2 1 MVK LDW MVK LDW 2 SUBX SHL STW 3 LDW LDW 4 MVK MV STW 5 MVKLH LDW LDW 6 SMPY SMPY STW
【００５２】図９Ｂの最適化コードを、図にすると次の
ようになる： サイクル M1 S1 L1 D1 M2 S2 L2 D2 1 MVK LDW MVK LDW 2 SUBX SHL STW 3 LDW LDW 4 MVK MV STW 5 MVKLH LDW LDW 6 SMPY SMPY STW
ようになる： サイクル M1 S1 L1 D1 M2 S2 L2 D2 1 MVK LDW MVK LDW 2 SUBX SHL STW 3 LDW LDW 4 MVK MV STW 5 MVKLH LDW LDW 6 SMPY SMPY STW
【００５３】図８Ａ及び８Ｂの例におけるように、機能
ユニットはサイクルからサイクルまで機能ユニット間の
不必要な切替を回避するために再割当てされる。最適化
は、機能ユニットのよりよい整列に結果としてなる。
ユニットはサイクルからサイクルまで機能ユニット間の
不必要な切替を回避するために再割当てされる。最適化
は、機能ユニットのよりよい整列に結果としてなる。
【００５４】ステップ６４は、命令が条件フィールド割
当てを具備する方向を目指す。プロセッサ１０の特性
は、３ビットの条件レジスタ・フィールドが無条件の命
令に対して全て０であるということである。レジスタＢ
０、Ｂ１及びＡ１の条件は、条件フィールド内にただ１
つの「１」を具備する。他方、レジスタＢ２及びＡ２の
条件は、２つの「１」を具備する。したがって、無条件
の命令から条件命令まで変わるビット数を最小にするた
めに、レジスタＢ０、Ｂ１及びＡ１は、むしろ望まし
い。
当てを具備する方向を目指す。プロセッサ１０の特性
は、３ビットの条件レジスタ・フィールドが無条件の命
令に対して全て０であるということである。レジスタＢ
０、Ｂ１及びＡ１の条件は、条件フィールド内にただ１
つの「１」を具備する。他方、レジスタＢ２及びＡ２の
条件は、２つの「１」を具備する。したがって、無条件
の命令から条件命令まで変わるビット数を最小にするた
めに、レジスタＢ０、Ｂ１及びＡ１は、むしろ望まし
い。
【００５５】図１ＯＡ及び１ＯＢは、ステップ６４の例
を説明する。図１ＯＢの最適化コードと図１ＯＡの最適
化されていないコードとを比較すると、最初のサイクル
において、ステップ６４はＳ２及びＤ２上のＡＤＤを交
換する。この変更の結果として、条件レジスタ・フィー
ルド及びオペランド・フィールドにおいて、変化してい
るビット数は、減少する。スロット５及び６だけを考慮
して、最適化されていないコードにおいて、条件フィー
ルド及びオペランド・フィールドは、次のようになる：
を説明する。図１ＯＢの最適化コードと図１ＯＡの最適
化されていないコードとを比較すると、最初のサイクル
において、ステップ６４はＳ２及びＤ２上のＡＤＤを交
換する。この変更の結果として、条件レジスタ・フィー
ルド及びオペランド・フィールドにおいて、変化してい
るビット数は、減少する。スロット５及び６だけを考慮
して、最適化されていないコードにおいて、条件フィー
ルド及びオペランド・フィールドは、次のようになる：
【００５６】 サイクル L2 D2 1 [!B0]...3,B5,B5 [!A1]...1,B5,B5 2 [!A1]...5,B3,B3 NOP
【００５７】これは、１５のビット変化に結果としてな
る：Ｌ２命令（２＋２＋２＋２）に対して８、そして、
Ｄ２命令（２＋１＋２＋２）に対して７。
る：Ｌ２命令（２＋２＋２＋２）に対して８、そして、
Ｄ２命令（２＋１＋２＋２）に対して７。
【００５８】最適化コード、スロット５及び６におい
て、これらのフィールドは、次のようになる： サイクル L2 D2 1 [!A1]...1,B5,B5 [!BO]...3,B5,B5 2 [!A1]...5,B3,B3 NOP
て、これらのフィールドは、次のようになる： サイクル L2 D2 1 [!A1]...1,B5,B5 [!BO]...3,B5,B5 2 [!A1]...5,B3,B3 NOP
【００５９】これは、１３のビット変化に結果としてな
る：Ｌ２命令（０＋１＋２＋２）に対して５、そして、
Ｄ２命令（２＋２＋２＋２）に対して８。この最適化
は、命令ディスパッチ装置１１ｂ及び命令デコードユニ
ット１１ｃによって、電力使用を減らす。
る：Ｌ２命令（０＋１＋２＋２）に対して５、そして、
Ｄ２命令（２＋２＋２＋２）に対して８。この最適化
は、命令ディスパッチ装置１１ｂ及び命令デコードユニ
ット１１ｃによって、電力使用を減らす。
【００６０】最適化プロセスのステップ６５は、命令の
オペランド・フィールドを分析する。オペランド・フィ
ールドにおいて、変化しているビット数が結果としてよ
り小さくなる場合、オペランドが、再整理されるか、レ
ジスタが再割当てされる。上記のように図３と関連し
て、命令タイプに従い、オペランド・フィールドは多様
なソース・レジスタ、宛先レジスタまたは定数を識別す
る。それは、命令の全ビット・サイズに比例した大きい
フィールドである。例えば、プロセッサ１０のために、
オペランド・フィールドは３２ビット命令の１５ビット
である。したがって、ステップ６５は電力最適化に重要
な影響を及ぼすことができる。
オペランド・フィールドを分析する。オペランド・フィ
ールドにおいて、変化しているビット数が結果としてよ
り小さくなる場合、オペランドが、再整理されるか、レ
ジスタが再割当てされる。上記のように図３と関連し
て、命令タイプに従い、オペランド・フィールドは多様
なソース・レジスタ、宛先レジスタまたは定数を識別す
る。それは、命令の全ビット・サイズに比例した大きい
フィールドである。例えば、プロセッサ１０のために、
オペランド・フィールドは３２ビット命令の１５ビット
である。したがって、ステップ６５は電力最適化に重要
な影響を及ぼすことができる。
【００６１】図１１Ａ及び１１Ｂは、ステップ６５の最
適化の例である。この例では、オペランドの再配列は、
命令内にある。図１１Ａの最適化されていないコード
は、図１１Ｂにおいて、最適化される。単一の実行サイ
クルにおいて、実行されている各フェッチ・パケットに
ついては、２つのフェッチ・パケットが示される。
適化の例である。この例では、オペランドの再配列は、
命令内にある。図１１Ａの最適化されていないコード
は、図１１Ｂにおいて、最適化される。単一の実行サイ
クルにおいて、実行されている各フェッチ・パケットに
ついては、２つのフェッチ・パケットが示される。
【００６２】２つのサイクルの各々に対してスロット＃
２だけを考慮すると、図１１Ａの最適化されていないコ
ードは次のようになる： サイクル スロット＃２における命令 1 [A2] ADD .L2 B12, B11, B12 2 ADD .L2X A11, B12, B11
２だけを考慮すると、図１１Ａの最適化されていないコ
ードは次のようになる： サイクル スロット＃２における命令 1 [A2] ADD .L2 B12, B11, B12 2 ADD .L2X A11, B12, B11
【００６３】図１１Ｂの最適化コードは、以下の通りで
ある： サイクル スロット＃２における命令 1 [A2] ADD .L2 B11, B12, B12 2 ADD .L2X A11, B12, B11
ある： サイクル スロット＃２における命令 1 [A2] ADD .L2 B11, B12, B12 2 ADD .L2X A11, B12, B11
【００６４】１１のための二進コードは１０１１であ
る。そして、１２のための二進コードは１１００であ
る。したがって、スロット＃２内のオペランドの再配列
は、オペランド・フィールドが６までに変化しているビ
ット数を減らす。
る。そして、１２のための二進コードは１１００であ
る。したがって、スロット＃２内のオペランドの再配列
は、オペランド・フィールドが６までに変化しているビ
ット数を減らす。
【００６５】図１２Ａ及び１２Ｂは、ステップ６５のも
う１つの例で、それぞれ、最適化されていないコード及
び対応する最適化コードを示している。ここでは、オペ
ランドの再配列は、２つの異なる命令間の切換えを含
む。３つのフェッチ・パケットのスロット２及び８が示
される。図１２Ｂの最適化コードに図ｌ２Ａの最適化さ
れていないコードの第２のサイクル（ＦＰ２）のフェッ
チ・パケットを比較すると、Ｓ２及びＬ２上のＳＵＢ命
令が切り換えられている。これは、スロット２及び８の
オペランド・フィールドにおいて、変化しているビット
数を減らす。
う１つの例で、それぞれ、最適化されていないコード及
び対応する最適化コードを示している。ここでは、オペ
ランドの再配列は、２つの異なる命令間の切換えを含
む。３つのフェッチ・パケットのスロット２及び８が示
される。図１２Ｂの最適化コードに図ｌ２Ａの最適化さ
れていないコードの第２のサイクル（ＦＰ２）のフェッ
チ・パケットを比較すると、Ｓ２及びＬ２上のＳＵＢ命
令が切り換えられている。これは、スロット２及び８の
オペランド・フィールドにおいて、変化しているビット
数を減らす。
【００６６】ステップ６５は、また、レジスタ使用の全
アセスメントについては完成していることができる。所
与の命令において、用いるレジスタの選択があるとき
に、先行する命令か次の命令から最少のビット変化を引
き起こすレジスタが選ばれることができる。
アセスメントについては完成していることができる。所
与の命令において、用いるレジスタの選択があるとき
に、先行する命令か次の命令から最少のビット変化を引
き起こすレジスタが選ばれることができる。
【００６７】ステップ６７は、より滑らかなコード・プ
ロファイルを提供するためにＮＯＰ（ノーオペレーショ
ン）命令を再配置している。より詳しくは、ステップ６
７は、１つのフェッチ・パケットからコードの機能性に
影響を及ぼすことのない他のフェッチ・パケットまで移
動され得るＮＯＰがあるかどうかを決定する。
ロファイルを提供するためにＮＯＰ（ノーオペレーショ
ン）命令を再配置している。より詳しくは、ステップ６
７は、１つのフェッチ・パケットからコードの機能性に
影響を及ぼすことのない他のフェッチ・パケットまで移
動され得るＮＯＰがあるかどうかを決定する。
【００６８】それぞれ、図１３Ａ及び１３Ｂは最適化さ
れていないコード及び対応する最適化コードの例を説明
する。ここで、最適化はステップ６７に従っている。コ
ードは、８つのフェッチ・パケットＦＰ１．．．ＦＰ８
を有する。陰影をつけられたスロットは、ＮＯＰ命令で
ない命令を含む。図１３Ｂの例にて図示したように、多
くのＮＯＰ命令が、１つのフェッチ・パケットから他の
フェッチ・パケットまで移動された。ＮＯＰ命令が全て
０であるので、それらの配置はサイクルからサイクルま
で変化しているビットの数に、重大な影響を及ぼす。
れていないコード及び対応する最適化コードの例を説明
する。ここで、最適化はステップ６７に従っている。コ
ードは、８つのフェッチ・パケットＦＰ１．．．ＦＰ８
を有する。陰影をつけられたスロットは、ＮＯＰ命令で
ない命令を含む。図１３Ｂの例にて図示したように、多
くのＮＯＰ命令が、１つのフェッチ・パケットから他の
フェッチ・パケットまで移動された。ＮＯＰ命令が全て
０であるので、それらの配置はサイクルからサイクルま
で変化しているビットの数に、重大な影響を及ぼす。
【００６９】ステップ６８は、ＮＯＰ命令に対してスロ
ットがＮＯＰからｎｏｎ−ＮＯＰ命令まで切り換える回
数を減らすためにダミー命令を加算している。これらの
ダミー命令は、データの完全性に逆に影響を及ぼすこと
なく、大部分の先行する命令や次の命令を二重にする。
ットがＮＯＰからｎｏｎ−ＮＯＰ命令まで切り換える回
数を減らすためにダミー命令を加算している。これらの
ダミー命令は、データの完全性に逆に影響を及ぼすこと
なく、大部分の先行する命令や次の命令を二重にする。
【００７０】図１４Ａ及びｌ４Ｂは最適化されていない
コード及び、それぞれ、対応する最適化コードの例であ
る。ここで、最適化はステップ６８に従っている。３つ
のフェッチ・パケットの単一のスロットだけが示され
る。図１４Ａは最適化されていないコードの例で、第２
のサイクル内のスロット２内のＮＯＰ命令を有してい
る。図１４Ｂは最適化コードである。ここで、ＮＯＰは
ダミーＭＰＹ命令と置き換えられている。結果が宛先レ
ジスタ（Ｂｘｘ）に置かれたので、ダミー命令はデータ
の保全性に影響を及ぼさない。そして、それはコードセ
グメント内の未使用のレジスタである。ダミー命令が先
行する命令及び次の命令を、多く二重にするので、プロ
セッサ１０の内部トグル・アクティビティは減少する。
ステップ６８は、ループ・コード・セグメントにとって
最も効果的である。
コード及び、それぞれ、対応する最適化コードの例であ
る。ここで、最適化はステップ６８に従っている。３つ
のフェッチ・パケットの単一のスロットだけが示され
る。図１４Ａは最適化されていないコードの例で、第２
のサイクル内のスロット２内のＮＯＰ命令を有してい
る。図１４Ｂは最適化コードである。ここで、ＮＯＰは
ダミーＭＰＹ命令と置き換えられている。結果が宛先レ
ジスタ（Ｂｘｘ）に置かれたので、ダミー命令はデータ
の保全性に影響を及ぼさない。そして、それはコードセ
グメント内の未使用のレジスタである。ダミー命令が先
行する命令及び次の命令を、多く二重にするので、プロ
セッサ１０の内部トグル・アクティビティは減少する。
ステップ６８は、ループ・コード・セグメントにとって
最も効果的である。
【００７１】図１５Ａ及び１５Ｂは、それぞれ、最適化
されていないコード及び対応する最適化コードのもう１
つの例を説明する。ここで、最適化がステップ６８に従
っている。この例は、コード・セグメントのループ内に
ある。図１４Ａにおけるように、スロット２内の図１５
Ａの最適化されていないコードにおいて、命令はｎｏｎ
−ＮＯＰからＮＯＰまでｎｏｎ−ＮＯＰに対して切り替
えをする。図１５Ｂの最適化コードにおいて、ダミー命
令は間違った条件命令である。間違った条件命令のため
に、機能ユニットから宛先レジスタへの結果の転送は、
常に使用禁止にされる。条件レジスタ（Ｂ０）は、ダミ
ー命令の用途に、確保されている。ループに入る前に、
条件レジスタは、いくつかの値にセットされる。図１５
Ａ及び１５Ｂの例において、Ｂ０はダミー命令レジスタ
のために用いられ、また、ループ・カウンタでもある。
Ｂ０がループの最終的なパスまで、最終的なパス以外の
全てに対してゼロでないので、条件命令の結果はＡ１２
へ書き込まれない。最終的なパスに関して、結果はＡ１
２へ書き込まれる。しかし、Ａ１２が先行する命令にお
いて、書き込まれなくて、次の命令内のソースとして、
用いられないので、データの完全性は影響を受けない。
サイクル３において、命令は、コードのオリジナルの関
数であったＡ１２に書き込む。
されていないコード及び対応する最適化コードのもう１
つの例を説明する。ここで、最適化がステップ６８に従
っている。この例は、コード・セグメントのループ内に
ある。図１４Ａにおけるように、スロット２内の図１５
Ａの最適化されていないコードにおいて、命令はｎｏｎ
−ＮＯＰからＮＯＰまでｎｏｎ−ＮＯＰに対して切り替
えをする。図１５Ｂの最適化コードにおいて、ダミー命
令は間違った条件命令である。間違った条件命令のため
に、機能ユニットから宛先レジスタへの結果の転送は、
常に使用禁止にされる。条件レジスタ（Ｂ０）は、ダミ
ー命令の用途に、確保されている。ループに入る前に、
条件レジスタは、いくつかの値にセットされる。図１５
Ａ及び１５Ｂの例において、Ｂ０はダミー命令レジスタ
のために用いられ、また、ループ・カウンタでもある。
Ｂ０がループの最終的なパスまで、最終的なパス以外の
全てに対してゼロでないので、条件命令の結果はＡ１２
へ書き込まれない。最終的なパスに関して、結果はＡ１
２へ書き込まれる。しかし、Ａ１２が先行する命令にお
いて、書き込まれなくて、次の命令内のソースとして、
用いられないので、データの完全性は影響を受けない。
サイクル３において、命令は、コードのオリジナルの関
数であったＡ１２に書き込む。
【００７２】典型的には、ステップ６８のための最適の
ダミー命令は、図１５Ａ及び１５Ｂの例におけるよう
な、間違った条件を用いているダミー命令である。しか
し、条件レジスタが有効でないときに、いくつかのケー
スにおいて、例えば、代替ダミー命令（例えば図１４Ａ
及び１４Ｂのそれ）を用いることができる。ステップ６
８の結果として、より少ないビットは、プログラムメモ
リ１２から入来命令ストリーム内の状態を変える。ま
た、より少ないノードは、デコードユニット１１ｃにお
いて、変化する。
ダミー命令は、図１５Ａ及び１５Ｂの例におけるよう
な、間違った条件を用いているダミー命令である。しか
し、条件レジスタが有効でないときに、いくつかのケー
スにおいて、例えば、代替ダミー命令（例えば図１４Ａ
及び１４Ｂのそれ）を用いることができる。ステップ６
８の結果として、より少ないビットは、プログラムメモ
リ１２から入来命令ストリーム内の状態を変える。ま
た、より少ないノードは、デコードユニット１１ｃにお
いて、変化する。
【００７３】最適化プロセスのステップ６９は、プログ
ラムメモリ１２内のフェッチ・パケットのアドレス・ロ
ケーションを分析することである。例えばループ内にお
けるように、繰り返し実行されるコードのセクションの
ために、プログラムメモリ・アドレスラインに変化して
いるビットの数は、最小にされ得る。
ラムメモリ１２内のフェッチ・パケットのアドレス・ロ
ケーションを分析することである。例えばループ内にお
けるように、繰り返し実行されるコードのセクションの
ために、プログラムメモリ・アドレスラインに変化して
いるビットの数は、最小にされ得る。
【００７４】ステップ６９の簡略例として、ループの最
初のフェッチ・パケットがアドレス．．．．０１１１を
有し、次のフェッチ・パケットがプログラムメモリ１２
内のアドレス．．．．１０００を有すると仮定する。プ
ログラムメモリ１２が最初のパケットへのアクセスから
第２のパケットへのアクセスまで切り換えるごとに、４
つのアドレスビットが変化する。第２のパケットがアド
レス．．．．０１１０に移動される場合には、１ビット
だけが変化する。
初のフェッチ・パケットがアドレス．．．．０１１１を
有し、次のフェッチ・パケットがプログラムメモリ１２
内のアドレス．．．．１０００を有すると仮定する。プ
ログラムメモリ１２が最初のパケットへのアクセスから
第２のパケットへのアクセスまで切り換えるごとに、４
つのアドレスビットが変化する。第２のパケットがアド
レス．．．．０１１０に移動される場合には、１ビット
だけが変化する。
【００７５】最適化プロセスの自動化 上記の最適化テクニックの各々は、手動でアセンブリー
コード・プログラマによって、実行できる。しかし、本
発明のより洗練された実施例において、コード生成ツー
ルについては、テクニックのうちの少なくとも１つは、
自動的に実行される。この種のツールは、特別なテクニ
ックが適用できるコードシーケンスを検出して、そのテ
クニックにより要求される最適化を実行するようにプロ
グラムされる。
コード・プログラマによって、実行できる。しかし、本
発明のより洗練された実施例において、コード生成ツー
ルについては、テクニックのうちの少なくとも１つは、
自動的に実行される。この種のツールは、特別なテクニ
ックが適用できるコードシーケンスを検出して、そのテ
クニックにより要求される最適化を実行するようにプロ
グラムされる。
【００７６】上記のステップのうちのいくつかは、１つ
のサイクルから次のサイクルまでコードの機能性に影響
を及ぼすことなく達成される。これらのステップは、ス
テップ６１、６３、６４、６５及び６９を含む。
のサイクルから次のサイクルまでコードの機能性に影響
を及ぼすことなく達成される。これらのステップは、ス
テップ６１、６３、６４、６５及び６９を含む。
【００７７】上記のステップの他のものは、コード機能
性に影響を及ぼし得る。これらのステップは、ステップ
６７及び６８を含む。これらの最適化テクニックのため
に、自動最適化プロセスには、機能性問題を解決するた
めに経験的規則を含むことができる。あるいは、最適化
がプログラマのオプションで可能かもしれないことを示
して、最適化プロセスは、プログラマにメッセージを出
力することもできる。
性に影響を及ぼし得る。これらのステップは、ステップ
６７及び６８を含む。これらの最適化テクニックのため
に、自動最適化プロセスには、機能性問題を解決するた
めに経験的規則を含むことができる。あるいは、最適化
がプログラマのオプションで可能かもしれないことを示
して、最適化プロセスは、プログラマにメッセージを出
力することもできる。
【００７８】他の実施例 現在の本発明が詳細に記載されていたにもかかわらず、
多様な変更、置換及び修正が添付の請求項に記載の本発
明の精神と範囲から逸脱せずに、作られることが可能で
あると理解されなければならない。
多様な変更、置換及び修正が添付の請求項に記載の本発
明の精神と範囲から逸脱せずに、作られることが可能で
あると理解されなければならない。
【００７９】以上の説明に関して更に以下の項を開示す
る。 (1) １つ以上のプロセッサーサイクルの間に、語の各
々における命令が前記プロセッサの異なる機能ユニット
により実行されるように、マルチ命令語を処理するプロ
セッサによる節電使用方法であって：多くの前記命令語
の構文を比較するステップ、サイクルからサイクルま
で、前記命令語のいずれもの２進数表示内のビット変更
の数が、前記命令語の機能性に実質的に影響を及ぼすこ
となくビットを変えて減少されることができるかどうか
を決定するステップ、そして、前記決定ステップの前記
命令語のうちの少なくとも１つを変更するステップを含
む節電使用方法。
る。 (1) １つ以上のプロセッサーサイクルの間に、語の各
々における命令が前記プロセッサの異なる機能ユニット
により実行されるように、マルチ命令語を処理するプロ
セッサによる節電使用方法であって：多くの前記命令語
の構文を比較するステップ、サイクルからサイクルま
で、前記命令語のいずれもの２進数表示内のビット変更
の数が、前記命令語の機能性に実質的に影響を及ぼすこ
となくビットを変えて減少されることができるかどうか
を決定するステップ、そして、前記決定ステップの前記
命令語のうちの少なくとも１つを変更するステップを含
む節電使用方法。
【００８０】(2) 項(1) の方法において、前記比較、
決定及び変更ステップは、各前記命令内で機能ユニット
識別子に対して指示され、かつ、前記変更ステップは、
命令を前記命令語内に再配列することにより実行される
節電使用方法。
決定及び変更ステップは、各前記命令内で機能ユニット
識別子に対して指示され、かつ、前記変更ステップは、
命令を前記命令語内に再配列することにより実行される
節電使用方法。
【００８１】(3) 項(1) の方法において、前記比較、
決定及び変更ステップは、機能ユニット割当てに対して
各前記命令内で指示され、かつ、前記変更ステップは、
他の機能ユニット割当てを有する前記機能ユニット割当
てを置き換えることにより実行される節電使用方法。
決定及び変更ステップは、機能ユニット割当てに対して
各前記命令内で指示され、かつ、前記変更ステップは、
他の機能ユニット割当てを有する前記機能ユニット割当
てを置き換えることにより実行される節電使用方法。
【００８２】(4) 項(1) の方法において、前記比較、
決定及び変更ステップは、条件レジスタ割当てに各前記
命令内で指示され、かつ、前記変更ステップは、条件レ
ジスタを再割当てすることにより実行される節電使用方
法。
決定及び変更ステップは、条件レジスタ割当てに各前記
命令内で指示され、かつ、前記変更ステップは、条件レ
ジスタを再割当てすることにより実行される節電使用方
法。
【００８３】(5) 項(1) の方法において、前記比較、
決定及び変更ステップは、オペランドに各前記命令内で
指示され、かつ、前記変更ステップは、オペランドを再
配列することにより実行される節電使用方法。
決定及び変更ステップは、オペランドに各前記命令内で
指示され、かつ、前記変更ステップは、オペランドを再
配列することにより実行される節電使用方法。
【００８４】(6) 項(1) の方法において、前記比較、
決定及び変更ステップは、オペランドに各前記命令内で
指示され、かつ、前記変更ステップは、オペランド・ロ
ケーションを再割当てすることにより実行される節電使
用方法。
決定及び変更ステップは、オペランドに各前記命令内で
指示され、かつ、前記変更ステップは、オペランド・ロ
ケーションを再割当てすることにより実行される節電使
用方法。
【００８５】(7) 項(1) の方法において、前記比較、
決定及び変更ステップは、ノー・オペレーション命令に
指示され、かつ、前記変更ステップは、前記ノー・オペ
レーション命令を前記命令語の１つから他の命令に移動
することにより実行される節電使用方法。
決定及び変更ステップは、ノー・オペレーション命令に
指示され、かつ、前記変更ステップは、前記ノー・オペ
レーション命令を前記命令語の１つから他の命令に移動
することにより実行される節電使用方法。
【００８６】(8) 項(1) の方法において、前記比較、
決定及び変更ステップは、ノー・オペレーション命令に
指示され、かつ、前記変更ステップは、ダミー命令を有
する前記ノー・オペレーション命令を置き換えることに
より実行される節電使用方法。
決定及び変更ステップは、ノー・オペレーション命令に
指示され、かつ、前記変更ステップは、ダミー命令を有
する前記ノー・オペレーション命令を置き換えることに
より実行される節電使用方法。
【００８７】(9) 項(1) の方法において、前記プロセ
ッサが非常に長い命令語プロセッサである節電使用方
法。
ッサが非常に長い命令語プロセッサである節電使用方
法。
【００８８】(10) 項(1) の方法において、前記プロセ
ッサが二重のデーターパス・プロセッサである節電使用
方法。
ッサが二重のデーターパス・プロセッサである節電使用
方法。
【００８９】(11) 項(1) の方法において、前記命令語
の各々における全ての命令がメモリーから実質的に同じ
時間でフェッチされるように、前記マルチ命令語は、フ
ェッチ・パケットである節電使用方法。
の各々における全ての命令がメモリーから実質的に同じ
時間でフェッチされるように、前記マルチ命令語は、フ
ェッチ・パケットである節電使用方法。
【００９０】(12) 項(1) の方法において、：前記マル
チ命令語の１つ以上のループの位置を決めるために前記
マルチ命令語をスキャンすること、及び、そこにおい
て、前記比較、決定及び変更ステップは、前記プログラ
ムメモリ・アドレスのいずれもの２進数表示内のビット
変更の数を減らすように指示されることを含む節電使用
方法。
チ命令語の１つ以上のループの位置を決めるために前記
マルチ命令語をスキャンすること、及び、そこにおい
て、前記比較、決定及び変更ステップは、前記プログラ
ムメモリ・アドレスのいずれもの２進数表示内のビット
変更の数を減らすように指示されることを含む節電使用
方法。
【００９１】(13) ＶＬＩＷプロセッサ（１０）または
マルチ命令語（２０）を用いる他のプロセッサのアセン
ブリーコードを最適化する方法であって、それぞれはプ
ロセッサ（１０）の異なる機能ユニット（１１ｄ及び１
１ｅ）に実行される命令を含む。命令語（２０）は、１
つ以上の符号最適化テクニックにより変更される（図
６）。典型的には、変更はマシンコード内のサイクル・
ツー・サイクル・ビット変更をより少なくする結果をも
たらし、それは電力消費を減少することになる。
マルチ命令語（２０）を用いる他のプロセッサのアセン
ブリーコードを最適化する方法であって、それぞれはプ
ロセッサ（１０）の異なる機能ユニット（１１ｄ及び１
１ｅ）に実行される命令を含む。命令語（２０）は、１
つ以上の符号最適化テクニックにより変更される（図
６）。典型的には、変更はマシンコード内のサイクル・
ツー・サイクル・ビット変更をより少なくする結果をも
たらし、それは電力消費を減少することになる。
【図１】図１は、ＶＬＩＷＤＳＰプロセッサのブロック
ダイヤグラムである。
ダイヤグラムである。
【図２】図２は、図１のプロセッサによって、用いられ
るフェッチ・パケットの基本フォーマットを例示する。
るフェッチ・パケットの基本フォーマットを例示する。
【図３】図３は、図２のフェッチ・パケットの例を例示
する。
する。
【図４】Ａは、そのデータパス内の機能ユニットに図１
のプロセッサのための命令符号のマッピングを例示す
る。Ｂは、図４Ａのニーモニックを記述しているテーブ
ルである。
のプロセッサのための命令符号のマッピングを例示す
る。Ｂは、図４Ａのニーモニックを記述しているテーブ
ルである。
【図５】図５は、マルチ実行パケットを有するフェッチ
・パケットを例示する。
・パケットを例示する。
【図６】図６は、本発明のコード最適化プロセスを例示
する。
する。
【図７】それぞれ、対応する最適化コードと共に最適化
されていないコードの例を例示する。ここで、最適化は
図６のステップ６３により実行される。
されていないコードの例を例示する。ここで、最適化は
図６のステップ６３により実行される。
【図８】それぞれ、対応する最適化コードと共に最適化
されていないコードの例を例示する。ここで、最適化は
図６のステップ６３により実行される。
されていないコードの例を例示する。ここで、最適化は
図６のステップ６３により実行される。
【図９】それぞれ、対応する最適化コードと共に最適化
されていないコードの例を例示する。ここで、最適化は
図６のステップ６３により実行される。
されていないコードの例を例示する。ここで、最適化は
図６のステップ６３により実行される。
【図１０】それぞれ、対応する最適化コードと共に最適
化されていないコードの例を例示する。ここで、最適化
は図６のステップ６４により実行される。
化されていないコードの例を例示する。ここで、最適化
は図６のステップ６４により実行される。
【図１１】それぞれ、対応する最適化コードと共に最適
化されていないコードの例を例示する。ここで、最適化
は図６のステップ６５により実行される。
化されていないコードの例を例示する。ここで、最適化
は図６のステップ６５により実行される。
【図１２】Ａ及びＢは、それぞれ、対応する最適化コー
ドと共に最適化されていないコードの例を例示する。こ
こで、最適化は図６のステップ６５により実行される。
ドと共に最適化されていないコードの例を例示する。こ
こで、最適化は図６のステップ６５により実行される。
【図１３】Ａ及びＢは、それぞれ、対応する最適化コー
ドと共に最適化されていないコードの例を例示する。こ
こで、最適化は図６のステップ６７により実行される。
ドと共に最適化されていないコードの例を例示する。こ
こで、最適化は図６のステップ６７により実行される。
【図１４】Ａ及びＢは、それぞれ、対応する最適化コー
ドと共に最適化されていないコードの例を例示する。こ
こで、最適化は図６のステップ６８により実行される。
ドと共に最適化されていないコードの例を例示する。こ
こで、最適化は図６のステップ６８により実行される。
【図１５】Ａ及びＢは、それぞれ、対応する最適化コー
ドと共に最適化されていないコードの例を例示する。こ
こで、最適化は図６のステップ６８により実行される。
ドと共に最適化されていないコードの例を例示する。こ
こで、最適化は図６のステップ６８により実行される。
１０ プロセッサ １１ ＣＰＵコア １２ プログラムメモリ １３ データ・メモリ １８ 電力低下ロジック ２０ フェッチ・パケット
Claims (1)
- 【請求項１】 １つ以上のプロセッサーサイクルの間
に、語の各々における命令が前記プロセッサの異なる機
能ユニットにより実行されるように、マルチ命令語を処
理するプロセッサによる節電使用方法であって：多くの
前記命令語の構文を比較するステップ、 サイクルからサイクルまで、前記命令語のいずれもの２
進数表示内のビット変更の数が、前記命令語の機能性に
実質的に影響を及ぼすことなくビットを変えて減少され
ることができるかどうかを決定するステップ、そして、
前記決定ステップの前記命令語のうちの少なくとも１つ
を変更するステップを含む節電使用方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US6865697P | 1997-12-23 | 1997-12-23 | |
| US068656 | 1997-12-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11249896A true JPH11249896A (ja) | 1999-09-17 |
| JP3959194B2 JP3959194B2 (ja) | 2007-08-15 |
Family
ID=22083915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36566498A Expired - Fee Related JP3959194B2 (ja) | 1997-12-23 | 1998-12-22 | マルチ命令語プロセッサのための電力低減方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6195756B1 (ja) |
| EP (1) | EP0926596B1 (ja) |
| JP (1) | JP3959194B2 (ja) |
| DE (1) | DE69838374T2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6195756B1 (en) | 2001-02-27 |
| DE69838374T2 (de) | 2008-05-29 |
| EP0926596A3 (en) | 2001-05-23 |
| EP0926596B1 (en) | 2007-09-05 |
| JP3959194B2 (ja) | 2007-08-15 |
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Legal Events
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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