JPH1124995A - アドレス変換用ｔｌｂアクセス制御方式 - Google Patents
アドレス変換用ｔｌｂアクセス制御方式Info
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- JPH1124995A JPH1124995A JP9177981A JP17798197A JPH1124995A JP H1124995 A JPH1124995 A JP H1124995A JP 9177981 A JP9177981 A JP 9177981A JP 17798197 A JP17798197 A JP 17798197A JP H1124995 A JPH1124995 A JP H1124995A
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- 238000000034 method Methods 0.000 claims description 12
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Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】 ＴＬＢミスヒット時においてメインメモリ上
のＴＬＢテーブルを参照する場合、ＣＰＵからの通常の
メインメモリアクセスと競合すると、当該ＴＬＢテーブ
ル参照アクセスは待たされて処理が遅れる。これを解消
する。 【解決手段】 従来メインメモリ５上に設けられていた
ＴＬＢテーブルを専用のレジスタ３に設ける。ＤＭＡコ
ントローラ４からのメモリアクセスに応答して、ＴＬＢ
３０が検索されるが、ＴＬＢミスヒットになると、メイ
ンメモリ５を参照する代わりに、専用レジスタ３のＴＬ
Ｂテーブルを参照することで、ＣＰＵ１による通常のメ
モリアクセスとの競合があっても、ＴＬＢテーブル参照
は待たされることはなく、高速処理が可能。
のＴＬＢテーブルを参照する場合、ＣＰＵからの通常の
メインメモリアクセスと競合すると、当該ＴＬＢテーブ
ル参照アクセスは待たされて処理が遅れる。これを解消
する。 【解決手段】 従来メインメモリ５上に設けられていた
ＴＬＢテーブルを専用のレジスタ３に設ける。ＤＭＡコ
ントローラ４からのメモリアクセスに応答して、ＴＬＢ
３０が検索されるが、ＴＬＢミスヒットになると、メイ
ンメモリ５を参照する代わりに、専用レジスタ３のＴＬ
Ｂテーブルを参照することで、ＣＰＵ１による通常のメ
モリアクセスとの競合があっても、ＴＬＢテーブル参照
は待たされることはなく、高速処理が可能。
Description
【０００１】
【発明の属する技術分野】本発明はアドレス変換用ＴＬ
Ｂ（Translation Look a side Buffer）アクセス制御方
式に関し、特にＤＭＡ（ダイレクトメモリアクセス）制
御部からの論理アドレスをアドレス変換用ＴＬＢにより
物理アドレスに変換してこの物理アドレスによりメイン
メモリをアクセスするようにした情報処理システムにお
けるアドレス変換用ＴＬＢアクセス制御方式に関するも
のである。
Ｂ（Translation Look a side Buffer）アクセス制御方
式に関し、特にＤＭＡ（ダイレクトメモリアクセス）制
御部からの論理アドレスをアドレス変換用ＴＬＢにより
物理アドレスに変換してこの物理アドレスによりメイン
メモリをアクセスするようにした情報処理システムにお
けるアドレス変換用ＴＬＢアクセス制御方式に関するも
のである。
【０００２】
【従来の技術】従来のこの種のアドレス変換用ＴＬＢア
クセス制御システムのブロック図を図３に示す。図３に
示す様に、当該システムは、ＣＰＵ（中央処理装置）１
と、このＣＰＵ１及びＤＭＡコントローラ４から夫々ア
クセスされるメインメモリ５と、図示せぬＩ／Ｏ装置か
らメインメモリ５へのアクセスを制御するＤＭＡコント
ローラ４と、ＣＰＵ１及びＤＭＡコントローラ４からの
メインメモリ５への各アクセスを制御する制御部２とを
有している。
クセス制御システムのブロック図を図３に示す。図３に
示す様に、当該システムは、ＣＰＵ（中央処理装置）１
と、このＣＰＵ１及びＤＭＡコントローラ４から夫々ア
クセスされるメインメモリ５と、図示せぬＩ／Ｏ装置か
らメインメモリ５へのアクセスを制御するＤＭＡコント
ローラ４と、ＣＰＵ１及びＤＭＡコントローラ４からの
メインメモリ５への各アクセスを制御する制御部２とを
有している。
【０００３】制御部２は、ＣＰＵ１と制御部２との間の
データ及びアドレスを一時格納するＩＯバッファ２１
と、ＣＰＵ１からのメモリアドレスを格納するアドレス
バッファ２３と、メインメモリ５やベースレジスタ２６
等に対する書込みデータ及びＣＰＵ１へのレスポンスデ
ータを格納するデータバッファ２２と、メインメモリ５
を制御するメモリコントローラ２５と、ＴＬＢミスヒッ
ト時にメインメモリ５内のＴＬＢテーブル（図示せず）
アクセスにより得られるＴＬＢデータを格納するＴＬＢ
（Ｉ／Ｏキャッシユタグ）３０と、ＤＭＡアクセス時の
論理アドレスとＴＬＢ３０内の論理アドレスとを比較し
て不一致（ミスヒット）のときにメインメモリ５内のＴ
ＬＭテーブルをアクセスするためのＴＬＢアドレス（物
理アドレス）を生成する比較及びＴＬＢアドレス生成回
路２７と、このＴＬＢアドレスを生成する際にポインタ
として使用するＴＬＢベースレジスタ２６と、論理アド
レスを格納するアドレスバッファ２８とを有している。
データ及びアドレスを一時格納するＩＯバッファ２１
と、ＣＰＵ１からのメモリアドレスを格納するアドレス
バッファ２３と、メインメモリ５やベースレジスタ２６
等に対する書込みデータ及びＣＰＵ１へのレスポンスデ
ータを格納するデータバッファ２２と、メインメモリ５
を制御するメモリコントローラ２５と、ＴＬＢミスヒッ
ト時にメインメモリ５内のＴＬＢテーブル（図示せず）
アクセスにより得られるＴＬＢデータを格納するＴＬＢ
（Ｉ／Ｏキャッシユタグ）３０と、ＤＭＡアクセス時の
論理アドレスとＴＬＢ３０内の論理アドレスとを比較し
て不一致（ミスヒット）のときにメインメモリ５内のＴ
ＬＭテーブルをアクセスするためのＴＬＢアドレス（物
理アドレス）を生成する比較及びＴＬＢアドレス生成回
路２７と、このＴＬＢアドレスを生成する際にポインタ
として使用するＴＬＢベースレジスタ２６と、論理アド
レスを格納するアドレスバッファ２８とを有している。
【０００４】次に、従来技術のシステムの動作説明を行
う。先ず最初に、ＣＰＵ１から制御部２内のＴＬＢベー
スレジスタ２６へテーブル領域の先頭番地を設定する。
次に、テーブル領域をメモリ５上に設定し、ＤＭＡアク
セスに対する転送領域に相当するマッピング情報として
ＴＬＢデータを設定する。
う。先ず最初に、ＣＰＵ１から制御部２内のＴＬＢベー
スレジスタ２６へテーブル領域の先頭番地を設定する。
次に、テーブル領域をメモリ５上に設定し、ＤＭＡアク
セスに対する転送領域に相当するマッピング情報として
ＴＬＢデータを設定する。
【０００５】ＤＭＡコントローラ４からのＤＭＡ要求に
より、論理アドレス（３２ビットとする）がアドレスバ
スＳ１０へ発行されると、制御部２は内部のアドレスバ
ッファ２８へこの論理アドレスを取込む。ＴＬＢ３０
は、その内部に論理タグ３０１と物理タグ３０２とを夫
々８エントリ分持つ。
より、論理アドレス（３２ビットとする）がアドレスバ
スＳ１０へ発行されると、制御部２は内部のアドレスバ
ッファ２８へこの論理アドレスを取込む。ＴＬＢ３０
は、その内部に論理タグ３０１と物理タグ３０２とを夫
々８エントリ分持つ。
【０００６】論理タグ３０１のビットアサインは、３１
−１２ビット目に論理アドレスを、１１−６ビット目に
オフセットアドレス（Ｏ）を、０ビット目にバリッドビ
ッド（Ｖ）を夫々定義する。尚、５−１ビット目は未定
義（Ｒ）とする。
−１２ビット目に論理アドレスを、１１−６ビット目に
オフセットアドレス（Ｏ）を、０ビット目にバリッドビ
ッド（Ｖ）を夫々定義する。尚、５−１ビット目は未定
義（Ｒ）とする。
【０００７】物理タグ３０２のビットアサインは、３０
−１２ビット目に物理アドレスを、１１−６ビット目に
オフセットアドレス（Ｏ）を、０ビット目にバリッドビ
ット（Ｖ）を夫々定義する。５−１ビット目は未定義
（Ｒ）とする。
−１２ビット目に物理アドレスを、１１−６ビット目に
オフセットアドレス（Ｏ）を、０ビット目にバリッドビ
ット（Ｖ）を夫々定義する。５−１ビット目は未定義
（Ｒ）とする。
【０００８】アドレスバッファ２８内へ格納された論理
アドレスと、ＴＬＢ３０内のバリッドビッド（Ｖ）が
“１”のエントリ全てに対する論理アドレスとを比較回
路２７で比較する。
アドレスと、ＴＬＢ３０内のバリッドビッド（Ｖ）が
“１”のエントリ全てに対する論理アドレスとを比較回
路２７で比較する。
【０００９】［ＴＬＢの論理アドレスにヒットしない場
合（ミスヒット時）］全てのエントリ内のバリッドビッ
ト（Ｖ）が“０”か、エントリ内のバリッドビットが
“１”でも、上記比較の結果、論理アドレスが全て一致
しない場合は、ＴＬＢアドレス生成回路２７にてＴＬＢ
アドレスを生成し、メインメモリ５上のＴＬＢテーブル
領域に対してＴＬＢリードを行う。
合（ミスヒット時）］全てのエントリ内のバリッドビッ
ト（Ｖ）が“０”か、エントリ内のバリッドビットが
“１”でも、上記比較の結果、論理アドレスが全て一致
しない場合は、ＴＬＢアドレス生成回路２７にてＴＬＢ
アドレスを生成し、メインメモリ５上のＴＬＢテーブル
領域に対してＴＬＢリードを行う。
【００１０】ＴＬＢアドレス生成は、図４（Ａ）に示す
様に３０−２３ビット目にＣＰＵ１により設定後のＴＬ
Ｂベースレジスタ２６の３０−２３ビット目の値をその
まま使用し、２２−３ビット目にＤＭＡコントローラ４
のＤＭＡ要求に対する論理アドレスとＴＬＢベースレジ
スタ２６の２２−３ビット目の値とを足し合わせたもの
を使用することで実現する（ＴＬＢベースレジスタの１
１−３ビット目及びＴＬＢアドレスの３１，２−０ビッ
ト目は０固定）。
様に３０−２３ビット目にＣＰＵ１により設定後のＴＬ
Ｂベースレジスタ２６の３０−２３ビット目の値をその
まま使用し、２２−３ビット目にＤＭＡコントローラ４
のＤＭＡ要求に対する論理アドレスとＴＬＢベースレジ
スタ２６の２２−３ビット目の値とを足し合わせたもの
を使用することで実現する（ＴＬＢベースレジスタの１
１−３ビット目及びＴＬＢアドレスの３１，２−０ビッ
ト目は０固定）。
【００１１】ＴＬＢリードによって得られたＴＬＢデー
タ中の３０−１２ビット目をＴＬＢ３０内の物理タグ３
０２の物理アドレスへ格納し、そのバリッドビット
（Ｖ）に“１”をセットする。この時、ＤＭＡコントロ
ーラ４からの論理アドレスについてもＴＬＢ３０内の論
理タグの論理アドレス及びそのオフセットアドレス
（Ｏ）へ夫々格納し、そのバリッドビット（Ｖ）に
“１”をセットする。以上がＴＬＢミスヒット時のＴＬ
Ｂテーブルアクセスである。
タ中の３０−１２ビット目をＴＬＢ３０内の物理タグ３
０２の物理アドレスへ格納し、そのバリッドビット
（Ｖ）に“１”をセットする。この時、ＤＭＡコントロ
ーラ４からの論理アドレスについてもＴＬＢ３０内の論
理タグの論理アドレス及びそのオフセットアドレス
（Ｏ）へ夫々格納し、そのバリッドビット（Ｖ）に
“１”をセットする。以上がＴＬＢミスヒット時のＴＬ
Ｂテーブルアクセスである。
【００１２】次に、ＴＬＢ３０内で物理アドレスを生成
し、ＴＬＢエントリ分のデータをメインメモリ５から図
示していないＩ／Ｏキャッシュへロードし、ＤＭＡコン
トローラ４からの要求に対して、当該Ｉ／Ｏキャッシュ
をリードまたはライトすることによって応答する。
し、ＴＬＢエントリ分のデータをメインメモリ５から図
示していないＩ／Ｏキャッシュへロードし、ＤＭＡコン
トローラ４からの要求に対して、当該Ｉ／Ｏキャッシュ
をリードまたはライトすることによって応答する。
【００１３】物理アドレス生成は、図５（Ｂ）に示す様
に３０−１２ビット目にＴＬＢ３０内の物理アドレスを
そのまま使用し、１１−６ビット目にＤＭＡコントロー
ラ４のＤＭＡ要求に対する論理アドレスをそのまま使用
することで実現する。
に３０−１２ビット目にＴＬＢ３０内の物理アドレスを
そのまま使用し、１１−６ビット目にＤＭＡコントロー
ラ４のＤＭＡ要求に対する論理アドレスをそのまま使用
することで実現する。
【００１４】［ＴＬＢの論理アドレスに一致する場合］
論理アドレスが一致する場合、次に比較回路２７でＤＭ
Ａコントローラ４からの論理アドレス（１１−６）とＴ
ＬＢ３０内の論理タグのオフセットアドレス（１１−
６）とを比較する。
論理アドレスが一致する場合、次に比較回路２７でＤＭ
Ａコントローラ４からの論理アドレス（１１−６）とＴ
ＬＢ３０内の論理タグのオフセットアドレス（１１−
６）とを比較する。
【００１５】この比較の結果、オフセットアドレスが一
致する場合は、ＤＭＡコントローラ４からのＤＭＡ要求
に対して、図示していないＩ／Ｏキャッシュを直接リー
ドまたはライトする。
致する場合は、ＤＭＡコントローラ４からのＤＭＡ要求
に対して、図示していないＩ／Ｏキャッシュを直接リー
ドまたはライトする。
【００１６】オフセットアドレスが一致しない場合は、
ＴＬＢ３０内において物理アドレスを生成し、Ｉ／Ｏキ
ャッシュ１エントリ分のデータをメインメモリ５から図
示していないＩ／Ｏキャッシュへロードして、ＤＭＡコ
ントローラ４のＤＭＡ要求に対して応答する。この時、
ＤＭＡコントローラ４からの論理アドレスをＴＬＢ３０
内の論理タグ３０２のオフセットアドレス（１１−６）
へ格納する。
ＴＬＢ３０内において物理アドレスを生成し、Ｉ／Ｏキ
ャッシュ１エントリ分のデータをメインメモリ５から図
示していないＩ／Ｏキャッシュへロードして、ＤＭＡコ
ントローラ４のＤＭＡ要求に対して応答する。この時、
ＤＭＡコントローラ４からの論理アドレスをＴＬＢ３０
内の論理タグ３０２のオフセットアドレス（１１−６）
へ格納する。
【００１７】ＣＰＵ１から、メインメモリ５に対するメ
モリアクセス要求が発生した場合は、メインメモリ５に
対するアドレスとライトデータがアドレス／データバス
Ｓ１へ発行されると、制御部２は内部のアドレス／デー
タバッファ２３／２２へ取込む。
モリアクセス要求が発生した場合は、メインメモリ５に
対するアドレスとライトデータがアドレス／データバス
Ｓ１へ発行されると、制御部２は内部のアドレス／デー
タバッファ２３／２２へ取込む。
【００１８】アドレスバッファ２３へ格納されたアドレ
スは、メインメモリ５を制御するコントローラ２５で生
成されるＲＡＳ（ローアドレスストローブ）、ＣＡＳ
（カラムアドレスストローブ）、ＷＥ（ライトイネーブ
ル）の各信号と共にメインメモリ５に対して出力される
ことでメモリアクセスを行う。
スは、メインメモリ５を制御するコントローラ２５で生
成されるＲＡＳ（ローアドレスストローブ）、ＣＡＳ
（カラムアドレスストローブ）、ＷＥ（ライトイネーブ
ル）の各信号と共にメインメモリ５に対して出力される
ことでメモリアクセスを行う。
【００１９】図５は図３に示したブロック図においての
メモリ＆ＴＬＢアクセス競合動作タイミングを示すタイ
ミングチャート例である。図５中のブロック名及び信号
名は図５のものと等価である。
メモリ＆ＴＬＢアクセス競合動作タイミングを示すタイ
ミングチャート例である。図５中のブロック名及び信号
名は図５のものと等価である。
【００２０】ＣＰＵ１からメインメモリ５に対するメモ
リリード要求とＤＭＡコントローラ４からのＤＭＡ要求
とが同タイミング（ＣＬＫ１）にアドレスバスＳ１，Ｓ
１０へ発行されると、そのアドレスは夫々ＣＬＫ２の立
上がりでＩＯバッファ２１，アドレスバッファ２８へ夫
々格納される。
リリード要求とＤＭＡコントローラ４からのＤＭＡ要求
とが同タイミング（ＣＬＫ１）にアドレスバスＳ１，Ｓ
１０へ発行されると、そのアドレスは夫々ＣＬＫ２の立
上がりでＩＯバッファ２１，アドレスバッファ２８へ夫
々格納される。
【００２１】ＩＯバッファ２１へ格納されたアドレス
は、ＣＬＫ３の立上がりでアドレスバッファ２３へ格納
されると同時に、メインメモリ５を制御するコントロー
ラ２５へ出力される。
は、ＣＬＫ３の立上がりでアドレスバッファ２３へ格納
されると同時に、メインメモリ５を制御するコントロー
ラ２５へ出力される。
【００２２】一方、同タイミングでアドレスバッファ２
８へ格納された論理アドレスについては、ＴＬＢ３０内
の論理アドレスと比較し、結果が一致しないため、ＴＬ
Ｂアドレスが生成される（ＣＬＫ３以降に確定）。生成
されたＴＬＢアドレスは、ＣＬＫ３のタイミングでメイ
ンメモリ５を制御するコントローラ２５へ出力される。
８へ格納された論理アドレスについては、ＴＬＢ３０内
の論理アドレスと比較し、結果が一致しないため、ＴＬ
Ｂアドレスが生成される（ＣＬＫ３以降に確定）。生成
されたＴＬＢアドレスは、ＣＬＫ３のタイミングでメイ
ンメモリ５を制御するコントローラ２５へ出力される。
【００２３】メインメモリ５を制御するコントローラ２
５は、ＣＬＫ３のタイミングでアドレスバッファ２３か
らの出力アドレスとＴＬＢアドレスとを受取ると、アド
レスバッファ２３からの出力アドレスの方を優先して、
メインメモリ５に対するローアドレスをＣＬＫ４の立上
がりから出力開始し、メインメモリアクセスを行う。
５は、ＣＬＫ３のタイミングでアドレスバッファ２３か
らの出力アドレスとＴＬＢアドレスとを受取ると、アド
レスバッファ２３からの出力アドレスの方を優先して、
メインメモリ５に対するローアドレスをＣＬＫ４の立上
がりから出力開始し、メインメモリアクセスを行う。
【００２４】ＤＭＡコントローラ４からのＤＭＡ要求に
対するＴＬＢ３０におけるミスヒット時のＴＬＢテーブ
ルアクセスは、ＣＰＵ１からのメモリリード要求に対す
る処理が終了する（メインメモリ５からのレスポンスデ
ータがデータバッファ２２へ格納される）までメインメ
モリ５を制御するコントローラ２５内で待たされ、ＣＬ
Ｋ１２のタイミングより再開され、ＣＬＫ１７の立上が
りでＴＬＢ３０内へＴＬＢデータが格納されることによ
って終了する。
対するＴＬＢ３０におけるミスヒット時のＴＬＢテーブ
ルアクセスは、ＣＰＵ１からのメモリリード要求に対す
る処理が終了する（メインメモリ５からのレスポンスデ
ータがデータバッファ２２へ格納される）までメインメ
モリ５を制御するコントローラ２５内で待たされ、ＣＬ
Ｋ１２のタイミングより再開され、ＣＬＫ１７の立上が
りでＴＬＢ３０内へＴＬＢデータが格納されることによ
って終了する。
【００２５】尚、かかるアドレス変換用ＴＬＢアクセス
制御方式の例としては、特開平６−１１９２４７号公報
に開示のものがある。
制御方式の例としては、特開平６−１１９２４７号公報
に開示のものがある。
【００２６】
【発明が解決しようとする課題】上記したように、ＴＬ
Ｂミスヒットが発生した場合、メモリ上に設けられてい
るＴＬＢテーブルまたはアドレス変換テーブルを参照す
るようになっている。そのために、通常のメモリアクセ
ス（ＣＰＵ１からのメモリアクセス）中に、他の処理に
よりＴＬＢミスヒット時のテーブルアクセス要求が発生
すると、このテーブルアクセス要求は待たされてしまう
ことになる。
Ｂミスヒットが発生した場合、メモリ上に設けられてい
るＴＬＢテーブルまたはアドレス変換テーブルを参照す
るようになっている。そのために、通常のメモリアクセ
ス（ＣＰＵ１からのメモリアクセス）中に、他の処理に
よりＴＬＢミスヒット時のテーブルアクセス要求が発生
すると、このテーブルアクセス要求は待たされてしまう
ことになる。
【００２７】本発明の目的は、通常のメモリアクセスと
ＴＬＢミスヒット時のテーブルアクセスとを同時に並行
して実施可能として高速処理可能なアドレス変換用ＴＬ
Ｂアクセス制御方式を提供することである。
ＴＬＢミスヒット時のテーブルアクセスとを同時に並行
して実施可能として高速処理可能なアドレス変換用ＴＬ
Ｂアクセス制御方式を提供することである。
【００２８】
【課題を解決するための手段】本発明によれば、ＤＭＡ
（ダイレクトメモリアクセス）制御部からの論理アドレ
スをアドレス変換用ＴＬＢにより物理アドレスに変換し
てこの物理アドレスによりメインメモリをアクセスする
ようにした情報処理システムにおけるアドレス変換用Ｔ
ＬＢアクセス制御方式であって、前記メインメモリとは
別に設けられ前記論理アドレスに対応する物理アドレス
を予め格納した記憶手段と、前記ＤＭＡ制御部からの論
理アドレスにより前記アドレス変換用ＴＬＢを検索して
この検索結果を生成する索引手段と、この索引結果がミ
スヒットを示すとき、前記記憶手段をアクセスするアク
セス手段とを含むことを特徴とするアドレス変換用ＴＬ
Ｂアクセス制御方式が得られる。
（ダイレクトメモリアクセス）制御部からの論理アドレ
スをアドレス変換用ＴＬＢにより物理アドレスに変換し
てこの物理アドレスによりメインメモリをアクセスする
ようにした情報処理システムにおけるアドレス変換用Ｔ
ＬＢアクセス制御方式であって、前記メインメモリとは
別に設けられ前記論理アドレスに対応する物理アドレス
を予め格納した記憶手段と、前記ＤＭＡ制御部からの論
理アドレスにより前記アドレス変換用ＴＬＢを検索して
この検索結果を生成する索引手段と、この索引結果がミ
スヒットを示すとき、前記記憶手段をアクセスするアク
セス手段とを含むことを特徴とするアドレス変換用ＴＬ
Ｂアクセス制御方式が得られる。
【００２９】そして、前記索引結果がミスヒットを示す
とき、前記アクセス手段による前記記憶手段のアクセス
によって得られた物理アドレスを前記アドレス変換用Ｔ
ＬＢへ書込むよう制御する制御手段を更に含むことを特
徴とするアドレス変換用ＴＬＢアクセス制御方式が得ら
れる。
とき、前記アクセス手段による前記記憶手段のアクセス
によって得られた物理アドレスを前記アドレス変換用Ｔ
ＬＢへ書込むよう制御する制御手段を更に含むことを特
徴とするアドレス変換用ＴＬＢアクセス制御方式が得ら
れる。
【００３０】本発明の作用を述べる。従来メインメモリ
内に設けられていたＴＬＢテーブル（論理アドレスと物
理アドレスとの対応テーブル）を、メインメモリとは物
理的に別の専用記憶手段に設けておき、ＴＬＢミスヒッ
ト時におけるＴＬＢテーブルの参照をＣＰＵアクセスと
は独立にできる様にして、並列アクセスを可能としてい
る。
内に設けられていたＴＬＢテーブル（論理アドレスと物
理アドレスとの対応テーブル）を、メインメモリとは物
理的に別の専用記憶手段に設けておき、ＴＬＢミスヒッ
ト時におけるＴＬＢテーブルの参照をＣＰＵアクセスと
は独立にできる様にして、並列アクセスを可能としてい
る。
【００３１】
【発明の実施の形態】以下に本発明の実施例について図
面を参照しつつ説明する。
面を参照しつつ説明する。
【００３２】図１は本発明の実施例のブロック図であ
り、図３と同等部分は同一符号により示している。図１
において、図３の従来例とは相違する部分のみを説明す
ると、メインメモリ５の他に専用レジスタ３を設けてお
り、この専用レジスタ３の制御のために専用レジスタコ
ントローラ２９を設けている。この専用レジスタ３はメ
インメモリ５に格納領域が確保されていたＴＬＢテーブ
ルを格納可能な領域を有しているものとする。
り、図３と同等部分は同一符号により示している。図１
において、図３の従来例とは相違する部分のみを説明す
ると、メインメモリ５の他に専用レジスタ３を設けてお
り、この専用レジスタ３の制御のために専用レジスタコ
ントローラ２９を設けている。この専用レジスタ３はメ
インメモリ５に格納領域が確保されていたＴＬＢテーブ
ルを格納可能な領域を有しているものとする。
【００３３】そして、ＣＰＵ１からのアドレスをデコー
ドしてメインメモリ５と専用レジスタ３とを選択するア
ドレスデコーダ２４をも設けている。
ドしてメインメモリ５と専用レジスタ３とを選択するア
ドレスデコーダ２４をも設けている。
【００３４】この新規に設けられた専用レジスタ３へＴ
ＬＢテーブルを設定するためには、まず最初に、ＣＰＵ
１からＴＬＢベースレジスタ２６にＴＬＢテーブル領域
の先頭番地を設定する。その先頭番地を元に専用レジス
タ３に対するアドレスを順に割り付ける。但し、専用レ
ジスタ３に対して割り付けるアドレスは、メインメモリ
５のアドレス空間と重ならないものを使用するものとす
る。
ＬＢテーブルを設定するためには、まず最初に、ＣＰＵ
１からＴＬＢベースレジスタ２６にＴＬＢテーブル領域
の先頭番地を設定する。その先頭番地を元に専用レジス
タ３に対するアドレスを順に割り付ける。但し、専用レ
ジスタ３に対して割り付けるアドレスは、メインメモリ
５のアドレス空間と重ならないものを使用するものとす
る。
【００３５】次に、ＣＰＵ１から専用レジスタ３に対す
るライトアクセスによって、ＤＭＡアクセスに対する転
送領域に相当するマッピング情報であるＴＬＢデータを
設定し、専用レジスタ３への設定を終了する。
るライトアクセスによって、ＤＭＡアクセスに対する転
送領域に相当するマッピング情報であるＴＬＢデータを
設定し、専用レジスタ３への設定を終了する。
【００３６】本実施例のシステムは、ＤＭＡアクセス時
のＴＬＢミスヒット時のＴＬＢテーブルアクセスと専用
レジスタ３に対するアクセス以外の動作については全て
従来技術のシステムと等価である。
のＴＬＢミスヒット時のＴＬＢテーブルアクセスと専用
レジスタ３に対するアクセス以外の動作については全て
従来技術のシステムと等価である。
【００３７】ＤＭＡコントローラ４からのＤＭＡ要求に
対してＴＬＢミスヒットが発生した場合、ＴＬＢアドレ
ス生成回路２７で専用レジスタ３上のテーブル領域に対
するＴＬＢアドレスを生成し、専用レジスタ３を制御す
るコントローラ２９へ出力する。ＴＬＢアドレス生成に
ついては、前述の従来技術のシステムと同じである。
対してＴＬＢミスヒットが発生した場合、ＴＬＢアドレ
ス生成回路２７で専用レジスタ３上のテーブル領域に対
するＴＬＢアドレスを生成し、専用レジスタ３を制御す
るコントローラ２９へ出力する。ＴＬＢアドレス生成に
ついては、前述の従来技術のシステムと同じである。
【００３８】専用レジスタ３を制御するコントローラ２
９は、ＴＬＢアドレス生成回路２７において生成された
ＴＬＢアドレスを専用レジスタ３に対してそのまま出力
する。
９は、ＴＬＢアドレス生成回路２７において生成された
ＴＬＢアドレスを専用レジスタ３に対してそのまま出力
する。
【００３９】専用レジスタ３は専用レジスタを制御する
コントローラ２９からＴＬＢアドレスを受取ると、その
ＴＬＢアドレスに対するＴＬＢデータを出力する。
コントローラ２９からＴＬＢアドレスを受取ると、その
ＴＬＢアドレスに対するＴＬＢデータを出力する。
【００４０】出力されたＴＬＢデータは、前述の従来技
術のシステムと同じようにＴＬＢ３０内へ格納される。
また、ＴＬＢデータ以外のＴＬＢ３０内へ格納される情
報（論理アドレス，オフセットアドレス，バリッドビッ
ト）の扱いについても前述の従来技術のシステムと同じ
である。
術のシステムと同じようにＴＬＢ３０内へ格納される。
また、ＴＬＢデータ以外のＴＬＢ３０内へ格納される情
報（論理アドレス，オフセットアドレス，バリッドビッ
ト）の扱いについても前述の従来技術のシステムと同じ
である。
【００４１】図２は本実施例のメモリ＆ＴＬＢアクセス
競合動作タイミングを示すタイミングチャート例であ
る。
競合動作タイミングを示すタイミングチャート例であ
る。
【００４２】図２中のブロック名及び信号名は、図１の
ものと等価である。
ものと等価である。
【００４３】ＣＰＵ１からメインメモリ５に対するメモ
リリード要求とＤＭＡコントローラ４からのＤＭＡ要求
が同タイミング（ＣＬＫ１）にアドレスバスＳ１，Ｓ１
０へ夫々発行されると、そのアドレスは夫々ＣＬＫ２の
立上がりでＩＯバッファ２１，アドレスバッファ２８へ
夫々格納される。
リリード要求とＤＭＡコントローラ４からのＤＭＡ要求
が同タイミング（ＣＬＫ１）にアドレスバスＳ１，Ｓ１
０へ夫々発行されると、そのアドレスは夫々ＣＬＫ２の
立上がりでＩＯバッファ２１，アドレスバッファ２８へ
夫々格納される。
【００４４】ＩＯバッファ２１へ格納されたアドレス
は、ＣＬＫ３の立上がりでアドレスバッファ２３へ格納
されると同時に、メインメモリ５を制御するコントロー
ラ２５へ出力される。
は、ＣＬＫ３の立上がりでアドレスバッファ２３へ格納
されると同時に、メインメモリ５を制御するコントロー
ラ２５へ出力される。
【００４５】メインメモリ５を制御するコントローラ２
５は、メインメモリ５に対するローアドレスをＣＬＫ４
の立上がりから出力開始し、ＣＬＫ１１の立上がりでメ
インメモリ５からのレスポンスデータをデータバッファ
２２へ格納することで終了する。
５は、メインメモリ５に対するローアドレスをＣＬＫ４
の立上がりから出力開始し、ＣＬＫ１１の立上がりでメ
インメモリ５からのレスポンスデータをデータバッファ
２２へ格納することで終了する。
【００４６】一方、同タイミングにアドレスバッファ２
８へ格納された論理アドレスについては、ＴＬＢ３０内
の論理アドレスと比較し、結果が一致しないため、ＴＬ
Ｂアドレスが生成される（ＣＬＫ３以降に確定）。生成
されたＴＬＢアドレスは、ＣＬＫ３のタイミングで専用
レジスタ３を制御するコントローラ２９へ出力される。
８へ格納された論理アドレスについては、ＴＬＢ３０内
の論理アドレスと比較し、結果が一致しないため、ＴＬ
Ｂアドレスが生成される（ＣＬＫ３以降に確定）。生成
されたＴＬＢアドレスは、ＣＬＫ３のタイミングで専用
レジスタ３を制御するコントローラ２９へ出力される。
【００４７】専用レジスタ３を制御するコントローラ２
９はＴＬＢアドレスを受取ると、専用レジスタ３に対し
て同タイミング（ＣＬＫ３）で出力する。専用レジスタ
３は、専用レジスタ３を制御するコントローラ２９から
のＴＬＢアドレスに対するＴＬＢデータをＣＬＫ３のタ
イミングで出力し、ＣＬＫ４の立上がりでＴＬＢ３０内
へ格納される。
９はＴＬＢアドレスを受取ると、専用レジスタ３に対し
て同タイミング（ＣＬＫ３）で出力する。専用レジスタ
３は、専用レジスタ３を制御するコントローラ２９から
のＴＬＢアドレスに対するＴＬＢデータをＣＬＫ３のタ
イミングで出力し、ＣＬＫ４の立上がりでＴＬＢ３０内
へ格納される。
【００４８】
【発明の効果】以上述べた様に、本発明によれば、従来
はメインメモリ上の領域内に設けられていたＴＬＢテー
ブル（論理アドレスと物理アドレスとの対応テーブル）
を、別に設けた専用の記憶手段である専用レジスタに設
けることにより、ＣＰＵからの通常のメインメモリアク
セスとＴＬＢミスヒットによるＴＬＢテーブルのアクセ
スとが並行して処理可能となるので、両アクセスの競合
があっても、ＴＬＢミスヒットによるＴＬＢテーブルの
アクセスは待たされることなく、高速処理可能となると
いう効果がある。
はメインメモリ上の領域内に設けられていたＴＬＢテー
ブル（論理アドレスと物理アドレスとの対応テーブル）
を、別に設けた専用の記憶手段である専用レジスタに設
けることにより、ＣＰＵからの通常のメインメモリアク
セスとＴＬＢミスヒットによるＴＬＢテーブルのアクセ
スとが並行して処理可能となるので、両アクセスの競合
があっても、ＴＬＢミスヒットによるＴＬＢテーブルの
アクセスは待たされることなく、高速処理可能となると
いう効果がある。
【図１】本発明の実施例のブロック図である。
【図２】図１のブロックの動作を示すタイミングチャー
トである。
トである。
【図３】従来技術を示すブロック図である。
【図４】ＴＬＢアドレス生成及び物理アドレス生成を説
明する図である。
明する図である。
【図５】図３のブロックの動作を示すタイミングチヤー
トである。
トである。
１ ＣＰＵ ２ 制御部 ３ 専用レジスタ ４ ＤＭＡコントローラ ５ メインメモリ ２１ ＩＯバッファ ２２ データバッファ ２３，２８ アドレスバッファ ２４ アドレスデコーダ ２５ メモリコントローラ ２６ ベースレジスタ ２７ 比較回路＆ＴＬＢアドレス生成回路 ２９ 専用レジタコントローラ ３０ ＴＬＢ（ＩＯキャッシュタグ） ３０１ 論理タグ ３０２ 物理タグ
Claims (3)
- 【請求項１】 ＤＭＡ（ダイレクトメモリアクセス）制
御部からの論理アドレスをアドレス変換用ＴＬＢにより
物理アドレスに変換してこの物理アドレスによりメイン
メモリをアクセスするようにした情報処理システムにお
けるアドレス変換用ＴＬＢアクセス制御方式であって、 前記メインメモリとは別に設けられ前記論理アドレスに
対応する物理アドレスを予め格納した記憶手段と、 前記ＤＭＡ制御部からの論理アドレスにより前記アドレ
ス変換用ＴＬＢを検索してこの検索結果を生成する索引
手段と、 この索引結果がミスヒットを示すとき、前記記憶手段を
アクセスするアクセス手段と、を含むことを特徴とする
アドレス変換用ＴＬＢアクセス制御方式。 - 【請求項２】 前記索引結果がミスヒットを示すとき、
前記アクセス手段による前記記憶手段のアクセスによっ
て得られた物理アドレスを前記アドレス変換用ＴＬＢへ
書込むよう制御する制御手段を更に含むことを特徴とす
る請求項１記載のアドレス変換用ＴＬＢアクセス制御方
式。 - 【請求項３】 前記情報処理システムにおけるＣＰＵか
らの前記メインメモリへのアクセスと前記ＤＭＡ制御部
からのアクセスとを並行して実行制御するようにしたこ
と特徴とする請求項１または２記載のアドレス変換用Ｔ
ＬＢアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9177981A JPH1124995A (ja) | 1997-07-03 | 1997-07-03 | アドレス変換用ｔｌｂアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9177981A JPH1124995A (ja) | 1997-07-03 | 1997-07-03 | アドレス変換用ｔｌｂアクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1124995A true JPH1124995A (ja) | 1999-01-29 |
Family
ID=16040459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9177981A Withdrawn JPH1124995A (ja) | 1997-07-03 | 1997-07-03 | アドレス変換用ｔｌｂアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1124995A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009037610A (ja) * | 2007-07-31 | 2009-02-19 | Intel Corp | 入出力（ｉ／ｏ）仮想化動作のプロセッサへのオフロード |
| US9015447B2 (en) | 2010-11-25 | 2015-04-21 | Samsung Electronics Co., Ltd. | Memory system comprising translation lookaside buffer and translation information buffer and related method of operation |
-
1997
- 1997-07-03 JP JP9177981A patent/JPH1124995A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009037610A (ja) * | 2007-07-31 | 2009-02-19 | Intel Corp | 入出力（ｉ／ｏ）仮想化動作のプロセッサへのオフロード |
| US9015447B2 (en) | 2010-11-25 | 2015-04-21 | Samsung Electronics Co., Ltd. | Memory system comprising translation lookaside buffer and translation information buffer and related method of operation |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040907 |