JPH1125006A - メモリテスト装置 - Google Patents

Abstract

(57)【要約】 【課題】 特別なチェックモードを持たずに、実際の処
理実行中にメモリのチェックが可能なメモリテスト装置
を提供する。 【解決手段】 レジスタテーブル１４は、画像データ格
納領域として数個のレジスタと、各レジスタに対応する
アドレスを記憶したアドレス記憶領域を有している。画
像処理回路３からメモリ９への書き込み動作が発生する
と、同時にレジスタテーブル１４内のメモリ９への書き
込みアドレスに対応したレジスタにメモリデータ７の書
き込みが行われる。そして、メモリ９からの読み出し動
作が発生したとき、メモリ９からの読み出しデータとレ
ジスタテーブル１４に記憶されたデータをデータ比較回
路１７において比較する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、演算処理におい
て書き換え可能なメモリを記憶手段とし、処理実行中に
メモリの動作チェック可能なメモリテスト装置に関す
る。

【０００２】

【従来の技術】従来のメモリのチェック方法としては、
特開平６−１２３３９号に、マイクロコンピュータにお
いて、対象となるメモリの領域に対してテストデータの
書き込みを行い、再度マイクロコンピュータによりメモ
リからデータを読み出し、書き込みデータと読み出しデ
ータの比較を行い、不一致が発生した場合に不一致の発
生したアドレスを外部に通知するメモリチェック方式が
提案されている。

【０００３】また、特開平６−２３１０５１号では、バ
ンク化されたメモリのチェック装置において、メモリの
各バンク毎にテストデータの書き込みを行い、書き込ん
だテストデータを読み出して比較を行う確認手段を備え
たメモリチェック装置が提案されている。

【０００４】さらに、特開平６−２８２５００号では、
複数領域に分割したメモリに対して、１番目の領域にテ
ストデータを書き込み、ｉ番目のデータをｉ＋１番目の
領域に順次転記し、最終領域からの読み出しデータとテ
ストデータとを比較するメモリチェック方法が提案され
ている。

【０００５】

【発明が解決しようとする課題】しかしながら、上記の
従来技術には次のような欠点があった。特開平６−１２
３３９号に示されるメモリチェック方式では、メモリチ
ェックがＣＰＵによって、アドレス毎にシーケンシャル
に行われるため、メモリの容量に比例したテスト時間を
要する。また、特開平６−２３１０５１号に示されるメ
モリチェック装置は、各バンクに対して個々にメモリチ
ェックのための書き込みと読み出しおよび比較を行うた
めの装置が必要となり、回路規模が増大してしまう。ま
た、特開平６−２８２５００号に示されるメモリチェッ
ク方式では、最終領域から読み出されたデータとテスト
データを比較するため、どのアドレスでエラーが発生し
ているのかを特定することができない。

【０００６】さらに、上記のいずれの方式においても、
電源投入時あるいはリブート時などに、メモリチェック
のための特別なモードに入って、メモリチェックを行う
必要があるため、実際のメモリ使用時にメモリチェック
を行うことができない。さらに、メモリテストのための
テストパターンを別途発生させる必要もある。

【０００７】本発明は、上述した課題を解決するために
なされたものであり、特別なチェックモードを持たず
に、実際の処理実行中にメモリのチェックが可能なメモ
リテスト装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】上述した問題を解決する
ために本発明は、被試験メモリの所定のアドレスを試験
用アドレスとして記憶する試験用アドレス記憶手段と、
前記被試験メモリの前記試験用アドレスにデータの書き
込みがあった場合に、書き込まれたデータと同一の試験
用データを前記試験用アドレスと対応付けて記憶する試
験用データレジスタ手段と、前記被試験メモリの前記試
験用アドレスからデータの読み出しがあった場合に、こ
れに対応するデータを前記試験用データレジスタ手段か
ら読み出して両者を比較する比較手段と、前記試験用ア
ドレスを変更する試験用アドレス変更手段とを有するこ
とを特徴とする。

【０００９】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施形態であるメモリテスト装置について説明する。
実施形態においては、処理実行中にメモリチェックが行
われる画像処理装置を例として説明するが、これに限定
されるものではない。

【００１０】１．第１実施形態 （１）第１実施形態の構成 図１は、第１実施形態の構成を示すブロック図であり、
図示するように、画像処理回路３、メモリ９、メモリチ
ェック回路１００、および処理停止手段１０１から構成
されている。

【００１１】メモリ９は、メモリチェックの行われる被
試験メモリである。本画像処理装置は、入力画像データ
１が画像処理回路３を介して一旦メモリ９に書き込ま
れ、再度画像処理回路３に読み出した後所定の処理が行
われる。処理後のデータは出力画像データ２として出力
される。

【００１２】メモリチェック回路１００は、メモリ９へ
のデータの書き込みおよび読み出しが行われたときに、
メモリ９内のアドレスにおけるエラーの発生の有無をチ
ェックする回路であり、処理停止手段１０１は、エラー
が発生していた場合に実行中の処理を停止するためのも
のである。

【００１３】また、図中符号４はチップセレクト信号
を、符号５は書き込み許可信号を、符号６は読み出し許
可信号を示しており、これらはメモリ９へのデータの読
み書きとメモリチェック回路１００の動作を制御する信
号である。メモリデータ７は書き込まれる１アドレス分
の画像データであり、メモリアドレス８は、書き込みお
よび読み出しの行われるアドレスを示すデータである。

【００１４】次に、メモリチェック回路１００の各部に
ついて説明する。図１の点線中に示すように、メモリチ
ェック回路１００は、アドレス更新回路１１、レジスタ
テーブル１４、およびデータ比較回路１７から構成され
ている。アドレス更新回路１１は、レジスタテーブル１
４に記憶されている所定のアドレスを更新する回路であ
る。ここで所定のアドレスとは、試験用アドレスとして
メモリ９内に存在する特定のアドレスを示したものであ
る。すなわち、メモリ９内のエラーの有無をチェックす
べきアドレスを特定したものである。レジスタテーブル
１４は、メモリ９のチェック対象となるアドレスに書き
込まれるデータと同じデータを記憶する回路であり、詳
細は後述する。データ比較回路１７は、メモリ９から読
み出されたデータと、レジスタテーブル１４に記憶され
たデータとを比較することによりメモリチェックを行う
回路である。

【００１５】ここで、レジスタテーブル１４について説
明する。図２は、レジスタテーブル１４の構成例を示す
ブロック図である。アドレス記憶領域１９は、試験用ア
ドレスを記憶するための領域である。メモリチェック
は、本実施形態ではメモリ９に書き込みが行われたアド
レスが試験用アドレスと一致する場合に行われる。な
お、本実施形態では、図２に示しようにアドレス記憶領
域１９は８個の試験用アドレスを記憶することができ
る。符号２２ａ〜２２ｈはレジスタであり、アドレス記
憶領域１９に記憶されている各試験用アドレスに対応し
て出力されるレジスタ書き込み信号２０ａ〜２０ｈによ
ってメモリデータ７を記憶する。すなわち、レジスタ書
き込み信号２０ａはレジスタ２２ａに、レジスタ書き込
み信号２０ｂはレジスタ２２ｂに、以下同様にレジスタ
書き込み信号２０ｈはレジスタ２２ｈにそれぞれ入力さ
れるようになっており、レジスタ書き込み信号の入力さ
れたレジスタにメモリデータ７が記憶される。マルチプ
レクサ２４は、アドレス記憶領域１９が出力するレジス
タ選択信号２１に応じてレジスタ２２ａ〜２２ｈからの
レジスタ出力２３ａ〜２３ｈを選択して出力する。

【００１６】（２）第１実施形態の動作 次に、図１および図２を参照し、上記構成を有する画像
処理装置の動作を説明する。入力画像データ１が入力さ
れると、まず画像処理回路３は、入力画像データ１を一
旦メモリ９に格納した後、再度メモリ９から画像データ
を読み出して処理を行う。メモリチェックは、書き込み
と読み出しの動作と同時に行われる。

【００１７】まず、メモリ９への書き込み動作は、チッ
プセレクト信号４、書き込み許可信号５、メモリアドレ
ス８の制御により行われる。すなわち、チップセレクト
信号４、書き込み許可信号５により書き込み動作が検出
されたとき、メモリアドレス８が示すアドレスにメモリ
データ７の値が書き込まれる。また、メモリ９からの読
み出し動作は、チップセレクト信号４、読み出し許可信
号６、メモリアドレス８の制御により行われる。すなわ
ち、チップセレクト信号４、読み出し許可信号６により
読み出し動作が検出されたとき、メモリアドレス８が示
すアドレスに格納されたデータがメモリデータ７に出力
される。

【００１８】ここで、図２を参照し、レジスタテーブル
１４への書き込みについて詳述する。画像処理回路３か
らメモリ９へ、チップセレクト信号４、書き込み許可信
号５、メモリアドレス８、およびメモリデータ７が出力
されると、メモリデータ７の書き込み動作が発生する。
チップセレクト信号４、書き込み許可信号５、メモリア
ドレス８、およびメモリデータ７は同時にアドレス記憶
領域１９へ入力されており、アドレス記憶領域１９は、
メモリ９への書き込み動作を検出すると、記憶されてい
る試験用アドレスとメモリアドレス８の比較を行う。そ
して、メモリアドレス８が示すアドレスが記憶されてい
る試験用アドレスのいずれかと一致する場合は、試験用
アドレスに対応したレジスタ書き込み信号２０ａ〜２０
ｈのいずれかを出力する。

【００１９】メモリデータ７は、レジスタ書き込み信号
２０ａ〜２０ｈのいずれかが入力されたレジスタ２２ａ
〜２２ｈに記憶される。レジスタ２２ａ〜２２ｈからは
レジスタデータ２３ａ〜２３ｈがそれぞれマルチプレク
サ２４に対して出力されている。

【００２０】次に、データ比較回路１７における比較に
ついて説明する。画像処理回路３からメモリ９へ、チッ
プセレクト信号４、読み出し許可信号６、メモリアドレ
ス８が出力されると、メモリ９内のメモリアドレス８の
示すアドレスから画像処理回路３へメモリデータ７の読
み出し動作が発生する。チップセレクト信号４、読み出
し許可信号６、およびメモリアドレス８は同時にアドレ
ス記憶領域１９に入力されており、アドレス記憶領域１
９は、メモリ９からの読み出し動作を検出すると、記憶
されている試験用アドレスとメモリアドレス８の比較を
行う。そして、メモリアドレス８が示すアドレスが記憶
されている試験用アドレスのいずれかと一致する場合
は、比較許可信号１６をデータ比較回路１７に出力し、
レジスタ選択信号２１をマルチプレクサ２４に出力す
る。レジスタ選択信号２１は、マルチプレクサ２４に対
し、レジスタ２２ａ〜２２ｈのいずれに書き込まれたデ
ータの読み出しが行われているかを指示する信号であ
り、マルチプレクサ２４はレジスタ選択信号２１に従い
レジスタデータ２３ａ〜２３ｈのいずれかを選択し、比
較データ１５としてデータ比較回路１７に出力する。

【００２１】また、チップセレクト信号４、読み出し許
可信号６、およびメモリデータ７は同時にデータ比較回
路１７に入力されている。データ比較回路１７は、チッ
プセレクト信号４、読み出し許可信号６から、メモリ９
からの読み出し動作を検出したときに、比較許可信号１
６が検出されている場合は、メモリ９から読み出された
メモリデータ７と比較データ１５の比較を行い、データ
比較結果１８を出力する。データ比較結果１８は、デー
タが一致する場合は真を、データが一致しない場合は偽
を示す。

【００２２】ここで、メモリアドレス８が０ｘ１０００
の場合を例として説明する。メモリ９への書き込みが行
われたときのメモリアドレス８が示すアドレスは、記憶
されている試験用アドレスのひとつと一致するため、ア
ドレス記憶領域１９は、レジスタ２２ｂに対してレジス
タ書き込み信号２０ｂを出力し、メモリデータ７はレジ
スタ２２ｂに書き込まれる。そしてメモリ９内のアドレ
ス０ｘ１０００からデータが読み出されたとき、アドレ
ス記憶領域１９は比較許可信号１６をデータ比較回路１
７に出力し、レジスタ選択信号２１をマルチプレクサ２
４に出力する。マルチプレクサ２４は、レジスタ選択信
号２１に従ってレジスタデータ２３ｂを選択し、比較デ
ータ１５として出力する。データ比較回路１７は、読み
出されたメモリデータ７と、比較データ１５すなわちメ
モリ９内のアドレス０ｘ１０００に書き込まれると同時
にレジスタ２２ｂに書き込まれたデータとを比較する。
これらのデータが一致しない場合は、メモリ９のアドレ
ス０ｘ１０００に書き込まれたデータと読み出されたデ
ータは一致しないこととなり、アドレス０ｘ１０００に
はエラーが発生していると判定できる。このように、デ
ータ比較結果１８の値から、読み出し動作を行ったメモ
リ９のアドレスにエラーが発生しているか否かを検出で
き、エラーが発生している場合は実行中の処理を中断さ
せるようになっている。

【００２３】ところで、アドレス記憶領域１９に設定さ
れているアドレスは、以下のように更新される。画像処
理回路３は、メモリチェックを行う試験用アドレスを更
新するときは、アドレス更新回路１１に処理終了信号１
０を出力する。アドレス更新回路１１は、処理終了信号
１０が入力されると、アドレス記憶領域１９に設定され
ているアドレスを更新するように、更新アドレス１２と
アドレス書き込み信号１３を出力する。試験用アドレス
の更新は、予め記憶された試験用アドレスについてメモ
リチェックが終了したとき、例えば、画像処理回路３に
おける１処理が終了するたびに、アドレス記憶領域１９
に設定されているアドレスを１だけインクリメント（増
加）あるいはデクリメント（減少）して行われる。この
ように、順次チェックするアドレスを更新することで、
限られたレジスタ領域数でメモリのアドレスを順次チェ
ックすることが可能となる。

【００２４】２．第２実施形態 次に第２実施形態について説明する。第２実施形態で
は、メモリ９のあるアドレスでエラーが発生した場合
は、レジスタテーブル１４に存在するレジスタのデータ
で代替することにより、エラーの修復を行う。

【００２５】（１）第２実施形態の構成 図３は、第２実施形態の構成を示すブロック図であり、
図示するように、画像処理回路３、メモリ９、レジスタ
制御回路２５、レジスタテーブル１４、およびデータ比
較回路１７から構成されている。図中の画像処理回路
３、メモリ９、レジスタテーブル１４、データ比較回路
１７については、第１実施形態で示したものと同様であ
るため説明は省略する。レジスタ制御回路２５は、画像
処理回路３からの処理終了信号１０により、第１実施形
態と同様の更新アドレス１２およびアドレス書き込み信
号１３をレジスタテーブル１４に出力し、アドレス記憶
領域１９に設定されているアドレスの更新を制御する回
路である。

【００２６】第２実施形態においては、エラー修復処理
を行うために、データ比較結果１８はレジスタ制御回路
２５およびレジスタテーブル１４に入力され、比較デー
タ１５は、データ比較回路１７の他に画像処理回路３に
も入力されるよう構成されている。また、図中符号２６
はデータ選択信号を、符号２７はエラー通知信号を各々
示している。エラー通知信号２７は、レジスタ制御回路
２５から出力される信号であり、エラーが発生した場合
にエラーの修復を指示する。

【００２７】（２）第２実施形態の動作 第２実施形態においても、画像処理回路３は入力画像デ
ータ１を一旦メモリ９に格納した後、再度メモリ９から
画像データを読み出して処理を行う。書き込みと読み出
しの動作は第１実施形態同様であるため説明を省略す
る。また、レジスタテーブル１４およびデータ比較回路
１７における動作も第１実施形態同様であり、レジスタ
テーブル１４は比較データ１５および比較許可信号１６
をデータ比較回路１７に出力し、データ比較回路１７は
データ比較を行いデータ比較結果１８を出力する。

【００２８】第２実施形態では、データ比較結果１８
は、レジスタ制御回路２５およびレジスタテーブル１４
に入力されている。そしてレジスタ制御回路２５は、デ
ータ比較結果１８から偽を検出した場合は、その時読み
出し処理を行ったメモリ９のアドレスにエラーが発生し
たものと判断し、レジスタテーブル１４内のレジスタを
メモリ９のエラー発生アドレスの代替領域として確保す
る。具体的には、レジスタ制御回路２５は、データ比較
結果１８に応じたデータ選択信号２６を画像処理回路３
に出力する。データ選択信号２６は、データ比較結果１
８が真であった場合はメモリデータ７を選択し、データ
比較結果１８が偽であった場合は、メモリ９から読み出
したメモリデータ７の代替として、レジスタテーブル１
４から出力される比較データ１５を画像処理データとし
て選択することを示す。すなわち、データ比較の行われ
たアドレスにおいてデータ比較結果１８が偽であるとき
は、比較データ１５は書き込みの行われたデータと同一
であるが、メモリデータ７は書き込みが行われたデータ
と異なるものとなっているため、メモリ９内のエラーの
発生したアドレスから読み出したデータをレジスタテー
ブル１４に記憶されているデータで代替することによ
り、エラーの修復が可能となる。

【００２９】また、レジスタ制御回路２５は、以降の処
理においては、エラーが発生したアドレスと同一の値を
示すアドレス記憶領域１９の試験用アドレス値を更新し
ないように更新アドレス１２およびアドレス書き込み信
号１３を制御し、以降の処理においてメモリ９のエラー
発生アドレスの専用領域として確保する。しかし、レジ
スタテーブル１４内のレジスタ領域は有限であるため、
エラー発生アドレス数がレジスタテーブル１４に存在す
るレジスタ領域数に達した場合は、これ以上のエラー修
復が不可能となる。そのため、エラー発生アドレス数が
レジスタ領域数に達した場合に、レジスタ制御回路２５
はエラー通知信号２７を出力して外部に対しエラーを通
知する。

【００３０】このように、第２実施形態においては、メ
モリ９内のあるアドレスにエラーが発生した場合は、エ
ラーが発生したアドレスの代わりにレジスタテーブル１
４内のレジスタを割り当てることにより、エラー修復が
可能となり、エラーの発生数がレジスタ数に達するまで
は、処理を中断せずにメモリチェックを行うことができ
る。

【００３１】

【発明の効果】以上説明したように、本発明によれば、
特別なチェックモードを持たずに、実際の処理実行中に
メモリのチェックが可能なメモリテスト装置を提供する
ことができる。

【図面の簡単な説明】

【図１】 第１実施形態の構成を示すブロック図であ
る。

【図２】 レジスタテーブル１４の構成例を示すブロッ
ク図である。

【図３】 第２実施形態の構成を示すブロック図であ
る。

【符号の説明】

１・・入力画像データ、２・・出力画像データ、３・・
画像処理回路、４・・チップセレクト信号、５・・書き
込み許可信号、６・・読み出し許可信号、７・・メモリ
データ、８・・メモリアドレス、９・・メモリ、１０・
・処理終了信号、１１・・アドレス更新回路、１２・・
更新アドレス、１３・・アドレス書き込み信号、１４・
・レジスタテーブル、１５・・比較データ、１６・・比
較許可信号、１７・・データ比較回路、１８・・データ
比較結果、１９・・アドレス記憶領域、２０ａ〜２０ｈ
・・レジスタ書き込み信号、２１・・レジスタ選択信
号、２２ａ〜２２ｈ・・レジスタ、２３ａ〜２３ｈ・・
レジスタデータ、２４・・マルチプレクサ、２５・・レ
ジスタ制御回路、２６・・データ選択信号、２７・・エ
ラー通知信号、１００・・メモリチェック回路、１０１
・・処理停止手段

Claims (5)

【特許請求の範囲】
1. 【請求項１】 被試験メモリの所定のアドレスを試験用
   アドレスとして記憶する試験用アドレス記憶手段と、 前記被試験メモリの前記試験用アドレスにデータの書き
   込みがあった場合に、書き込まれたデータと同一の試験
   用データを前記試験用アドレスと対応付けて記憶する試
   験用データレジスタ手段と、 前記被試験メモリの前記試験用アドレスからデータの読
   み出しがあった場合に、これに対応するデータを前記試
   験用データレジスタ手段から読み出して両者を比較する
   比較手段と、 前記試験用アドレスを変更する試験用アドレス変更手段
   とを有することを特徴とするメモリテスト装置。
2. 【請求項２】 前記試験用アドレス変更手段は、１処理
   が終了するごとに、前記レジスタに記憶されるアドレス
   を所定の値だけインクリメントあるいはデクリメントす
   ることを特徴とする請求項１記載のメモリテスト装置。
3. 【請求項３】 前記比較手段の比較結果が偽であった場
   合に、エラー発生を通知するとともに、実行中の処理を
   中断させる処理停止手段を有することを特徴とする請求
   項１ないし２いずれかに記載のメモリテスト装置。
4. 【請求項４】 前記比較手段の比較結果が偽であった場
   合に、前記レジスタの１領域を該アドレスの専用領域と
   して確保し、以降の処理において該アドレスに対してア
   クセスがあった場合には、該アドレス専用に割り当てら
   れた前記レジスタの１領域を前記メモリの代替として使
   用する制御を行うレジスタ制御手段を有することを特徴
   とする請求項１ないし２いずれかに記載のメモリテスト
   装置。
5. 【請求項５】 エラー発生アドレスが、前記レジスタの
   領域数に達したときは、外部に対してエラー発生を通知
   する通知手段を有することを特徴とする請求項４記載の
   メモリテスト装置。