JPH11250678A - 半導体不揮発性記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】本発明の目的は、電気的消去が可能な半導体不
揮発性記憶装置において、消去モード時間の短縮を図
り、かつ、メモリセルのしきい値が負にならないように
することである。 【解決手段】 浮遊ゲートを有する複数のメモリセルを
有し、メモリセルは浮遊ゲートの電子の量により情報を
記憶し、浮遊ゲートの電子の量を調整する際に、メモリ
セルに複数のパルスを印加し、複数のパルスの最初のパ
ルスの幅が最大であり、２番目のパルス以降は最初のパ
ルスよりも幅が狭く設定されていることを特徴とする半
導体不揮発性記憶装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】半導体不揮発性記憶装置に関
し、例えばフラッシュメモリとそれを用いたマイクロコ
ンピュータシステムに利用して有効な技術に関するもの
である。

【０００２】

【従来の技術】フラッシュメモリはＥＰＲＯＭ（Ｅｒａ
ｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏ
ｎｌｙ Ｍｅｍｏｒｙ）のメモリセルと類似の構造を持
ち、ＥＰＲＯＭと同程度のメモリセル面積でＥＥＰＲＯ
Ｍ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅ ａｎ
ｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ ＯｎｌｙＭ
ｅｍｏｒｙ）のように電気的消去が可能である。

【０００３】一般にフラッシュメモリの消去後のしきい
値電圧は、ＥＰＲＯＭのように紫外線で消去した場合の
熱平衡状態のしきい値電圧とは異なり、負の電圧となり
うる。このように、メモリセルのしきい値電圧が負の電
圧まで下がると、読み出し等に悪影響がある。すなわ
ち、メモリセルのしきい値電圧が負の電圧まで下がった
メモリセルであれば、ワード線の電圧すなわち制御ゲー
ト電圧が０Ｖであっても、データ線に電流（非選択リー
ク電流）が流れる。これにより読み出し時間の遅れ、ひ
いては誤読み出しを引き起こす。

【０００４】また、フラッシュメモリを消去した後のメ
モリアレイにおける各メモリセルのしきい値電圧は、ア
レイ内である分布（ばらつき）をもっている。このしき
い値電圧のばらつきの大きさは、約１Ｖ〜３Ｖである。
従って、消去後においてメモリアレイ内の全てのメモリ
セルのしきい値電圧が、負の電圧にならないように精度
良く制御する必要がある。これには消去の時間を何回か
に分割して行ない、各回の消去後に読み出し（ベリファ
イ）を行なって消去が十分であるかどうかを確認し、十
分でなければ再度消去をするという動作を繰り返す必要
がある。

【０００５】特開平２−２８９９９７号公報における消
去モードのフローチャート図を図２に示し、消去モード
における一連の動作を説明する。消去モードに入ると、
実際の消去に先立って図２に点線で示すようなプレライ
ト動作が実行される。プレライト動作は、消去が行なわ
れることによって未書き込みのメモリセルのしきい値電
圧が負の電圧になるのを防止するために、全てのメモリ
セルに対して書き込みを行なう動作である。プレライト
動作が終了すると、ベリファイに備えてアドレス設定が
行なわれる。その後、消去パルスが発生され消去が行な
われる。消去が終了するとベリファイが行なわれ、消去
が十分であるかどうかを確認する。もし、消去が不十分
であれば再度消去を行なう。この繰り返し行なわれる消
去では、各々の消去が終了すると前回の消去で消去が不
十分であると判定したアドレスからベリファイを行な
う。このように、消去とベリファイを繰り返し行ない全
てのメモリセルが消去されたと判定されると、プレライ
ト後消去とベリファイを繰り返す消去モードは終了す
る。上記した従来技術の消去モードでは、繰り返し行な
われる消去のパルス幅は一定である。

【０００６】また、特開平４−２１４２９８号公報に
は、プログラミングする高電圧パルス印加工程として、
２００μsパルスで最大設定数２０個の第１パス、５０
μsパルスで最大設定数８０個の第２パス、２０μsパル
スで最大設定数１００個の第３パスを用いるものが記載
される。

【０００７】

【発明が解決しようとする課題】上述した従来技術で
は、上記の通り繰り返し行なわれる消去のパルス幅が一
定であるため、図２において太い矢印で示したステップ
６の消去パルス発生からステップ７のベリファイ、及び
ステップ７のベリファイからステップ６の消去パルス発
生への繰り返し回数が多くなってしまう。また、ステッ
プ６の消去パルス発生からステップ７のベリファイ、及
びステップ７のベリファイからステップ６の消去パルス
発生へ切り換わる際には、メモリセルのゲート、ドレイ
ン、ソースに印加される電圧等の切り換えが行なわれる
ため、電圧の切り換え時間が必要となる。従って、従来
技術のように図２において太い矢印で示した部分の繰り
返し回数が多くなると、上記したメモリセルに印加され
る電圧等の切り換え回数も多くなってしまう。その結
果、メモリセルに印加される電圧等の切り換えに必要な
トータル時間が長くなり、図２における消去モード開始
から消去モード終了までの時間が長くなってしまう。

【０００８】従って本発明の目的とするところは、半導
体不揮発性記憶装置において、消去とベリファイの繰り
返し回数を減らし消去からベリファイ、及びベリファイ
から消去へ切り換わる際に行なわれるメモリセルのゲー
ト、ドレイン、ソースに印加される電圧等の切り換え回
数を少なくすることによって、この電圧の切り換えに必
要なトータル時間を短くし、消去モード全体の時間を短
縮することにある。

【０００９】

【課題を解決するための手段】上記目的は、繰り返し行
なわれる消去のパルス幅を一定としないことによって達
成される。

【００１０】すなわち、フラッシュメモリは、消去が進
むにつれメモリセルのしきい値電圧が低下する。このメ
モリセルのしきい値電圧の変化と消去時間との関係は、
メモリセルのしきい値電圧の変化が実数軸で表わされる
のに対し、消去時間は対数軸で表わされる。従って、繰
り返し行なわれる消去のパルス幅を一定としない方法は
特に制限されないが、繰り返し行なわれる消去のうち少
なくとも１回以上はメモリセルのしきい値電圧が負にな
らない程度の長い消去のパルス幅で消去する方法や、消
去の回数が増えるにしたがって消去のパルス幅を長くす
る方法等が優位である。

【００１１】最初の消去パルスを長くし、２回目以降の
消去のパルス幅を一定パルス幅にしたときの消去回数と
消去パルス幅との関係を図１−（１）に示し、消去のパ
ルス幅を消去の回数が増えるにしたがって長くしたとき
の消去回数と消去パルス幅との関係を図１−（２）に示
す。また、消去のパルス幅を一定とした従来方式のとき
の消去回数と消去パルス幅との関係を図１−（３）に示
す。

【００１２】このように本発明では消去時間を分割して
消去を行なう際に消去のパルス幅を一定とせず、図１−
（１）や図１−（２）に示すように１回の消去のパルス
幅を長くすることによって繰り返し行なう消去の回数を
減らす。これにより消去からベリファイ、及びベリファ
イから消去へ切り換わる際に行なわれるメモリセルのゲ
ート、ドレイン、ソースに印加される電圧等の切り換え
回数を減らし、この電圧の切り換えに必要なトータル時
間を短縮して消去モード全体の時間を短くするものであ
る。

【００１３】但し、消去のパルス幅を長くする際には、
温度特性や書き換え特性等の特性変動を考慮したうえ
で、１回の消去でメモリセルのしきい値電圧が負の電圧
になってしまわないように消去のパルス幅を設定する必
要がある。

【００１４】本願発明の具体的な構成は、浮遊ゲートを
有する複数のメモリセルを有し、メモリセルは上記浮遊
ゲートの電子の量により情報を記憶し、浮遊ゲートの電
子の量を調整する際に、メモリセルに複数のパルスを印
加し、複数のパルスの最初のパルスの幅が最大であり、
２番目のパルス以降は最初のパルスよりも幅が狭く設定
されていることを特徴とする。

【００１５】上記したように消去モードで繰り返し行な
われる消去のパルス幅を一定としていた従来技術に対し
て、本発明は繰り返し行なわれる消去のパルス幅を一定
とせずにそのなかの１回の消去のパルス幅を長くするこ
とによって、繰り返し行なう消去の回数を減らすことが
できる。

【００１６】すなわち、消去のパルス幅を長くするとそ
の時の消去が深く行なわれ、消去後のベリファイでメモ
リセルの消去が不十分であると判定される割合は減少す
る。従って、消去とベリファイの繰り返し回数は消去の
パルス幅を長くした分だけ少なくなる。

【００１７】その結果、消去からベリファイ、及びベリ
ファイから消去へ切り換わる際に行なわれるメモリセル
のゲート、ドレイン、ソースに印加される電圧等の切り
換え回数が減り、この電圧の切り換えに必要なトータル
時間が短縮され消去モード全体の時間が短くなる。

【００１８】特に本願発明のように、複数のパルスのう
ち最初のものを最大とすることにより、最初のパルスに
より浮遊ゲートの電荷量を大きく変化させることができ
る。理想的には印加するパルスの数は少ないほど高速な
記録・消去ができ好適である。前掲特開平４−２１４２
９８号は最大幅のパルスを複数印加するので、それだけ
プログラム時間が増大する。

【００１９】

【発明の実施の形態】図３には、半導体不揮発性記憶装
置の回路図が示されている。

【００２０】（１）半導体不揮発性記憶装置の素子構造 この図３の各回路素子は特に制限されないが、公知のＣ
ＭＯＳ（相補型ＭＯＳ）集積回路の製造技術により、１
個の単結晶シリコンのような半導体基板上において形成
される。

【００２１】特に制限されないが、集積回路は単結晶ｐ
型シリコンからなる半導体基板上に形成される。ｎチャ
ネルＭＯＳＦＥＴはかかる半導体基板表面に形成された
ソース領域、ドレイン領域及びソース領域とドレイン領
域との間の半導体基板上に薄い厚さのゲート絶縁膜を介
して形成されたポリシリコンからなるようなゲート電極
から構成される。ｐチャネルＭＯＳＦＥＴは、上記半導
体基板表面に形成されたｎ型ウェル領域に形成される。
これによって半導体基板はその上に形成された複数のｎ
チャネルＭＯＳＦＥＴの共通の基板ゲートを構成し、回
路の接地電位が供給される。ｐチャネルＭＯＳＦＥＴの
共通の基板ゲート、すなわちｎ型ウェル領域は電源電圧
Ｖｃｃに接続される。あるいは、高電圧回路であれば、
このｎ型ウェル領域は外部から与えられた高電圧Ｖｐ
ｐ、もしくはオンチップ内部発生高電圧等に接続され
る。あるいは、集積回路は単結晶ｎ型シリコンからなる
半導体基板上に形成しても良い。この場合ｎチャネルＭ
ＯＳＦＥＴはｐ型ウェル領域に形成される。

【００２２】（２）半導体不揮発性記憶装置の回路構成
とアドレス回路系 特に制限されないが、この実施例の半導体不揮発性記憶
装置では外部端子から供給される行、列アドレス信号Ａ
Ｘ、ＡＹを受けるアドレスバッファＸＡＤＢ、ＹＡＤＢ
で形成された相補アドレス信号が行、列アドレスデコー
ダＸＤＣＲ、ＹＤＣＲに供給される。特に制限されない
が、上記行、列アドレスバッファＸＡＤＢ、ＹＡＤＢは
装置内部の選択信号ｃｅにより活性化されて、外部端子
からのアドレス信号ＡＸ、ＡＹを取り込み、外部端子か
ら供給されたアドレス信号と同相の内部アドレス信号と
逆相のアドレス信号とからなる相補アドレス信号とを形
成する。

【００２３】行アドレスデコーダＸＤＣＲは、アドレス
バッファＸＡＤＢの相補アドレス信号に従ったメモリア
レイのワード線ＷＬの選択信号を形成し、列アドレスデ
コーダＹＤＣＲは、アドレスバッファＹＡＤＢの相補ア
ドレス信号に従ったメモリアレイのデータ線ＤＬの選択
信号を形成する。

【００２４】特に制限されないが、メモリセルの選択は
８ビットあるいは１６ビット単位等での書き込み、読み
出しを行なうため行アドレスデコーダＸＤＣＲと列アド
レスデコーダＹＤＣＲによりメモリセルは８個あるいは
１６個等が選択される。一つのデータブロックのメモリ
セルはワード線方向（行方向）にｍ個、データ線方向
（列方向）にｎ個とした。言い換えると、メモリアレイ
はｍ×ｎ個のメモリセル群のデータブロックが８個ある
いは１６個等に分かれている。

【００２５】（３）不揮発性メモリアレイ系 不揮発性メモリアレイは、制御ゲートと浮遊ゲートとを
有するメモリセルＭＯＳＦＥＴＭ１〜Ｍ９、ワード線Ｗ
Ｌ、データ線ＤＬ、共通ソース線ＣＳにより構成されて
いる。

【００２６】上記メモリセルは特に制限されないが、Ｅ
ＰＲＯＭのメモリセルと類似の構成とされ、制御ゲート
と浮遊ゲートとを有する公知のメモリセル、または制御
ゲートと浮遊ゲート、及び選択ゲートを有する公知のメ
モリセルである。但し、その消去が浮遊ゲートとソース
線に結合されるソース間のトンネル現象を利用して電気
的に行なわれる点が、従来の紫外線を用いたＥＰＲＯＭ
の消去方法と異なっている。

【００２７】（４）消去回路系 この共通ソース線ＣＳは、消去回路ＥＲＣによって書き
込み、読み出し及びベリファイ時には回路の接地電位Ｖ
ｓｓとされるのに対して、消去時には高電圧Ｖｐｐに切
り換えられる。同図のメモリアレイにおいて、同じ行に
配置されたメモリセル例えばＭ１、Ｍ４、Ｍ７の制御ゲ
ートはワード線ＷＬ１に接続され、同じ列に配置された
メモリセル例えばＭ１〜Ｍ３のドレインはデータ線ＤＬ
１に接続されている。

【００２８】（５）共通データ線、書き込み回路、読み
出し回路 複数のデータ線ＤＬ１〜ＤＬｍは、アドレスデコーダＹ
ＤＣＲによって形成された選択信号を受ける列選択スイ
ッチＭＯＳＦＥＴＱ１〜Ｑ３を介して共通データ線ＣＤ
に接続される。この共通データ線ＣＤには、書き込み時
にオンとなるＭＯＳＦＥＴＱ５を介して書き込み用デー
タ入力バッファＤＩＢが接続される。この書き込み用デ
ータ入力バッファＤＩＢは、外部端子Ｉ／Ｏから入力さ
れる書き込み信号を受ける。また、この共通データ線Ｃ
Ｄは、読み出し制御信号ｓｅを受け読み出し時にオンと
なるスイッチＭＯＳＦＥＴＱ４を介してセンスアンプＳ
Ａに接続され、更に読み出し用データ出力バッファＤＯ
Ｂを介して外部端子Ｉ／Ｏに接続される。

【００２９】（６）タイミング制御回路 タイミング制御回路ＣＯＮＴは特に制限されないが、外
部端子／ＣＥ、／ＯＥ、／ＷＥ、／ＥＥにそれぞれ供給
されるチップイネーブル信号、アウトプットイネーブル
信号、ライトイネーブル信号、イレーズイネーブル信号
に応答するとともに書き込み・消去用高電圧Ｖｐｐに応
答して、内部制御信号ｃｅ、ｓｅ、ｗｅ、ｅｒ等のタイ
ミング信号を発生したり、またアドレスデコーダ等に選
択的に供給する読み出し用電源電圧Ｖｃｃ、書き込み及
び消去用高電圧Ｖｐｐ、ベリファイ用電圧Ｖｃｖ等を発
生する。

【００３０】（７）書き込み動作 書き込み時には、内部信号ｃｅ及びｗｅはハイレベルに
される。共通ソース線ＣＳのソース電位は、消去回路Ｅ
ＲＣによって回路の接地電位Ｖｓｓにされる。

【００３１】行、列アドレスデコーダ回路ＸＤＣＲ、Ｙ
ＤＣＲ及びデータ入力回路ＤＩＢには、その動作電圧と
して高電圧Ｖｐｐが供給される。書き込みが行なわれる
ワード線ＷＬは、その電圧が上記高電圧Ｖｐｐになる。
浮遊ゲートに電子を注入すべきメモリセルが接続された
データ線ＤＬは、上記同様な高電圧Ｖｐｐに接続され
る。

【００３２】これにより、メモリセルに書き込みが行な
われる。書き込まれた（“０”状態）メモリセルは、そ
の浮遊ゲートに電子が蓄積される。

【００３３】（８）消去動作 消去時には内部信号ｃｅ及びｅｒはハイレベルにされ、
共通ソース線ＣＳには消去回路ＥＲＣによって消去のた
めの高電圧Ｖｐｐが供給される。この時、制御ゲートか
らソースに向かう高電界が作用し、メモリセルの浮遊ゲ
ートに蓄積された電子がトンネル現象によりソース線側
に引き抜かれる（“１”状態）ことによって消去が行な
われる。

【００３４】なお、外部端子Ｉ／Ｏ、及び／ＣＥ、／Ｏ
Ｅ、／ＷＥから書き込み、消去等の動作を指示する制御
信号を供給することにより各動作を指定しても良い。高
電圧Ｖｐｐは、外部からの供給でなく内部で電源電圧Ｖ
ｃｃを昇圧した電位であっても良い。

【００３５】（９）読み出し動作 通常の読み出し時には、内部信号ｓｅ及びｃｅはハイレ
ベルにされる。共通ソース線ＣＳの電位は、消去回路Ｅ
ＲＣによって回路の接地電位Ｖｓｓにされる。

【００３６】行、列アドレスデコーダ回路ＸＤＣＲ、Ｙ
ＤＣＲ、センスアンプＳＡ及びデータ入力回路ＤＩＢに
はその動作電圧として電源電圧Ｖｃｃが供給される。

【００３７】読み出しが行なわれるメモリセルに接続さ
れたワード線ＷＬは、その電圧が電源電圧Ｖｃｃにな
る。尚、データ線ＤＬには、弱い書き込みが起こりにく
いように１Ｖ程度の低電圧をセンスアンプＳＡより供給
する。

【００３８】“０”状態に書き込まれたメモリセルは、
その浮遊ゲートに電子が蓄積されているので、しきい値
電圧は高くなり、読み出し時にワード線ＷＬを選択して
もドレイン電流は流れない。一方、電子の注入が行なわ
れていない“１”状態のメモリセルのしきい値電圧は低
く、ワード線ＷＬを選択すると電流が流れる。この電流
をセンスアンプＳＡで受け、データ出力回路ＤＯＢを通
り外部端子Ｉ／Ｏに出力される。これにより、メモリア
レイの通常の読み出しが行なわれる。

【００３９】（１０）消去後のベリファイ動作 フラッシュメモリにおいては、誤読み出しを防止するた
めにメモリセルのしきい値電圧が負の電圧にならないよ
うに精度良く制御しなければならない。このため、実際
の消去に先立ってプレライト動作を実行し、その後、消
去の時間を何回かに分割して行ない、消去後にベリファ
イを行なって消去が十分であるかどうかを確認し、十分
でなければ再度消去をするという動作を繰り返す必要が
ある。

【００４０】このようなアルゴリズムを一連の動作とし
て行なうのが、消去モードである。また、上記した消去
モードのアルゴリズムを、半導体不揮発性記憶装置内部
で制御可能としたものを自動消去モードという。

【００４１】消去モードにおけるベリファイ時には、共
通ソース線ＣＳのソース電位は消去回路ＥＲＣによって
回路の接地電位Ｖｓｓにされる。一方、行、列アドレス
デコーダ回路ＸＤＣＲ、ＹＤＣＲ、センスアンプＳＡ及
びデータ入力回路ＤＩＢには、その動作電圧として電源
電圧Ｖｃｃよりも低い電圧Ｖｃｖが供給される。

【００４２】すなわち、ベリファイ時には選択されたメ
モリセルが消去状態（しきい値電圧が低い状態）である
かどうかを判定するため、フラッシュメモリに対して読
み出し動作が可能な下限の電源電圧Ｖｃｃｍｉｎにほぼ
等しくなるような電圧で読み出しが行なわれる。

【００４３】（１１）消去モード 特開平２−２８９９９７号公報においては、上記した消
去モードのアルゴリズムを半導体不揮発性記憶装置内部
で制御することが可能な自動消去モードを例にとって説
明している。一方、本発明の実施例の消去モードでは、
特開平２−２８９９９７号公報における消去モードに対
して、消去のパルス幅を一定としないという点が異な
る。従って、主な回路については特開平２−２８９９９
７号公報に示される回路を引用し、ここでは消去のパル
ス幅を設定する回路、すなわち消去パルス終了信号ＰＥ
を発生させる２進カウンタ回路ＢＣＳ３及び異常検出信
号ＦＡＩＬを発生させる２進カウンタ回路ＢＣＳ４を中
心に図４から図７を用いて説明する。

【００４４】（１２）消去パルス発生回路と消去動作 図４と図６に示す２進カウンタ回路ＢＣＳ３は、消去の
パルス幅を設定するために必要な回路である。また、図
４と図６に示す２進カウンタ回路ＢＣＳ４は、消去パル
スが発生された回数を計数するために必要な回路であ
る。

【００４５】自動消去モードでは、メモリアレイの全て
のアドレスについてプレライトが終了すると、自動消去
モード設定信号ＡＥが立ち上がり消去期間に入る。ま
た、自動消去モード設定信号ＡＥの立ち上がりに伴い、
ある遅延を持って自動消去モード設定遅延信号ＡＥＤが
立ち上がる。この信号ＡＥＤの立ち上がりを受けて消去
開始信号ＳＴが一定期間だけ立ち上がり、フリップフロ
ップ回路ＦＦ３がセットされる。遅延回路Ｄ５により設
定された時間の後に、消去パルス／ＥＰが立ち下がる。
この消去パルス／ＥＰのロウレベルにより、消去回路Ｅ
ＲＣを介してメモリセルのソースに高電圧Ｖｐｐが印加
される。発振回路Ｏ２と２進カウンタ回路ＢＣＳ３は、
消去パルス／ＥＰがロウレベルにされることによりそれ
らによって定められた時間が経過した後、消去パルス終
了信号ＰＥをロウレベルからハイレベルに変化させ、フ
リップフロップ回路ＦＦ３をリセットする。これに応じ
て消去パルス／ＥＰが立ち上がるので、消去回路ＥＲＣ
によりメモリセルのソースの電位は高電圧Ｖｐｐから回
路の接地電位Ｖｓｓに切り換えられる。

【００４６】遅延回路Ｄ７により設定された遅延時間の
後に、消去ベリファイ信号ＥＶが立ち上がりベリファイ
に移る。ベリファイ用基準パルスの分周信号ＯＳ２は周
期の前半がハイレベル、周期の後半がロウレベルの信号
であり、ロウレベルである期間にセンスアンプからの出
力信号Ｓ０〜Ｓ７（８ビット出力の場合）のハイレベ
ル、ロウレベルの判定が行なわれ、センスアンプから出
力されている全ビットの信号Ｓ０〜Ｓ７がロウレベルの
時、言い換えるならばメモリセルのそれぞれのしきい値
電圧が低い消去状態ならば、フリップフロップ回路ＦＦ
３がセットされずにベリファイ時アドレスインクリメン
ト信号ＥＡＩに応答して次のアドレスを示す内部アドレ
ス信号が形成され、再び信号ＯＳ２のロウレベルの期間
に判定が行なわれる。もし、センスアンプの出力信号Ｓ
０〜Ｓ７のうち１ビット以上の信号がハイレベルであれ
ば、すなわち１ビットでも消去が不十分であると判定さ
れたメモリセルがあれば、フリップフロップ回路ＦＦ３
がセットされ再びロウレベルの消去パルス／ＥＰが発生
される。このロウレベルの消去パルス／ＥＰによって再
び消去が行なわれ、その後ベリファイが再び実行され
る。この時、遅延回路Ｄ８の作用により信号ＯＳ２の最
後のパルスはアドレスインクリメント信号ＥＡＩに現わ
れないようにされ、最後に消去が不十分であると判定さ
れたアドレスに留まることを示している。言い換えるな
らば、再び消去が行なわれた後のベリファイは前のベリ
ファイで消去が不十分であると判定されたアドレスから
実行される。

【００４７】上記動作の繰り返しにより全てのアドレス
に対応するメモリセルがベリファイされると、自動消去
モード設定信号ＡＥが立ち下がり消去モード終了信号Ｅ
Ｒが一定期間だけハイレベルにされ、消去モードが終了
する。また、自動消去モード設定信号ＡＥの立ち下がり
に伴い、ある遅延を持って自動消去モード設定遅延信号
ＡＥＤが立ち下がる。

【００４８】特に限定されないが、図４には最初の消去
のパルス幅を長くし２回目以降の消去のパルス幅を一定
パルス幅にするための回路図が示され、図５にはその時
の主な波形のタイミングが示されている。図５におい
て、消去パルス／ＥＰが立ち下がっている間にソース線
に消去パルスが印加され消去が行なわれる。また、消去
パルス／ＥＰが立ち上がり、ある遅延を持って消去ベリ
ファイ信号ＥＶが立ち上がるとベリファイが行なわれ
る。消去パルス／ＥＰが立ち下がるタイミングは、セン
スアンプからの出力信号Ｓ０〜Ｓ７によって決まる。す
なわち、ベリファイを行ない消去が不十分であるメモリ
セルがあると、Ｓ０〜Ｓ７信号のいずれかが立ち上がり
消去パルス／ＥＰが立ち下がる。また、消去パルス／Ｅ
Ｐが立ち上がるタイミングは消去パルス終了信号ＰＥに
よって決まる。すなわち、ｄ信号と２進カウンタＢ．Ｃ
の出力信号Ａを入力とする２入力ＮＯＲ回路の出力信号
ＰＥＡ、または／ａ信号と２進カウンタＢ．Ｃの出力信
号Ｃを入力とする２入力ＮＯＲ回路の出力信号ＰＥＣの
どちらか一方が立ち上がると、消去パルス終了信号ＰＥ
が立ち上がり消去パルス／ＥＰが立ち上がる。上述した
ｄ信号は、最初に消去パルス／ＥＰが立ち上がるまでは
ハイレベルを保ち、消去パルス／ＥＰが立ち上がった後
は消去モード終了信号ＥＲが立ち上がり消去モードが終
了するまではロウレベルとなる。このように、最初に消
去モードに入った時はｄ信号がハイレベルとなっている
ため、Ａが立ち下がってもＰＥＡ信号が立ち上がらな
い。このため、ＰＥＣ信号が立ち上がるまで消去パルス
終了信号ＰＥが立ち上がらないので、長いパルス幅の消
去パルス／ＥＰを得ることができる。従って、図４に示
す回路により最初の消去のパルス幅を長くし、２回目以
降の消去のパルス幅を一定パルス幅にすることができ
る。更に、２進カウンタＢＣＳ３内にある２進カウンタ
Ｂ．Ｃの段数を変えること、ＰＥＡ信号を出力とする２
入力ＮＯＲ回路、及びＰＥＣ信号を出力とする２入力Ｎ
ＯＲ回路をどこの２進カウンタＢ．Ｃの出力から取り出
すかによって、消去のパルス幅を任意に設定することが
できる。

【００４９】また、特に限定されないが、図６には繰り
返し行なわれる消去のパルス幅を消去の回数が増えるに
したがって長くするための回路図が示され、図７にはそ
の時の主な波形のタイミングが示されている。上述した
ように、消去パルス／ＥＰが立ち下がるタイミングはセ
ンスアンプの出力信号Ｓ０〜Ｓ７によって決まる。ま
た、消去パルス／ＥＰが立ち上がるタイミングは、消去
パルス終了信号ＰＥによって決まる。図６に示す回路で
は、／ａから／ｘ信号及び異常検出信号ＦＡＩＬを利用
して１回目の消去時にはＰＥＡ信号が立ち上がり、２回
目の消去時にはＰＥＢ信号が立ち上がるというように設
計されているため、消去の回数が増えるにしたがって繰
り返し行なわれる消去のパルス幅が長くなる。図６に示
す回路においては、２進カウンタ回路ＢＣＳ３内にある
２進カウンタＢ．Ｃの段数を変えることによって消去の
パルス幅をどこまで長くするか、すなわち消去を何回繰
り返すかを任意に決めることができる。

【００５０】なお、特開平２−２８９９９７でも述べら
れているが、２進カウンタ回路ＢＣＳ４では消去パルス
／ＥＰの発生回数を計数し、ある一定回数の消去パルス
／ＥＰを計数しても消去モードが終了しない場合、すな
わち消去パルス／ＥＰをある一定回数印加しても消去が
できない場合には異常検出信号ＦＡＩＬ号を立ち上げ
る。その結果、消去モード終了信号ＥＲが立ち上がり強
制的に消去モードを終了させる。

【００５１】

【発明の効果】本願において開示される発明によって得
られる効果を簡単に説明すれば、下記の通りである。

【００５２】すなわち、半導体不揮発性記憶装置の消去
モードにおいて、繰り返し行なわれる消去のパルス幅を
一定としないことによって消去とベリファイの繰り返し
回数を減らし、消去からベリファイ、及びベリファイか
ら消去へ切り換わる際に行なわれるメモリセルのゲー
ト、ドレイン、ソースに印加される電圧等の切り換え回
数を少なくする。その結果、上記した電圧の切り換えに
必要なトータル時間を短縮し、消去モード全体の時間を
短くすることができる。

【図面の簡単な説明】

【図１】本発明の実施例による消去モードのフローチャ
ートである。

【図２】従来の消去モードのフローチャートである。

【図３】本発明の実施例による半導体不揮発性記憶装置
の回路図である。

【図４】本発明の実施例による消去パルス発生回路の回
路図である。

【図５】本発明の実施例による消去パルス発生回路の波
形タイミングである。

【図６】本発明の他の実施例による消去パルス発生の回
路図である。

【図７】本発明の他の実施例による消去パルス発生回路
の波形タイミングである。

【符号の説明】

ＬＯＧＣ…消去制御回路、ＥＲＣ…消去回路、ＳＡ…セ
ンスアンプ、ＸＤＣＲ…行アドレスデコーダ、ＹＤＣＲ
…列アドレスデコーダ、ＸＡＤＢ…行アドレスバッフ
ァ、ＹＡＤＢ…列アドレスバッファ、ＤＯＢ…出力バッ
ファ、ＤＩＢ…入力バッファ、ＣＯＮＴ…タイミング制
御回路、Ｍ１〜Ｍ９…メモリセル、Ｑ１〜Ｑ５…ＭＯＳ
ＦＥＴ、ＷＬ１〜ＷＬｎ…ワード線、ＤＬ１〜ＤＬｍ…
データ線、ＣＳ…共通ソース線、ＣＤ…共通データ線、
ｃｅ…内部制御信号、ｓｅ…読み出し制御信号、ｗｅ…
書き込み制御信号、ｅｒ…消去制御信号、Ｖｓｓ…接地
電圧、Ｖｃｃ…電源電圧、Ｖｐｐ…高電圧、Ｖｃｖ…ベ
リファイ用電圧、ＡＸ…行アドレス信号、ＡＹ…列アド
レス信号、／ＣＥ…外部端子（チップイネーブル信
号）、／ＯＥ…外部端子（アウトプットイネーブル信
号）、／ＷＥ…外部端子（ライトイネーブル信号）、／
ＥＥ…外部端子（イレーズイネーブル信号）、Ｉ／Ｏ…
外部入出力端子、ＰＰ…プレライトパルス、ＥＳ…消去
モードを示す信号、ＤＣ…デコーダ制御信号、ＥＶ…消
去ベリファイ信号、ＡＥＤ…自動消去モード設定遅延信
号、ＶＥ…ベリファイ時センスアンプ活性化信号、Ｄ５
〜Ｄ８…遅延回路、Ｏ２…発振回路、ＢＣＳ３、ＢＣＳ
４…２進カウンタ回路、／ＥＰ…消去パルス、ＡＥ…自
動消去モード設定信号、ＳＴ…消去開始信号、ＯＳ２…
べリファイ用基準パルスの分周信号、Ｓ０〜Ｓ７…セン
スアンプの出力信号、ＥＶ…消去ベリファイ信号、ＥＡ
Ｉ…ベリファイ時アドレスインクリメント信号、ＰＥ…
消去パルス終了信号、ＦＡＩＬ…異常検出信号、ＥＲ…
消去モード終了信号。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 久米 均 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 宮本 直樹 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内

Claims (7)

【特許請求の範囲】
1. 【請求項１】浮遊ゲートを有する複数のメモリセルを有
   し、 該メモリセルは上記浮遊ゲートの電子の量により情報を
   記憶し、 上記浮遊ゲートの電子の量を調整する際に、上記メモリ
   セルに複数のパルスを印加し、該複数のパルスの最初の
   パルスの幅が最大であり、２番目のパルス以降は最初の
   パルスよりも幅が狭く設定されていることを特徴とする
   半導体不揮発性記憶装置。
2. 【請求項２】所定数上記複数のパルスを印加しても上記
   浮遊ゲートが所望の状態にならない場合には上記パルス
   の印加を終了することを特徴とする請求項１記載の半導
   体不揮発性記憶装置。
3. 【請求項３】上記浮遊ゲートの電子を放出して情報を消
   去する消去モードは、上記メモリセルに電子を注入する
   電子注入動作と、上記メモリセルから電子を放出する電
   子放出動作とを含むことを特徴とする請求項２または３
   記載の半導体不揮発性記憶装置。
4. 【請求項４】上記複数のパルスの印加動作中に、上記浮
   遊ゲートの電子の蓄積状態をチェックするベリファイ動
   作を行うことを特徴とする請求項１乃至３のうちのいず
   れかに記載の半導体不揮発性記憶装置。
5. 【請求項５】上記ベリファイ動作は、上記複数のパルス
   の各パルスの印加の後に、メモリセルに対してベリファ
   イ電圧を印加することにより行われることを特徴とする
   請求項４記載の半導体不揮発性記憶装置。
6. 【請求項６】上記複数のパルスの各パルスのエネルギー
   は、１回のパルスで上記メモリセルのしきい値電圧が負
   にならないように設定されていることを特徴とする請求
   項１乃至５のうちのいずれかに記載の半導体不揮発性記
   憶装置。
7. 【請求項７】上記２番目のパルス以降は同じ幅のパルス
   であることを特徴とする請求項１乃至６のうちのいずれ
   かに記載の半導体不揮発性記憶装置。