JPH11250679A - 半導体メモリ装置のワ―ドライン電圧発生回路 - Google Patents
半導体メモリ装置のワ―ドライン電圧発生回路Info
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- JPH11250679A JPH11250679A JP37151698A JP37151698A JPH11250679A JP H11250679 A JPH11250679 A JP H11250679A JP 37151698 A JP37151698 A JP 37151698A JP 37151698 A JP37151698 A JP 37151698A JP H11250679 A JPH11250679 A JP H11250679A
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Abstract
(57)【要約】
【課題】 工程変化により、誘発可能なマルチ−ビット
データを貯蔵するメモリセルのスレショルド電圧変化に
より連動するワードライン電圧を発生する回路を具備し
た半導体メモリ装置を提供する。 【解決手段】 各々がゲートを持ち、ローとカラムで配
列されたメモリセルと、前記ゲートに連結されたワード
ラインと、前記ワードラインに接続され、この中から、
アドレス信号に従って、一つを選ぶためのローデコーダ
と、前記ローデコーダに接続され、データ読出動作時に
前記メモリセルからデータが読出される時、他の電圧を
順次発生し、前記ローデコーダにより選択された前記ワ
ードラインに前記他の電圧を次第に印加するための電圧
発生手段を含み、前記電圧発生手段は前記各メモリセル
により貯蔵可能なデータ状態に対応する他のスレショル
ド電圧が可変でき、前記他の電圧が前記他のスレショル
ド電圧に対応するレベルから外れる時、自動的に調整す
る。
データを貯蔵するメモリセルのスレショルド電圧変化に
より連動するワードライン電圧を発生する回路を具備し
た半導体メモリ装置を提供する。 【解決手段】 各々がゲートを持ち、ローとカラムで配
列されたメモリセルと、前記ゲートに連結されたワード
ラインと、前記ワードラインに接続され、この中から、
アドレス信号に従って、一つを選ぶためのローデコーダ
と、前記ローデコーダに接続され、データ読出動作時に
前記メモリセルからデータが読出される時、他の電圧を
順次発生し、前記ローデコーダにより選択された前記ワ
ードラインに前記他の電圧を次第に印加するための電圧
発生手段を含み、前記電圧発生手段は前記各メモリセル
により貯蔵可能なデータ状態に対応する他のスレショル
ド電圧が可変でき、前記他の電圧が前記他のスレショル
ド電圧に対応するレベルから外れる時、自動的に調整す
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関する
ものであり、より詳しくはマルチ−ビットデータを貯蔵
するための半導体メモリ装置のワードライン電圧発生回
路に関するものである。
ものであり、より詳しくはマルチ−ビットデータを貯蔵
するための半導体メモリ装置のワードライン電圧発生回
路に関するものである。
【０００２】
【従来の技術】漸次的に半導体メモリ装置が高密度化さ
れるにより、収率向上と生産単価を低くするため、一つ
のメモリセルに少なくとも２ビットの情報を示すマルチ
−ビットデータを貯蔵することができる半導体メモリ装
置に対した研究が半導体メーカーにより活発に進行され
ている。
れるにより、収率向上と生産単価を低くするため、一つ
のメモリセルに少なくとも２ビットの情報を示すマルチ
−ビットデータを貯蔵することができる半導体メモリ装
置に対した研究が半導体メーカーにより活発に進行され
ている。
【０００３】図１はマルチ−ビットデータ（この場合、
２ビット）を一つのメモリセルに貯蔵する場合、各マル
チ−ビットデータ状態、それに対応するスレショルド電
圧の分布、そして、読出動作する時、印加されるワード
ライン電圧を示す図面である。そして、図２はデータ読
出動作する時、ワードライン電圧のレベル変化及び各感
知視点を示す図面である。
２ビット）を一つのメモリセルに貯蔵する場合、各マル
チ−ビットデータ状態、それに対応するスレショルド電
圧の分布、そして、読出動作する時、印加されるワード
ライン電圧を示す図面である。そして、図２はデータ読
出動作する時、ワードライン電圧のレベル変化及び各感
知視点を示す図面である。
【０００４】図１で、スレショルド電圧Ｖｔｈ０は２ビ
ットデータ中、”００”の状態に対応し、スレショルド
電圧Ｖｔｈ１は”０１”の状態に対応し、スレショルド
電圧Ｖｔｈ２は”１０”の状態に対応し、そして、スレ
ショルド電圧Ｖｔｈ３は”１１”の状態に対応する。任
意のメモリセルに貯蔵されたデータを読出する場合、図
２に図示されたように、まず、任意のメモリセルに連結
されたワードラインが第１ワードライン電圧ＷＬ０に駆
動された後、任意のメモリセルを通じて電流が流れるか
の可否を感知増幅回路（図示されない）により判読され
る。
ットデータ中、”００”の状態に対応し、スレショルド
電圧Ｖｔｈ１は”０１”の状態に対応し、スレショルド
電圧Ｖｔｈ２は”１０”の状態に対応し、そして、スレ
ショルド電圧Ｖｔｈ３は”１１”の状態に対応する。任
意のメモリセルに貯蔵されたデータを読出する場合、図
２に図示されたように、まず、任意のメモリセルに連結
されたワードラインが第１ワードライン電圧ＷＬ０に駆
動された後、任意のメモリセルを通じて電流が流れるか
の可否を感知増幅回路（図示されない）により判読され
る。
【０００５】その次に、前で言及した方法のように、第
２ワードライン電圧ＷＬ１及び第３ワードライン電圧Ｗ
Ｌ２を順次、印加した後、任意のメモリセルを通じて電
流が流れるか否かを判読するようになる。最終的に、三
回に渡って、判読された結果を論理的に合わせて任意の
メモリセルに貯蔵されたマルチ−ビットデータを読出し
するようになる。
２ワードライン電圧ＷＬ１及び第３ワードライン電圧Ｗ
Ｌ２を順次、印加した後、任意のメモリセルを通じて電
流が流れるか否かを判読するようになる。最終的に、三
回に渡って、判読された結果を論理的に合わせて任意の
メモリセルに貯蔵されたマルチ−ビットデータを読出し
するようになる。
【０００６】各感知段階で変化されなければならないワ
ードライン電圧を、要求されるレベルに正確に制御する
ことはマルチ−ビットデータを貯蔵する半導体メモリ装
置で非常に重要である。要するに、低い電源電圧として
動作する装置で好ましいレベルのワードライン電圧を発
生するために内部的に高電圧発生回路を使わなければな
らないし、そこから提供された電圧源（ｖｏｌｔａｇｅ
ｓｏｕｒｃｅ）を使って、希望のレベルのワードライ
ン電圧を得るための技術が要求される。
ードライン電圧を、要求されるレベルに正確に制御する
ことはマルチ−ビットデータを貯蔵する半導体メモリ装
置で非常に重要である。要するに、低い電源電圧として
動作する装置で好ましいレベルのワードライン電圧を発
生するために内部的に高電圧発生回路を使わなければな
らないし、そこから提供された電圧源（ｖｏｌｔａｇｅ
ｓｏｕｒｃｅ）を使って、希望のレベルのワードライ
ン電圧を得るための技術が要求される。
【０００７】図３はマルチ−ビットデータを貯蔵するこ
とができる半導体メモリ装置のワードライン電圧制御構
造を示すブロック図である。半導体メモリ装置はメモリ
セルアレイ１０，それの一側に連結されており、そし
て、メモリセルアレイ１０をデコーディングするための
ブロックデコーダ１１及びワードラインプレーデコーダ
１４を含む。
とができる半導体メモリ装置のワードライン電圧制御構
造を示すブロック図である。半導体メモリ装置はメモリ
セルアレイ１０，それの一側に連結されており、そし
て、メモリセルアレイ１０をデコーディングするための
ブロックデコーダ１１及びワードラインプレーデコーダ
１４を含む。
【０００８】メモリセルアレイ１０及びブロックデコー
ダ１１はこの分野の知識を習得した人々によく知られて
いるので、ここで、それに対した説明は省略する。そし
て、メモリ装置が低い電源電圧（ｌｏｗ ＶＣＣ）で動
作する場合、ワードライン電圧発生器１３はワードライ
ン電圧源１２から提供される高電圧ＶＰＰあるいはそれ
より低いレベルの電源電圧ＶＣＣを受け入れ、要求され
るレベルのワードライン電圧Ｖｐを発生する。
ダ１１はこの分野の知識を習得した人々によく知られて
いるので、ここで、それに対した説明は省略する。そし
て、メモリ装置が低い電源電圧（ｌｏｗ ＶＣＣ）で動
作する場合、ワードライン電圧発生器１３はワードライ
ン電圧源１２から提供される高電圧ＶＰＰあるいはそれ
より低いレベルの電源電圧ＶＣＣを受け入れ、要求され
るレベルのワードライン電圧Ｖｐを発生する。
【０００９】マルチ−ビットデータ（ｍｕｌｔｉーｌｅ
ｖｅｌ ｄａｔａ）を貯蔵するメモリ装置で読出動作の
間に変化する、すなわち、ワードラインに印加される電
圧を発生する回路が本発明の関心なので、以下、それに
対した詳細回路が説明される。図４ないし図６は従来技
術によるワードライン電圧発生回路を示す回路図であ
る。そして、図７ないし図９は従来技術による動作タイ
ミングを示す図面である。
ｖｅｌ ｄａｔａ）を貯蔵するメモリ装置で読出動作の
間に変化する、すなわち、ワードラインに印加される電
圧を発生する回路が本発明の関心なので、以下、それに
対した詳細回路が説明される。図４ないし図６は従来技
術によるワードライン電圧発生回路を示す回路図であ
る。そして、図７ないし図９は従来技術による動作タイ
ミングを示す図面である。
【００１０】図４ないし図６から知られるように、従来
技術によるワードライン電圧発生回路はこの分野でよく
知られているように、差動増幅回路及び抵抗を利用した
電圧分配回路を使って、要求されるレベルのワードライ
ン電圧ＶＰを発生するようになる。このような回路を通
じてワードライン電圧ＶＰが低くなったり、高くなる場
合、変化されたワードライン電圧が自動的に再調整され
るように設計された。
技術によるワードライン電圧発生回路はこの分野でよく
知られているように、差動増幅回路及び抵抗を利用した
電圧分配回路を使って、要求されるレベルのワードライ
ン電圧ＶＰを発生するようになる。このような回路を通
じてワードライン電圧ＶＰが低くなったり、高くなる場
合、変化されたワードライン電圧が自動的に再調整され
るように設計された。
【００１１】前記した従来のワードライン電圧発生回路
によると、マルチ−ビットデータを貯蔵するためのメモ
リセルの可能なデータ状態に対応するスレショルド電圧
を工程及び他の条件により変化させることができる。万
一、セルのスレショルド電圧が変わると、これに従っ
て、対応するワードライン電圧ＶＰも変わらなければな
らない。
によると、マルチ−ビットデータを貯蔵するためのメモ
リセルの可能なデータ状態に対応するスレショルド電圧
を工程及び他の条件により変化させることができる。万
一、セルのスレショルド電圧が変わると、これに従っ
て、対応するワードライン電圧ＶＰも変わらなければな
らない。
【００１２】つまり、”００”のデータ状態に対応する
スレショルド電圧が１Ｖであり、これに対応するワード
ライン電圧ＶＰが１．５Ｖと仮定する。この時、工程変
化によりセルのスレショルド電圧が１．２Ｖあるいは１
Ｖより低くなる場合、ゲートソース電圧Ｖｇｓが変化さ
れることは自明である。結果的に、スレショルド電圧が
変化されたメモリセルを通じて流れるセル電流が各感知
区間で違うので、読出フェイルが誘発される可能性があ
る。
スレショルド電圧が１Ｖであり、これに対応するワード
ライン電圧ＶＰが１．５Ｖと仮定する。この時、工程変
化によりセルのスレショルド電圧が１．２Ｖあるいは１
Ｖより低くなる場合、ゲートソース電圧Ｖｇｓが変化さ
れることは自明である。結果的に、スレショルド電圧が
変化されたメモリセルを通じて流れるセル電流が各感知
区間で違うので、読出フェイルが誘発される可能性があ
る。
【００１３】前記した問題点を解決するための、従来の
場合、セルのスレショルド電圧変化を調査して、ワード
ライン電圧ＷＬ０−ＷＬ２の値は再調整されなければな
らない。この場合、ワードライン電圧発生回路１３の電
圧分配回路を構成する抵抗の値、あるいは基準電圧のレ
ベルを再調整しなければならない。
場合、セルのスレショルド電圧変化を調査して、ワード
ライン電圧ＷＬ０−ＷＬ２の値は再調整されなければな
らない。この場合、ワードライン電圧発生回路１３の電
圧分配回路を構成する抵抗の値、あるいは基準電圧のレ
ベルを再調整しなければならない。
【００１４】
【発明が解決しようとする課題】従って、本発明の目的
は工程変化により、誘発することができるマルチ−ビッ
トデータを貯蔵するメモリセルのスレショルド電圧変化
により連動するワードライン電圧を発生する回路を具備
した半導体メモリ装置を提供することである。
は工程変化により、誘発することができるマルチ−ビッ
トデータを貯蔵するメモリセルのスレショルド電圧変化
により連動するワードライン電圧を発生する回路を具備
した半導体メモリ装置を提供することである。
【００１５】本発明の他の目的は工程変化が誘発されて
も、安定されたマルチ−ビットデータ読出動作を保証す
ることができる半導体メモリ装置を提供することであ
る。
も、安定されたマルチ−ビットデータ読出動作を保証す
ることができる半導体メモリ装置を提供することであ
る。
【００１６】
【課題を解決するための手段】上述した目的を達成する
ために提案された本発明の一つの特徴によると、各々が
ゲートを持ち、マルチ−ビットデータを貯蔵するための
ローとカラムで配列された複数のメモリセルと、メモリ
セルのゲートに連結された複数のワードラインと、ワー
ドラインに接続され、アドレス信号に従って、ワードラ
イン中、一つを選ぶためのローデコーダと、ローデコー
ダに接続され、データ読出動作の間にメモリセルからデ
ータが読出される時、複数の他の電圧を順次的に発生
し、そして、ローデコーダにより選択されたワードライ
ンに他の電圧を次第に印加するための電圧発生手段を含
み、電圧発生手段は各メモリセルにより貯蔵可能なデー
タ状態に対応する複数の他のスレショルド電圧が変わっ
たり、他の電圧が複数の他のスレショルド電圧に対応す
るレベルから外れる時、他の電圧が対応するレベルに自
動的に調整されなければならない。
ために提案された本発明の一つの特徴によると、各々が
ゲートを持ち、マルチ−ビットデータを貯蔵するための
ローとカラムで配列された複数のメモリセルと、メモリ
セルのゲートに連結された複数のワードラインと、ワー
ドラインに接続され、アドレス信号に従って、ワードラ
イン中、一つを選ぶためのローデコーダと、ローデコー
ダに接続され、データ読出動作の間にメモリセルからデ
ータが読出される時、複数の他の電圧を順次的に発生
し、そして、ローデコーダにより選択されたワードライ
ンに他の電圧を次第に印加するための電圧発生手段を含
み、電圧発生手段は各メモリセルにより貯蔵可能なデー
タ状態に対応する複数の他のスレショルド電圧が変わっ
たり、他の電圧が複数の他のスレショルド電圧に対応す
るレベルから外れる時、他の電圧が対応するレベルに自
動的に調整されなければならない。
【００１７】この態様において、マルチ−ビットデータ
は少なくとも２ビットの情報を示す。
は少なくとも２ビットの情報を示す。
【００１８】この態様において、各他の電圧に対応する
レベルは貯蔵可能なデータ状態に対応する他のスレショ
ルド電圧の間のレベルに各々対応する。
レベルは貯蔵可能なデータ状態に対応する他のスレショ
ルド電圧の間のレベルに各々対応する。
【００１９】この態様において、電圧発生手段は複数の
他の電圧を各々発生するための複数のワードライン電圧
発生回路及び、複数のワードライン電圧発生回路に電源
電圧に関係なく、一定なレベルの基準電圧を提供するた
めの基準電圧発生回路を含み、各ワードライン電圧発生
回路は、ａ）複数の他の電圧中、一つの電圧をローデコ
ーダに印加するための電圧印加回路と、ｂ）電圧印加回
路からローデコーダに印加される電圧のレベルを検出す
る検出回路とで構成され、検出回路は対応するメモリセ
ルのスレショルド電圧が変わる時、複数の他の電圧中、
対応する電圧をスレショルド電圧の変化に連動させるた
めに検出された結果に従って、電圧印加回路を活性化／
非活性化させる。
他の電圧を各々発生するための複数のワードライン電圧
発生回路及び、複数のワードライン電圧発生回路に電源
電圧に関係なく、一定なレベルの基準電圧を提供するた
めの基準電圧発生回路を含み、各ワードライン電圧発生
回路は、ａ）複数の他の電圧中、一つの電圧をローデコ
ーダに印加するための電圧印加回路と、ｂ）電圧印加回
路からローデコーダに印加される電圧のレベルを検出す
る検出回路とで構成され、検出回路は対応するメモリセ
ルのスレショルド電圧が変わる時、複数の他の電圧中、
対応する電圧をスレショルド電圧の変化に連動させるた
めに検出された結果に従って、電圧印加回路を活性化／
非活性化させる。
【００２０】この態様において、検出回路は、ａ）マル
チ−ビットデータを示す複数の可能な状態に対応する複
数の他のスレショルド電圧中、一つのスレショルド電圧
に設定される基準セルと、ｂ）基準セルのソース電位を
高めるためのオフ−セット電圧をそれのソースに印加す
るオフ−セット電圧印加回路及び、ｃ）オフ−セット電
圧印加回路に接続され、対応する感知区間を示す信号に
応答して、オフ−セット電圧印加回路を接地させるため
のスイッチを含む。
チ−ビットデータを示す複数の可能な状態に対応する複
数の他のスレショルド電圧中、一つのスレショルド電圧
に設定される基準セルと、ｂ）基準セルのソース電位を
高めるためのオフ−セット電圧をそれのソースに印加す
るオフ−セット電圧印加回路及び、ｃ）オフ−セット電
圧印加回路に接続され、対応する感知区間を示す信号に
応答して、オフ−セット電圧印加回路を接地させるため
のスイッチを含む。
【００２１】この態様において、電圧発生手段は、各ワ
ードライン電圧発生回路とローデコーダが接続されたノ
ードに連結され、読出動作が遂行される前にローデコー
ダに印加される電圧を初期化するための初期化手段を付
加的に含む。
ードライン電圧発生回路とローデコーダが接続されたノ
ードに連結され、読出動作が遂行される前にローデコー
ダに印加される電圧を初期化するための初期化手段を付
加的に含む。
【００２２】この態様において、初期化手段は読出動作
の間に活性化される制御信号に応じて接続ノードを接地
とスイッチングするためのスイッチを含む。
の間に活性化される制御信号に応じて接続ノードを接地
とスイッチングするためのスイッチを含む。
【００２３】この態様において、スイッチは接続ノード
と接地の間に形成される電流通路及び制御信号が印加さ
れるゲートを持つＮＭＯＳトランジスターからなってい
る。
と接地の間に形成される電流通路及び制御信号が印加さ
れるゲートを持つＮＭＯＳトランジスターからなってい
る。
【００２４】この態様において、各ワードライン電圧発
生回路は接地に連結されたゲート及び基準電圧発生回路
と基準セルの他側の間に形成された電流通路を持つＰＭ
ＯＳトランジスターを付加的に含み、ＰＭＯＳトランジ
スターの電流駆動能力が基準セルのそれより少ない。
生回路は接地に連結されたゲート及び基準電圧発生回路
と基準セルの他側の間に形成された電流通路を持つＰＭ
ＯＳトランジスターを付加的に含み、ＰＭＯＳトランジ
スターの電流駆動能力が基準セルのそれより少ない。
【００２５】本発明の他の特徴によると、各々がゲート
を持ち、少なくとも２ビットの情報を示すマルチ−ビッ
トデータを貯蔵するためのローとカラムで配列された複
数のメモリセルと、メモリセルのゲートに連結された複
数のワードラインと、ワードラインに接続され、アドレ
ス信号に従って、ワードライン中、一つを選ぶためのロ
ーデコーダと、ローデコーダに接続され、複数の他の電
圧を各々発生するための複数のワードライン電圧発生回
路及び複数のワードライン電圧発生回路に電源電圧に関
係なく、一定なレベルの基準電圧を提供するための基準
電圧発生回路を含む電圧発生手段を含み、各ワードライ
ン電圧発生回路は、ａ）複数の他の電圧中、一つの電圧
をローデコーダに印加するための電圧印加回路と、ｂ）
電圧印加回路からローデコーダに印加される電圧のレベ
ルを検出する検出回路で構成され、検出回路は対応する
メモリセルのスレショルド電圧が変わる時、複数の他の
電圧中、対応する電圧をスレショルド電圧の変化に連動
させるために検出された結果により、電圧印加回路を活
性化／非活性化させる。
を持ち、少なくとも２ビットの情報を示すマルチ−ビッ
トデータを貯蔵するためのローとカラムで配列された複
数のメモリセルと、メモリセルのゲートに連結された複
数のワードラインと、ワードラインに接続され、アドレ
ス信号に従って、ワードライン中、一つを選ぶためのロ
ーデコーダと、ローデコーダに接続され、複数の他の電
圧を各々発生するための複数のワードライン電圧発生回
路及び複数のワードライン電圧発生回路に電源電圧に関
係なく、一定なレベルの基準電圧を提供するための基準
電圧発生回路を含む電圧発生手段を含み、各ワードライ
ン電圧発生回路は、ａ）複数の他の電圧中、一つの電圧
をローデコーダに印加するための電圧印加回路と、ｂ）
電圧印加回路からローデコーダに印加される電圧のレベ
ルを検出する検出回路で構成され、検出回路は対応する
メモリセルのスレショルド電圧が変わる時、複数の他の
電圧中、対応する電圧をスレショルド電圧の変化に連動
させるために検出された結果により、電圧印加回路を活
性化／非活性化させる。
【００２６】この態様において、検出回路は、ａ）マル
チ−ビットデータを示す複数の可能な状態に対応する複
数の別のスレショルド電圧中、一つのスレショルド電圧
中、一つのスレショルド電圧で設定される基準セルと、
ｂ）基準セルのソース電位を高めるためのオフ−セット
電圧をそれのソースに印加するオフ−セット電圧印加回
路及び、ｃ）オフ−セット電圧印加回路に接続され、対
応する感知区間を知らせる信号に応じてオフ−セット電
圧印加回路を接地させるためのスイッチを含む。
チ−ビットデータを示す複数の可能な状態に対応する複
数の別のスレショルド電圧中、一つのスレショルド電圧
中、一つのスレショルド電圧で設定される基準セルと、
ｂ）基準セルのソース電位を高めるためのオフ−セット
電圧をそれのソースに印加するオフ−セット電圧印加回
路及び、ｃ）オフ−セット電圧印加回路に接続され、対
応する感知区間を知らせる信号に応じてオフ−セット電
圧印加回路を接地させるためのスイッチを含む。
【００２７】
【作用】このような装置によると、工程変化によりメモ
リセルのスレショルド電圧が変わる時、それに従って連
動されるワードライン電圧を発生することもできる。
リセルのスレショルド電圧が変わる時、それに従って連
動されるワードライン電圧を発生することもできる。
【００２８】
【発明の実施の形態】以下、図１０及び図１１を参照し
て本発明の実施形態を詳細に説明する。図１０を参照す
ると、本発明の新規な半導体メモリ装置はワードライン
電圧発生回路１３を提供し、ワードライン電圧発生回路
１３は工程変化により、メモリセルのスレショルド電圧
が変化する場合、変化したスレショルド電圧により、ワ
ードライン電圧を自動的に再調整する。工程変化によ
り、メモリセルのスレショルド電圧が変化しても、好ま
しいレベルのワードライン電圧を得ることにより、安定
したデータ読出動作を保障することができる。
て本発明の実施形態を詳細に説明する。図１０を参照す
ると、本発明の新規な半導体メモリ装置はワードライン
電圧発生回路１３を提供し、ワードライン電圧発生回路
１３は工程変化により、メモリセルのスレショルド電圧
が変化する場合、変化したスレショルド電圧により、ワ
ードライン電圧を自動的に再調整する。工程変化によ
り、メモリセルのスレショルド電圧が変化しても、好ま
しいレベルのワードライン電圧を得ることにより、安定
したデータ読出動作を保障することができる。
【００２９】再び、図１０を参照すると、本発明による
半導体メモリ装置はワードライン電圧発生回路１３を含
む。図面には図示されなかったが、本発明の半導体メモ
リ装置が図３に図示されたメモリセルアレイ１０，ブロ
ックデコーダ１１及びワードラインプロデコーダ１４を
持つことはこの分野の通常的な知識を習得した人々に自
明である。
半導体メモリ装置はワードライン電圧発生回路１３を含
む。図面には図示されなかったが、本発明の半導体メモ
リ装置が図３に図示されたメモリセルアレイ１０，ブロ
ックデコーダ１１及びワードラインプロデコーダ１４を
持つことはこの分野の通常的な知識を習得した人々に自
明である。
【００３０】本発明によるワードライン電圧発生回路１
３は一つの基準電圧発生回路９６と三つの電圧発生回路
１００，１０１及び１０２を含む。基準電圧発生回路９
６は電源電圧ＶＣＣに関係なく、一定なレベル（この場
合、２Ｖ）の基準電圧Ｖｉｖｃｃを発生し、そして、基
準電圧Ｖｉｖｃｃを三つの電圧発生回路１００−１０２
に各々提供する。そして、各電圧発生回路１００−１０
２は電源（ｐｏｗｅｒｓｕｐｐｌｙ ｖｏｌｔａｇｅ）
として図３のワードライン電圧源１２から電源電圧ＶＣ
Ｃあるいは高電圧ＶＰＰを供給してもらう。基準電圧発
生回路９６はこの分野の通常的な知識を習得した人々に
よく知られているので、ここではそれに対した説明は省
略する。
３は一つの基準電圧発生回路９６と三つの電圧発生回路
１００，１０１及び１０２を含む。基準電圧発生回路９
６は電源電圧ＶＣＣに関係なく、一定なレベル（この場
合、２Ｖ）の基準電圧Ｖｉｖｃｃを発生し、そして、基
準電圧Ｖｉｖｃｃを三つの電圧発生回路１００−１０２
に各々提供する。そして、各電圧発生回路１００−１０
２は電源（ｐｏｗｅｒｓｕｐｐｌｙ ｖｏｌｔａｇｅ）
として図３のワードライン電圧源１２から電源電圧ＶＣ
Ｃあるいは高電圧ＶＰＰを供給してもらう。基準電圧発
生回路９６はこの分野の通常的な知識を習得した人々に
よく知られているので、ここではそれに対した説明は省
略する。
【００３１】本発明の電圧発生回路１００−１０２は同
一な構成及び機能を持つので、以下一つの電圧発生回路
１００に対して説明され、他の回路１０１及び１０２に
おいて、電圧発生回路１００の構成要素と同一な機能を
持つ構成要素に対して同一な参照番号を併記する。
一な構成及び機能を持つので、以下一つの電圧発生回路
１００に対して説明され、他の回路１０１及び１０２に
おいて、電圧発生回路１００の構成要素と同一な機能を
持つ構成要素に対して同一な参照番号を併記する。
【００３２】図５で、電圧発生回路１００は四つのＰＭ
ＯＳトランジスター８０−８３，三つのＮＭＯＳトラン
ジスター８４，８５及び８８，一つの抵抗８７及び一つ
の基準セル（ｒｅｆｅｒｅｎｃｅ ｃｅｌｌ）Ｍ００か
らなり、ＰＭＯＳトランジスター８０及び８２は電流ミ
ラー（ｃｕｒｒｅｎｔ ｍｉｒｒｏｒ）から構成されて
いる。
ＯＳトランジスター８０−８３，三つのＮＭＯＳトラン
ジスター８４，８５及び８８，一つの抵抗８７及び一つ
の基準セル（ｒｅｆｅｒｅｎｃｅ ｃｅｌｌ）Ｍ００か
らなり、ＰＭＯＳトランジスター８０及び８２は電流ミ
ラー（ｃｕｒｒｅｎｔ ｍｉｒｒｏｒ）から構成されて
いる。
【００３３】信号ＮＯ＿ＡＣＴ１は読出動作する時、第
１感知区間を知らせるアクティブハイパルス（ａｃｔｉ
ｖｅ ｈｉｇｈ ｐｕｌｓｅ）として、一番目感知段階
でハイレベル（ｈｉｇｈ ｌｅｖｅｌ）になる。信号Ｓ
ＴＧは読出動作を知らせる信号として、読出動作の間に
ローレベル（ｌｏｗ ｌｅｖｅｌ）に遷移する信号であ
る。
１感知区間を知らせるアクティブハイパルス（ａｃｔｉ
ｖｅ ｈｉｇｈ ｐｕｌｓｅ）として、一番目感知段階
でハイレベル（ｈｉｇｈ ｌｅｖｅｌ）になる。信号Ｓ
ＴＧは読出動作を知らせる信号として、読出動作の間に
ローレベル（ｌｏｗ ｌｅｖｅｌ）に遷移する信号であ
る。
【００３４】そして、基準セルＭ００はマルチ−ビット
データを貯蔵することができるメモリセルの可能なデー
タ状態に対応するスレショルド電圧（２ビット情報を示
す場合、四つのスレショルド電圧）中、”００”状態
（図１参照）に対応するスレショルド電圧Ｖｔｈ０を持
つ。反面、余りの電圧発生回路１０１及び１０２に提供
される基準セルＭ０１及びＭ１０は各々”０１”及び”
１０”状態に各々対応するスレショルド電圧Ｖｔｈ１及
びＶｔｈ２を持つ。
データを貯蔵することができるメモリセルの可能なデー
タ状態に対応するスレショルド電圧（２ビット情報を示
す場合、四つのスレショルド電圧）中、”００”状態
（図１参照）に対応するスレショルド電圧Ｖｔｈ０を持
つ。反面、余りの電圧発生回路１０１及び１０２に提供
される基準セルＭ０１及びＭ１０は各々”０１”及び”
１０”状態に各々対応するスレショルド電圧Ｖｔｈ１及
びＶｔｈ２を持つ。
【００３５】ＰＭＯＳトランジスター８１のソースは電
源電圧ＶＣＣあるいは高電圧ＶＰＰが印加される電源端
子１に接続され、それのゲートは信号（ＮＯ＿ＡＣＴ
１）に制御される。ＰＭＯＳトランジスター８０のソー
スは電源端子１に接続され、それのドレーンはトランジ
スター８１のドレーンと共通に連結されている。ＮＭＯ
Ｓトランジスター８４及び８５の電流通路はトランジス
ター８０及び８１の共通ドレーン接続点８Ａ及び接地電
圧ＶＳＳを受け入れるための接地端子２に直列に形成さ
れている。トランジスター８４及び８５のゲートはゲー
トが接地されたＰＭＯＳトランジスター８３を通じて基
準電圧発生回路９６と信号ＮＯ＿ＡＣＴ１に各々制御さ
れる。
源電圧ＶＣＣあるいは高電圧ＶＰＰが印加される電源端
子１に接続され、それのゲートは信号（ＮＯ＿ＡＣＴ
１）に制御される。ＰＭＯＳトランジスター８０のソー
スは電源端子１に接続され、それのドレーンはトランジ
スター８１のドレーンと共通に連結されている。ＮＭＯ
Ｓトランジスター８４及び８５の電流通路はトランジス
ター８０及び８１の共通ドレーン接続点８Ａ及び接地電
圧ＶＳＳを受け入れるための接地端子２に直列に形成さ
れている。トランジスター８４及び８５のゲートはゲー
トが接地されたＰＭＯＳトランジスター８３を通じて基
準電圧発生回路９６と信号ＮＯ＿ＡＣＴ１に各々制御さ
れる。
【００３６】ＰＭＯＳトランジスター８２のゲートはト
ランジスター８０のゲートと共通に８Ｂに接続され、そ
れのソースは電源端子１に連結され、そして、それのソ
ースはワードライン電圧ＶＰを出力するための出力端子
３に接続されている。それに、共通ゲート接続点８Ｂは
共通ドレーン接続点８Ａに連結されている。
ランジスター８０のゲートと共通に８Ｂに接続され、そ
れのソースは電源端子１に連結され、そして、それのソ
ースはワードライン電圧ＶＰを出力するための出力端子
３に接続されている。それに、共通ゲート接続点８Ｂは
共通ドレーン接続点８Ａに連結されている。
【００３７】基準セルＭ００の電流通路は抵抗８７の一
つの端子とＮＭＯＳトランジスター８４のゲートとＰＭ
ＯＳトランジスター８３が接続されたところ、すなわ
ち、接続点８Ｃと接地端子１０２の間に形成され、それ
のゲートは出力端子３に連結されている。抵抗８７の他
の端子は信号ＮＯ＿ＡＣＴ１に制御されるＮＭＯＳトラ
ンジスター８８を通じて接地端子２に連結されている。
つの端子とＮＭＯＳトランジスター８４のゲートとＰＭ
ＯＳトランジスター８３が接続されたところ、すなわ
ち、接続点８Ｃと接地端子１０２の間に形成され、それ
のゲートは出力端子３に連結されている。抵抗８７の他
の端子は信号ＮＯ＿ＡＣＴ１に制御されるＮＭＯＳトラ
ンジスター８８を通じて接地端子２に連結されている。
【００３８】図１０で、各電圧発生回路１００−１０２
の出力端子、すなわち、ワードライン電圧ＶＰが出力さ
れる端子３に連結され、信号ＳＴＧに制御されるＮＭＯ
Ｓトランジスター５９の電流通路は、読出動作が完了さ
れた後、ワードライン電圧ＶＰの出力端子３を初期化さ
せるために、出力端子３及び接地端子２の間に形成され
ている。
の出力端子、すなわち、ワードライン電圧ＶＰが出力さ
れる端子３に連結され、信号ＳＴＧに制御されるＮＭＯ
Ｓトランジスター５９の電流通路は、読出動作が完了さ
れた後、ワードライン電圧ＶＰの出力端子３を初期化さ
せるために、出力端子３及び接地端子２の間に形成され
ている。
【００３９】図１１は本発明による読出動作タイミング
を示す図面である。以下、図１０及び図１１に依拠して
本発明による動作が説明される。
を示す図面である。以下、図１０及び図１１に依拠して
本発明による動作が説明される。
【００４０】図１１から知られるように、ワードライン
電圧発生回路１３が非活性化された時、すなわち、信号
ＮＯ＿ＡＣＴ１、ＮＯ＿ＡＣＴ２及びＮＯ＿ＡＣＴ３と
信号ＳＴＧが各々ローレベル（ｌｏｗｌｅｖｅｌ）とハ
イレベル（ｈｉｇｈ ｌｅｖｅｌ）である時、ワードラ
イン電圧発生回路１３の出力端子３は活性化されたＮＭ
ＯＳトランジスター４８により、接地電位ＶＳＳに初期
化され、そして、各基準セルＭ００、Ｍ０１及びＭ１０
の各ゲートも０Ｖに初期化される。
電圧発生回路１３が非活性化された時、すなわち、信号
ＮＯ＿ＡＣＴ１、ＮＯ＿ＡＣＴ２及びＮＯ＿ＡＣＴ３と
信号ＳＴＧが各々ローレベル（ｌｏｗｌｅｖｅｌ）とハ
イレベル（ｈｉｇｈ ｌｅｖｅｌ）である時、ワードラ
イン電圧発生回路１３の出力端子３は活性化されたＮＭ
ＯＳトランジスター４８により、接地電位ＶＳＳに初期
化され、そして、各基準セルＭ００、Ｍ０１及びＭ１０
の各ゲートも０Ｖに初期化される。
【００４１】そして、各電圧発生回路１００−１０２の
トランジスター８１及び８３は活性化され、そして、ト
ランジスター８５及び８８は非活性化される。これによ
り、共通ゲート接続点８Ｂすなわち、共通ドレーン接続
点８Ａの電位がトランジスター８１を通じてＶＣＣある
いはＶＰＰにチャージされ、その結果として、電流ミラ
ーを構成するＰＭＯＳトランジスター８０及び８２は非
活性化される。ここで、ＮＭＯＳトランジスター８５は
共通ドレーン／ゲート接続点８Ａ／８Ｂから接地端子２
にＤＣ電流が流れることを防止するように非活性化され
る。
トランジスター８１及び８３は活性化され、そして、ト
ランジスター８５及び８８は非活性化される。これによ
り、共通ゲート接続点８Ｂすなわち、共通ドレーン接続
点８Ａの電位がトランジスター８１を通じてＶＣＣある
いはＶＰＰにチャージされ、その結果として、電流ミラ
ーを構成するＰＭＯＳトランジスター８０及び８２は非
活性化される。ここで、ＮＭＯＳトランジスター８５は
共通ドレーン／ゲート接続点８Ａ／８Ｂから接地端子２
にＤＣ電流が流れることを防止するように非活性化され
る。
【００４２】その次、読出動作が遂行されると、信号Ｎ
Ｏ＿ＡＣＴ１はローレベルであるので、ハイレベルに遷
移され、そして、信号ＳＴＧはハイレベルからローレベ
ルに遷移される。すなわち、電圧発生回路１００は活性
化される。この時、図１１に図示されたように、信号Ｎ
Ｏ＿ＡＣＴ１及びＮＯ＿ＡＣＴ２はローレベルに維持さ
れる。これにより、電圧発生回路１０１及び１０２は非
活性化され、そして、それのＮＭＯＳトランジスター８
５及び８８は非導電される。
Ｏ＿ＡＣＴ１はローレベルであるので、ハイレベルに遷
移され、そして、信号ＳＴＧはハイレベルからローレベ
ルに遷移される。すなわち、電圧発生回路１００は活性
化される。この時、図１１に図示されたように、信号Ｎ
Ｏ＿ＡＣＴ１及びＮＯ＿ＡＣＴ２はローレベルに維持さ
れる。これにより、電圧発生回路１０１及び１０２は非
活性化され、そして、それのＮＭＯＳトランジスター８
５及び８８は非導電される。
【００４３】図１０は電圧発生回路１００で、第１感知
区間の間に信号ＮＯ＿ＡＣＴ１がハイレベルに維持され
るので、それに制御されるトランジスター８１，８５及
び８８中、ＰＭＯＳトランジスター８１は非活性化さ
れ、そして、ＮＭＯＳトランジスター８５及び８８は活
性化される。この時、各電圧発生回路１００−１０２に
基準電圧Ｖｉｖｃｃ（本実施形態の場合、２Ｖ）を供給
する基準電圧発生回路９６に制御されるＮＭＯＳトラン
ジスター８４も活性化される。電流ミラーの共通ドレー
ン／ゲート接続点８Ａ／８Ｂの電位が活性化された（導
電された）トランジスター８４及び８５を通じて接地電
位ＶＳＳに放電されるので、ＰＭＯＳトランジスター８
２は活性化される。これにより、出力端子３の電位は好
ましいレベルのワードライン電圧ＶＰ（図１１で、ＷＬ
０）に漸次、高まるようになる。
区間の間に信号ＮＯ＿ＡＣＴ１がハイレベルに維持され
るので、それに制御されるトランジスター８１，８５及
び８８中、ＰＭＯＳトランジスター８１は非活性化さ
れ、そして、ＮＭＯＳトランジスター８５及び８８は活
性化される。この時、各電圧発生回路１００−１０２に
基準電圧Ｖｉｖｃｃ（本実施形態の場合、２Ｖ）を供給
する基準電圧発生回路９６に制御されるＮＭＯＳトラン
ジスター８４も活性化される。電流ミラーの共通ドレー
ン／ゲート接続点８Ａ／８Ｂの電位が活性化された（導
電された）トランジスター８４及び８５を通じて接地電
位ＶＳＳに放電されるので、ＰＭＯＳトランジスター８
２は活性化される。これにより、出力端子３の電位は好
ましいレベルのワードライン電圧ＶＰ（図１１で、ＷＬ
０）に漸次、高まるようになる。
【００４４】続けて、ワードライン電圧ＶＰが要求され
るレベルに昇圧される間に、ワードライン電圧ＶＰが基
準セルＭ００のスレショルド電圧Ｖｔｈ０に抵抗８７に
より基準セルＭ００のソース電圧が昇圧されたレベルに
対応する電圧が加えられた電位になると、基準セルＭ０
０はますます活性化される。これにより、２Ｖの基準電
圧にチャージされているトランジスター８４のゲート電
位は徐々に低くなる。続けて、ＮＭＯＳトランジスター
８４が非活性化され、共通ドレーン接続点８Ａはトラン
ジスター８０を通じて、電圧ＶＣＣ／ＶＰＰーＶｔｐに
漸次的に高くなる。
るレベルに昇圧される間に、ワードライン電圧ＶＰが基
準セルＭ００のスレショルド電圧Ｖｔｈ０に抵抗８７に
より基準セルＭ００のソース電圧が昇圧されたレベルに
対応する電圧が加えられた電位になると、基準セルＭ０
０はますます活性化される。これにより、２Ｖの基準電
圧にチャージされているトランジスター８４のゲート電
位は徐々に低くなる。続けて、ＮＭＯＳトランジスター
８４が非活性化され、共通ドレーン接続点８Ａはトラン
ジスター８０を通じて、電圧ＶＣＣ／ＶＰＰーＶｔｐに
漸次的に高くなる。
【００４５】これにより、出力端子３に電流を供給する
交通ゲート接続点８Ｂにゲートが連結されたＰＭＯＳト
ランジスター８２は非活性化される。このような一連の
動作を通じて、ワードライン電圧ＶＰは”００”のデー
タ状態に対応するスレショルド電圧Ｖｔｈに誤差電圧
（ｏｆｆ ｓｅｔ ｖｏｌｔａｇｅ）が加えられたレベ
ルに維持される。前記のような方法で残りの電圧発生回
路１０１及び１０２を順次、活性化させることにより好
ましいレベルのワードライン電圧を得られる。
交通ゲート接続点８Ｂにゲートが連結されたＰＭＯＳト
ランジスター８２は非活性化される。このような一連の
動作を通じて、ワードライン電圧ＶＰは”００”のデー
タ状態に対応するスレショルド電圧Ｖｔｈに誤差電圧
（ｏｆｆ ｓｅｔ ｖｏｌｔａｇｅ）が加えられたレベ
ルに維持される。前記のような方法で残りの電圧発生回
路１０１及び１０２を順次、活性化させることにより好
ましいレベルのワードライン電圧を得られる。
【００４６】基準セルＭ００のスレショルド電圧Ｖｔｈ
０が対応するメモリセルのそれと同一な工程条件により
設定されるので、万一、対応するメモリセルのスレショ
ルド電圧が工程変化により別の値に変化すると、それに
対応する基準セルＭ００のそれも変化する。従って、工
程変化により、メモリセルのスレショルド電圧が変わる
場合、可変されるスレショルド電圧ほど対応する基準セ
ルも変わるので、ワードライン電圧ＶＰは抵抗８７によ
る誤差電圧により自動的に再調整される。
０が対応するメモリセルのそれと同一な工程条件により
設定されるので、万一、対応するメモリセルのスレショ
ルド電圧が工程変化により別の値に変化すると、それに
対応する基準セルＭ００のそれも変化する。従って、工
程変化により、メモリセルのスレショルド電圧が変わる
場合、可変されるスレショルド電圧ほど対応する基準セ
ルも変わるので、ワードライン電圧ＶＰは抵抗８７によ
る誤差電圧により自動的に再調整される。
【００４７】結果的に、工程変化により、メモリセルの
スレショルド電圧が変化しても、本発明のワードライン
電圧発生回路１３はセルのゲートソース電圧を一定に維
持されるようにスレショルド電圧変化に連動してワード
ライン電圧ＶＰが変化する。結局、工程変化によりスレ
ショルド電圧が変化すると、これに対応する基準セルの
それも変化するので、セル電流は各感知区間で一定に維
持される。
スレショルド電圧が変化しても、本発明のワードライン
電圧発生回路１３はセルのゲートソース電圧を一定に維
持されるようにスレショルド電圧変化に連動してワード
ライン電圧ＶＰが変化する。結局、工程変化によりスレ
ショルド電圧が変化すると、これに対応する基準セルの
それも変化するので、セル電流は各感知区間で一定に維
持される。
【００４８】
【発明の効果】上述したように、マルチ−ビットデータ
を貯蔵する半導体メモリ装置で、工程変化により、発生
するセルのスレショルド電圧の変化が誘発され、そのよ
うなスレショルド電圧の変化に連動して、変化されるワ
ードライン電圧を発生することにより、安定したデータ
読出動作を保障することができる。
を貯蔵する半導体メモリ装置で、工程変化により、発生
するセルのスレショルド電圧の変化が誘発され、そのよ
うなスレショルド電圧の変化に連動して、変化されるワ
ードライン電圧を発生することにより、安定したデータ
読出動作を保障することができる。
【図１】 マルチ−ビットデータを貯蔵するメモリセル
のスレショルド電圧分布を示す図面である。
のスレショルド電圧分布を示す図面である。
【図２】 データ読出動作する時、ワードライン電圧の
レベル変化及び感知視点を示す図面である。
レベル変化及び感知視点を示す図面である。
【図３】 マルチ−ビットデータを貯蔵することができ
る半導体メモリ装置の構成を示すブロック図である。
る半導体メモリ装置の構成を示すブロック図である。
【図４】 従来技術によるワードライン電圧発生回路を
示す回路図である。
示す回路図である。
【図５】 従来技術によるワードライン電圧発生回路を
示す回路図である。
示す回路図である。
【図６】 従来技術によるワードライン電圧発生回路を
示す回路図である。
示す回路図である。
【図７】 従来技術による動作タイミング図を示す図面
である。
である。
【図８】 従来技術による動作タイミング図を示す図面
である。
である。
【図９】 従来技術による動作タイミング図を示す図面
である。
である。
【図１０】 本発明の好ましい実施例による半導体メモ
リ装置のワードライン電圧発生回路を示す回路図であ
る。
リ装置のワードライン電圧発生回路を示す回路図であ
る。
【図１１】本発明による読出動作タイミングを示す図面
である。
である。
１０：メモリセルアレイ １１：ブロックデコーダ １２：ワードライン電圧源 １３：ワードライン電圧発生回路 １４：ワードラインプレーデコーダ
Claims (11)
- 【請求項１】 各々がゲートを持ち、マルチ−ビットデ
ータを貯蔵するためのローとカラムで配列された複数の
メモリセルと、 前記メモリセルのゲートに連結された複数のワードライ
ンと、 前記ワードラインに接続され、アドレス信号に従って、
前記ワードライン中、一つを選ぶためのローデコーダ
と、 前記ローデコーダに接続され、データ読出動作の間に前
記メモリセルからデータが読出される時、複数の他の電
圧を順次発生し、そして、前記ローデコーダにより選択
された前記ワードラインに前記他の電圧を次第に印加す
るための電圧発生手段を含み、 前記電圧発生手段は前記各メモリセルにより貯蔵可能な
データ状態に対応する複数の他のスレショルド電圧が変
わったり、前記他の電圧が前記複数の他のスレショルド
電圧に対応するレベルから外れる時、前記他の電圧が対
応するレベルに自動的に調整されることを特徴とする半
導体メモリ装置。 - 【請求項２】 前記マルチ−ビットデータは少なくとも
２ビットの情報を示すことを特徴とする請求項１に記載
の半導体メモリ装置。 - 【請求項３】 前記各々の他の電圧に対応するレベルは
前記貯蔵可能なデータ状態に対応する前記他のスレショ
ルド電圧の間のレベルに各々対応することを特徴とする
請求項２に記載の半導体メモリ装置。 - 【請求項４】 前記電圧発生手段は前記複数の他の電圧
を各々発生するための複数のワードライン電圧発生回路
及び、前記複数のワードライン電圧発生回路に電源電圧
に関係なく、一定なレベルの基準電圧を提供するための
基準電圧発生回路を含み、 前記各ワードライン電圧発生回路は、 ａ）前記複数の他の電圧中、一つの電圧を前記ローデコ
ーダに印加するための電圧印加回路と、 ｂ）前記電圧印加回路から前記ローデコーダに印加され
る電圧のレベルを検出する検出回路とで構成され、 前記検出回路は対応するメモリセルのスレショルド電圧
が可変される時、前記複数の他の電圧中、対応する電圧
を前記スレショルド電圧の変化に連動させるために前記
検出された結果に従って、前記電圧印加回路を活性化／
非活性化させることを特徴とする請求項１に記載の半導
体メモリ装置。 - 【請求項５】 前記検出回路は、 ａ）マルチ−ビットデータを示す複数の可能な状態に対
応する前記複数の他のスレショルド電圧中、一つのスレ
ショルド電圧に設定される基準セルと、 ｂ）前記基準セルのソース電位を高めるためのオフ−セ
ット電圧をそれのソースに印加するオフ−セット電圧印
加回路及び、 ｃ）前記オフ−セット電圧印加回路に接続され、対応す
る感知区間を示す信号に応答して、前記オフ−セット電
圧印加回路を接地させるためのスイッチを含むことを特
徴とする請求項４に記載の半導体メモリ装置。 - 【請求項６】 前記電圧発生手段は、前記各ワードライ
ン電圧発生回路と前記ローデコーダが接続されたノード
に連結され、読出動作が遂行される前に前記ローデコー
ダに印加される電圧を初期化するための初期化手段を付
加的に含むことを特徴とする請求項４に記載の半導体メ
モリ装置。 - 【請求項７】 前記初期化手段は読出動作の間に活性化
される制御信号に応じて前記接続ノードを前記接地とス
イッチングするためのスイッチを含むことを特徴とする
請求項５に記載の半導体メモリ装置。 - 【請求項８】 前記スイッチは前記接続ノードと前記接
地の間に形成される電流通路及び前記制御信号が印加さ
れるゲートを持つＮＭＯＳトランジスターからなること
を特徴とする請求項６に記載の半導体メモリ装置。 - 【請求項９】 前記各ワードライン電圧発生回路は前記
接地に連結されたゲート及び前記基準電圧発生回路と前
記基準セルの他側の間に形成された電流通路を持つＰＭ
ＯＳトランジスターを付加的に含み、前記ＰＭＯＳトラ
ンジスターの電流駆動能力が前記基準セルのそれより少
ないことを特徴とする請求項４に記載の半導体メモリ装
置。 - 【請求項１０】 各々がゲートを持ち、少なくとも２ビ
ットの情報を示すマルチ−ビットデータを貯蔵するため
のローとカラムで配列された複数のメモリセルと、 前記メモリセルのゲートに連結された複数のワードライ
ンと、 前記ワードラインに接続され、アドレス信号に従って、
前記ワードライン中、一つを選ぶためのローデコーダ
と、 前記ローデコーダに接続され、前記複数の他の電圧を各
々発生するための複数のワードライン電圧発生回路及び
前記複数のワードライン電圧発生回路に電源電圧に関係
なく、一定なレベルの基準電圧を提供するための基準電
圧発生回路を含む電圧発生手段を含み、 前記各ワードライン電圧発生回路は、 ａ）前記複数の他の電圧中、一つの電圧を前記ローデコ
ーダに印加するための電圧印加回路と、 ｂ）前記電圧印加回路から前記ローデコーダに印加され
る電圧のレベルを検出する検出回路で構成され、 前記検出回路は対応するメモリセルのスレショルド電圧
が変わる時、前記複数の他の電圧中、対応する電圧をス
レショルド電圧の変化に連動させるために前記検出され
た結果により、前記電圧印加回路を活性化／非活性化さ
せることを特徴とする半導体メモリ装置。 - 【請求項１１】 前記検出回路は、 ａ）マルチ−ビットデータを示す複数の可能な状態に対
応する前記複数の別のスレショルド電圧中、一つのスレ
ショルド電圧中、一つのスレショルド電圧で設定される
基準セルと、 ｂ）前記基準セルのソース電位を高めるためのオフ−セ
ット電圧をそれのソースに印加するオフ−セット電圧印
加回路及び、 ｃ）前記オフ−セット電圧印加回路に接続され、対応す
る感知区間を知らせる信号に応じて前記オフ−セット電
圧印加回路を接地させるためのスイッチを含むことを特
徴とする請求項４に記載の半導体メモリ装置。
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