JPH1125068A

JPH1125068A - フィルタ回路

Info

Publication number: JPH1125068A
Application number: JP9196536A
Authority: JP
Inventors: Nagaaki Shu; 長明周; Giyouriyou Hata; 暁凌秦
Original assignee: Yozan Inc
Current assignee: Yozan Inc
Priority date: 1997-07-07
Filing date: 1997-07-07
Publication date: 1999-01-29

Abstract

(57)【要約】【目的】オーバーサンプリングが可能なフィルタ回路
の回路規模縮小、省電力化を図る。【構成】サンプル・ホールド回路を複数のグループに
分け、1個の加算回路を切り替え使用して各グループの
データの加算を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はフィルタ回路に係り、移
動体通信や無線ＬＡＮ等におけるスペクトラム拡散通信
システムのためのマッチドフィルタ回路に有効なフィル
タ回路に関する。

【０００２】

【従来の技術】マッチドフィルタ（整合フィルタ）回路
は、２つの信号の同一性を判定するためのフィルタであ
り、スペクトラム拡散方式の通信において、信号を受信
すべきユーザは受信信号を自らの拡散符号を用いたマッ
チドフィルタで処理し、その相関ピークを検出して、同
期捕捉および保持を行う。

【０００３】ここに拡散符号をＰＮ（ｉ）、チップ時間
Ｔｃ、拡散率Ｍ、ある時刻（ｔ）における入力信号をＳ
（ｔ）、ある時刻ｔにおける相関出力信号Ｒ（ｔ）とす
ると、式（１）が得られる。

【数１】となる。なおＰＮ（ｉ）は１ビットデータのデータ列で
ある。

【０００４】同期捕捉のためにはダブルサンプリングあ
るいはより多くのサンプリングを行う必要があり、複数
系統のマッチドフィルタ回路を用い、上記式（１）の演
算を複数系統で同時に実行しその演算結果を択一的に出
力し、あるいは加算する。このようなマッチドフィルタ
回路の実現のために従来はデジタル回路あるいはＳＡＷ
（表面音波）素子が使用されていたが、デジタル回路で
は回路規模が大きくなって消費電力が大となり、移動体
通信には適さず、一方ＳＡＷ素子では１素子による全体
回路実現が容易でなくまたＳ／Ｎ比が低いという問題が
あった。

【０００５】そこで発明者等は、特願平９−１１６５２
３号において、拡散符号が１ビットデータ列であること
に注目し、入力信号を時系列のアナログ信号としてサン
プル・ホールドした後、これをマルチプレクサによって
「１」または「−１」の系列に分岐し、それぞれの時系
列信号を容量結合によって並列加算し、小規模かつ省電
力のＬＳＩによって高速処理を行うマッチドフィルタ回
路を提案している。

【０００６】しかし現在、一層の回路規模縮小、消費電
力節減が望まれている。

【０００７】

【発明が解決しようとする課題】本発明はこの背景のも
とに創案されたもので、オーバーサンプリングが可能で
あり、かつ、従来よりも小規模かつ省電力のマッチドフ
ィルタ回路を提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明に係るフィルタ回
路は、サンプル・ホールド回路を複数のサンプル・ホー
ルド回路群に分け、1個の加算回路を切替えて使用し
て、各サンプル・ホールド回路群で保持されたデータの
加算を行うものである。

【０００９】

【実施例】次に本発明に係るフィルタ回路のマッチドフ
ィルタ回路としての第１実施例を図面に基づいて説明す
る。

【００１０】図１において、マッチドフィルタ回路は複
数のサンプル・ホールド回路ＳＨ１１、ＳＨ１
２、．．．、ＳＨ１ｎよりなる第１サンプル・ホールド
回路群Ｇ１、サンプル・ホールド回路ＳＨ２１、ＳＨ２
２、．．．、ＳＨ２ｎよりなる第２サンプル・ホールド
回路群Ｇ２を有し、これらサンプル・ホールド回路には
アナログ入力電圧Ｖｉｎが並列に入力されている。第1
サンプル・ホールド回路群の各サンプル・ホールド回路
ＳＨ１ｉと第２サンプル・ホールド回路群の各サンプル
・ホールド回路ＳＨ２ｉとは対応して設けられ、いずれ
か一方のサンプル・ホールド回路群によって、Ｖｉｎを
所定数の時系列データとして取込む。サンプル・ホール
ド回路群Ｇ１とサンプル・ホールド回路群Ｇ２とはクロ
ックＣＬＫ１、ＣＬＫ２によってそれぞれ取込みタイミ
ングを設定され、各クロックはチップ時間を周期とする
とともに、相互に１／２チップ時間の周期のずれを有す
る。従って、例えば、１／２チップ時間ごとに、ＳＨ１
１、ＳＨ２１、ＳＨ１２、ＳＨ２２、．．．、ＳＨ１
ｎ、ＳＨ２ｎにおいて順次Ｖｉｎが取込まれる。その後
次周期以降のデータについて、ＳＨ１１〜ＳＨ２ｎによ
るデータ取込みを繰返す。このようにサンプル・ホール
ド回路間でデータ転送を行わない構成とすれば、転送誤
差の発生を防止し得る。

【００１１】両グループのサンプル・ホールド回路ＳＨ
１ｉ、ＳＨ２ｉに対応して複数のマルチプレクサＭＵＸ
１１〜ＭＵＸ１ｎが設けられ、対応サンプル・ホールド
回路ＳＨ１ｉ、ＳＨ２ｉの出力がこれらに対応したマル
チプレクサＭＵＸ１ｉに入力されている。マルチプレク
サＭＵＸ１ｉはチップ時間を周期とするクロックＣＬＫ
３を制御信号として、この制御信号によって切替え制御
され、１／２チップ時間毎にグループＧ１またはＧ２の
出力を択一的に出力する。従って、１／２チップ時間シ
フトした２組の時系列データを保持することが可能であ
り、ダブルサンプリングが行われる。

【００１２】マルチプレクサＭＵＸ１ｉに対応して複数
のマルチプレクサＭＵＸ２ｉが設けられ、各マルチプレ
クサＭＵＸ１ｉの出力は対応するマルチプレクサＭＵＸ
２ｉに入力されている。マルチプレクサＭＵＸ２ｉは1
入力2出力であり、その出力は「１」のＰＮ符号に対応
した第1出力（図中「＋」の符号を付して示す。）、
「０」のＰＮ符号に対応した第２出力（図中「−」の符
号を付して示す。）よりなる。第１出力は第1加算回路
ＳＵＭ１に並列入力され、第２出力は第２加算回路ＳＵ
Ｍ２に並列入力されている。ここにおける処理は前記式
（１）の乗算に相当する。

【００１３】第１、第２加算回路ＳＵＭ１、ＳＵＭ２は
マルチプレクサＭＵＸ２ｉからの第１、第２出力をそれ
ぞれ加算し、加算結果を減算回路ＳＵＢに入力する。マ
ルチプレクサＭＵＸ２１〜ＭＵＸ２ｎの出力切替えはＰ
ＮレジスタＰＮＧに格納されたＰＮ符号によって行わ
れ、前記のとおり、ＰＮ符号が「１」のときに第１出
力、「０」のときに第２出力が選択される。減算回路Ｓ
ＵＢは第1出力から第２出力を減ずる。ＰＮレジスタＰ
ＮＧは最終段のデータが初段に帰還されたシフトレジス
タであり、ＰＮ符号はチップ時間ごとにシフトされて、
巡回的に使用される。

【００１４】サンプル・ホールド回路ＳＨ1１は、図2の
ように構成され、入力電圧Ｖｉｎ2 はスイッチＳＷに接
続されている。スイッチＳＷの出力はキャパシタンスＣ
2１に接続され、キャパシタンスＣ2１の出力には３段の
直列なＭＯＳインバータＩ１、Ｉ２、Ｉ３が接続されて
いる。最終段のＭＯＳインバータＩ３の出力Ｖｏ2は帰
還キャパシタンスＣ2２を介してＩ１の入力に接続さ
れ、これによってＶｉｎが良好な線形性をもってＩ３の
出力に生じるようになっている。ＳＷが閉成されると、
Ｃ2１はＶｉｎ2に対応した電荷で充電され、Ｉ１〜Ｉ３
のフィードバック機能により出力の線形特性が保証され
る。そして、その後スイッチＳＷが開放されたときにサ
ンプル・ホールド回路ＳＨ1１はＳ（ｔ）を保持するこ
とになる。

【００１５】スイッチＳＷはコントロール信号Ｓ2によ
ってコントロールされ、Ｓ１は、ＳＷが一旦閉成された
後、入力電圧を取り込むべき時点においてＳＷを開放す
る。

【００１６】最終段のＩ３の出力は接地キャパシタンス
Ｃ２３を介してグランドに接続され、また第２段のＩ２
の出力は１対の平衡レジスタンスＲ２１、Ｒ２２を介し
て電源電圧Ｖｄｄおよびグランドに接続されている。こ
のような構成により、フィードバック系を含む反転増幅
回路の発振が防止されている。なおＳＨ１２〜ＳＨ１
ｎ、ＳＨ２１〜ＳＨ２ｎは同様に構成されているので説
明を省略する。

【００１７】図３に示すように、スイッチＳＷはｎ型Ｍ
ＯＳトランジスタのソース、ドレインをｐ型ＭＯＳトラ
ンジスタのドレイン、ソースとそれぞれ接続してなるト
ランジスタ回路Ｔ３よりなり、このトランジスタ回路の
ｎＭＯＳのドレイン側の端子に入力電圧Ｖｉｎ３を接続
し、ｎＭＯＳのソースの端子を同様の構成のダミートラ
ンジスタＤＴ３を介して出力端子Ｖｏｕｔ３に接続して
なる。トランジスタ回路Ｔ３におけるｎＭＯＳトランジ
スタのゲートにはＳ３が入力され、ｐＭＯＳトランジス
タのゲートにはＳ３をインバータＩ４で反転した信号が
入力されている。これによって、Ｓ３がハイレベルのと
きには、Ｔ３が導通し、ローレベルのときにはＴ３は遮
断される。

【００１８】図４に示すように、マルチプレクサＭＵＸ
１１はｎ型、ｐ型の１対のＭＯＳトランジスタのドレイ
ン、ソースを相互に接続してなるトランジスタ回路Ｔ４
１、Ｔ４２のｎＭＯＳのソース側の端子を共通出力端子
Ｖｏｕｔ４に接続してなり、Ｔ４１におけるｎＭＯＳの
ドレイン側の端子にはＳＨ１１の出力（図中Ｖｉｎ４１
で示す。）を接続し、Ｔ４２のドレインにはＳＨ２１の
出力（図中Ｖｉｎ４２で示す。）が接続されている。ト
ランジスタ回路Ｔ４１におけるｎＭＯＳトランジスタの
ゲートおよびトランジスタ回路Ｔ４２におけるｐＭＯＳ
トランジスタのゲートには信号Ｓ４が入力され、Ｔ４１
のｐＭＯＳおよびＴ４２のｎＭＯＳのゲートにはＳ４を
インバータＩ５で反転した信号が入力されている。これ
によって、Ｓ４がハイレベルのときには、Ｔ４１が導通
してＴ４２は遮断され、ローレベルのときにはＴ４２が
導通しＴ４１が遮断される。すなわちＭＵＸ１１は、Ｓ
４のコントロールによりＳＨ１１またはＳＨ２１の出力
を択一的に出力し得る。なおＭＵＸ１２〜ＭＵＸ１ｎは
ＭＵＸ１１と同様に構成されているので説明を省略す
る。

【００１９】図５においてＭＵＸ２１は、ＭＵＸ１１と
同様の1対のマルチプレクサＭＵＸ５１、ＭＵＸ５２を
有し、各マルチプレクサにはＭＵＸ１１の出力（Ｖｉｎ
５１で示す。）および基準電圧Ｖｒｅｆが入力されてい
る。ＭＵＸ５１にはコントロール信号Ｓ５が入力され、
ＭＵＸ５１にはＳ５をインバータＩ６で反転した信号が
入力されている。すなわちＳ５がハイレベルのとき、Ｍ
ＵＸ５１はＶｉｎ５を出力Ｖｏｕｔ５１として出力し、
一方ＭＵＸ５２はＶｒｅｆを出力Ｖｏｕｔ５２として出
力する。逆にＳ５がローレベルのとき、ＭＵＸ５１はＶ
ｒｅｆを出力Ｖｏｕｔ５１として出力し、一方ＭＵＸ５
２はＶｉｎ５を出力Ｖｏｕｔ５２として出力する。Ｖｏ
ｕｔ５１は前記第１出力に対応し、Ｖｏｕｔ５２は第２
出力に対応する。

【００２０】以上のように、加算回路ＳＵＭ１、ＳＵＭ
２は第１、第２グループＧ１、Ｇ２に共通に使用される
ので、従来に比較して加算回路の回路サイズを１／２と
することができ、これにともなって消費電力も減少す
る。

【００２１】前記式（１）のＳ（ｔ−ｉ・Ｔｃ）は各サ
ンプル・ホールド回路で保持された電圧であり、ＰＮ
（ｉ）はその時点で各サンプル・ホールド回路に与える
べき信号Ｓ５（拡散符号）である。ある時点で保持され
た信号の順序に対して拡散符号は一定であり、新たな信
号を取り込むタイミングでは最も古い信号に替えて新た
な信号を取り込む。この際各サンプル・ホールド回路Ｓ
Ｈ１１〜ＳＨ１ｎ、ＳＨ２１〜ＳＨ２ｎとＰＮ（ｉ）の
対応関係がずれることになり、前述のようにシフトレジ
スタにおいてクロックＣＬＫ４に同期してＰＮ符号をシ
フト、巡回させる。

【００２２】図８は前記クロックＣＬＫ１〜ＣＬＫ４の
タイミングを示すものであり、1個のサンプル・ホール
ド回路のサンプリング周期をｔｓとするとき、ＣＬＫ１
とＣＬＫ２とはｔｓ／２の位相差を有し、ＣＬＫ３、Ｃ
ＬＫ４はＣＬＫ１と同一のクロックが使用されている。
ここに、ＣＬＫ１を時間ｔの関数ＣＬＫ（ｔ）によって
表現すると、ＣＬＫ２はＣＬＫ（ｔ＋ｔｓ／２）、ＣＬ
Ｋ３＝ＣＬＫ４＝ＣＬＫ（ｔ）である。このようにダブ
ルサンプリングであっても、ＰＮレジスタを比較的低速
度で使用し得る。

【００２３】さらに３個のサンプル・ホールド回路群が
存在し、第１マルチプレクサがこれらサンプル・ホール
ド回路群を択一的に選択する構成も同様に実現でき、こ
のとき第１〜第３のサンプル・ホールド回路群のサンプ
リングクロックをＣＬＫＧ１、ＣＬＫＧ２、ＣＬＫＧ
３、第１マルチプレクサのコントロール信号をＣＬＫＭ
ＵＸ、シフトレジスタのコントロール信号をＣＬＫＳＲ
Ｇとすると、これらの関係は図１１に示すとおりとな
る。図１１において、ＣＬＫＧ１、ＣＬＫＧ２、ＣＬＫ
Ｇ３は周期がｔｓであるとともに、ｔｓ／３ずつシフト
し、ＣＬＫＭＵＸはｔｓ／３の周期を有する。またＣＬ
ＫＳＲＧはＣＬＫＧ１と同一の信号である。

【００２４】一般に、サンプル・ホールド回路群の個数
をｍ、各サンプル・ホールド回路群のサンプリング周期
をｔｓ、１番目のサンプル・ホールド回路群のサンプリ
ングのためのクロックをＣＬＫ（ｔ）とするとき、ｉ番
目のサンプル・ホールド回路群のサンプリングのための
クロックは

【外１】であり、第１マルチプレクサのコントロール信
号はｔｓ／ｍの周期で順次サンプル・ホールド回路群を
択一的に選択し、シフトレジスタのコントロール信号
は、いずれか1個のサンプル・ホールド回路群のクロッ
クと同一のクロックとされる。

【００２５】図６に示すように、加算回路ＳＵＭ１はＭ
ＵＸ２１〜ＭＵＸ２ｎの第１出力（Ｖｉｎ６１〜Ｖｉｎ
６ｎで示す。）が入力されたキャパシタンスＣ６１〜Ｃ
６ｎを有し、これらキャパシタンスはその出力が統合さ
れつつ、図２と同様の反転増幅回路に接続されている。
反転増幅回路の帰還キャパシタンスをＣ６４とすると、
加算回路ＳＵＭ１の出力Ｖｏｕｔ６は式（２）のとおり
となる。

【数２】なお、図中Ｉ６１、Ｉ６２、Ｉ６３はＭＯＳインバー
タ、Ｒ６１、Ｒ６２は平衡レジスタンス、Ｃ６ｇは接地
キャパシタンスである。このように全てのＭＵＸ２１〜
ＭＵＸ２ｎの出力を1組の容量結合で加算せずに、容量
結合を階層化し、段階的に加算することも勿論可能であ
る。

【００２６】図７に示すように、減算回路ＳＵＢはＳＵ
Ｍ１出力（Ｖｉｎ７１で示す。）が接続されたキャパシ
タンスＣ７１、ＳＵＭ２出力（Ｖｉｎ７２で示す。）が
接続されたキャパシタンスＣ７４を有し、Ｃ７１の出力
は３段の直列なＭＯＳインバータＩ７１、Ｉ７２、Ｉ７
３に接続されている。最終段のＭＯＳインバータＩ７３
の出力は帰還キャパシタンスＣ７２を介してＩ７１の入
力に接続され、これによってＶｉｎ７１が良好な線形性
をもってＩ７３の出力に生じるようになっている。Ｉ７
３の出力はキャパシタンスＣ７５に接続され、Ｃ７５は
前記Ｃ７４とともに出力が統合されて、ＭＯＳインバー
タＩ７４、Ｉ７５、Ｉ７６に接続されている。最終段の
ＭＯＳインバータＩ７６の出力は帰還キャパシタンスＣ
７６を介してＩ７４の入力に接続され、Ｃ７４、Ｃ７５
よりなる容量結合の出力が良好な線形性をもってＩ７６
の出力に生じるようになっている。ここでＩ７６の出力
をＶｏｕｔ７は式（３）で表現され、

【数３】Ｃ７１＝Ｃ７２、Ｃ７４＝Ｃ７５＝Ｃ７６とすれば、式
（３）は式（４）のように単純化される。

【数４】これは、加算結果の減算が行われることを意味する。な
お図中、Ｒ７１、Ｒ７２の対、およびＲ７３、Ｒ７４の
対はそれぞれ平衡レジスタンスであり、Ｃ７３、Ｃ７７
はそれぞれ接地キャパシタンスである。

【００２７】前記基準電圧Ｖｒｅｆは、ＭＯＳインバー
タの閾値電圧に等しく設定され、正負両方向に充分大き
なダイナミックレンジを確保するために、閾値電圧はＶ
ｄｄ／２と設定されることが多い。ここにＶｄｄはＭＯ
Ｓインバータの電源電圧である。

【００２８】第９図は本発明の第２実施例を示し、第１
実施例と同一もしくは相当部分には同一符号を付して示
す。本実施例は第1実施例よりも一般的なフィルタ回路
である、乗数は複数ビットのデジタルデータである。第
１実施例との相違は、乗算回路に替えて乗算回路ＭＵＬ
１１〜ＭＵＬ１ｎが採用され、ＰＮレジスタに替えて乗
数レジスタＭＲＥＧが採用されている。乗数レジスタは
複数ビットのシフトレジスタである。

【００２９】図１０において、乗算回路ＭＵＬ１１はｋ
ビットの乗数を乗ずるものであり、各ビットに対応した
ｋ個のキャパシタンスＣ１０１、Ｃ１０２、．．．、Ｃ
１０ｋを有する。これらキャパシタンスはその出力が統
合されて、３段ＭＯＳインバータＩＮＶに入力され、Ｉ
ＮＶの出力は帰還キャパシタンスＣ１０ｆを介してその
入力に接続されている。キャパシタンスＣ１０１〜Ｃ１
０ｋの入力にはマルチプレクサＭＵＸ１０１〜ＭＵＸ１
０ｋが接続され、これらマルチプレクサには入力電圧Ｖ
ｉｎ１０（第1マルチプレクサ出力）および基準電圧Ｖ
ｒｅｆが接続されている。Ｃ１０１〜Ｃ１０ｋは

【外２】に対応した容量に設定され、乗数ｍｕｌの各ビットの値
が「１」のときにはマルチプレクサはＶｉｎ１０側に接
続され、「０」のときにはＶｒｅｆ側に接続される。さ
らにＩＮＶの出力には出力用のマルチプレクサＭＵＸｏ
ｕｔが接続され、ＭＵＸｏｕｔには乗数の符号ビットｓ
ｍｕｌが入力されている。ｓｍｕｌが「０」、すなわち
乗数が正のとき、ＳＵＭ１に接続された第１出力Ｖｏｕ
ｔ１０１が選択され、ｓｍｕｌが「１」のとき、ＳＵＭ
２に接続された第２出力Ｖｏｕｔ２が選択される。これ
によってフィルタ回路のための符号付き乗算が可能であ
る。

【００３０】以上のフィルタ回路は容量結合によるアナ
ログ加算を行うため、回路規模はデジタル処理の場合に
比較して大幅に縮小され、また並列加算であるため処理
速度は速い。さらにサンプル・ホールド回路や加算回路
は入出力が全て電圧信号であるため、電流消費はわずか
であり、消費電力が少ない。

【００３１】なお以上の実施例ではダブルサンプリング
の構成について説明したが、よりサンプル・ホールド回
路群をより多く設け、これに対応したより高速の切り替
えを行うことによりより高次のオーバーサンプリングに
対応し得ることはいうまでもない。

【００３２】

【発明の効果】前述のとおり、本発明に係るフィルタ回
路、サンプル・ホールド回路を複数のサンプル・ホール
ド回路群に分け、1個の加算回路を切替えて使用して、
各サンプル・ホールド回路群で保持されたデータの加算
を行うので、オーバーサンプリングが可能であり、か
つ、従来よりも小規模かつ省電力であるという優れた効
果を有する。

【図面の簡単な説明】

【図１】本発明に係るフィルタ回路の第１実施例を示す
ブロック図である。

【図２】同実施例におけるサンプルホールド回路を示す
回路図である。

【図３】図３におけるスイッチを示す回路図である。

【図４】図１における初段のマルチプレクサを示す回路
図である。

【図５】図１における第2段のマルチプレクサを示す回
路図である。

【図６】図１における加算回路を示す回路図である。

【図７】図１にける減算回路を示す回路図である。

【図８】図１の各信号ＣＬＫ１〜ＣＬＫ４の関係を示す
タイミング図である。

【図９】本発明の第２実施例を示すブロック図である。

【図１０】同実施例における乗算回路を示す回路図であ
る。

【図１１】サンプル・ホールド回路群が３個存在する場
合の信号相互の関係を示すタイミング図である。

【符号の説明】

Ｇ１、Ｇ２．．．グループＳＨ１１〜ＳＨ１ｎ、ＳＨ２１〜ＳＨ２ｎ．．．サンプ
ル・ホールド回路ＭＵＸ１１〜ＭＵＸ１ｎ、ＭＵＸ２１〜ＭＵＸ２
ｎ．．．マルチプレクサＳＵＭ１、ＳＵＭ２．．．加算回路ＳＵＢ．．．減算回路ＰＮＧ．．．ＰＮレジスタＣ２１〜Ｃ２３、Ｃ６１〜Ｃ６ｎ、Ｃ６ｆ、Ｃ６ｇ、Ｃ
７１〜Ｃ７７．．．キャパシタンスＳＷ．．．スイッチＩ１、Ｉ２、Ｉ３、Ｉ４、Ｉ５、Ｉ６１、Ｉ６２、Ｉ６
３、Ｉ７１、Ｉ７２、Ｉ７３、Ｉ７４、Ｉ７５、Ｉ７６
．．．ＭＯＳインバータＲ２１、Ｒ２２、Ｒ６１、Ｒ６２、Ｒ７１、Ｒ７２
．．．レジスタンスＴ３、Ｔ４１、Ｔ４２．．．トランジスタ回路Ｖｒｅｆ．．．基準電圧発生回路ＣＬＫ１〜ＣＬＫ４．．．クロックＶｉｎ．．．出力電圧Ｖｏｕｔ．．．入力電圧。 15 整理番号＝ＹＺ１９９７０３７Ａ

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【手続補正書】

【提出日】平成９年９月９日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図２】

【図３】

【図４】

【図５】

【図６】

【図１】

【図７】

【図８】

【図９】

【図１０】

【図１１】

Claims

【特許請求の範囲】

【請求項１】アナログ入力電圧が接続され、このアナ
ログ入力電圧を時系列で保持する複数のサンプル・ホー
ルド回路を有する複数のサンプル・ホールド回路群と；
これらサンプル・ホールド回路群の対応するサンプル・
ホールド回路に対応して設けられ、全てのサンプル・ホ
ールド回路群の対応サンプル・ホールド回路の出力が入
力された複数の第１マルチプレクサであって、いずれか
１個のサンプル・ホールド回路群の出力のみを択一的に
出力する第１マルチプレクサと；各第１マルチプレクサ
に対応して設けられ、正の乗算結果を出力する第1出力
と、負の乗算結果を出力する第２出力とを有する乗算回
路と；アナログ入力電圧に乗ずるべき乗数が、乗算回路
に対応して格納されたシフトレジスタと；乗算回路の第
1出力の総和を算出する第1加算回路と；乗算回路の第２
出力の総和を算出する第２加算回路と；第1加算回路の
出力から第2加算回路の出力を減ずる減算回路と；を備
え、サンプル・ホールド回路群は同一周期で巡回的にア
ナログ入力電圧を取込むように制御され、第1マルチプ
レクサはこのサンプル・ホールド回路の制御に対応して
制御されるようになっていることを特徴とするフィルタ
回路。
【請求項２】乗算回路は第１出力および第２出力を有
する第２マルチプレクサであり、第２マルチプレクサは
対応するＰＮ符号によって出力を切替え制御され、サン
プル・ホールド回路群は同一周期で巡回的にアナログ入
力電圧を取込むように制御され、第1マルチプレクサは
このサンプル・ホールド回路の制御に対応して制御され
るようになっていることを特徴とする請求項１記載のフ
ィルタ回路。
【請求項３】サンプル・ホールド回路群の個数をｍ、
各サンプル・ホールド回路群のサンプリング周期をｔ
ｓ、１番目のサンプル・ホールド回路群のサンプリング
のためのクロックをＣＬＫ（ｔ）とするとき、ｉ番目の
サンプル・ホールド回路群のサンプリングのためのクロ
ックは【外１】であり、第１マルチプレクサのコントロール信号はｔｓ
／ｍの周期で順次サンプル・ホールド回路群を択一的に
選択し、シフトレジスタのコントロール信号は、いずれ
か1個のサンプル・ホールド回路群のクロックと同一の
クロックであることを特徴とする請求項１または２記載
のフィルタ回路。
【請求項４】サンプル・ホールド回路は：入力電圧に
接続されたスイッチと；このスイッチの出力に接続され
た第１キャパシタンスと；この第１キャパシタンスの出
力に接続された奇数段のＣＭＯＳインバータよりなる第
１反転増幅部と；この第１反転増幅部の出力を入力に接
続する第１帰還キャパシタンスと；前記第１反転増幅部
の出力または基準電圧を択一的に出力する第１マルチプ
レクサおよび乗算回路とを備えたサンプル・ホールド回
路と；を備えていることを特徴とする請求項１または２
記載のフィルタ回路。
【請求項５】第1加算回路は：各乗算回路の第１出力に
接続された複数の第２キャパシタンスと；これら第２キ
ャパシタンスの出力が統合されつつ接続された奇数段の
ＣＭＯＳインバータよりなる第２反転増幅部と；この第
２反転増幅部の出力を入力に接続する第２帰還キャパシ
タンスと；を備え、第２加算回路は：各乗算回路の第２出力に接続された複
数の第３キャパシタンスと；これら第３キャパシタンス
の出力が統合されつつ接続された奇数段のＣＭＯＳイン
バータよりなる第３反転増幅部と；この第３反転増幅部
の出力を入力に接続する第３帰還キャパシタンスと；を
備えていることを特徴とする請求項１または２記載のフ
ィルタ回路。
【請求項６】減算回路は：第1加算回路の出力に接続さ
れた第４キャパシタンスと；この第４キャパシタンスの
出力が接続された奇数段のＣＭＯＳインバータよりなる
第４反転増幅部と；この第４反転増幅部の出力を入力に
接続する第４帰還キャパシタンスと；第２加算回路の出
力に接続された第５キャパシタンスと；前記第４反転増
幅部の出力が接続された第6キャパシタンスと；前記第
５、第６キャパシタンスの出力が統合されつつ接続され
た奇数段のＣＭＯＳインバータよりなる第５反転増幅部
と；この第５反転増幅部の出力を入力に接続する第５帰
還キャパシタンスと；を備えていることを特徴とする請
求項１または２記載のフィルタ回路。
【請求項７】乗算回路は：２進数の各ビットの重みに
対応した容量の複数の入力キャパシタンスの出力を統合
した容量結合と；これら容量結合の出力に接続された奇
数段直列のＣＭＯＳインバータよりなるインバータ回路
と；このインバータ回路の出力を入力に接続する帰還キ
ャパシタスと；前記入力キャパシタンスの入力にそれぞ
れ接続された２入力１出力の乗算用マルチプレクサと；
前記インバータ回路の出力に接続された１入力２出力の
符号用マルチプレクサと；を備え、乗算用マルチプレク
サの第１入力には第１マルチプレクサ出力が接続され、
第２入力には前記インバータ回路の閾値電圧と等しい電
圧が接続されて、乗算用マルチプレクサには２進数の乗
数の各ビットがコントロール信号として入力され、符号
用マルチプレクサには前記乗数の符号ビットがコントロ
ール信号として入力されていることを特徴とする請求項
１記載のフィルタ回路。