JPH11252204A - ２端末間における通信方法および該２端末間に介在されるアダプタ - Google Patents

Abstract

(57)【要約】 【課題】 ２端末間に介在されるアダプタの部品点数を
減少させる。 【解決手段】 通信アダプタ２６は、一方ＤＴＥ２３と
他方ＤＴＥ２４との間に介在される。一方ＤＴＥ２３か
ら他方ＤＴＥ２４へデータを送信する場合、通信アダプ
タ２６は、ＩｒＤＡプロトコルに基づいて一方ＤＴＥ２
３から送信されたＩｒＤＡフレームを受信して、該Ｉｒ
ＤＡフレーム内にある前記データの一部分を第１バッフ
ァ内のデータ記憶領域に記憶させる。また通信アダプタ
２６は、前記データ記憶領域に記憶された前記データの
一部分を含むＰＩＡＦＳフレームを構築して、ＰＩＡＦ
Ｓプロトコルに基づき前記ＰＨＳ端末２７と伝送路２８
とを介して、前記ＰＩＡＦＳフレームをＴＡ＿Ｐ２９に
送信する。かつ、ＴＡ＿Ｐ２９で前記ＰＩＡＦＳフレー
ムが誤りなく受信されたことが確認されるまで、前記デ
ータの一部分をデータ記憶領域４７内に保持する。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、再送制御処理を用
いた通信規約に基づいて伝送対象のデータを送信および
受信する２つの端末間における通信方法、および前記通
信方法に好適に用いられるアダプタに関する。

【０００２】

【従来の技術】従来、２つのデータ端末装置（Data Ter
minal Equipment；以後、「ＤＴＥ」と略称する）は、
いわゆる公衆回線網を介して、処理対象のデータを相互
に伝送する。前記各ＤＴＥを前記公衆回線網に接続する
ために、通信端末やコンピュータ用のモデムが用いられ
る。前記通信端末は、たとえば、ＰＨＳ（PersonalHand
yphone System）端末、または携帯電話端末である。さ
らに、前記通信端末と前記データ端末装置との間には、
いわゆる通信アダプタが介在される。近年、前記ＤＴＥ
と前記通信アダプタとの間の接続に、赤外線通信を用い
ることが、考えられている。

【０００３】図１２は、従来技術のＰＩＡＦＳアダプタ
１の電気的構成を説明するためのブロック図である。Ｐ
ＩＡＦＳアダプタ１は、ＰＨＳ端末３と前記２つのデー
タ端末装置のうちの一方ＤＴＥ４との間に介在される。
ＰＩＡＦＳアダプタ１は、ＩｒＤＡ通信部５とＰＩＡＦ
Ｓ通信部６とを含む。ＩｒＤＡ通信部５はＩｒＤＡ処理
部７とＩｒＤＡ用送受信バッファ８とを含む。ＰＩＡＦ
Ｓ通信部６は、ＰＩＡＦＳ処理部９とＰＩＡＦＳ用送受
信バッファ１０とを含む。ＰＨＳ端末３は、内部インタ
フェイス１１を介して、ＰＩＡＦＳ処理部９に接続され
る。一方ＤＴＥ４は、内部インタフェイス１２を介し
て、ＩｒＤＡ処理部７に接続される。

【０００４】ＩｒＤＡ処理部７は、ＩｒＤＡ処理部７自
身と一方ＤＴＥ４との間で、ＩｒＤＡ用送受信バッファ
８を用いて、ＩｒＤＡプロトコルに基づき赤外線を用い
たシリアル通信を行う。ＰＩＡＦＳ処理部９は、ＰＨＳ
端末３および前記公衆回線網を介し、ＰＩＡＦＳ処理部
９自身と前記２つのＤＴＥのうちの他方ＤＴＥとの間
で、ＰＩＡＦＳ用送受信バッファを用いて、ＰＩＡＦＳ
プロトコルに基づくデータ通信を行う。

【０００５】前記ＩｒＤＡ（Infrared DATA Associatio
n）プロトコルは、赤外線通信の標準の通信プロトコル
である。前記ＰＩＡＦＳ（Personal Handyphone system
Internet access Forum standard）プロトコルは、デー
タ通信のためのＰＨＳの通信プロトコルである。前記Ｉ
ｒＤＡプロトコルおよび前記ＰＩＡＦＳプロトコルが規
定する送信手順では、概略的にはどちらも、伝送対象の
データが複数のブロックに分割され、前記各ブロックに
制御データがそれぞれ付加されて複数のフレームが構成
され、前記フレームが順次送信される。また前記ＩｒＤ
Ａおよび前記ＰＩＡＦＳプロトコルは、どちらも、誤り
訂正処理に、再送制御（Automaticrepeat request：以
後、ＡＲＱと略称する）処理を用いている。また、前記
ＩｒＤＡプロトコルのフレーム構成は、ハイレベル・デ
ータリンク制御手順（Highlevel Data Link Control Pr
ocedures：ＨＤＬＣ）に準じた構成である。

【０００６】

【発明が解決しようとする課題】前記ＩｒＤＡプロトコ
ルは、一方ＤＴＥ４との間の前記シリアル通信をエラー
フリーで行うことを、目的の１つとしている。このた
め、ＩｒＤＡ処理部７は、ＡＲＱ処理を用いかつエラー
フリーを保証するために、以下のように動作する必要が
ある。ＩｒＤＡ処理部７が一方ＤＴＥ４から送信される
複数のフレームを受信する場合、ＩｒＤＡ処理部７は、
受信した前記フレームをＩｒＤＡ用送受信バッファ８内
に一旦記憶させて、複数の前記フレームが予め定める順
序で揃うまで、複数の前記フレームをＩｒＤＡ用送受信
バッファ８から出力させない。予め定める順序とは、た
とえば、前記フレームにそれぞれ定められるフレーム番
号の大小順である。また、ＩｒＤＡ処理部７が一方ＤＴ
Ｅ４に複数のフレームを送信する場合、ＩｒＤＡ処理部
７は、一方ＤＴＥ４が前記各フレームが誤りなく前記他
方ＤＴＥで受信されたことをそれぞれ確認するまで、前
記各フレームをＩｒＤＡ用送受信バッファ８内に記憶し
続ける。さらに、前記ＰＩＡＦＳプロトコルも、前記他
方ＤＴＥとの間の前記データ通信をエラーフリーで行う
ことを、目的の１つとしている。このため、ＰＩＡＦＳ
処理部９も、ＡＲＱ処理を用いかつエラーフリーを保証
するために、上述のＩｒＤＡ処理部７の動作と同様の動
作をする必要がある。

【０００７】また、ＩｒＤＡ処理部７とＰＩＡＦＳ処理
部９との間でも、データをエラーフリーで送受する必要
がある。これは、以下の理由からである。ＰＨＳ端末３
が一方データ端末装置４に接続するための接続条件、い
わゆるＤＴＥインタフェイスは、従来、ＲＳ２３２Ｃや
ＰＩＭＣＩＡを用いることを想定して設計されている。
このため、ＰＩＡＦＳアダプタ１とＰＨＳ端末３と一方
ＤＴＥ４とから構成される通信端末装置においても、Ｐ
ＨＳ端末３の内部インタフェイス１１から一方ＤＴＥ４
の内部インタフェイス１２までの間の区間でデータに誤
りが生じることは、想定されていない。ゆえに、内部イ
ンタフェイス１１，１２には、常に誤りのないデータが
入出力すると見なされている。前記区間内で行われるデ
ータ通信のうちで、ＩｒＤＡおよびＰＩＡＦＳ処理部
７，９間のデータの送受は、誤り訂正処理が行われてい
ない。したがって、前記区間でデータの誤りを生じさせ
ないため、ＩｒＤＡ処理部７とＰＩＡＦＳ処理部９との
間で、データ通信をエラーフリーで行う必要があるので
ある。

【０００８】ＩｒＤＡ処理部７とＰＩＡＦＳ処理部９と
の間のデータ伝送をエラーフリーで行うためには、Ｉｒ
ＤＡ通信部５とＰＩＡＦＳ通信部６とが相互に独立して
動作しなければならない。このために，前記ＩｒＤＡプ
ロトコルに関する処理のための各種の演算を行う中央演
算処理装置（以後、「ＣＰＵ」と略称する）と、前記Ｐ
ＩＡＦＳプロトコルに関する処理のための各種の演算を
行うＣＰＵとが、ＩｒＤＡおよびＰＩＡＦＳ処理部７，
９内に、それぞれ個別に備えられる必要がある。また、
ＩｒＤＡおよびＰＩＡＦＳ処理部９は、ＩｒＤＡ用およ
びＰＩＡＦＳ用送受信バッファ８，１０を、それぞれ個
別に備える必要がある。さらに前記２つのＤＴＥ間で双
方向通信を行う場合、ＩｒＤＡ用およびＰＩＡＦＳ用送
受信バッファ８，１０は、送信バッファと受信バッファ
とにそれぞれ分離する必要があることがある。

【０００９】上記説明した問題点は、通信プロトコルの
誤り訂正処理がＡＲＱ処理であるならば、ＩｒＤＡおよ
びＰＩＡＦＳプロトコルに限らず他の通信プロトコルで
も起こる。すなわち、複数の端末間に介在される通信ア
ダプタが、各端末とそれぞれＡＲＱ処理を用いた通信プ
ロトコルに基づいたデータ通信を個別に行う場合、該通
信アダプタは前記各端末とのデータ通信をそれぞれ行う
複数の通信部を備える。この場合に、前記各通信部は、
前記各端末へのデータの送信を制御するＣＰＵと、該デ
ータの送信に用いる送信バッファと、前記各端末からの
データの受信を制御するＣＰＵと、該データの受信に用
いる受信バッファとを、それぞれを備える必要がある。
ゆえに、前記通信アダプタは、前記通信部の数を越える
数のＣＰＵおよびバッファ、すなわち２個以上のＣＰＵ
と２個以上のバッファとを備えることになる。

【００１０】これらのことから、前記通信アダプタの部
品点数が増加するので、前記通信アダプタの小型化およ
び前記通信アダプタの製造コストの削減が困難になる。
また、前記通信アダプタを内蔵する装置、たとえば通信
装置や情報処理装置を製造する場合も、該装置の小型化
および該装置の製造コストの削減が、困難になる。さら
に、複数の前記ＣＰＵと複数の前記バッファを備えるた
めに、前記通信アダプタの消費電力が増加しやすい。こ
のため、前記通信アダプタおよび前記装置を駆動させる
電力を電池によって供給する場合、電池の消耗が激しく
なり易い。

【００１１】本発明の目的は、複数の端末間に介在され
て、各端末とアダプタとの間でＡＲＱ処理を用いた通信
プロトコルに基づくデータ通信を行う場合に、前記各デ
ータ通信に用いられるバッファおよびＣＰＵを共有化す
ることが可能なアダプタおよび前記アダプタを用いた通
信方法を、提供することである。

【００１２】

【課題を解決するための手段】本発明は、再送制御処理
を用いた第１通信規約に基づいて、伝送対象のデータを
順次送信する１次側端末と、再送制御処理を用いた第２
通信規約に基づいて前記データを受信可能な２次側端末
との２端末間における通信方法であって、前記１次側端
末と前記２次側端末との間に、単一のデータ記憶手段を
含むアダプタが介在され、前記アダプタは、前記第１通
信規約に基づいて、前記一次側端末が送信した前記デー
タを受信し、受信した前記データ内の誤りのある部分を
前記１次側端末に再送させて該データ内の誤りのない部
分だけを前記データ記憶手段に記憶させ、前記第２通信
規約に基づいて、前記データ記憶手段内に記憶された前
記データを前記２次側端末に送信し、かつ、前記データ
が前記２次側端末に誤りなく受信されたことを確認する
まで、前記データ記憶手段内の前記データを保持するこ
とを特徴とする２端末間における通信方法である。

【００１３】本発明に従えば、上述の通信方法を用いて
前記１次側端末から前記２次側端末へ伝送対象のデータ
が伝送される場合、まず、前記１次側端末から前記アダ
プタに与えられた前記データ内の誤りがない部分だけ
が、前記データ記憶手段に記憶される。前記データ内の
誤りのある部分は、前記アダプタで破棄され、かつ、前
記アダプタが再送を要求するので、前記１次側端末から
再送される。再送された前記部分に誤りがなければ、前
記部分が前記データ記憶手段に記憶される。この結果、
前記データ記憶手段内に、誤りのない前記データが記憶
される。次いで前記データは、前記データ記憶手段に保
持されたまま、前記２次側端末に順次的に送信される。
前記データは、前記２次側端末で前記データが誤りなく
受信されたことを前記アダプタが確認して初めて、前記
データ記憶手段から消去される。

【００１４】この結果、前記データ記憶手段は、前記１
次側端末と前記アダプタとの間の通信処理において、い
わゆる受信バッファとして働き、同時に、前記アダプタ
と前記２次側端末との間の通信処理において、いわゆる
送信バッファとして働く。このため、上述の通信方法を
用いる場合、前記アダプタ内で、前記送信バッファと前
記受信バッファとを１つの前記データ記憶手段で実現す
ることができる。

【００１５】本発明は、再送制御処理を用いた第１通信
規約に基づいて、伝送対象のデータを送信する１次側端
末と、再送制御処理を用いた第２通信規約に基づいて前
記データを受信可能な２次側端末との２端末間に介在さ
れるアダプタであって、前記第１通信規約に基づいて、
前記１次側端末が送信した前記データを受信する１次側
通信手段と、前記１次側通信手段が受信したデータを記
憶するデータ記憶手段と、前記第２通信規約に基づい
て、前記データ記憶手段内に記憶された前記データを前
記２次側端末に送信する２次側通信手段と、前記１次側
通信手段が受信した前記データ内の誤りのない部分だけ
を前記データ記憶手段に記憶させて該データ内の誤りの
ある部分を前記１次側端末に再送させ、さらに、前記２
次側通信手段が送信した前記データが前記２次側端末に
誤りなく受信されたことが確認されるまで、前記データ
記憶手段に前記送信されたデータを保持させる記憶制御
手段とを含むことを特徴とする２端末間に介在されるア
ダプタである。

【００１６】本発明に従えば、前記アダプタは、前記１
次側端末から前記２次側端末へ前記データを伝送するた
めの通信システムを構成するために、上述の１次側端末
と２次側端末との間に介在された場合、上述のように動
作する。この結果、前記データ記憶手段は、前記１次側
端末と前記アダプタとの間の通信処理において、いわゆ
る受信バッファとして働き、同時に、前記アダプタと前
記２次側端末との間の通信処理において、いわゆる送信
バッファとして働く。これによって、前記アダプタは、
前記送信バッファと前記受信バッファとを、１つのデー
タ記憶手段で実現することができる。ゆえに、前記アダ
プタの部品点数が従来技術のアダプタよりも減少する。
また、前記アダプタは、前記データ記憶手段が１つしか
ないので、前記データ記憶手段を制御するための記憶制
御手段も１つだけ備えれば良い。ゆえに、前記アダプタ
の部品点数をさらに減少させることができる。したがっ
て、前記アダプタの小型化と、前記アダプタの製造コス
トの削減と、前記アダプタの消費電力の削減とを、容易
に行うことができる。

【００１７】本発明は、前記記憶制御手段は、さらに、
前記データ内の前記データ記憶手段に記憶された部分の
データ量が、前記データ記憶手段の記憶容量以上である
場合、前記データ内の前記１次側通信手段が新たに受信
した一部分を前記１次側端末に全て再送させることを特
徴とする。

【００１８】本発明に従えば、前記記憶制御手段は、請
求項１で説明した動作の他に、さらに上述の動作を行
う。この結果、前記データ記憶手段が満杯で前記データ
の新たな一部分を記憶させる空きがない場合、前記新た
な一部分は誤りの有無に拘わらず前記１次側端末から全
て再送される。これは以下の理由からである。本発明の
アダプタの前記データ記憶手段は、前記１次側および２
次側通信手段の両方に用いられる。このため、たとえば
前記２次側通信手段と前記２次側端末との間の通信処理
が失敗した場合に、前記アダプタ内で前記データの一部
分が輻輳して、前記データ記憶手段が満杯になることが
ある。この場合、前記データ記憶手段が前記１次側通信
装置が受信した前記新たな一部分を記憶することは、困
難になる。この場合に、前記記憶制御手段が上述の処理
をすることによって、前記新たな一部分が失われること
を、未然に防止することができる。したがって、前記デ
ータの一部分が輻輳する場合でも、確実に前記データを
前記１次側端末から前記２次側端末に伝送することがで
きる。

【００１９】本発明は、前記データの前記１次側端末か
ら単位時間あたりに送信される部分のデータ量が予め定
める基準データ量未満になる時点からの経過時間を計時
して、前記経過時間が予め定める基準時間になる時点
で、予め定める基準信号を出力する基準信号出力手段を
さらに含み、前記記憶制御手段は、前記データの前記デ
ータ記憶手段に記憶された一部分内の前記２次側端末に
送信されていない部分のデータ量が予め定める基準デー
タ量以上になる時点と、前記基準信号出力手段が前記基
準信号を出力する時点とにそれぞれ、前記送信されてい
ない部分を前記２次側通信手段に与えて送信させること
を特徴とする。

【００２０】本発明に従えば、前記記憶制御手段は、上
述のように動作する。これによって、前記２次側通信手
段は、前記送信されていない部分のデータ量が予め定め
る基準データ量以上になる場合だけでなく、前記基準信
号が出力された場合にも、前記２次側端末に前記送信さ
れていない部分を送信することができる。これは、以下
の理由からである。

【００２１】再送制御処理を用いた通信規約に基づくデ
ータ通信では、一般的に、伝送対象のデータを複数の部
分、いわゆるブロックに分けて、これら前記部分を１つ
ずつ送信することが多い。また、前記１次側端末は、前
記各部分の送出タイミングを、たとえば操作者にキーボ
ードを操作させて定めることがある。これらのことによ
って、前記部分が、離散的に前記アダプタに与えられる
ことがある。この場合に、前記記憶制御手段が上述の動
作を行うと、前記１次側端末が前記部分のうちの１つを
送出する時点から次の１つを送出する時点までの時間に
拘わらず、前記２次側通信手段が前記部分のうちの１つ
を前記２次側端末に送出した時点から次の１つを送出す
る時点までの時間が、予め定める時間以下に常に保たれ
る。この結果、前記１次側端末から前記部分が離散的に
与えられても、前記２次側端末は違和感なく前記アダプ
タからの前記部分を受取ることができる。

【００２２】本発明は、前記データの前記１次側通信手
段が受信した一部分を、一次的に記憶する補助記憶手段
をさらに含み、前記一次側通信手段は、前記データの前
記１次側端末から送信された新たな一部分の受信に並行
して、前記補助記憶手段に記憶された前記一部分の誤り
検出を行うことを特徴とする。

【００２３】本発明に従えば、前記１次側通信手段は、
前記新たな一部分の受信と、前記誤り検出とを、並行し
て行う。この結果、前記伝送対象のデータが複数の部分
に分割されてかつ前記部分が連続して前記１次側端末か
ら前記１次側通信手段に送出される場合も、前記誤り検
出をリアルタイムに行うことができる。

【００２４】本発明は、前記データ記憶手段は、前記第
１および前記第２通信規約のうちのいずれか一方の通信
規約のデータフォーマットで、前記データを記憶するこ
とを特徴とする。

【００２５】本発明に従えば、前記アダプタのデータ記
憶手段は、前記いずれか一方の通信規約のデータフォー
マットに基づいて、前記データを記憶する。これによっ
て、たとえば前記第１通信規約のデータフォーマットに
基づいてデータが記憶される場合、前記１次側通信手段
が受信した前記データ内の誤りのない部分をそのままデ
ータ記憶手段に記憶させることができる。またたとえ
ば、前記いずれか一方の通信規約が前記第２通信規約で
ある場合、前記データ記憶手段に記憶されたデータを前
記２次側端末にそのまま送信することができる。したが
って、前記１次側通信手段または前記２次側通信手段の
処理が、簡略化される。

【００２６】また、前記データ記憶手段が前記いずれか
一方の通信規約のデータフォーマットに基づいて前記デ
ータを記憶する場合、前記アダプタの設計が容易にな
る。これは、以下の理由からである。現行の一般的な通
信アダプタは、１次側および２次側端末のうちのいずれ
か一方端末とは前記再送制御処理を用いた通信規約に基
づいてデータを送受し、１次側および２次側端末のうち
のいずれか他方端末とは前記再送制御処理を用いない通
信規約に基づいてデータを送受することが多い。前記一
般的な通信アダプタの内部のバッファは、前記再送制御
処理を用いた通信規約のデータフォーマットに基づいて
データを記憶していることが多い。このため、前記一般
的な通信アダプタの機能を拡張させて本発明のアダプタ
を実現する場合、前記一般的な通信アダプタ内の前記い
ずれか他方端末とのデータの送受に関する構成を、再送
制御処理を用いる通信規約に基づいてデータの送受を行
う構成に変更すれば良い。このように、前記データ記憶
手段が上述のように前記データを記憶するならば、前記
一般的な通信アダプタ内の前記いずれか一方端末とのデ
ータの送受に関する構成を変更する必要がない。したが
って、前記アダプタの設計が容易になるのである。

【００２７】本発明は、前記第１および前記第２通信規
約のうちのいずれか一方の通信規約は、パーソナル・ハ
ンディホン・システム・インターネット・アクセス・フ
ォーム・スタンダード・プロトコルであり、前記第１お
よび前記第２通信規約のうちのいずれか他方の通信規約
は、インフラレッド・データ・アソシエーション・プロ
トコルであることを特徴とする。

【００２８】本発明に従えば、前記アダプタは、第１お
よび第２通信規約として、ＰＩＡＦＳとＩｒＤＡとを用
いている。この結果、前記アダプタは、前記１次側端末
および前記２次側端末と、それぞれいわゆるコードレス
で接続される。ゆえに、前記１次側端末および前記２次
側端末と前記アダプタとの接続が容易になる。したがっ
て前記アダプタが携帯可能である場合、または前記アダ
プタが携帯可能な装置に内蔵されている場合、前記アダ
プタまたは前記携帯可能な装置の可搬性と、それの利便
性とを、損なうことが防止される。

【００２９】

【発明の実施の形態】図１は、本発明の実施の一形態で
ある２端末間における通信方法を用い、かつ本発明の実
施の一形態である通信アダプタ２６を用いた通信システ
ム２１を示すブロック図である。通信システム２１は、
２つのデータ端末装置（以後、「ＤＴＥ」と略称する）
２３，２４を、公衆回線網を介して接続し、２つのＤＴ
Ｅ２３，２４に、伝送対象のデータを、相互にエラーフ
リーで伝送させるための通信系である。本実施形態の通
信システム２１は、公衆回線網として、ＰＨＳの公衆回
線網とサービス総合デジタル網（Integrated Services
Digital Network：以後、「ＩＳＤＮ」と略称する）と
を用いている。

【００３０】通信システム２１は、２つのＤＴＥ２３，
２４の他に、通信アダプタ２６、ＰＨＳ端末２７、伝送
路２８、およびＰＩＡＦＳ対応ターミナルアダプタ（以
後、ＴＡ＿Ｐと略称する）２９を含む。伝送路２８は、
ＰＨＳの公衆回線網の無線伝送路の部分３１と、ＰＨＳ
基地局３２と、ＩＳＤＮの公衆回線網３３とを含む。通
信アダプタ２６とＰＨＳ端末２７とは、通信端末装置３
４を構成する。ＰＨＳ端末２７と、伝送路２８とは、デ
ータ伝送回線３５を構成する。通信アダプタ２６とＰＨ
Ｓ端末２７とは、たとえば、接続用ケーブルと接続用コ
ネクタとを用いて接続される。ＰＨＳ端末２７とＰＨＳ
基地局３２との間は、ＰＨＳの公衆回線網の無線伝送路
の部分３１によって接続される。ＰＨＳ基地局３２とＴ
Ａ＿Ｐ３９との間は、ＩＳＤＮの公衆回線網３３によっ
て接続される。

【００３１】通信アダプタ２６は、一方ＤＴＥ２３との
間の接続条件、すなわちＤＴＥインタフェイスとして、
いわゆるＩｒＤＡインタフェイスを持つ。すなわち、通
信アダプタ２６と一方ＤＴＥ２６とは、通信プロトコル
としてＩｒＤＡプロトコルを用いた赤外線通信によるデ
ータ通信を行う。また、通信アダプタ２６は、他方ＤＴ
Ｅ２４との接続条件を、いわゆるＰＩＡＦＳインタフェ
イスにしている。ゆえに、通信アダプタ２６とＴＡ＿Ｐ
２９とは、伝送路２８を介して、通信プロトコルとして
ＰＩＡＦＳプロトコルを用いたデータ通信を行う。ＴＡ
＿Ｐ２９は、他方ＤＴＥ２４との間の接続条件、すなわ
ちＤＴＥインタフェイスとして、ＲＳ２３２Ｃインタフ
ェイスを持つ。ゆえに、ＴＡ＿Ｐ２９は、他方ＤＴＥ２
４と、いわゆるＲＳ２３２Ｃ通信ケーブルおよびＲＳ２
３２Ｃ接続ボードを介して、接続される。ＩｒＤＡプロ
トコルとＰＩＡＦＳプロトコルとは、どちらも、誤り訂
正処理に、ＡＲＱ処理を用いている。

【００３２】前記ＩｒＤＡおよび前記ＰＩＡＦＳプロト
コルが規定する２つのデータ端末間のデータ通信の送信
手順は、概略的にはどちらも、以下の通りである。送信
側の通信端末は、まず、伝送対象のデータを複数のブロ
ックに分割し、次いで、各ブロックに制御データをそれ
ぞれ付加する。この結果、複数のフレームが構成され
る。前記ブロックの最大のデータ量、および、前記フレ
ームのデータフレームフォーマット、前記制御データの
詳細は、ＩｒＤＡおよびＰＩＡＦＳプロトコルにそれぞ
れ規定されている。送信側の通信端末は、複数の前記フ
レームをフレーム番号の順序で順番に送信する。前記フ
レーム番号は各フレームに１つずつ割振られるものであ
り、１から予め定めるモジュロ数まで１つずつ増加し、
モジュロ数に達すると、再び１に戻る。受信側の通信端
末は、前記フレームを１つ受信するたびにそのフレーム
に誤り検出処理を施し、誤りが検出されない場合、前記
フレームのフレーム番号を前記送信側の通信端末に返送
する。前記送信側の通信端末は、送信した全ての前記フ
レームのうちでフレーム番号が返送されない前記フレー
ムを、再び送信する。以後、ＩｒＤＡプロトコルに基づ
いて作成されたフレームをＩｒＤＡフレームと称し、Ｐ
ＩＡＦＳプロトコルに基づいて作成されたフレームをＰ
ＩＡＦＳフレームと称する。

【００３３】これらのことによって、一方ＤＴＥ２３と
通信アダプタ２６との間のデータ通信は、前記ＩｒＤＡ
プロトコルのＡＲＱ処理によって、エラーフリーが保証
されている。またこれらのことによって、通信アダプタ
２６とＴＡ＿Ｐ２９との間のデータ通信は、ＰＩＡＦＳ
プロトコルのＡＲＱ処理によって、エラーフリーが保証
されている。すなわち、通信アダプタ２６は、２方向の
ＡＲＱ制御を持つ通信アダプタであり、１次側のＡＲＱ
制御がＰＩＡＦＳで２次側のＡＲＱ制御がＩｒＤＡであ
る。

【００３４】以上の構成を用い、通信システム２１は、
一方ＤＴＥ２３と他方ＤＴＥ２３との間で、双方向通信
を行う。双方向通信のうちで、一方ＤＴＥ２３から他方
ＤＴＥへ伝送対象のデータを送信することを「一方向通
信」と称し、他方ＤＴＥ２４から一方ＤＴＥ２３へ伝送
対象のデータを送信することを「他方向通信」と称す
る。通信システム２１は、常に双方向通信を行なうが、
一方ＤＴＥ２３と他方ＤＴＥとの間で実際に送受しなけ
ればならないデータは、一方向通信および他方向通信の
少なくとも一方で送信されば良いので、一方向通信およ
び他方向通信のうちのいずれか一方では、前記送受しな
ければならないデータが送信されないこともある。

【００３５】図２は、通信アダプタ２６の概略的な電気
的構成を表すブロック図である。通信アダプタ２６は、
通信制御部４１と単一のメモリ４２とを含む。メモリ４
２のメモリ空間内には、第１および第２バッファ４３，
４４が設定される。通信制御部４１内には、第１および
第２中央演算処理回路（以後、「ＣＰＵ」と略称する）
４５，４６が含まれる。通信制御部４１は、第１および
第２バッファ４３，４４を用い、前記ＩｒＤＡおよび前
記ＰＩＡＦＳプロトコルに基づいて、１次側および他方
ＤＴＥ２３，２４間のデータ通信を、制御する。第１Ｃ
ＰＵ４５と第１バッファ４３とは、前記一方向通信に用
いられ、第２ＣＰＵ４６と第２バッファ４４とは、前記
他方向通信に用いられる。

【００３６】第１および第２ＣＰＵ４５，４６は、休止
している間も，通信アダプタ２６内の各種部品がそれぞ
れ発生させる複数の割込みを、それぞれ受信可能であ
る。前記割込みは、たとえば予め定めるパルスである。
さらに、通信アダプタ２６内には、通信アダプタ２６全
体の現在の状態を第１および第２ＣＰＵ４５，４６がそ
れぞれ知るために、前記現在の状態を常に記憶するレジ
スタが備えられる。第１ＣＰＵ４５は、休止中または前
記一方向通信以外のものに関する処理を実行している間
に、予め定める複数の割込みのうちのいずれか１つを受
付けると、前記一方向通信のための制御処理を開始す
る。第２ＣＰＵ４６は、休止中または他方向通信以外の
ものに関する処理を実行している間に、予め定める複数
の割込みのうちのいずれか１つを受付けると、前記他方
向通信のための制御処理を開始する。

【００３７】通信アダプタ２６の動作モードには、コマ
ンドモードと、エスケープモードと、オンラインモード
とがある。通信アダプタ２６の動作モードがコマンドモ
ードおよびエスケープモードのうちのいずれか一方モー
ドである場合、一方ＤＴＥ２３とＰＨＳ端末２７との間
だけで伝送対象のデータが送受される。通信アダプタ２
６の動作モードがオンラインモードである場合、一方Ｄ
ＴＥ２３と他方ＤＴＥ２４との間で伝送対象のデータが
送受される。通信アダプタ２６を動作させるための電力
が通信アダプタ２６に供給され始めた時点では、通信ア
ダプタ２６の動作モードは、初期状態として、コマンド
モードまたはエスケープモードになっている。第１およ
び第２ＣＰＵ４５，４６は、どちらも、コマンドまたは
エスケープモードからオンラインモードへの切換え、お
よびオンラインモードからコマンドまたはエスケープモ
ードへの復帰を、制御することができる。

【００３８】図３は、ＰＩＡＦＳフレームＦＰのフォー
マットを表す図である。ＰＩＡＦＳフレームＦＰは、全
体で６４０ビットである。ＰＩＡＦＳフレームＦＰのビ
ット列は、複数のフィールド５１〜５７に分けられ、各
フィールド５１〜５７が表すべきデータがそれぞれ定義
されている。このうちで、６番目の５７６ビットのフィ
ールド５６が、いわゆるＰＩＡＦＳユーザデータを表
す。すなわち、前記伝送対象のデータを複数に分割した
前記ブロックのうちの１つは、６番目のフィールド５６
に記憶される。

【００３９】先頭の４ビットのフィールド５１は、フレ
ーム識別子（ＦＩ）を表す。２番目の６ビットのフィー
ルド５２は、前記フレーム番号（ＦＦＩ）を表す。３番
目の６ビットのフィールド５３は、要求フレーム番号
（ＦＢＩ）を表す。４番目の１６ビットのフィールド５
４は、このＰＩＡＦＳフレームＦＰがいわゆる継続フレ
ームであるか否かを表す。５番目の７ビットのフィール
ド５５は、６番目のフィールド５６内の全てのビットの
うちで、前記ＰＩＡＦＳユーザデータを実際に表すため
に用いられるビットの数、すなわち前記ＰＩＡＦＳユー
ザーデータの実際のデータ長を表す。これは、ＰＩＡＦ
ＳフレームＦＰ全体のデータ長は予め決まっているの
で、前記６番目のフィールド内のビットのうちで、実際
にＰＩＡＦＳユーザデータを表すのに用いられないビッ
トも、いわゆるＮＵＬＬデータとして、ＰＩＡＦＳフレ
ームＦＰ内に残るからである。７番目の３２ビットのフ
ィールド５７は、いわゆるフレームチェックシーケンス
（Frame Check Sequence；以後「ＦＣＳ」と略称する）
を表し、実際にはたとえばＣＲＣ（Cyclic RedundancyC
heck：巡回冗長検査）符号を表す。前記フレーム識別子
と前記フレーム番号と前記要求フレーム番号と前記継続
フレーム情報と前記データ長とは、ＰＩＡＦＳヘッダ情
報を構成する。

【００４０】以下に、前記ＩｒＤＡフレームの構成を、
具体的に説明する。前記ＩｒＤＡフレームは、ＩｒＬＡ
Ｐフレームの先頭にいわゆるＢＯＦ（Beginning Of Fra
me）を付加し、前記ＩｒＬＡＰフレームの末尾にいわゆ
るＥＯＦ（End Of Frame）を付加して構成される。前記
ＢＯＦおよび前記ＥＯＦは、それぞれ１オクテット以上
のビット、すなわち８ビット以上のビットから構成され
る。ＩｒＬＡＰ（Infrared Link Access Protocol）
は、前記ＩｒＤＡプロトコルの階層構造のうちのデータ
リンク層に相当するプロトコルであり、ＨＤＬＣの半二
重手順に基づくコネクション型のものである。

【００４１】前記ＩｒＬＡＰフレームのうちの先頭の１
バイト分のビットは、いわゆるアドレスフィールドであ
る。前記ＩｒＬＡＰフレームのうちの前記アドレスフィ
ールドに続く１バイト分のビットは、いわゆる制御フィ
ールドである。前記ＩｒＬＡＰフレームのうちの末尾の
複数バイト分のビットは、いわゆるＦＣＳである。前記
ＩｒＬＡＰフレームのうちで前記アドレスフィールドと
前記制御フィールドと前記ＦＣＳ以外の部分は、いわゆ
る情報フィールドである。前記情報フィールドの複数の
ビットは、いわゆるＩｒＤＡヘッダ情報とＩｒＤＡユー
ザデータとを表す。前記ＩｒＤＡヘッダ情報には、その
ＩｒＤＡフレームがいわゆるレスポンスフレームである
か否かを示すデータが含まれる。前記ＩｒＤＡユーザデ
ータは、前記伝送対象のデータの一部分である。

【００４２】図４（Ａ）は、第１バッファ４３のメモリ
構成を示す図である。第１バッファ４３のメモリ空間
は、データ記憶領域４７、ＩｒＤＡ受信領域４８、およ
びＩｒＤＡヘッダ記憶領域４９に分けられており、さら
にデータ記憶領域４７はｎ個のセレクタＳ（１）〜Ｓ
（ｎ）に分けられている。ｎは２以上の自然数であり、
前記ＰＩＡＦＳプロトコルのいわゆるモジュラ数と等し
い。１〜ｎのうちの任意の数字を、ｉ，ｊで表す。各セ
レクタＳ（１）〜Ｓ（ｎ）は、それぞれ８０バイトであ
る。各セレクタＳ（１）〜Ｓ（ｎ）は、それぞれ、通信
アダプタ２６から他方ＤＴＥ２４に送信されるＰＩＡＦ
Ｓフレームを、記憶する。ＩｒＤＡ受信領域４８は、一
方ＤＴＥ２３から送信されたＩｒＤＡフレームのうちの
いわゆるＵフレームおよびＳフレーム内の前記ＩｒＤＡ
ユーザデータを、記憶する。ＩｒＤＡヘッダ記憶部４９
は、一方ＤＴＥ２３から送信されたＩｒＤＡフレーム内
のＩｒＤＡヘッダ情報を、記憶する。

【００４３】図４（Ｂ）は、任意の単一のセレクタＳ
（ｉ）のメモリ空間の具体的な構成を示すビットマップ
である。セレクタＳ（ｉ）のメモリ空間は、ＰＩＡＦＳ
フレームと同じように、複数の小領域Ｒ１〜Ｒ７に分割
されている。小領域Ｒ１〜Ｒ６は、それぞれ、前記ＰＩ
ＡＦＳフレームのフレーム識別子、フレーム番号、要求
フレーム番号、継続、データ長、およびＰＩＡＦＳユー
ザデータを記憶する。小領域Ｒ７は、ＰＩＡＦＳフレー
ムではＣＲＣ符号に相当するが、実際にはＣＲＣ符号は
記憶されずに、いわゆる未使用の状態のままである。６
番目の小領域Ｒ６を、以後、ユーザデータ記憶部Ｒ６と
称することがある。ユーザデータ記憶部Ｒ６は、一方Ｄ
ＴＥ２３から他方ＤＴＥ２４への伝送対象のデータを構
成する複数のブロックのうちのいずれか１つを、記憶す
る。すなわち、一方ＤＴＥ２３から通信アダプタ２６に
与えられたＩｒＤＡフレームに含まれる前記ブロック
は、ユーザデータ記憶部Ｒ６に記憶される。セレクタＳ
（ｉ）内のユーザデータ記憶部Ｒ６は、前記セレクタＳ
（ｉ）のうちで、該セレクタＳ（ｉ）の先頭から４バイ
ト目のビットを先頭とし、前記先頭から７バイト目のビ
ットを末尾とする領域である。第２バッファ４４のメモ
リ空間の具体的な構成は、第１バッファ４３のメモリ空
間の具体的な構成と比較して、後述の第１および第２補
助バッファがさらに加えられる点が異なり、他は等し
い。

【００４４】図５は、通信アダプタ２６のうちの前記一
方向通信に関する第１の構成を、具体的に示すブロック
図である。通信アダプタ２６は、前記第１の構成とし
て、第１ＣＰＵ４５の他に、Ｉｒ送受部６１、ＩｒＤＡ
デフレーミング部６２、第１ＤＭＡ（Direct Memory Ac
cess）６３、第２ＤＭＡ６４、ＣＲＣ計算部６５、ＵＡ
ＲＴ（Universal Asyncronous Reciever and Transmitt
er）６６、およびＰＩＡＦＳ送信タイミング管理部６７
を含む。ＩｒＤＡデフレーミング部６２は、第１アドレ
スレジスタ７１、第１制御レジスタ７２、第１内部ＵＡ
ＲＴ７３、および第１内部ＣＲＣ計算部７４を含む。第
１ＤＭＡ６３はセレクタ更新タイマ７５を含む。ＩｒＤ
Ａデフレーミング部６２と第１ＤＭＡ６３とは、ＩｒＤ
Ａ受信部７７を構成する。第２ＤＭＡ６４とＣＲＣ計算
部６５とＵＡＲＴ６６とＰＩＡＦＳ送信タイミング管理
部６７とは、ＰＩＡＦＳ送信部７８を構成する。

【００４５】ＩｒＤＡデフレーミング部６２、第１ＤＭ
Ａ６３、第２ＤＭＡ６４、ＵＡＲＴ６６、およびＰＩＡ
ＦＳ送信タイミング管理部６７は、内部バスライン６８
を介して第１ＣＰＵ４５とそれぞれ接続されており、第
１ＣＰＵ４５との間で相互にデータおよび制御信号を、
それぞれ送受することできる。また、ＣＲＣ計算部６５
と、ＵＡＲＴ６６と、ＰＩＡＦＳ送信タイミング管理部
６７とは、ＰＨＳ端末接続用バスライン６９を介してＰ
ＨＳ端末２７とそれぞれ接続されており、ＰＨＳ端末２
７との間で相互にデータおよび制御信号を、それぞれ送
受することできる。Ｉｒ送受部６１は、赤外線を放射す
る発光素子と、赤外線を受光する受光素子とを含む。

【００４６】図６は、通信アダプタ２６の前記第１の構
成が前記ＩｒＤＡフレームを分解する手順、および前記
第１の構成が前記ＰＩＡＦＳフレームを構築する手順
を、説明するための図である。図５と図６とを併せて、
前記双方向通信が行われる場合の前記一方向送信に関す
る通信システム２１の挙動を説明する。

【００４７】一方ＤＴＥ２３と他方ＤＴＥ２４との間の
双方向通信が行われていない間、通信アダプタの動作モ
ードは、コマンドモードまたはエスケープモードになっ
ている。前記双方向通信を行うために、一方ＤＴＥ２３
は、最初に、ＰＨＳ端末２７を制御するための制御デー
タを、ＩｒＤＡプロトコルに基づいて、電気的な信号で
ある複数のＩｒＤＡフレームに変換する。前記ＩｒＤＡ
フレーム内のＩｒＤＡユーザデータは、前記制御デー
タ、すなわちいわゆるＡＴコマンドである。前記ＡＴコ
マンドは、モデムや網制御回路を制御するための標準的
な制御用コマンドである。次いで、一方ＤＴＥ２３は、
次いで前記各ＩｒＤＡフレームを、ＩｒＤＡプロトコル
に基づいて、順次赤外線信号に変換して放射する。前記
赤外線信号は、予め定める長さの時間内に断続的に放射
される赤外線である。たとえば、前記時間を細分した区
間それぞれが、前記ＩｒＤＡフレームを構成する複数の
ビットに個別に対応し、かつ各区間内に赤外線をパルス
状に放射するか全く放射しないかが、各区間に対応する
各ビットが「０」および「１」のどちらであるかに応答
して定められる。

【００４８】Ｉｒ送受部６１は、一方ＤＴＥ２３から放
射された前記赤外線信号を順次的に受光し、ＩｒＤＡプ
ロトコルに基づいて、前記赤外線信号を、ＩｒＤＡフレ
ームに戻す。このＩｒＤＡフレームは、Ｉｒ送受部６１
からＩｒＤＡデフレーミング部６２に、１つずつ与えら
れる。

【００４９】ＩｒＤＡデフレーミング部６２は、まず、
Ｉｒ送受部６１から与えられた単一のＩｒＤＡフレーム
８１、すなわち今までＩｒ送受部６１から出力されたＩ
ｒＤＡフレームのうちで最新のＩｒＤＡフレーム８１か
ら、ＢＯＦ６３とＥＯＦ６４とを取除いて、ＩｒＬＡＰ
フレーム６２を抽出する。次いで、ＩｒＬＡＰフレーム
８２の先頭の１バイト分のビット、すなわちアドレスフ
ィールド８５に割当てられたビットが取出され、第１ア
ドレスレジスタ７１に記憶される。続いて、ＩｒＬＡＰ
フレーム８２の２番目の１バイト分のビット、すなわち
制御フィールド８６に割当てられたビットが取出され、
第１制御レジスタ７２に記憶される。

【００５０】さらに続いて、第１内部ＵＡＲＴ７３は、
ＩｒＬＡＰフレーム８２のうちの情報フィールド８７内
のビット列を、ＩｒＤＡヘッダ情報８９とＩｒＤＡユー
ザデータ９０とに分け、ＩｒＤＡヘッダ情報８９とＩｒ
ＤＡユーザデータ９０とを、それぞれＤ／Ｈ信号と共
に、第１ＤＭＡ６３に転送する。この場合、ＩｒＤＡヘ
ッダ情報８９を構成する複数のビットおよびＩｒＤＡユ
ーザデータ９０を構成する複数のビットは、それぞれシ
リアルビット列を構成しているので、前記複数のビット
が１バイトずつ順次転送される。前記Ｄ／Ｈ信号は、該
Ｄ／Ｈ信号と共に送信されたシリアルビット列を、第１
バッファ４３内の３つの領域４７〜４９のどの領域に記
憶させるかを指定するものである。

【００５１】第１ＤＭＡ６３は、前記シリアルビット列
を、第１バッファ４３内の前記Ｄ／Ｈ信号によって指定
された位置に、１バイトずつパラレルに、ＤＭＡ方式で
転送して記憶させる。この際、ＩｒＤＡヘッダ情報８９
は、動作モードに拘わらず、常にＩｒＤＡヘッダ領域４
９に記憶される。また、ＩｒＤＡユーザデータ９０は、
動作モードがコマンドモードまたはエスケープモードで
ある場合、ＩｒＤＡ受信領域４８に記憶される。第１Ｄ
ＭＡ６３は、第１バッファ４３のどの領域に何バイトの
データを記憶させたのかを、第１ＣＰＵ４５に通知す
る。

【００５２】第１内部ＣＲＣ計算部７４は、ＩｒＬＡＰ
フレーム８２の末尾のＦＣＳ８８、すなわちＣＲＣ符号
を用いて、ＩｒＤＡフレーム８１の誤り検出処理を行
う。第１内部ＣＲＣ計算部７４が誤り検出処理を終了し
た時点で、ＩｒＤＡデフレーミング部６２は、ＩｒＤＡ
フレーム８１が受信されたことを示すＩｒＤＡ受信完了
割込みを発生させて、第１ＣＰＵ４５に与える。

【００５３】第１ＣＰＵ４５は、前記ＩｒＤＡ受信完了
割込みに応答して、ＩｒＤＡ受信処理とＰＨＳ端末制御
処理とを行う。前記ＩｒＤＡ受信処理は、概略的には、
前記誤り検出処理の検出結果に応答して、最新のＩｒＤ
Ａフレーム８１を第１バッファ４３に記憶させるか否か
を定め、さらに、前記検出結果に応答して、誤りのある
ＩｒＤＡフレーム８１の再送要求を行う処理である。前
記ＰＨＳ端末制御処理は、ＵＡＲＴ６６を用いて、ＰＨ
Ｓ端末２７に発着信処理や回線の接続・切断処理を行わ
せる処理である。これらの処理が実行されることよっ
て、ＴＡ＿Ｐ２９とＰＨＳ端末２７とが、伝送路２８を
介して接続される。ＰＨＳ端末２７とＴＡ＿Ｐ２９とが
接続された場合、第１ＣＰＵ４５は、通信アダプタ２６
の動作モードを、前記いずれか一方モードから、オンラ
インモードに切換える。

【００５４】ＰＨＳ端末２７にＡＴコマンドが与えられ
た後、第１ＣＰＵ４５は、ＵＡＲＴ６６とＰＨＳ端末２
７との間の信号の送受を監視する。前記信号の送受状態
が、ＰＨＳ端末２７が伝送路２８を介してＴＡ＿Ｐ２９
に接続された場合に特有な予め定める状態になった場
合、第１ＣＰＵ内の前記信号の送受を検出していた回路
は、ＰＨＳ端末とＴＡ＿Ｐ２９とが接続されたことを示
すＰＩＡＦＳ初期設定割込みを発生させる。前記ＰＩＡ
ＦＳ初期設定割込みに応答して、第１ＣＰＵ４５は、Ｔ
Ａ＿Ｐ２９との間で、いわゆるＰＩＡＦＳ同期シーケン
ス、たとえばＰＩＡＦＳプロトコルに基づいた同期確立
およびネゴシェーションを行う。この結果、一方ＤＴＥ
２３と他方ＤＴＥ２４で、データ通信が可能になる。

【００５５】通信アダプタの動作モードがオンラインモ
ードになると、一方ＤＴＥ２３は、一方ＤＴＥ２３から
他方ＤＴＥ２４へ伝送するべき第１伝送対象データを、
ＩｒＤＡプロトコルに基づいて、複数のＩｒＤＡフレー
ムに変換する。前記ＩｒＤＡフレーム８１のＩｒＤＡユ
ーザデータ９０は、前記第１伝送対象データの少なくと
も一部分、すなわち前記第１伝送対象データを構成する
複数のブロックのうちの１つである。次いで、一方ＤＴ
Ｅ２３は、前記各ＩｒＤＡフレームを、ＩｒＤＡプロト
コルに基づいて、順次赤外線信号に変換して放射する。
この時点での前記第１の構成の動作のうちで、Ｉｒ送受
部６１とＩｒＤＡデフレーミング部６２との動作は、動
作モードがコマンドモードまたはエスケープモードの場
合の動作と等しい。

【００５６】ＩｒＤＡデフレーミング部６２は、一方Ｄ
ＴＥ２３から新たなＩｒＤＡフレームを受信してその誤
り訂正処理を行うたびに、前記ＩｒＤＡ受信完了割込み
を発生させる。第１ＣＰＵ４５は、前記ＩｒＤＡ受信完
了割込みに応答して、前記ＩｒＤＡ受信動作を行う。ま
た第１ＣＰＵ４５は、上記場合、さらに、ＩｒＤＡフレ
ーム７１に誤りがないならば、第１ＤＭＡ６３に、転送
先指示信号を与える。前記転送先指示信号は、ＩｒＤＡ
ユーザデータ９０を、データ記憶領域４７内のどのセレ
クタＳ（ｉ）に記憶させるかを、指定するものである。
この際、ＩｒＤＡユーザーデータは、データ記憶領域４
７内の空きセレクタのうちのいずれか１つに記憶され
る。空きセレクタとは、データを何も記憶していないセ
レクタ、またはスターテスが「受信データなし」である
ＩｒＤＡユーザデータを記憶するセレクタである。

【００５７】第１ＤＭＡ６３は、前記シリアルビット列
を、第１バッファ４３内の前記Ｄ／Ｈ信号および転送先
指示信号によって指定された位置に、１バイトずつパラ
レルに、ＤＭＡ方式で転送して記憶させる。この場合、
ＩｒＤＡヘッダ情報８９は、動作モードに拘わらず、常
にＩｒＤＡヘッダ領域４９に記憶される。またこの場
合、ＩｒＤＡユーザデータ９０は、動作モードがオンラ
インモードであるならば、データ記憶領域４７内の前記
転送先指示信号によって指定されたいずれか１つのセレ
クタＳ（ｉ）に記憶される。第１ＤＭＡ６３は、第１バ
ッファのどのセレクタに何バイトのデータを記憶させた
のかを、第１ＣＰＵ４５に通知する。

【００５８】各セレクタＳ（１）〜Ｓ（ｎ）の内部構成
は前記ＰＩＡＦＳフレームと同じ構成になっているの
で、ＩｒＤＡユーザデータ９０は、前記いずれか１つの
セレクタＳ（ｉ）内のユーザデータ記憶部Ｒ６に記憶さ
れる。この際、単一のＩｒＤＡユーザデータ９０が、１
つのセレクタＳ（ｉ）のユーザデータ記憶部Ｒ６に記憶
される。各ユーザデータ記憶部Ｓ（１）〜Ｓ（ｎ）にそ
れぞれ記憶されたＩｒＤＡユーザデータが、それぞれ、
各ＰＩＡＦＳフレームのＰＩＡＦＳユーザデータ９１と
なる。ＰＩＡＦＳユーザデータ９１は、それぞれ、前述
の第１伝送対象データのブロックに相当する。

【００５９】第１ＤＭＡ６３は、以下の第１および第２
の時点にセレクタ更新割込みを発生させて、第１ＣＰＵ
４５に与える。前記第１の時点は、ＩｒＤＡユーザデー
タを記憶されるべきセレクタを、前記転送先指示信号に
よって現在指定されているいずれか１つのセレクタＳ
（ｉ）から、該いずれか１つのセレクタの次のセレクタ
Ｓ（ｉ＋１）へ、変更する時点である。セレクタの変更
は、たとえば、前記いずれか１つのセレクタＳ（ｉ）の
ユーザデータ記憶部Ｒ６内のＰＩＡＦＳユーザデータ９
０のデータ長が、ＰＩＡＦＳプロトコルで定義されるＰ
ＩＡＦＳユーザデータの最大のデータ長になったときに
起こる。前記第２の時点は、一方ＤＴＥ２３から通信ア
ダプタ２６に単位時間当たりに送信されるデータのデー
タ量が予め定める閾値以下になった時点から、予め定め
る基準時間が経過した時点である。

【００６０】前記単位時間当たりに送信されるデータ量
は，第１ＣＰＵ４５が監視している。第１ＣＰＵ４５
は、前記単位時間当たりに送信されるデータ量が前記閾
値以下になった時点から、セレクタ更新タイマ７５を動
作させる。セレクタ更新タイマ７５は、前記時点からの
経過時間が前記基準時間になると満了する。セレクタ更
新タイマ７５が満了した時点で、第１ＤＭＡ６３は、前
記第２の時点がきたものと見なす。前記セレクタ更新タ
イマ７５は、ＩｒＤＡユーザデータを記憶させるべきセ
レクタが満了前に変更された場合、変更された時点でリ
セットされて、経過時間を０時間に戻す。また、前記デ
ータ量が前記閾値以上になった時点で、第１ＣＰＵ４５
は、セレクタ更新タイマ７５を停止させる。前記閾値と
前記基準時間とは、通信アダプタ２６の開発時に、適切
な値が設定される。

【００６１】第１ＣＰＵ４５は、前記セレクタ更新割込
みに応答して、第１内部ＣＲＣ計算部７４の誤り検出処
理の結果を参照し、ＩｒＤＡフレーム８１に誤りがない
場合、すなわちＩｒＬＡＰフレーム８２が有効である場
合、ＰＩＡＦＳプロトコルに基づいて、ＰＩＡＦＳヘッ
ダ情報９２を作成する。ＰＩＡＦＳヘッダ情報９２は、
第１ＣＰＵ４５から前記いずれか１つのセレクタＳ
（ｉ）に与えられて、該いずれか１つのセレクタＳ
（ｉ）の１番目〜５番目の小領域Ｒ１〜Ｒ５に記憶され
る。この結果、前記いずれか１つのセレクタにＳ
（ｉ）、ＰＩＡＦＳフレームから前記ＣＲＣ符号だけを
除いたものが、記憶される。以後、ＰＩＡＦＳフレーム
から前記ＣＲＣ符号だけを除いたものを、「ＰＩＡＦＳ
仮フレーム」と称する。

【００６２】ＰＩＡＦＳ送信タイミング管理部６７は、
ＰＨＳ端末２７から通信アダプタ２６に与えられる制御
信号に基づいて、通信アダプタ２６からＰＨＳ端末２７
にＰＩＡＦＳフレームを与えるタイミングを制御する。
具体的には、ＰＩＡＦＳ送信タイミング管理部６７は、
前記制御信号に応答して、新たなＰＩＡＦＳフレームの
供給を要求するＰＩＡＦＳ送信割込みを周期的に生成し
て、第１ＣＰＵ４５に与える。第１ＣＰＵ４５は、前記
ＰＩＡＦＳ送信割込みに応答して、第２ＤＭＡ６４に、
転送元指示信号を与える。前記転送元指示信号は、第１
バッファ４３内に記憶される全てのＰＩＡＦＳユーザデ
ータのうちで、今回の送出対象のＰＩＡＦＳユーザデー
タが記憶されたセレクタを、第２ＤＭＡ６４に指定する
ためのものである。第２ＤＭＡ６４は、前記転送元指示
信号によって指定されたいずれか１つのセレクタＳ
（ｊ）の先頭から、１バイトずつ７６バイトのデータを
読出し、ＣＲＣ計算部６５に与える。この結果、ＣＲＣ
計算部６５には、前記送出対象のＰＩＡＦＳユーザデー
タを含むＰＩＡＦＳ仮フレーム９３が、与えられる。

【００６３】ＣＲＣ計算部６５は、ＰＩＡＦＳ仮フレー
ム９３に基づいてＣＲＣ符号９４を作成して、ＰＩＡＦ
Ｓ仮フレーム９３の末尾に付加する。この結果、ＰＩＡ
ＦＳフレーム９５が構築される。ＰＩＡＦＳフレーム９
５は、ＰＨＳ端末接続用バスライン６９を介して、ＰＨ
Ｓ端末２７に与えられる。この結果、ＰＨＳ端末２７
は、与えられたＰＩＡＦＳフレーム９５を、ＰＩＡＦＳ
プロトコルに基づいて送信する。したがって、通信アダ
プタ２６から他方ＤＴＥ２４へ、前記第１伝送対象デー
タのブロックが、前記ＰＩＡＦＳプロトコルに基づい
て、送信される。

【００６４】ＴＡ＿Ｐ２９は、送信されたＰＩＡＦＳフ
レームを順次受信すると、受信したＰＩＡＦＳフレーム
をＰＩＡＦＳプロトコルに基づいてそれぞれ分解し、得
られたＰＩＡＦＳユーザデータを他方ＤＴＥ２４にそれ
ぞれ与える。前記得られたＰＩＡＦＳユーザデータを全
て集めると、前記第１伝送対象データになる。以上のこ
とが行われた結果、一方ＤＴＥ２３から他方ＤＴＥ２４
へ、前記第１伝送対象データが送信されるのである。ま
た、第１ＣＰＵ４５は、前記第１伝送対象データを構成
するブロックを、第１バッファ４３内のデータ記憶領域
４７に、どのように記憶させ、前記ブロックをデータ記
憶領域４７からどのように削除するかを制御するため
の、記憶制御手段として働いている。以上で、一方向通
信に関する通信システム２１の挙動の説明を終了する。

【００６５】図７は、通信アダプタ２６のうちの前記他
方向通信に関する第２の構成を具体的に示すブロック図
である。通信アダプタ２６は、前記第２の構成として、
第２ＣＰＵ４６と第２バッファ４４とＩｒ送受部６１の
他に、第３ＤＭＡ１０１、ＣＲＣチェック部１０２、Ｐ
ＩＡＦＳ受信タイミング管理部１０３、第４ＤＭＡ１０
４、およびＩｒＤＡフレーミング部１０５を含む。Ｉｒ
ＤＡフレーミング部１０５は、第２アドレスレジスタ１
０７、第２制御レジスタ１０８、第２内部ＵＡＲＴ１０
９、および第２内部ＣＲＣ計算部１１０を含む。

【００６６】第２バッファ４４のメモリ空間は、前述し
たように、第１および第２補助バッファ１１１，１１
２、データ記憶領域１１３、ＩｒＤＡ受信領域１１４、
ならびにＩｒＤＡヘッダ領域１１５に分けられている。
さらに、データ記憶領域１１３は、前述したように、複
数のセレクタＳ（１）〜Ｓ（ｎ）に分けられている。第
２バッファ４４のデータ記憶領域１１３、ＩｒＤＡ受信
領域１１４、およびＩｒＤＡヘッダ領域１１５の具体的
な構成は、第１バッファ４３のデータ記憶領域４７、Ｉ
ｒＤＡ受信領域４８、およびＩｒＤＡヘッダ領域４９と
等しい。第１および第２補助バッファ１１１，１１２、
ならびに各セレクタＳ（１）〜Ｓ（ｎ）は、それぞれ、
単一のＰＩＡＦＳフレームをそのまま記憶することがで
きる。

【００６７】ＣＲＣチェック部１０２、ＰＩＡＦＳ受信
タイミング管理部１０３、第４ＤＭＡ１０４、およびＩ
ｒＤＡフレーミング部１０５は、内部バスライン１１６
を介して第２ＣＰＵ４６とそれぞれ接続されており、第
２ＣＰＵ４６との間で相互にデータおよび制御信号を、
それぞれ送受することできる。また、第３ＤＭＡ１０１
と、ＣＲＣチェック部１０２と、ＰＩＡＦＳ受信タイミ
ング管理部１０３とは、ＰＨＳ端末接続用バスライン１
１７を介してＰＨＳ端末２７とそれぞれ接続されてお
り、ＰＨＳ端末２７との間で相互にデータおよび制御信
号を、それぞれ送受することできる。

【００６８】図８は、通信アダプタ２６の前記第２の構
成が前記ＰＩＡＦＳフレームを分解する手順と、前記第
２の構成が前記ＩｒＤＡフレームを構築する手順とを、
説明するための図である。図７と図８とを併せて、前記
双方向通信のうちの前記他方向送信に関する通信システ
ム２１の挙動を、説明する。また前記挙動は、すでに通
信アダプタ２６と、ＴＡ＿Ｐ２９とが、伝送路２８を介
して接続され、通信アダプタ２６の動作モードがオンラ
インモードになっている時点から、説明する。

【００６９】通信アダプタ２６の動作モードがオンライ
ンモードになった後、ＴＡ＿Ｐ２９とＵＡＲＴ６６との
間で、ＰＩＡＦＳ同期シーケンスに拘わる予め定める信
号の送受が行われる。第２ＣＰＵ４６の一部分は、ＴＡ
＿Ｐ２９とＵＡＲＴ６６との間の信号の送受を監視し
て、前記予め定める信号の送受が検出された場合に、Ｐ
ＩＡＦＳ初期設定割込みを発生させる。第２ＣＰＵ４６
は、前記ＰＩＡＦＳ初期設定割込みに応答して、ＴＡ＿
Ｐ２９との間で、ＰＩＡＦＳ同期シーケンス、すなわち
ＰＩＡＦＳプロトコルに基づいた同期確立およびネゴシ
ェーションを行う。この結果、一方ＤＴＥ２３と他方Ｄ
ＴＥ２４との間で、他方ＤＴＥ２４から一方ＤＴＥ２３
へ送信するべき第２伝送対象データの送受が可能にな
る。また、前記ネゴシェーションによって、前記第２伝
送対象データの送受に関する各種のパラメータが設定さ
れる。前記パラメータのうちで、ＴＡ＿Ｐ２９から送出
されたＰＩＡＦＳフレームの受信の制御タイミングは、
ＰＩＡＦＳ受信タイミング管理部１０３に記憶される。

【００７０】ＰＩＡＦＳ同期シーケンス終了後、他方Ｄ
ＴＥ２４は、前記第２伝送対象データを、ＴＡ＿Ｐ２９
に与える。ＴＡ＿Ｐ２６は、前記第２伝送対象データを
ＰＩＡＦＳプロトコルに基づいて複数のＰＩＡＦＳフレ
ームに変換し、前記ＰＩＡＦＳフレームをＰＩＡＦＳプ
ロトコルに基づいた送信手順で順次送信する。前記ＰＩ
ＡＦＳフレームは伝送路２８を介してＰＨＳ端末２７に
与えられ、ＰＨＳ端末２７からＰＨＳ端末接続用バスラ
イン６９を介して第３ＤＭＡ１０１に、１つずつ与えら
れる。第３ＤＭＡ１０１は、前記ＰＩＡＦＳフレーム１
２１が１つ与えられるたびに、該ＰＩＡＦＳフレーム１
２１をそのままシリアル／パラレル変換して、第１およ
び第２補助バッファ１１１，１１２のうちのいずれか一
方の補助バッファにＤＭＡ方式で転送して、記憶させ
る。第１および第２補助バッファ１１１，１１２は、前
記いずれか一方の補助バッファとして、交互に選ばれ
る。

【００７１】ＰＩＡＦＳ受信タイミング管理部１０３
は、ＰＩＡＦＳフレーム１２１の受信が完了するたび
に、ＰＩＡＦＳ受信完了割込みを発生させて、第２ＣＰ
Ｕ４６に与える。第２ＣＰＵ４６は、前記ＰＩＡＦＳ受
信完了割込みを受付けるたびに、ＣＲＣチェック部１０
２と第２バッファ４４とを用いて、ＰＩＡＦＳ受信処理
を行う。前記ＰＩＡＦＳ受信処理は、第１および第２補
助バッファ１１１，１１２のうちのいずれか一方に記憶
され、かつ受信が完了しているＰＩＡＦＳフレーム、す
なわち最新のＰＩＡＦＳフレーム１２１を、処理対象と
する。ＰＩＡＦＳ受信処理が行われる場合、ＣＲＣチェ
ック部１０２は最新のＰＩＡＦＳフレーム１２１の誤り
検出処理を行う。さらに第２ＣＰＵ４６は、前記誤り検
出処理の検出結果に基づいて、最新のＰＩＡＦＳフレー
ム１２１を第２バッファ４４から破棄させるか、最新の
ＰＩＡＦＳフレーム１２１をデータ記憶領域１１３また
はＩｒＤＡ受信バッファ１１４に記憶させる。最新のＰ
ＩＡＦＳフレーム１２１のＣＲＣ符号は、データ記憶領
域１１３に記憶されなくても良い。

【００７２】最新のＰＩＡＦＳフレーム１２１は、通信
アダプタ２６の動作モードがコマンド用いてまたはエス
ケープモードである場合、ＩｒＤＡ受信領域１１４に記
憶される。また最新のＰＩＡＦＳフレーム１２１は、通
信アダプタ２６の動作モードがオンラインモードである
場合、データ記憶領域１１３内の空きセレクタのうちの
１つに、記憶される。空きセレクタとは、ＰＩＡＦＳフ
レームが記憶されていないセレクタ、およびスターテス
が「受信データなし」であるＰＩＡＦＳフレームを記憶
するセレクタの、いずれかである。

【００７３】第２ＣＰＵ４６は、第２バッファ４４内の
ＰＩＡＦＳフレーム内のＰＩＡＦＳユーザデータ、すな
わち前記第２伝送対象データの一部分を第２ＤＴＥ２４
に送信するために、第４ＤＭＡ１０４に転送元指定信号
を与える。前記転送元指定信号は、第２バッファ４４内
の全てのＰＩＡＦＳユーザデータのうちで今回の送出対
象となるＰＩＡＦＳユーザデータが記憶された領域と、
第２バッファ内部のＩｒＤＡヘッダ情報１２６が記憶さ
れた領域とを、第４ＤＭＡ１０４に指定するためのもの
である。

【００７４】第４ＤＭＡ１０４は、前記転送元指定信号
によって指定された２つの領域から、前記送出対象のＰ
ＩＡＦＳユーザデータおよびＩｒＤＡヘッダ情報を、読
出す。前記送出対象のＰＩＡＦＳユーザデータは、動作
モードがコマンドまたはエスケープモードである場合、
ＩｒＤＡ受信領域１１４から読出され、動作モードがオ
ンラインモードである場合、データ記憶領域１１３から
読出される。前記送出対象のＰＩＡＦＳユーザデータ
が、そのまま単一のＩｒＤＡユーザデータ１２７として
用いられる。ＩｒＤＡヘッダ情報１２６は、前記送出対
象のＰＩＡＦＳユーザデータを第１ＤＴＥ２３に送信す
る際に付加するべきものである。ＩｒＤＡヘッダ情報１
２６は、予め第２ＣＰＵ４６によって作成されてＩｒＤ
Ａヘッダ領域１１５に記憶されており、該ＩｒＤＡヘッ
ダ領域１１５から読出される。前記送出対象のＰＩＡＦ
Ｓユーザデータ１２６と前記ＩｒＤＡヘッダ情報とは、
送出対象の情報フィールド１２８を構成する。

【００７５】さらに第２ＣＰＵ４６は、送出対象の情報
フィールド１２８を含むＩｒＤＡフレーム１３６のアド
レスフィールド１２９の値と、該ＩｒＤＡフレーム１３
６の制御フィールド１３０の値とを、定める。アドレス
および制御フィールド１２９，１３０の値は、第２ＣＰ
Ｕ４６からＩｒＤＡフレーミング部１０５に与えられ
て、第２アドレスレジスタ１０７および第２制御レジス
タ１０８にそれぞれ記憶される。

【００７６】ＩｒＤＡフレーミング部１０５は、まず第
２アドレスレジスタ１０７および第２制御レジスタ１０
８からアドレスフィールド１２９の値および情報フィー
ルド１２９の値を読出し、これらの値を送出対象の情報
フィールド１２８の先頭に付加する。この結果、ＩｒＬ
ＡＰフレームの仮フレーム１３１が構築される。さら
に、仮フレーム１３１の末尾に、第２内部ＣＲＣ計算部
１１０が仮フレーム１３１に基づいて作成したＣＲＣ符
号１３２が付加されて、ＩｒＬＡＰフレーム１３３が構
築される。最後に、ＩｒＬＡＰフレーム１３３の先頭お
よび末尾に、ＢＯＦ１３４およびＥＯＦ１３５がそれぞ
れ付加される。これによって、前記送出対象の情報フィ
ールド１２８を含むＩｒＤＡフレーム１３６が完成す
る。完成したＩｒＤＡフレーム１３６は、第２内部ＵＡ
ＲＴ１０９によって、ＩｒＤＡフレーミング部１０５か
ら送出されて、Ｉｒ送受部６１に与えられる。

【００７７】Ｉｒ送受部６１は、電気的なデジタル信号
であるＩｒＤＡフレーム１３６が与えられるたびに、Ｉ
ｒＤＡプロトコルに基づいて、該ＩｒＤＡフレーム１３
６を赤外線信号に変換して、前記赤外線信号を一方ＤＴ
Ｅ２３に向かって放射する。この結果、一方ＤＴＥ２３
は、前記赤外線信号を順次的に受光し、ＩｒＤＡプロト
コルに基づいて前記赤外線信号をＩｒＤＡフレームに戻
す。このＩｒＤＡフレームをＩｒＤＡプロトコルに基づ
いて分解して得られたＩｒＤＡユーザデータを全て集め
ると、前記第２伝送対象データが得られる。また、第２
ＣＰＵ４６は、前記第２伝送対象データを構成するブロ
ックを、第２バッファ４４内のデータ記憶領域１１３
に、どのように記憶させ、前記ブロックをデータ記憶領
域１１３からどのように削除するかを制御するための、
記憶制御手段として働いている。以上で、他方向送信に
関する通信システム２１の挙動の説明を終了する。

【００７８】図９は、コマンドおよびエスケープモード
のうちのいずれか一方モードが選択されるときの第１Ｃ
ＰＵ４５の動作を表すフローチャートである。すなわち
このフローチャートは、前記いずれか一方モードが選ば
れるときに第１ＣＰＵ４５が実行するべき前記一方向通
信の制御プログラムを示す。この場合、一方ＤＴＥ２３
から与えられる前記ＩｒＤＡフレームは、いわゆるＵフ
レームまたはＳフレームである。また、前記一方向通信
では、一方ＤＴＥ２３とＩｒＤＡ受信部とは、一方ＤＴ
Ｅ２３がいわゆる１次局でＩｒＤＡ受信部がいわゆる２
次局であるとして、ＩｒＤＡプロトコルに基づいて、デ
ータを送受する。

【００７９】通信アダプタ２６を動作させるための電力
が供給され始めた時点、または通信アダプタ２６がオン
ラインモードである場合に一方ＤＴＥ２３から前記いず
れか一方モードになることが要求された時点に、前記制
御プログラムが開始され、ステップａ１からステップａ
２に進む。第１ＣＰＵ４５は、まずステップａ２で、第
１ＤＭＡ６３またはＩｒＤＡデフレーミング部６２に、
ＩｒＤＡ受信バッファとして、ＩｒＤＡ受信領域４８を
指定する。ＩｒＤＡ受信バッファは、すなわち、Ｉｒ送
受部６１から出力される最新のＩｒＤＡフレーム８１内
のＩｒＤＡユーザデータ９０を記憶させるべき記憶手段
である。

【００８０】第１ＣＰＵ４５は、ステップａ３で、Ｉｒ
ＤＡデフレーミング部６２から、前記ＩｒＤＡ受信完了
割込みが与えられることを待つ。前記ＩｒＤＡ受信完了
割込みが与えられると、いわゆる割込み処理によって第
１ＣＰＵ４５は、前記ＩｒＤＡ受信完了割込みを受付け
る。前記ＩｒＤＡ受信完了割込みの受付に応答して、ス
テップａ３からステップａ４に進む。

【００８１】第１ＣＰＵ４５は、ステップａ４で、第１
内部ＣＲＣ計算部７４の最新の誤り検出処理の検出結果
を参照して、最新のＩｒＤＡフレームに誤りがあるか否
かを、判定する。誤りがある場合、ステップａ４からス
テップａ５に進む。誤りがない場合、ステップａ４から
ステップａ６に進む。ステップａ５では、第１ＣＰＵ４
５は、前記最新のＩｒＤＡフレームを破棄する。この結
果、通信アダプタ２６内から、前記最新のＩｒＤＡフレ
ームが全て削除される。ステップａ５の処理終了後、ス
テップａ５からステップａ３に戻り、ＩｒＤＡ受信完了
割込みが与えられることを、再び待つ。

【００８２】ステップａ６では、第１ＣＰＵ４５は、Ｉ
ｒＤＡヘッダ領域４９に記憶された前記最新のＩｒＤＡ
フレームのＩｒＤＡヘッダ情報の解析処理と、制御レジ
スタ７２に記憶された前記最新のＩｒＤＡフレームの制
御フィールドの値の解析処理とを行う。次いで、第１Ｃ
ＰＵ４５は、ステップａ７で、前記２つの解析処理の解
析結果に基づいて、前記最新のＩｒＤＡフレームに対応
するいわゆるレスポンスフレームを作成して、Ｉｒ送受
部６１に該レスポンスフレームの送出を要求する。この
結果、Ｉｒ送受部６１は、前記レスポンスフレームを、
一方ＤＴＥ２３に送信する。

【００８３】前記レスポンスフレームは、前記最新のＩ
ｒＤＡフレームのフレーム番号を含む。すなわちＩｒＤ
Ａプロトコルでは、通信アダプタ２６に誤りなく受信さ
れたＩｒＤＡフレームのフレーム番号が一方ＤＴＥ２３
に返され、誤りがあるＩｒＤＡフレームのフレーム番号
は返されない。ゆえに、一方ＤＴＥ２３は、レスポンス
フレームによって返されたフレーム番号のＩｒＤＡフレ
ームは、通信アダプタ２６に誤りなく受信され、フレー
ム番号が返されないＩｒＤＡフレームは、送信時に誤り
が生じたので再送する必要があると、分かる。ステップ
ａ４〜ａ７の処理が、コマンドモードとエスケープモー
ドとにおける前記ＩｒＤＡ受信処理に相当する。

【００８４】次いで、第１ＣＰＵ４５は、ステップａ８
で、ＩｒＤＡ受信領域４８に記憶される全ての前記Ｉｒ
ＤＡユーザデータの中の１つを選び、選んだいずれか１
つのＩｒＤＡユーザデータを１バイトずつ順次読出す。
前記いずれか１つのＩｒＤＡユーザデータは、たとえ
ば、該ＩｒＤＡユーザデータが含まれていたＩｒＤＡフ
レームのフレーム番号が、前回のステップａ８の処理で
選ばれたＩｒＤＡフレームのフレーム番号の次の番号で
あるものである。次いで、第１ＣＰＵ４５は、読出され
た前記ＩｒＤＡユーザデータを解析する。次いで、第１
ＣＰＵ４５は、通信アダプタの動作モードをオンライン
モードに切換えるか否かを判定する。具体的には、第１
ＣＰＵ４５は、この判定は、ＰＨＳ端末２７とＵＡＲＴ
６６との間の信号の送受の状態に基づき、前記信号の送
受の状態が、ＰＨＳ端末２７とＴＡ＿Ｐ２９とが伝送路
２８を介して接続された場合に特有の状態になっていな
ければ、コマンドまたはエスケープモードをそのまま保
ち、前記特有の状態になっていれば、オンラインモード
に切換えると、判定する。オンラインモードに切換えな
い場合、ステップａ９からステップａ１０に進む。

【００８５】第１ＣＰＵ４５は、ステップａ９で、前記
ＩｒＤＡユーザデータの解析結果に基づいて、前記Ｉｒ
ＤＡユーザデータの内容に基づいた予め定めるＰＩＡＦ
Ｓ処理を、実行する。この結果、前記ＩｒＤＡユーザデ
ータ内に含まれていたＡＴコマンドが、ＵＡＲＴ６６に
与えられる。前記ＡＴコマンドは、ＰＨＳ端末２７に、
発着信処理や回線の接続・切断処理を行わせるためのも
のである。この結果、ＰＨＳ端末２７は、ＰＨＳの公衆
回線網との間で、発着信処理や回線の接続・切断処理を
行う。ステップａ８，ａ１０の処理は、前記ＰＨＳ端末
制御処理に相当する。ステップａ９の処理終了後、ステ
ップａ９からステップａ３に戻り、ＩｒＤＡ受信完了割
込みが与えられることを、再び待つ。

【００８６】第１ＣＰＵ４５は、ＰＨＳ端末２７とＵＡ
ＲＴ６６との間の信号の送受の状態が、前記特有の状態
になると、動作モードをオンラインモードに切換える。
これに応答して、ステップａ９からステップａ１１に進
み、当該フローチャートの処理動作を終了する。以上
で、前記いずれか一方モードが選択される場合の第１Ｃ
ＰＵ４５の動作の説明を終了する。

【００８７】図１０は、前記オンラインモードが選択さ
れるときの第１ＣＰＵ４５の動作を表すフローチャート
である。すなわちこのフローチャートは 前記オンライ
ンモードが選ばれるときに第１ＣＰＵ４５が実行する一
方向通信の制御プログラムを示す。この場合、一方ＤＴ
Ｅ２３から与えられる前記ＩｒＤＡフレームは、いわゆ
るＩフレームである。またこのとき、一方ＤＴＥ２３と
通信アダプタ２６とは、一方ＤＴＥが１次局となり通信
アダプタ２６が２次局としてデータを送受する。また、
通信アダプタ２６とＴＡ＿Ｐ２９とは、通信アダプタ２
６が１次局となりＴＡ＿Ｐ２９が２次局となって、デー
タを送受する。

【００８８】図９のフローチャートのステップａ９で、
オンラインモードに切換わることが選択された場合、図
９のフローチャートの処理動作の終了後に、図１０のフ
ローチャートの処理動作が開始されて、ステップｂ１か
らステップｂ２に進む。第１ＣＰＵ４５は、まずステッ
プｂ２で、第１ＤＭＡ６３またはＩｒＤＡデフレーミン
グ部６２に、前述したＩｒＤＡ受信バッファとして、デ
ータ記憶領域４７を指定する。

【００８９】第１ＣＰＵ４５は、ステップｂ３で、予め
定める複数の割込みのうちのいずれか１つが与えられる
ことを待つ。前記複数の割込みは、ＰＩＡＦＳ初期設定
割込み、前記ＩｒＤＡ受信完了割込み、セレクタ更新割
込み、ＰＩＡＦＳ送信割込み、およびＰＩＡＦＳ受信完
了割込みである。いずれか１つの割込みが与えられる
と、次いでステップｂ４で、第１ＣＰＵ４５は、通信ア
ダプタ２６の現在の状態を記憶する前記レジスタの記憶
内容を参照して、与えられた前記いずれか１つの割込み
が何であるかを、判定する。前記いずれか１つの割込み
が前記ＰＩＡＦＳ初期設定割込みである場合、ステップ
ｂ４からステップｂ５に進む。前記いずれか１つの割込
みが前記セレクタ更新割込みである場合、ステップｂ４
からステップｂ６に進む。前記いずれか１つの割込みが
前記ＩｒＤＡ受信完了割込みである場合、ステップｂ４
からステップｂ８に進む。前記いずれか１つの割込みが
前記ＰＩＡＦＳ送信完了割込みである場合、ステップｂ
４からステップｂ１４に進む。前記いずれか１つの割込
みが前記ＰＩＡＦＳ受信完了割込みである場合、ステッ
プｂ４からステップｂ１５に進む。

【００９０】前記ＰＩＡＦＳ初期設定割込みは、ＰＨＳ
端末２７とＴＡ＿Ｐ２９とが伝送路２８を介して接続さ
れた時点で、発生する。この場合、ステップｂ５で、第
１ＣＰＵ４５は、ＴＡ＿Ｐ２９との間で、ＰＩＡＦＳプ
ロトコルに基づく同期確立およびネゴシェーションを行
う。この結果、通信アダプタ２６とＴＡ＿Ｐ２９との間
で、ＰＩＡＦＳプロトコルに基づいたデータ通信が可能
になる。以上の処理が終了すると、ステップｂ５からス
テップｂ１９に進む。

【００９１】前記セレクタ更新割込みは、現在、前記転
送先指示信号によって指定されるいずれか１つのセレク
タＳ（ｉ）内のＩｒＤＡユーザデータのデータ長が、Ｐ
ＩＡＦＳプロトコルで定められるＰＩＡＦＳユーザデー
タの最大のデータ長になった場合、および、セレクタ更
新タイマ７５が計時する時間が前記基準時間に達した場
合に、発生する。この場合、第１ＣＰＵ４５は、ステッ
プｂ６で、第１ＤＭＡ６３から、セレクタ値と、前記い
ずれか１つのセレクタＳ（ｉ）内の前記ＩｒＤＡユーザ
データのデータ長とを、取得する。前記セレクタ値は、
全てのセレクタＳ（１）〜Ｓ（ｎ）のうちで前記いずれ
か１つのセレクタＳ（ｉ）がどれであるかを表す値であ
る。

【００９２】次いで第１ＣＰＵ４５は、ステップｂ７
で、前記セレクタ値と前記データ長とに基づいて、前記
ＰＩＡＦＳヘッダ情報を作成し、作成した前記ＰＩＡＦ
Ｓヘッダ情報を、前記いずれか１つのセレクタＳ（ｉ）
に記憶させる。この結果、前記いずれか１つのセレクタ
Ｓ（ｉ）に、前記ＩｒＤＡユーザデータをＰＩＡＦＳユ
ーザデータとしたＰＩＡＦＳ仮フレームが記憶される。
さらに、第１ＣＰＵ４５は、前記いずれか１つのセレク
タＳ（ｉ）に記憶されている前記ＰＩＡＦＳ仮フレーム
のステータスを、「送信データあり（仮）」にする。以
上の処理が終了すると、ステップｂ７からステップｂ１
９に進む。

【００９３】前記ＩｒＤＡ受信完了割込みは、前記最新
の単一のＩｒＤＡフレームの受信が完了し、かつ該最新
のＩｒＤＡフレームの誤り検出処理が終了した場合に発
生する。この場合、第１ＣＰＵ４５は、ステップｂ８
で、第１内部ＣＲＣ計算部７４の最新の誤り検出処理の
検出結果を参照して、前記最新のＩｒＤＡフレームに誤
りがあるか否かを判定する。誤りがない場合、ステップ
ｂ８からステップｂ９に進み、第１ＣＰＵ４５は、デー
タ記憶領域４７に空きセレクタがあるか否かを判定す
る。空きセレクタがない場合、すなわちデータ記憶領域
４７が満杯である場合、ステップｂ９からステップｂ１
０に進む。データ受信領域４７に空きセレクタがある場
合、ステップｂ９からステップｂ１１に進む。また、最
新のＩｒＤＡフレームに誤りがある場合、データ記憶領
域４７が満杯であるか否かに拘わらず、ステップｂ８か
らステップｂ１０に進む。

【００９４】ステップｂ１０では、第１ＣＰＵ４５は、
データ記憶領域４７に記憶される全てのＰＩＡＦＳ仮フ
レームのうちで、スターテスが「送信データあり
（仮）」であるＰＩＡＦＳ仮フレーム、すなわち前記最
新のＩｒＤＡフレームのＩｒＤＡユーザデータが含まれ
ている前記ＰＩＡＦＳ仮フレームを、データ記憶領域４
７から削除する。さらに第１ＣＰＵ４５は、転送先指示
信号によって、第１ＤＭＡ６３に、前記最新のＩｒＤＡ
フレームの次にＩｒ送受部６１から出力されるＩｒＤＡ
フレームのＩｒＤＡユーザデータを記憶するべきセレク
タを、削除した前記ＰＩＡＦＳ仮フレームが記憶されて
いたセレクタに戻すように、指示する。以上の処理が終
了すると、ステップｂ１０からステップｂ１９に進む。

【００９５】ステップｂ１１では、第１ＣＰＵ４５は、
データ記憶領域４７に記憶される全てのＰＩＡＦＳ仮フ
レームのうちで、スターテスが「送信データあり
（仮）」であるＰＩＡＦＳ仮フレーム、すなわち前記最
新のＩｒＤＡフレームのＩｒＤＡユーザデータが含まれ
ている前記ＰＩＡＦＳ仮フレームのスターテスを、「送
信データあり（仮）」から「送信データあり」に変更す
る。この結果、前記ＰＩＡＦＳ仮フレームは、前記第１
伝送対象データの少なくとも１つのブロックを含むもの
と見なされる。

【００９６】次いでステップｂ１２で、第１ＣＰＵ４５
は、ＩｒＤＡヘッダ領域４９に記憶された前記最新のＩ
ｒＤＡフレームのヘッダ情報の解析処理と、前記制御レ
ジスタ７２に記憶された前記最新のＩｒＤＡの制御フィ
ールドの値の解析処理とを行う。次いで、第１ＣＰＵ４
５は、ステップｂ７で、前記２つの解析処理の解析結果
に基づいて、最新のＩｒＤＡフレームに対応するレスポ
ンスフレームを作成して、Ｉｒ送受部６１に該レスポン
スフレームの送出を要求する。この結果、第１ＣＰＵ４
５は、前記レスポンスフレームを第１ＤＴＥ２３に送信
する。

【００９７】次いでステップｂ１２で、第１ＣＰＵ４５
は、全ての空きセレクタのうちで、前記Ｉｒ送受部６１
から次に与えられるＩｒＤＡフレームのＩｒＤＡユーザ
データを記憶するべきいずれか１つのセレクタを選択す
る。第１ＣＰＵ４５は、ステップｂ１３で、選択された
前記いずれか１つのセレクタを、新たな転送先指示信号
によって、第１ＤＭＡ６３に指示する。以上の処理が終
了すると、ステップｂ１３からステップｂ１９に進む。
すなわち、ステップｂ６〜ｂ１３の処理は、オンライン
モードにおける前記ＩｒＤＡ受信処理である。前記Ｉｒ
ＤＡ受信処理において、第１バッファ４３内のデータ記
憶領域４７は、ＩｒＤＡ受信部７７およびＩｒＤＡ送信
部２００から構成されるＩｒＤＡ通信部に、いわゆる受
信バッファとして、用いられている。

【００９８】前記ＰＩＡＦＳ送信割込みは、ＰＨＳ端末
２７とＴＡ＿Ｐ２９との間でデータの送受が開始された
後に、１つのＰＩＡＦＳフレームを送信する間に１回ず
つ、周期的に発生する。前記ＰＩＡＦＳ送信割込みの出
力周期は、たとえば、２０ｍ秒である。この場合、第１
ＣＰＵ４５は、ステップｂ１４で、データ記憶領域４７
に記憶され、かつ、スターテスが「送信データあり」で
あるＰＩＡＦＳ仮フレームのうちのいずれか１つを、前
記今回の送出対象のＰＩＡＦＳユーザデータを含む仮フ
レームとして、選択する。この場合、今まで送信したＰ
ＩＡＦＳフレームのうちで、ＴＡ＿Ｐ２９からのレスポ
ンスフレームによってフレーム番号が返されていないＰ
ＩＡＦＳフレームがある場合、前記フレーム番号が返さ
れていないＰＩＡＦＳフレームの構築に用いられたＰＩ
ＡＦＳ仮フレームを、選択する。また、今まで送信した
ＰＩＡＦＳフレームのフレーム番号が全て返されている
場合、今まで送信したＰＩＡＦＳフレームのうちの最新
のもののフレーム番号の次のフレーム番号のＰＩＡＦＳ
仮フレームを、選択する。さらに第１ＣＰＵ４５は、選
択された前記ＰＩＡＦＳ仮フレームが記憶されたセレク
タを、読出し対象のセレクタとすることを、新たな転送
元指示信号によって、第２ＤＭＡ６４に指示する。以上
の処理が終了すると、ステップｂ１１からステップｂ１
９に進む。

【００９９】ＰＩＡＦＳ受信完了割込みは、ＰＩＡＦＳ
受信部１１９に、ＰＨＳ端末２７を介して、ＴＡ＿Ｐ２
９からのＰＩＡＦＳフレームが与えられ、ＣＲＣチェッ
ク部１０１のＣＲＣチェック処理が終了した場合に、発
生する。この場合、双方向通信が行われているならば、
最新の前記ＰＩＡＦＳフレームは、ＰＩＡＦＳ送信部７
８が送信したＰＩＡＦＳフレームに対するレスポンスフ
レーム、および、他方ＤＴＥ２４から一方ＤＴＥ２４へ
の第２伝送対象データの一部分を含むもののどちらかで
ある。前記最新のＰＩＡＦＳフレームは、第１および第
２補助バッファ１１１，１１２のうちのいずれか一方に
記憶される。

【０１００】第１ＣＰＵ４５は、まずステップｂ１５
で、ＣＲＣチェック部１０１の最新の誤り検出処理の検
出結果を参照して、前記最新のＰＩＡＦＳフレームに誤
りがあるか否かを判定する。さらに，第１ＣＰＵ４５
は、前記最新のＰＩＡＦＳフレームのＰＩＡＦＳヘッダ
情報を前記いずれか一方の補助バッファから読出して、
前記ＰＩＡＦＳヘッダ情報の解析処理を行う。前記最新
のＰＩＡＦＳフレームに誤りがある場合、前記解析処理
の結果に拘わらず、ステップｂ１５からステップｂ１６
に進み、前記最新のＰＩＡＦＳフレームを破棄する。ま
た前記最新のＰＩＡＦＳフレームに誤りがなく、かつ、
前記最新のＰＩＡＦＳフレームがレスポンスフレームで
はない場合、該最新のＰＩＡＦＳフレームは、前記第２
伝送対象データの一部分を含むものである。この場合、
ステップｂ１５からステップｂ１７に進み、レスポンス
フレーム以外の他のフレームに関する処理を行う。前記
処理は、たとえば、後述の図１１の、ステップｃ５〜ｃ
１１である。また前記最新のＰＩＡＦＳフレームに誤り
がなく、かつ、前記最新のＰＩＡＦＳフレームがレスポ
ンスフレームである場合、ステップｂ１５からステップ
ｂ１８へ進む。

【０１０１】第１ＣＰＵ４５は、ステップｂ１８で、前
記最新のＰＩＡＦＳフレームによって返されたフレーム
番号のＰＩＡＦＳフレームを構築するために用いたＰＩ
ＡＦＳ仮フレームのスターテスを、「送信データなし」
にする。この結果、前記ＰＩＡＦＳ仮フレームが記憶さ
れたセレクタは、空きセレクタになる。すなわち、ステ
ップｂ６，ｂ７，ｂ１４〜ｂ１７の処理は、前記第１伝
送対象データを、通信アダプタ２６から第２ＤＴＥ２４
へ送信するＰＩＡＦＳ送信処理である。前記ＰＩＡＦＳ
送信処理において、第１バッファ４３内のデータ記憶領
域４７は、ＰＩＡＦＳ送信部７８およびＰＩＡＦＳ受信
部１１９から構成されるＰＩＡＦＳ通信部に、送信バッ
ファとして、用いられている。

【０１０２】ステップｂ１９では、第１ＣＰＵ４５は、
通信アダプタ２６の動作モードを、オンラインモードか
ら、コマンドまたはエスケープモードに戻すか否かを判
定する。この判定は、具体的には、たとえば、一方ＤＴ
Ｅ２３から通信アダプタ２６の動作モードをコマンドモ
ードまたはエスケープモードに戻すことが指示されたこ
とに応答して発生する割込み、または、ＰＨＳ端末２７
とＵＡＲＴ６６との間の信号の送受の状態がＰＨＳ端末
２７とＴＡ＿Ｐ２９との間の回線が切断された場合の状
態になっていることに応答して発生する割込みが、第１
ＣＰＵ４５に与えられているか否かを判定する。前記２
つの割込みのうちのいずれか一方が与えられていない場
合、ステップｂ１９からステップｂ３に戻り、前述した
５種類の割込みのいずれか１つが発生することを待つ。
前記割込みが与えられた場合、ステップｂ１９からステ
ップｂ２０に進み、当該フローチャートの処理動作を、
終了する。この後、通信アダプタの動作状態は、再びコ
マンドまたはエスケープモードに戻る。以上で、前記オ
ンラインモードが選択されるときの第１ＣＰＵ４５の動
作の説明を終了する。

【０１０３】図１１は、前記オンラインモードが選択さ
れるときの第２ＣＰＵ４６の動作を表すフローチャート
である。すなわちこのフローチャートは 前記オンライ
ンモードが選ばれるときに第２ＣＰＵ４６が実行する他
方向通信の制御プログラムを示す。この場合、他方ＤＴ
Ｅ２４と通信アダプタ２６とは、他方ＤＴＥ２４が１次
局となり通信アダプタ２６が２次局となって、データを
送受する。また、通信アダプタ２６とＴＡ＿Ｐ２９と
は、通信アダプタ２６が１次局となりＴＡ＿Ｐ２９が２
次局となって、データを送受する。

【０１０４】ＰＨＳ端末２７とＵＡＲＴ６６との間の信
号の送受の状態が、ＰＨＳ端末２７とＴＡ＿Ｐ２９とが
伝送路２８を介して接続された場合に特有な状態になる
と、通信アダプタ２６の動作モードは、コマンドモード
およびエスケープモードのうちのいずれか一方モードか
ら、オンラインモードに切換えられる。この切換えに応
答して、図１０のフローチャートの処理動作が開始され
て、ステップｃ１からステップｃ２に進む。

【０１０５】第２ＣＰＵ４６は、ステップｃ２で、予め
定める複数の割込みのうちのいずれか１つが与えられる
ことを待つ。前記複数の割込みは、ＰＩＡＦＳ初期設定
割込み、前記ＰＩＡＦＳ受信完了割込み、転送完了割込
み、前記ＩｒＤＡ送信割込み、および前記ＩｒＤＡ受信
完了割込みである。いずれか１つの割込みが与えられる
と、次いでステップｃ３で、第２ＣＰＵ４６は、通信ア
ダプタ２６の現在の状態を記憶する前記レジスタの記憶
内容を参照して、与えられた前記いずれか１つの割込み
が何であるかを、判定する。前記いずれか１つの割込み
が前記ＰＩＡＦＳ初期設定割込みである場合、ステップ
ｃ３からステップｃ４に進む。前記いずれか１つの割込
みが前記ＰＩＡＦＳ受信完了割込みである場合、ステッ
プｃ３からステップｃ５に進む。前記いずれか１つの割
込みが前記転送完了割込みである場合、ステップｃ３か
らステップｃ１２に進む。前記いずれか１つの割込みが
前記ＩｒＤＡ送信完了割込みである場合、ステップｃ３
からステップｃ１３に進む。前記いずれか１つの割込み
が前記ＩｒＤＡ受信完了割込みである場合、ステップｃ
３からステップｃ１４に進む。

【０１０６】前記ＰＩＡＦＳ初期設定割込みは、ＰＨＳ
端末２７とＴＡ＿Ｐ２９とが伝送路２８を介して接続さ
れた時点で、発生する。この場合、ステップｃ４で、第
２ＣＰＵ４６は、ＴＡ＿Ｐ２９との間で、ＰＩＡＦＳプ
ロトコルに基づく同期確立およびネゴシェーションを行
う。この結果、通信アダプタ２６とＴＡ＿Ｐ２９との間
で、ＰＩＡＦＳプロトコルに基づいたデータ通信が可能
になる。以上の処理が終了すると、ステップｃ４からス
テップｃ２０に進む。

【０１０７】前記ＰＩＡＦＳ受信完了割込みが与えられ
るのは、最新の単一のＰＩＡＦＳフレーム１２１の受信
が完了し、かつ該最新のＰＩＡＦＳフレーム１２１の誤
り検出処理が終了した場合である。この場合、第２ＣＰ
Ｕ４６は、ステップｃ５で、ＣＲＣチェック部１０１の
最新の誤り検出処理の検出結果を参照して、最新のＰＩ
ＡＦＳフレームに誤りがあるか否かを判定する。誤りが
ない場合、ステップｃ５からステップｃ６に進み、第２
ＣＰＵ４６は、データ記憶領域１１１に空きセレクタが
あるか否かを、判定する。空きセレクタがない場合、す
なわちデータ記憶領域１１１が満杯である場合、ステッ
プｃ６からステップｃ７に進む。データ記憶領域１１１
に空きセレクタがある場合、ステップｃ６からステップ
ｃ８に進む。また、最新のＰＩＡＦＳフレームに誤りが
ある場合、データ記憶領域１１１が一杯であるか否かに
拘わらず、ステップｃ５からステップｃ７に進む。ステ
ップｃ７では、第２ＣＰＵ４６は、第１および第２補助
バッファ１１１，１１２のうちのいずれか一方から、前
記最新のＰＩＡＦＳフレームを破棄する。ステップｃ７
の処理が終了すると、ステップｃ７からステップｃ２０
に進む。

【０１０８】最新のＰＩＡＦＳフレーム１２１に誤りが
ない場合、第２ＣＰＵ４６は、まずステップｃ８で、前
記いずれか一方の補助バッファから、最新のＰＩＡＦＳ
フレームを、該最新のＰＩＡＦＳフレームの先頭から１
バイトずつ読出し、読出した前記ＰＩＡＦＳフレームの
ＰＩＡＦＳヘッダ情報の解析処理を行う。次いで、第２
ＣＰＵ４６は、ステップｃ９で、前記解析処理の解析結
果に基づいて、前記最新のＰＩＡＦＳフレームに対応す
るレスポンスフレームを作成して、ＰＩＡＦＳ送信部７
８に該レスポンスフレームの送出を要求する。この結
果、ＰＩＡＦＳ送信部７８は、前記レスポンスフレーム
を、ＰＨＳ端末２７からＴＡ＿Ｐ２９に送信する。次い
でステップｃ１０で、第２ＣＰＵ４６は、まずデータ記
憶領域１１３内の空きセレクタのうちのいずれか１つの
セレクタＳ（ｉ）を選ぶ。次いで第２ＣＰＵ４６は、最
新のＰＩＡＦＳフレームを、前記いずれか一方の補助バ
ッファから前記いずれか１つのセレクタＳ（ｉ）に、転
送させる。この時点では、前記最新のＰＩＡＦＳフレー
ムのスターテスは、「受信データあり」であるステップ
ｃ５〜ｃ１０の処理が、前記ＰＩＡＦＳ受信処理に相当
する。前記ＰＩＡＦＳ受信処理において、第２バッファ
４４内のデータ記憶領域１１１は、前記ＰＩＡＦＳ通信
部に、受信バッファとして用いられている。

【０１０９】さらに第２ＣＰＵ４６は、ステップｃ１１
で、前記最新のＰＩＡＦＳフレーム内のＰＩＡＦＳユー
ザデータのデータ長を取得する。前記データ長は、前記
いずれか１つのセレクタＳ（ｉ）の先頭から３バイト目
の部分を読取ることで取得することができる。さらに第
２ＣＰＵ４６は、動作モードがオンラインモードである
場合、データ記憶領域１１３に記憶される全てのＰＩＡ
ＦＳフレーム内のＰＩＡＦＳユーザデータを、予め定め
る順序でＩｒＤＡフレーミング部１０５に送信するため
に、該全てのＰＩＡＦＳフレームのうちのいずれか１つ
を、今回の送出対象のＩｒＤＡユーザデータを含むもの
として、選ぶ。前記予め定める順序は、たとえば、各Ｐ
ＩＡＦＳフレームに定義されるフレーム番号の順であ
る。前記全てのＰＩＡＦＳフレーム内のＰＩＡＦＳユー
ザデータを前記フレーム番号の順で並べた場合、他方Ｄ
ＴＥ２４から一方ＤＴＥ２３への前記第２伝送対象デー
タを、復元することができる。さらに第２ＣＰＵ４６
は、ステップｃ１１で、前記いずれか１つのＰＩＡＦＳ
フレームが記憶されたセレクタＳ（ｉ）と、該セレクタ
Ｓ（ｉ）内の読出すべき部分とを指定するための新たな
転送元指定信号を生成して、前記データ長と前記新たな
転送元指定信号とを第４ＤＭＡ１０４に与える。以上の
処理が終了すると、ステップｃ１１からステップｃ２０
に進む。

【０１１０】前記転送完了割込みは、前記転送元指定信
号によって指定された前記セレクタＳ（ｉ）内の指定さ
れた部分を、第４ＤＭＡ１０４がＩｒＤＡフレーミング
部１０５に転送し終わった時点に、出力される。前記転
送完了割込みを受付けた場合、第２ＣＰＵ４６は、まず
ステップｃ１２で、前記セレクタＳ（ｉ）内のＰＩＡＦ
Ｓフレームのスターテスを、「受信データ無し（仮）」
に変更する。この結果、ＩｒＤＡフレーミング部１０５
は、前記指定された部分、すなわち前記セレクタＳ
（ｉ）から読出されたＰＩＡＦＳユーザデータをＩｒＤ
Ａユーザデータとした新たな単一のＩｒＤＡフレームを
作成する。以上の処理が終了すると、ステップｃ１２か
らステップｃ２０に進む。

【０１１１】前記ＩｒＤＡ送信完了割込みは、ＩｒＤＡ
フレーミング部１０５が単一のＩｒＤＡフレームをＩｒ
送受部６１を介して一方ＤＴＥ２３に送信し終わった時
点で発生する。前記ＩｒＤＡ送信完了割込みを受付ける
と、第２ＣＰＵ４６は、ステップｃ１１で、第２ＣＰＵ
４６内部に備えられるタイマを起動させて、前記時点か
ら予め定める長さの禁止時間が経過することを待つ。前
記禁止時間が経過した後、ステップｃ１５からステップ
ｃ２０に進む。この結果、前記時点から前記禁止時間が
経過するまで、新たなＩｒＤＡフレームの送信が禁止さ
れる。

【０１１２】前記ＩｒＤＡ受信完了割込みは、ＩｒＤＡ
受信部７７にＩｒ送受部６１を介して一方ＤＴＥ２３か
らの最新のＩｒＤＡフレームが与えられ、第１内部ＣＲ
Ｃ検査計算７４のＣＲＣチェック処理が終了した場合
に、発生する。この場合、双方向通信が行われているな
らば、前記最新のＩｒＤＡフレームは、ＩｒＤＡ送信部
２００が送信したＰＩＡＦＳフレームに対応するレスポ
ンスフレーム、および、前記第２伝送対象データの一部
分を含むものの、どちらかである。前記最新のＩｒＤＡ
フレームは、第１バッファのデータ記憶領域４７のうち
の空きセレクタに記憶される。第２ＣＰＵ４６は、まず
ステップｃ１４で、第１内部ＣＲＣ計算部７４の最新の
誤り検出処理の検出結果を参照して、前記最新のＩｒＤ
Ａフレームに誤りがあるか否かを判定する。誤りがある
場合、ステップｃ１４からステップｃ１５に進み、第２
ＣＰＵ４６は、前記最新のＩｒＤＡフレームを前記デー
タ記憶領域４７から破棄する。誤りがない場合、ステッ
プｃ１４からステップｃ１６に進む。

【０１１３】第２ＣＰＵ４６は、ステップｃ１６で、前
記最新のＩｒＤＡフレームのＩｒＤＡヘッダ情報を、第
１バッファ４３のＩｒＤＡヘッダ情報領域４９から読出
して、前記ＩｒＤＡヘッダ情報の解析処理を行う。この
解析処理の結果、前記最新のＩｒＤＡフレームがレスポ
ンスフレームであるか否かが分かる。前記最新のＩｒＤ
Ａフレームがレスポンスフレームである場合、第２ＣＰ
Ｕ４６は、前記レスポンスフレームが示すフレーム番号
によって、今までに一方ＤＴＥ２３に送信された前記Ｉ
ｒＤＡフレームが、一方ＤＴＥ２３で正常に受信された
か否かを確認する。前記レスポンスフレームによって受
信の成否を確認可能なＩｒＤＡフレームは、今までに送
信されたＩｒＤＡフレームのうちで、前記レスポンスフ
レームに対応するＩｒＤＡフレームよりも前に送信され
たものである。一般的に、前記レスポンスフレームによ
って返されるフレーム番号は、今までに送信されたＩｒ
ＤＡフレームのうちの最新のもののフレーム番号から、
往復応答遅延フレーム数、いわゆるＲＴＦだけ溯った番
号よりも若いものになる。

【０１１４】前記最新のＩｒＤＡフレームがレスポンス
フレームではない場合、該最新のＩｒＤＡフレームは、
一方ＤＴＥ２３から他方ＤＴＥ２４への前記第１伝送対
象データの一部分を含むものである。この場合、ステッ
プｃ１６からステップｃ１７に進み、レスポンスフレー
ム以外の他のフレームに関する処理を行う。前記処理
は、たとえば、前述した図１０のステップｂ９〜ｂ１３
である。前記最新のＩｒＤＡフレームがレスポンスフレ
ームであり、該レスポンスフレームによって、前記受信
の成否が確認可能なＩｒＤＡフレームが誤りなく受信さ
れたことが確認される場合、ステップｃ１６からステッ
プｃ１８へ進む。ステップｃ１８では、前記受信の成否
が確認可能なＩｒＤＡフレームを構築するために用いた
ＰＩＡＦＳフレームのスターテスを「受信データなし」
にする。この結果、前記ＰＩＡＦＳフレームが記憶され
たセレクタは、空きセレクタになる。

【０１１５】前記最新のＩｒＤＡフレームがレスポンス
フレームであり、該レスポンスフレームによって、前記
受信の成否が確認可能なＩｒＤＡフレームに誤りがある
場合、ステップｃ１６からステップｃ１９へ進む。第２
ＣＰＵ４６は、ステップｃ１９で、前記受信の成否が確
認されたＩｒＤＡフレームを、Ｉｒ送受部６１によっ
て、一方ＤＴＥ２３に送信させる。この際、前記ＩｒＤ
ＡフレームがＩｒＤＡフレーミング部１０５または図示
しない記憶手段に保存されていない場合、第２ＣＰＵ４
６は、第４ＤＭＡ１０４によって、前記ＩｒＤＡフレー
ムの形成に用いられたＰＩＡＦＳユーザデータをＩｒＤ
Ａフレーミング部１０５に転送させて、ＩｒＤＡフレー
ミング部１０５に前記ＩｒＤＡフレームと同じＩｒＤＡ
フレームを作成させて、該ＩｒＤＡフレームを送信させ
る。

【０１１６】次いでステップｃ２０で、第２ＣＰＵ４６
は、ＩｒＤＡフレーミング部１０５に送信待ちのＩｒＤ
Ａフレームがあるかどうかを調べ、ある場合には該Ｉｒ
ＤＡフレームをＩｒ送受部６１を介して一方ＤＴＥ２３
に送信する。前記送信待ちのＩｒＤＡフレームは、ステ
ップｃ２０の処理を開始する時点でＩｒＤＡフレーミン
グ部１０５が既に作成し終わっていて、未だ送信してい
ないものである。以上の処理が終了すると、ステップｃ
２０からステップｃ２１に進む。すなわち、ステップｂ
１４〜ｂ２０の処理が、通信アダプタ２６から一方ＤＴ
Ｅ２３へ前記第２伝送対象データを送信する前記ＩｒＤ
Ａ送信処理に相当する。前記ＩｒＤＡ送信処理におい
て、第２バッファ４４内のデータ記憶領域１１１は、前
記ＩｒＤＡ通信部に、送信バッファとして用いられてい
る。

【０１１７】ステップｃ２１では、第２ＣＰＵ４６は、
通信アダプタ２６の動作モードを、オンラインモードか
ら、コマンドまたはエスケープモードに戻すか否かを判
定する。この判定は、具体的には、たとえば、通信アダ
プタ２６の動作モードをコマンドまたはエスケープモー
ドに戻すことが一方ＤＴＥ２３から指示されたことに応
答して発生する割込みが、または、ＰＨＳ端末２７とＵ
ＡＲＴ６６との間の信号の送受の状態がＰＨＳ端末２７
とＴＡ＿Ｐ２９との間の回線が切断された場合に特有な
状態になっていることに応答して発生する割込みが、第
２ＣＰＵ４６に与えられているか否かを判定する。前記
割込みが与えられていない場合、ステップｃ２１からス
テップｃ２に戻り、前述した５種類の割込みのいずれか
１つが発生することを待つ。前記割込みが与えられた場
合、ステップｃ２１からステップｃ２２に進み、当該フ
ローチャートの処理動作を、終了する。この後、通信ア
ダプタの動作状態は、再びコマンドまたはエスケープモ
ードに戻る。以上で、前記オンラインモードが選択され
るときの第２ＣＰＵ４６の動作の説明を終了する。

【０１１８】上述する一方ＤＴＥ２３と他方ＤＴＥ２４
との間の双方向通信を、従来技術のＩｒＤＡインタフェ
イスを備えたＰＩＡＦＳアダプタを用いて行う場合、従
来技術で述べたように、前記ＰＩＡＦＳアダプタは、Ｉ
ｒＤＡ通信部とＰＩＡＦＳ通信部それぞれが、２つのバ
ッファをそれぞれ個別に備える必要があった。図１０、
図１１で説明したように、本実施形態の通信アダプタ２
６では、第１バッファ４３内のデータ記憶領域４７が、
前記ＩｒＤＡ通信部の受信バッファと前記ＰＩＡＦＳ通
信部の送信バッファとを兼ね、前記第２バッファ４４内
のデータ記憶領域１１９が、前記ＰＩＡＦＳ通信部の受
信バッファと、前記ＩｒＤＡ通信部の送信バッファと
を、兼ねている。ゆえに、従来技術の前記ＰＩＡＦＳア
ダプタと比較して、本実施形態の通信アダプタは、バッ
ファの数が半分になっている。

【０１１９】また、上述の説明では、前記第１の構成に
拘わる第１ＣＰＵ４５と、前記第２の構成に拘わる第２
ＣＰＵ４６とが別個のものになっているが、これら２つ
のＣＰＵ４５，４６を、１つのＣＰＵに兼用させてもよ
い。

【０１２０】これらのことから、本実施形態の通信アダ
プタ２６は、従来技術の前記ＰＩＡＦＳアダプタと比較
して、部品点数が減少している。この結果、通信アダプ
タ２６は、前記ＰＩＡＦＳアダプタと比較して、通信ア
ダプタ２６の小型化と、通信アダプタ２６の製造コスト
の削減と、通信アダプタの消費電力の削減とを、容易に
行うことができる。したがって、たとえば、通信アダプ
タ２６は、携帯用の装置として用いるのに適している。
さらに、通信アダプタ２６は、従来技術の前記ＰＩＡＦ
Ｓアダプタと比較して、消費電力が削減されている。こ
の結果、通信アダプタ２６を駆動するための電力を、電
池によって供給する場合、電池の消耗を抑えることがで
きるので、電池の寿命が従来技術の前記ＰＩＡＦＳアダ
プタと比較して、さらに携帯用の装置に用いるのに適す
る。

【０１２１】さらに、上述の図１０で説明するように、
第１ＣＰＵ４５は、前記第１伝送対象データの一部を含
む最新のＩｒＤＡフレームが受信された場合、受信の時
点でデータ記憶領域４７が満杯であるならば、ステップ
ｂ９の処理によって、前記最新のＩｒＤＡフレームに誤
りがあるか否かに拘わらず、該最新のＩｒＤＡフレーム
に対応するレスポンスフレームを一方ＤＴＥ２３に返さ
ない。これによって、前記最新のＩｒＤＡフレームに誤
りがなくても、前記最新のＩｒＤＡフレームが一方ＤＴ
Ｅ２３から再送される。また同様に、第２ＣＰＵ４６
は、上述の図１１で説明するように、前記第２伝送対象
データの一部を含む最新のＰＩＡＦＳフレームが受信さ
れた場合、受信の時点でデータ記憶領域１１３が満杯で
あるならば、ステップｃ６の処理によって、前記最新の
ＰＩＡＦＳフレームに誤りがあるか否かに拘わらず、該
フレームに対応するレスポンスフレームをＴＡ＿Ｐ２９
に返さない。これによって、前記最新のＰＩＡＦＳフレ
ームに誤りがなくても、前記最新のＰＩＡＦＳフレーム
がＴＡ＿Ｐ２９から再送される。

【０１２２】この結果、たとえば通信アダプタ２６内で
データが輻輳したためにデータ記憶手段４７，１１３が
満杯になった場合、最新のＩｒＤＡおよびＰＩＡＦＳフ
レームが記憶できずに失われることを、それぞれ防止す
ることができる。前記データの輻輳は、一方向送信で
は、たとえば、前記ＰＩＡＦＳ通信部と他方ＤＴＥ２４
との間のデータ通信に誤りが頻繁に生じる場合に起こり
易く、他方向送信では、たとえば、前記ＩｒＤＡ通信部
と一方ＤＴＥ２３との間のデータ通信に頻繁に誤りが生
じる場合に起こり易い。すなわち、通信アダプタ２６か
ら伝送対象データの一部を含むフレームを送出するため
のデータ通信に頻繁に誤りが生じる場合に、起こる。本
実施形態の通信アダプタ２６は、前記場合でも、一方Ｄ
ＴＥ２３と他方ＤＴＥ２４との間で、前記伝送対象デー
タを確実に送受することができる。

【０１２３】また、第１ＣＰＵ４５は、いずれか１つの
セレクタＳ（ｉ）に記憶されたＩｒＤＡユーザデータの
データ長が予め定める前記最大のデータ長になった時点
だけでなく、セレクタ更新タイマ７５が満了した時点に
も、前記ＰＩＡＦＳフレームの構築を開始する。これ
は、以下の理由からである。前記第１伝送対象データの
一部を含む複数のＰＩＡＦＳフレームは、一方ＤＴＥ２
３から通信アダプタ２６へ連続的に与えられることが望
ましいが、一方ＤＴＥ２３から通信アダプタ２６に離散
的に与えられることもある。これは、一方ＤＴＥ２３
が、たとえば操作者がキーボードを操作するたびに、前
記ＰＩＡＦＳフレームを１つずつ送出する場合に起こ
る。前記ＰＩＡＦＳフレームが離散的に通信アダプタ２
６に与えられる場合、前記いずれか１つのセレクタＳ
（ｉ）に記憶されたＩｒＤＡユーザデータのデータ長が
前記最大のデータ長になる前記第１の時点よりも、セレ
クタ更新タイマ７５が満了する前記第２の時点のほうが
早い。このため、ＩｒＤＡフレームが通信アダプタ２６
から送出されるタイミングが、常に予め定める時間未満
になる。この結果、通信アダプタは、第２ＤＴＥ２４
は、前記ＰＩＡＦＳフレームが連続的に与えられる場合
と同様に、違和感なく通信アダプタ２６からのＩｒＤＡ
フレームを受信することができるのである。

【０１２４】また、第２バッファ４４は、第１および第
２補助バッファ１１１，１１２を備えている。これによ
って、ＰＩＡＦＳ受信部１１９は、最新のＰＩＡＦＳフ
レームの誤り検出と、次のＰＩＡＦＳフレームの受信と
を、平行して行うことができる。ゆえに、ＩｒＤＡプロ
トコルのような禁止区間がなく、フレームが連続して与
えられるプロトコルに基づいた通信において、フレーム
の誤り検出をリアルタイムに行うことができる。

【０１２５】第１および第２バッファ４３，４４は、Ｐ
ＩＡＦＳフレームやその仮フレームを記憶するかわり
に、ＩｒＤＡフレームやその仮フレームを記憶してもよ
く、伝送対象データのブロックだけを記憶してもよい。
通信アダプタ２６の第１および第２バッファ４３，４４
は、どちらも、ＰＩＡＦＳプロトコルのデータフォーマ
ットで、伝送対象データのブロック、すなわちユーザデ
ータを記憶させている。これによって、ＰＩＡＦＳ送信
部６７は、ＴＡ＿Ｐ２９から再送が要求されるＰＩＡＦ
Ｓフレームを、新たに構築する必要がなくなる。したが
って、容易にＰＩＡＦＳフレームの再送を行うことがで
きる。また、前記第１および第２バッファ４３，４４が
ＰＩＡＦＳプロトコルのデータフォーマットで伝送対象
データを記憶する場合、従来技術の前記ＰＩＡＦＳアダ
プタの機能を拡張させて通信アダプタ２６を設計するな
らば、ＰＩＡＦＳプロトコルに関する構成を変更する必
要がない。したがって、通信アダプタ２６の設計が容易
になるのである。また、ＩｒＤＡプロトコルに変わっ
て、他の通信プロトコルを用いる場合も、ＩｒＤＡプロ
トコルに関する構成だけを他の通信プロトコルに関する
構成に置換えれば良いので、この場合の設計変更が容易
になる。

【０１２６】本実施形態の通信アダプタ２６は、本発明
のアダプタの例示であり、上述した通信方法は、本発明
の通信方法の例示である。本発明のアダプタおよび通信
方法は、主要な動作が等しければ、他の様々な形で実現
することができる。特に通信アダプタ２６内の各部の詳
細な動作は、同じ処理結果が得られれば、これに限らず
他の動作によって実現されてもよい。たとえば、通信ア
ダプタ２６は、ＰＩＡＦＳプロトコルとＩｒＤＡプロト
コルとを用いて、一方ＤＴＥ２３と他方ＤＴＥ２４との
間でデータを送受させる。データの送受に用いる通信プ
ロトコルは、ＰＩＡＦＳプロトコルおよびＩｒＤＡプロ
トコルに限らず、ＡＲＱ処理を用いた誤り訂正を行う通
信プロトコルであるならば、何でも良い。また、通信ア
ダプタ２６が用いる２つのプロトコルは、同じものあっ
てもよく、異なるものであっても良い。また、通信アダ
プタ２６は、独立した装置として実現されてもよく、Ｐ
ＨＳ端末２７または一方ＤＴＥ２３に内蔵されてもよ
い。

【０１２７】さらにまた、通信アダプタ２６の前記Ｉｒ
ＤＡ通信部は、複数のＤＴＥとの間でＩｒＤＡプロトコ
ルに基づいたデータ通信を行っても良く、通信アダプタ
２６の前記ＰＩＡＦＳ通信部は、複数のＤＴＥとの間で
ＰＩＡＦＳプロトコルに基づいたデータ通信を行っても
良い。この結果、通信システム２１では、１つのＤＴＥ
から送信されたデータが複数のＤＴＥが受信されてもよ
く、複数のＤＴＥから送信されたデータが１つのＤＴＥ
に受信されてもよく、複数のＤＴＥから送信されたデー
タが複数のＤＴＥに受信されてもよい。さらにまた、通
信アダプタ２６は、前記一方向通信および前記他方向通
信のうちのいずれか一方を、単独で行っても良く、この
場合に、前記一方向通信および前記他方向通信のうちの
いずれか他方に拘わる構成が、通信アダプタ２６から除
かれても良い。

【０１２８】

【発明の効果】以上のように本発明によれば、本発明の
２端末間における通信方法を用いて１次側端末から２次
側端末へデータを送信する場合、１次側端末と２次側端
末との間に、単一のデータ記憶手段を含むアダプタが介
在される。前記データ記憶手段は、１次側端末から送信
されたデータを一旦記憶すると、該データが２次側端末
に送達されたことが確認されるまで、保持し続ける。こ
れによって、前記データ記憶手段は、前記１次側端末と
前記アダプタとの間の通信処理における受信バッファ
と、前記アダプタと前記２次側端末との間の通信処理に
おける送信バッファとを兼ねることができる。

【０１２９】また本発明によれば、アダプタは単一のデ
ータ記憶手段を備え、１次側端末から２次側端末に、上
記通信方法を用いてデータを送信するために、介在され
る。前記データ記憶手段は、前記送信バッファと前記受
信バッファと兼ねる。このため、前記アダプタの小型化
と、前記アダプタの製造コストの削減と、前記アダプタ
の消費電力の削減とを、容易に行うことができる。

【０１３０】さらにまた本発明によれば、前記アダプタ
内に、前記データ記憶手段を制御するための前記記憶制
御手段が備えられる。前記記憶制御手段は、前記データ
記憶手段が満杯であるならば、前記データ内の前記１次
側端末から与えられる新たな一部分を、該一部分の誤り
に有無に拘わらず、再送させる。この結果、前記データ
の一部分が輻輳する場合でも、確実に伝送対象の前記デ
ータを前記１次側端末から前記２次側端末に伝送するこ
とができる。

【０１３１】また本発明によれば、前記記憶制御手段
は、前記データ内の、前記データ記憶手段内に記憶さ
れ、かつ、送信されていない部分のデータ量が予め定め
る基準データ量以上になる場合だけでなく、前記データ
の前記１次側端末から単位時間あたりに送信される部分
のデータ量が予め定める基準データ量未満になる時点か
らの経過時間が基準時間になる場合にも、前記送信され
ていない部分を前記２次側端末に送信させる。この結
果、前記データが複数の部分に分けられてかつ前記各部
分が前記１次側端末から離散的に送信されても、前記２
次側端末は違和感なく前記アダプタからの前記部分を受
信することができる。

【０１３２】さらにまた本発明によれば、前記アダプタ
内には、前記データが複数の部分に分けられてかつ前記
各部分１次側端末から順次送信される場合、前記各部分
をそのまま一次的に記憶する補助記憶手段がさらに備え
られる。この結果、前記アダプタは、前記場合でも、前
記誤り検出をリアルタイムに行うことができる。

【０１３３】また本発明によれば、前記データ記憶手段
は、前記アダプタが用いる２つの通信規約のうちのいず
れか一方の通信規約のデータフォーマットに基づいて、
前記データを記憶する。これによって、従来の一般的な
通信アダプタの機能を拡張させて前記アダプタを実現す
る場合、前記アダプタの設計が容易になる。

【０１３４】さらにまた本発明によれば、前記アダプタ
は、前記第１および前記第２通信規約として、ＰＩＡＦ
ＳとＩｒＤＡとを用いている。この結果、前記アダプタ
が携帯可能である場合、または前記アダプタが携帯可能
な装置に内蔵されている場合、前記アダプタまたは前記
携帯可能な装置の可搬性および利便性を、損なうことが
防止される。

【図面の簡単な説明】

【図１】本発明の実施の一形態である通信アダプタ２６
を用いた通信システム２１の構成を示すブロック図であ
る。

【図２】通信アダプタ２６の概略的な電気的構成を示す
ブロック図である。

【図３】通信システム２１で送受されるＰＩＡＦＳフレ
ームの構成を示す図である。

【図４】通信アダプタ２６内の第１バッファ４３の構成
を示す図と、第１バッファ４３内のいずれか１つのセレ
クタＳ（ｉ）の構成を示すビットマップとである。

【図５】通信アダプタ２６内の、一方ＤＴＥ２３から他
方ＤＴＥ２４へ第１の伝送対象のデータを送信するため
の、第１の構成を示すブロック図である。

【図６】前記第１の構成がＩｒＤＡフレームを分解する
手順と、前記第１の構成がＰＩＡＦＳフレームを構築す
る手順を説明するための図である。

【図７】通信アダプタ２６内の、他方ＤＴＥ２４から一
方ＤＴＥ２３へ第２の伝送対象のデータを送信するため
の、第２の構成を示すブロック図である。

【図８】前記第２の構成がＰＩＡＦＳフレームを分解す
る手順と、前記第２の構成がＩｒＤＡフレームを構築す
る手順を説明するための図である。

【図９】通信アダプタ２６がコマンドおよびエスケープ
モードのうちのいずれか一方で動作する場合の、通信ア
ダプタ２６内の第１ＣＰＵ４５の動作を説明するための
フローチャートである。

【図１０】通信アダプタ２６がオンラインモードで動作
する場合の、通信アダプタ２６内の第１ＣＰＵ４５の動
作を説明するためのフローチャートである。

【図１１】通信アダプタ２６がオンラインモードで動作
する場合の、通信アダプタ２６内の第２ＣＰＵ４６の動
作を説明するためのフローチャートである。

【図１２】従来技術のＰＩＡＦＳアダプタ１の概略的な
電気的構成を示すブロック図である。

【符号の説明】

２１ 通信システム ２３ 一方ＤＴＥ ２４ 他方ＤＴＥ ２６ 通信アダプタ ２７ ＰＨＳ端末 ２９ ＴＡ＿Ｐ ４３ 第１バッファ ４４ 第２バッファ ４５ 第１ＣＰＵ ４６ 第２ＣＰＵ ７５ セレクタ更新タイマ ７７ ＩｒＤＡ受信部 ７８ ＰＩＡＦＳ送信部 １１９ ＰＩＡＦＳ受信部 ２００ ＩｒＤＡ送信部

Claims (7)

【特許請求の範囲】
1. 【請求項１】 再送制御処理を用いた第１通信規約に基
   づいて、伝送対象のデータを順次送信する１次側端末
   と、再送制御処理を用いた第２通信規約に基づいて前記
   データを受信可能な２次側端末との２端末間における通
   信方法であって、前記１次側端末と前記２次側端末との
   間に、単一のデータ記憶手段を含むアダプタが介在さ
   れ、 前記アダプタは、前記第１通信規約に基づいて、前記一
   次側端末が送信した前記データを受信し、受信した前記
   データ内の誤りのある部分を前記１次側端末に再送させ
   て該データ内の誤りのない部分だけを前記データ記憶手
   段に記憶させ、前記第２通信規約に基づいて、前記デー
   タ記憶手段内に記憶された前記データを前記２次側端末
   に送信し、かつ、前記データが前記２次側端末に誤りな
   く受信されたことを確認するまで、前記データ記憶手段
   内の前記データを保持することを特徴とする２端末間に
   おける通信方法。
2. 【請求項２】 再送制御処理を用いた第１通信規約に基
   づいて、伝送対象のデータを送信する１次側端末と、再
   送制御処理を用いた第２通信規約に基づいて前記データ
   を受信可能な２次側端末との２端末間に介在されるアダ
   プタであって、 前記第１通信規約に基づいて、前記１次側端末が送信し
   た前記データを受信する１次側通信手段と、 前記１次側通信手段が受信したデータを記憶するデータ
   記憶手段と、 前記第２通信規約に基づいて、前記データ記憶手段内に
   記憶された前記データを前記２次側端末に送信する２次
   側通信手段と、 前記１次側通信手段が受信した前記データ内の誤りのな
   い部分だけを前記データ記憶手段に記憶させて該データ
   内の誤りのある部分を前記１次側端末に再送させ、さら
   に、前記２次側通信手段が送信した前記データが前記２
   次側端末に誤りなく受信されたことが確認されるまで、
   前記データ記憶手段に前記送信されたデータを保持させ
   る記憶制御手段とを含むことを特徴とする２端末間に介
   在されるアダプタ。
3. 【請求項３】 前記記憶制御手段は、さらに、前記デー
   タ内の前記データ記憶手段に記憶された部分のデータ量
   が、前記データ記憶手段の記憶容量以上である場合、前
   記データ内の前記１次側通信手段が新たに受信した一部
   分を前記１次側端末に全て再送させることを特徴とする
   請求項２記載の２端末間に介在されるアダプタ。
4. 【請求項４】 前記データの前記１次側端末から単位時
   間あたりに送信される部分のデータ量が予め定める基準
   データ量未満になる時点からの経過時間を計時して、前
   記経過時間が予め定める基準時間になる時点で、予め定
   める基準信号を出力する基準信号出力手段をさらに含
   み、 前記記憶制御手段は、前記データの前記データ記憶手段
   に記憶された一部分内の前記２次側端末に送信されてい
   ない部分のデータ量が予め定める基準データ量以上にな
   る時点と、前記基準信号出力手段が前記基準信号を出力
   する時点とにそれぞれ、前記送信されていない部分を前
   記２次側通信手段に与えて送信させることを特徴とする
   請求項２記載の２端末間に介在されるアダプタ。
5. 【請求項５】 前記データの前記１次側通信手段が受信
   した一部分を、一次的に記憶する補助記憶手段をさらに
   含み、 前記一次側通信手段は、前記データの前記１次側端末か
   ら送信された新たな一部分の受信に並行して、前記補助
   記憶手段に記憶された前記一部分の誤り検出を行うこと
   を特徴とする請求項２記載の２端末間に介在されるアダ
   プタ。
6. 【請求項６】 前記データ記憶手段は、前記第１および
   前記第２通信規約のうちのいずれか一方の通信規約のデ
   ータフォーマットで、前記データを記憶することを特徴
   とする請求項２記載の２端末間に介在されるアダプタ。
7. 【請求項７】 前記第１および前記第２通信規約のうち
   のいずれか一方の通信規約は、パーソナル・ハンディホ
   ン・システム・インターネット・アクセス・フォーム・
   スタンダード・プロトコルであり、 前記第１および前記第２通信規約のうちのいずれか他方
   の通信規約は、インフラレッド・データ・アソシエーシ
   ョン・プロトコルであることを特徴とする請求項２記載
   の２端末間に介在されるアダプタ。