JPH11259274A - パイプライン除算器 - Google Patents

Abstract

(57)【要約】 【課題】 データ遷移率を下げる、チップ面積を少なく
し、消費電力を低減する。 【解決手段】 除算演算を複数のパイプラインステージ
に分割して処理し、各々のステージを並列動作させるパ
イプライン除算器であり、各パイプラインステージの演
算部４１〜４４での演算結果をバッファリングするため
のスルーラッチで構成されたステージ用バッファ１〜３
及びフリップフロップで構成されたステージ用バッファ
４と、ステージ用バッファ１〜３の書き込み／読み出し
パルスを生成するアドレス生成器４０とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、除算演算をパイプ
ライン化してなるパイプライン除算器に関する。

【０００２】

【従来の技術】図２には、従来のパイプライン除算器の
具体的構成例を示す。なお、図２には、１６ビットの除
算を４サイクル（パイプラインの深さが４）で行うパイ
プライン除算器の具体例を示している。。

【０００３】この図２において、レジスタ５６には１６
ビットの被除算数が入力され、レジスタ５１には１６ビ
ットの除数が入力され、それぞれ格納される。

【０００４】上記１６ビットの被除算数は、上記レジス
タ５６から出力された後、４ビット分の部分商を求める
ためのパイプラインステージである演算部（パイプライ
ン処理でのデータパス論理演算部）８１、レジスタ５
７、次の４ビット分の部分商を求めるためのパイプライ
ンステージである演算部８２、レジスタ５８、次の４ビ
ット分の部分商を求めるためのパイプラインステージで
ある演算部８３、レジスタ５９、最後の４ビット分の部
分商を求めるためのパイプラインステージである演算部
８４、最終的な剰余が格納されるレジスタ６０の順に転
送される。このレジスタ６０に格納された剰余は、その
後に必要な場合には、後述するように最終的に求められ
た１６ビットの商の出力タイミングに同期して当該レジ
スタ６０から出力される。

【０００５】また、上記１６ビットの除数は、上記レジ
スタ５１から出力された後、レジスタ５２、レジスタ５
３、レジスタ５４、レジスタ５５の順に転送される。こ
のレジスタ５５に格納された除数は、その後に必要な場
合には、後述するように最終的に求められた１６ビット
の商の出力タイミングに同期して当該レジスタ５５から
出力される。

【０００６】それぞれパイプラインステージである演算
部８１〜８４では、それぞれ前段のレジスタから供給さ
れる被除算数と除数とを用いて４ビット分の部分商を求
める。演算部８１からの４ビット分の部分商はフリップ
フロップからなるレジスタ６１に、演算部８２からの４
ビット分の部分商はフリップフロップからなるレジスタ
６５に、演算部８３からの４ビット分の部分商はフリッ
プフロップからなるレジスタ６８に、演算部８４からの
４ビット分の部分商はフリップフロップからなるレジス
タ７０に、それぞれ送られて格納される。

【０００７】レジスタ６１から出力された４ビット分の
部分商は、処理ステージが進むのに同期して、それぞれ
フリップフロップからなるレジスタ６２、レジスタ６
３、レジスタ６４の順にシフトされ、レジスタ６４に格
納される。同様に、レジスタ６５から出力された４ビッ
ト分の部分商は、処理ステージが進むのに同期して、そ
れぞれフリップフロップからなるレジスタ６６、レジス
タ６７の順にシフトされ、レジスタ６７に格納される。
レジスタ６８から出力された４ビットの部分商は、処理
ステージが進むのに同期して、レジスタ６９にシフトさ
れて格納される。

【０００８】最後のパイプラインステージである演算部
８４にて最後の４ビット分の部分商が求められ、上記レ
ジスタ７０に格納された後は、これらレジスタ６４、レ
ジスタ６５、レジスタ６６、レジスタ７０に格納された
それぞれ４ビット分の部分商、すなわち各パイプライン
ステージにより求められた４ビットずつの部分商を、ま
とめ合わせて所定の出力タイミングで１６ビットの商と
して出力する。

【０００９】

【発明が解決しようとする課題】上述したように、除算
を適当な深さのパイプラインで実装するとき、従来のパ
イプライン除算器においては、各パイプラインステージ
（各パイプライン処理でのデータパス論理）で計算され
た結果をそれぞれ次のパイプラインステージで使用する
ために、フリップフロップで構成された必要量のワード
数を有するレジスタを用意し、これらレジスタを各パイ
プラインステージの合間に組み込んでいくことが行われ
ている。なお、除算のパイプラインステージ毎に得られ
る部分商は、各パイプラインステージが全て終了するま
ではアクセスされない。

【００１０】また、従来のパイプライン除算器において
は、最終的な商と同時に除数を得たいような場合、各パ
イプラインステージに同期して、除数のパイプラインス
テージ間でのデータ転送が必要となっている。

【００１１】上記各レジスタはシフトレジスタにて実装
されており、したがって、パイプラインステージの除算
処理が行われている間は、これらシフトレジスタでのデ
ータ転送が無条件に行われ、非常にデータ遷移率が高く
なってしまう。

【００１２】また、上記シフトレジスタは、ホールドタ
イムのバイオレーションを起こす可能性が高く、このた
め、ホールドタイミングの調整用バッファを挿入しなけ
ればならなくなることが多い。したがって、シフトレジ
スタの数が多い場合には、それら各シフトレジスタに対
応して多くの調整用バッファを設けなければならなくな
り、これはチップ面積の増大を招いてしまう。

【００１３】そこで、本発明はこのような状況に鑑みて
なされたものであり、データ遷移率を下げることがで
き、チップ面積を少なくでき、さらに消費電力をも低減
することができるパイプライン除算器を提供することを
目的とする。

【００１４】

【課題を解決するための手段】本発明のパイプライン除
算器は、除算演算をパイプライン化してなるパイプライ
ン除算器であり、各パイプラインステージでの演算結果
をバッファリングするためのスルーラッチで構成された
バッファレジスタと、バッファレジスタの書き込み／読
み出しパルスを生成するアドレス生成器とを有すること
により、上述した課題を解決する。

【００１５】ここで、アドレス生成器は、例えばグレイ
符号をカウントするグレイ符号カウンタを有する。

【００１６】すなわち本発明によれば、各パイプライン
ステージ毎にデータシフトが起こらず、したがって、無
駄なデータ遷移が無くなっている。また、本発明によれ
ば、バッファレジスタの読み出し／書き込み制御時に、
例えばグレイコードカウンタを使用したグリッチレスな
アドレス生成を行うことことにより、グリッチレスによ
る電力消費を抑えることが可能となっている。

【００１７】

【発明の実施の形態】以下、本発明の好ましい実施の形
態について、図面を参照しながら説明する。

【００１８】図１には、本発明のパイプライン除算器の
一実施の形態の構成例を示す。なお、図１には、１６ビ
ットの除算を４サイクル（パイプラインの深さが４）で
行うパイプライン除算器の具体例を示している。この図
１に示すパイプライン除算器においては、各パイプライ
ンステージ毎に得られた１ワード４ビットの部分商の扱
いが、前記図２のパイプライン除算器と異なる。

【００１９】この図１において、レジスタ６には１６ビ
ットの被除算数が入力され、レジスタ１２には１６ビッ
トの除数が入力され、それぞれ格納される。

【００２０】上記１６ビットの被除算数は、上記レジス
タ６から出力された後、４ビット分の部分商を求めるた
めのパイプラインステージである演算部（パイプライン
処理でのデータパス論理演算部）４１、レジスタ７、次
の４ビット分の部分商を求めるためのパイプラインステ
ージである演算部４２、レジスタ８、次の４ビット分の
部分商を求めるためのパイプラインステージである演算
部４３、レジスタ９、最後の４ビット分の部分商を求め
るためのパイプラインステージである演算部４４、最終
的な剰余が格納されるレジスタ１０の順に転送される。
このレジスタ１０に格納された剰余は、その後に必要な
場合には、最終的に求められた１６ビットの商の出力タ
イミングに同期して当該レジスタ１０から出力される。
なお、演算結果をラッチする各レジスタ６，７，８，
９，１０，１２は、フリップフロップにより構成されて
いる。

【００２１】また、上記１６ビットの除数は、上記レジ
スタ１２から出力された後、除数ストア用バッファ１３
に格納される。部分商を計算する時、除数は１６ビット
を必要とするので、除数に対しては１ワード１６ビット
で扱う。当該除数ストア用バッファ１３は、それぞれス
ルーラッチで構成されると共にそれぞれ１６ビット分を
格納するレジスタ３４、レジスタ３５、レジスタ３６、
レジスタ３７を有してなる。当該除数ストア用バッファ
１３の各レジスタ３４〜３７にそれぞれ１６ビットずつ
（合計で４ワード）が格納された除数は、これらレジス
タ３４〜３７から読み出され、各演算部４１〜４４に供
給されると共にフリップフロップ構成のレジスタ１１に
格納される。このレジスタ１１に格納された除数は、そ
の後に必要な場合には、最終的に求められた１６ビット
の商の出力タイミングに同期して当該レジスタ１１から
出力される。

【００２２】それぞれパイプラインステージである演算
部４１〜４４では、それぞれ前段のレジスタから供給さ
れる被除算数と除数とを用いて４ビット分の部分商を求
める。演算部４１からの４ビット分の部分商はステージ
用バッファ１に送られ、演算部４２からの４ビット分の
部分商はステージ用バッファ２に、演算部４３からの４
ビット分の部分商はステージ用バッファ３に、演算部４
４からの４ビット分の部分商はステージ用バッファ４に
送られる。

【００２３】ステージ用バッファ１は、それぞれスルー
ラッチで構成されると共にそれぞれ４ビット分の部分商
を格納可能なレジスタ２１、レジスタ２２、レジスタ２
３、レジスタ２４を有してなり、ステージ用バッファ２
は、それぞれスルーラッチで構成されると共にそれぞれ
４ビット分の部分商を格納可能なレジスタ２５、レジス
タ２６、レジスタ２７を有し、ステージ用バッファ３
は、それぞれスルーラッチで構成されると共にそれぞれ
４ビット分の部分商を格納可能なレジスタ２８、レジス
タ２９を有し、最終ステージ用バッファ４は、それぞれ
フリップフロップで構成されると共にそれぞれ４ビット
分の部分商を格納可能なレジスタ３０、レジスタ３１、
レジスタ３２、レジスタ３３を有してなる。

【００２４】ここで、これらステージ用バッファ１〜３
は、パイプライン除算の処理サイクルによってそれぞれ
使用されるレジスタが切り換えられるものである。な
お、本実施の形態では、レジスタ６とレジスタ１２に１
６ビットの被除算数と除算数が供給され、その除算処理
が終了して１６ビットの商が出力されるまでを１処理サ
イクルと呼ぶことにする。

【００２５】例えば第１回目の処理サイクルのときのス
テージ用バッファ１では、演算部４１で得られた４ビッ
トの部分商をレジスタ２１に格納し、その後、当該第１
回目の処理サイクルの最終パイプラインステージである
演算部４４の処理が終わるまでその４ビットの部分商を
保持し、当該最終パイプラインステージの処理が終了し
たタイミングでその部分商を出力する。このレジスタ２
１から出力された４ビットの部分商は、ステージ用バッ
ファ４のレジスタ３０に格納される。

【００２６】また、当該第１回目の処理サイクルのとき
のステージ用バッファ２では、演算部４２で得られた４
ビットの部分商をレジスタ２５に格納し、その後、当該
第１回目の処理サイクルの最終パイプラインステージの
処理が終わるまで、その４ビットの部分商を保持し、当
該最終パイプラインステージの処理が終了したタイミン
グでその部分商を出力する。このレジスタ２５から出力
された４ビットの部分商は、ステージ用バッファ４のレ
ジスタ３１に格納される。なお、このステージ用バッフ
ァ２のレジスタ２５に第１回目の処理サイクルにおける
４ビットの部分商が格納されたとき、ステージ用レジス
タ１には、次の第２回目の処理サイクルにおける最初の
４ビットの部分商が供給されてレジスタ２２に格納され
ることになる。

【００２７】第１回目の処理サイクルのときのステージ
用バッファ３では、演算部４３で得られた４ビットの部
分商をレジスタ２８に格納し、その後、当該第１回目の
処理サイクルの最終パイプラインステージの処理が終わ
るまで、その４ビットの部分商を保持し、当該最終パイ
プラインステージの処理が終了したタイミングでその部
分商を出力する。このレジスタ２８から出力された４ビ
ットの部分商は、ステージ用バッファ４のレジスタ３２
に格納される。なお、このステージ用バッファ３のレジ
スタ２８に第１回目の処理サイクルにおける４ビットの
部分商が格納されたとき、ステージ用レジスタ１には第
３回目の処理サイクルにおける最初の４ビットの部分商
が供給されてレジスタ２３に格納され、また、ステージ
用レジスタ２には第２回目の処理サイクルにおける４ビ
ットの部分商が供給されてレジスタ２６に格納されるこ
とになる。

【００２８】第１回目の処理サイクルのときのステージ
用バッファ４では、演算部４４で得られた４ビットの部
分商をレジスタ３３に格納する。当該ステージ用バッフ
ァ４の上記レジスタ３３に４ビットの部分商が格納され
た時、すなわち、最後のパイプラインステージである演
算部４４にて最後の４ビット分の部分商が求められ、上
記レジスタ３３に格納された後は、これらレジスタ３
０、レジスタ３１、レジスタ３２、レジスタ３３に格納
されたそれぞれ４ビット分の部分商、すなわち各パイプ
ラインステージにより求められた４ビットずつの部分商
をまとめ合わせ、所定の出力タイミングで、当該第１回
目の処理サイクルにおける１６ビットの商として出力す
る。なお、この第１回目の処理サイクルにおける１６ビ
ットの商が出力されたとき、ステージ用レジスタ１には
第４回目の処理サイクルにおける最初の４ビットの部分
商が供給されてレジスタ２４に格納され、また、ステー
ジ用レジスタ２には第３回目の処理サイクルにおける４
ビットの部分商が供給されてレジスタ２７に格納され、
ステージ用レジスタ３には第２回目の処理サイクルにお
ける４ビットの部分商が供給されてレジスタ２９に格納
されることになる。

【００２９】次に、第１回目の処理サイクルによる１６
ビットの商が出力された後のステージ用バッファ１のレ
ジスタ２２には、第２回目の処理サイクルにおける最初
の４ビットの部分商が格納されており、このレジスタ２
２は当該第２回目の処理サイクルの最終パイプラインス
テージの処理が終わるまでその４ビットの部分商を保持
し、当該最終パイプラインステージの処理が終了したタ
イミングでその部分商を出力する。このレジスタ２２か
ら出力された第２回目の処理サイクルにおける４ビット
の部分商は、ステージ用バッファ４のレジスタ３０に格
納される。

【００３０】また、上記第１回目の処理サイクルによる
１６ビットの商が出力された後のステージ用バッファ２
のレジスタ２６には、第２回目の処理サイクルにおける
４ビットの部分商が格納されており、このレジスタ２６
は当該第２回目の処理サイクルの最終パイプラインステ
ージの処理が終わるまで、その４ビットの部分商を保持
し、当該最終パイプラインステージの処理が終了したタ
イミングでその部分商を出力する。このレジスタ２６か
ら出力された４ビットの部分商は、ステージ用バッファ
４のレジスタ３１に格納される。なお、このステージ用
バッファ２のレジスタ２６に第２回目の処理サイクルに
おける４ビットの部分商が格納されたとき、ステージ用
レジスタ１には、次の第３回目の処理サイクルにおける
最初の４ビットの部分商が供給されてレジスタ２３に格
納されることになる。

【００３１】同様に、上記第１回目の処理サイクルによ
る１６ビットの商が出力された後のステージ用バッファ
３のレジスタ２９には、第２回目の処理サイクルにおけ
る４ビットの部分商が格納されており、このレジスタ２
９は当該第２回目の処理サイクルの最終パイプラインス
テージの処理が終わるまで、その４ビットの部分商を保
持し、当該最終パイプラインステージの処理が終了した
タイミングでその部分商を出力する。このレジスタ２９
から出力された４ビットの部分商は、ステージ用バッフ
ァ４のレジスタ３２に格納される。なお、このステージ
用バッファ３のレジスタ２９に第２回目の処理サイクル
における４ビットの部分商が格納されたとき、ステージ
用レジスタ１には第４回目の処理サイクルにおける最初
の４ビットの部分商が供給されてレジスタ２４に格納さ
れ、また、ステージ用レジスタ２には第３回目の処理サ
イクルにおける４ビットの部分商が供給されてレジスタ
２７に格納されることになる。

【００３２】この第２回目の処理サイクルのときのステ
ージ用バッファ４では、演算部４４で得られた４ビット
の部分商をレジスタ３３に格納する。当該ステージ用バ
ッファ４の上記レジスタ３３に４ビットの部分商が格納
された時、すなわち、最後のパイプラインステージであ
る演算部４４にて最後の４ビット分の部分商が求めら
れ、上記レジスタ３３に格納された後は、これらレジス
タ３０、レジスタ３１、レジスタ３２、レジスタ３３に
格納されたそれぞれ４ビット分の部分商、すなわち各パ
イプラインステージにより求められた４ビットずつの部
分商をまとめ合わせ、所定の出力タイミングで、当該第
２回目の処理サイクルにおける１６ビットの商として出
力する。なお、この第２回目の処理サイクルにおける１
６ビットの商が出力されたとき、ステージ用レジスタ１
には第５回目の処理サイクルにおける最初の４ビットの
部分商が供給されてレジスタ２１に格納され、また、ス
テージ用レジスタ２には第４回目の処理サイクルにおけ
る４ビットの部分商が供給されてレジスタ２５に格納さ
れ、ステージ用レジスタ３には第３回目の処理サイクル
における４ビットの部分商が供給されてレジスタ２８に
格納されることになる。

【００３３】次に、第２回目の処理サイクルによる１６
ビットの商が出力された後のステージ用バッファ１のレ
ジスタ２３には、第３回目の処理サイクルにおける最初
の４ビットの部分商が格納されており、このレジスタ２
３は当該第３回目の処理サイクルの最終パイプラインス
テージの処理が終わるまでその４ビットの部分商を保持
し、当該最終パイプラインステージの処理が終了したタ
イミングでその部分商を出力する。このレジスタ２３か
ら出力された第３回目の処理サイクルにおける４ビット
の部分商は、ステージ用バッファ４のレジスタ３０に格
納される。

【００３４】また、上記第２回目の処理サイクルによる
１６ビットの商が出力された後のステージ用バッファ２
のレジスタ２７には、第３回目の処理サイクルにおける
４ビットの部分商が格納されており、このレジスタ２７
は当該第３回目の処理サイクルの最終パイプラインステ
ージの処理が終わるまで、その４ビットの部分商を保持
し、当該最終パイプラインステージの処理が終了したタ
イミングでその部分商を出力する。このレジスタ２７か
ら出力された４ビットの部分商は、ステージ用バッファ
４のレジスタ３１に格納される。なお、このステージ用
バッファ２のレジスタ２７に第３回目の処理サイクルに
おける４ビットの部分商が格納されたとき、ステージ用
レジスタ１には、次の第４回目の処理サイクルにおける
最初の４ビットの部分商が供給されてレジスタ２４に格
納される。

【００３５】同様に、上記第２回目の処理サイクルによ
る１６ビットの商が出力された後のステージ用バッファ
３のレジスタ２８には、第３回目の処理サイクルにおけ
る４ビットの部分商が格納されており、このレジスタ２
８は当該第３回目の処理サイクルの最終パイプラインス
テージの処理が終わるまで、その４ビットの部分商を保
持し、当該最終パイプラインステージの処理が終了した
タイミングでその部分商を出力する。このレジスタ２８
から出力された４ビットの部分商は、ステージ用バッフ
ァ４のレジスタ３２に格納される。なお、このステージ
用バッファ３のレジスタ２８に第３回目の処理サイクル
における４ビットの部分商が格納されたとき、ステージ
用レジスタ１には、第５回目の処理サイクルにおける最
初の４ビットの部分商が供給されてレジスタ２１に格納
され、また、ステージ用レジスタ２には第４回目の処理
サイクルにおける４ビットの部分商が供給されてレジス
タ２５に格納される。

【００３６】この第３回目の処理サイクルのときのステ
ージ用バッファ４では、演算部４４で得られた４ビット
の部分商をレジスタ３３に格納する。当該ステージ用バ
ッファ４の上記レジスタ３３に４ビットの部分商が格納
された時、すなわち、最後のパイプラインステージであ
る演算部４４にて最後の４ビット分の部分商が求めら
れ、上記レジスタ３３に格納された後は、これらレジス
タ３０、レジスタ３１、レジスタ３２、レジスタ３３に
格納されたそれぞれ４ビット分の部分商、すなわち各パ
イプラインステージにより求められた４ビットずつの部
分商をまとめ合わせ、所定の出力タイミングで、当該第
３回目の処理サイクルにおける１６ビットの商として出
力する。なお、この第３回目の処理サイクルにおける１
６ビットの商が出力されたとき、ステージ用レジスタ１
には第６回目の処理サイクルにおける最初の４ビットの
部分商が供給されてレジスタ２２に格納され、また、ス
テージ用レジスタ２には第５回目の処理サイクルにおけ
る４ビットの部分商が供給されてレジスタ２６に格納さ
れ、ステージ用レジスタ３には第４回目の処理サイクル
における４ビットの部分商が供給されてレジスタ２９に
格納されることになる。

【００３７】次に第３回目の処理サイクルによる１６ビ
ットの商が出力された後のステージ用バッファ１のレジ
スタ２４には、第４回目の処理サイクルにおける最初の
４ビットの部分商が格納されており、このレジスタ２４
は当該第４回目の処理サイクルの最終パイプラインステ
ージの処理が終わるまでその４ビットの部分商を保持
し、当該最終パイプラインステージの処理が終了したタ
イミングでその部分商を出力する。このレジスタ２４か
ら出力された第４回目の処理サイクルにおける４ビット
の部分商は、ステージ用バッファ４のレジスタ３０に格
納される。

【００３８】また、上記第３回目の処理サイクルによる
１６ビットの商が出力された後の、ステージ用バッファ
２のレジスタ２５には、第４回目の処理サイクルにおけ
る４ビットの部分商が格納されており、このレジスタ２
５は当該第４回目の処理サイクルの最終パイプラインス
テージの処理が終わるまで、その４ビットの部分商を保
持し、当該最終パイプラインステージの処理が終了した
タイミングでその部分商を出力する。このレジスタ２５
から出力された４ビットの部分商は、ステージ用バッフ
ァ４のレジスタ３１に格納される。なお、このステージ
用バッファ２のレジスタ２５に第４回目の処理サイクル
における４ビットの部分商が格納されたとき、ステージ
用レジスタ１には、次の第５回目の処理サイクルにおけ
る最初の４ビットの部分商が供給されてレジスタ２１に
格納される。

【００３９】同様に、上記第３回目の処理サイクルによ
る１６ビットの商が出力された後のステージ用バッファ
３のレジスタ２９には、第４回目の処理サイクルにおけ
る４ビットの部分商が格納されており、このレジスタ２
９は当該第４回目の処理サイクルの最終パイプラインス
テージの処理が終わるまで、その４ビットの部分商を保
持し、当該最終パイプラインステージの処理が終了した
タイミングでその部分商を出力する。このレジスタ２９
から出力された４ビットの部分商は、ステージ用バッフ
ァ４のレジスタ３２に格納される。なお、このステージ
用バッファ３のレジスタ２９に第４回目の処理サイクル
における４ビットの部分商が格納されたとき、ステージ
用レジスタ１には、第６回目の処理サイクルにおける最
初の４ビットの部分商が供給されてレジスタ２２に格納
され、また、ステージ用レジスタ２には第５回目の処理
サイクルにおける４ビットの部分商が供給されてレジス
タ２６に格納される。

【００４０】この第４回目の処理サイクルのときのステ
ージ用バッファ４では、演算部４４で得られた４ビット
の部分商をレジスタ３３に格納する。当該ステージ用バ
ッファ４の上記レジスタ３３に４ビットの部分商が格納
された時、すなわち、最後のパイプラインステージであ
る演算部４４にて最後の４ビット分の部分商が求めら
れ、上記レジスタ３３に格納された後は、これらレジス
タ３０、レジスタ３１、レジスタ３２、レジスタ３３に
格納されたそれぞれ４ビット分の部分商、すなわち各パ
イプラインステージにより求められた４ビットずつの部
分商をまとめ合わせ、所定の出力タイミングで、当該第
４回目の処理サイクルにおける１６ビットの商として出
力する。なお、この第４回目の処理サイクルにおける１
６ビットの商が出力されたとき、ステージ用レジスタ１
には第７回目の処理サイクルにおける最初の４ビットの
部分商が供給されてレジスタ２３に格納され、また、ス
テージ用レジスタ２には第６回目の処理サイクルにおけ
る４ビットの部分商が供給されてレジスタ２７に格納さ
れ、ステージ用レジスタ３には第５回目の処理サイクル
における４ビットの部分商が供給されてレジスタ２８に
格納される。

【００４１】以下、第５回目の処理サイクルにおいても
同様である。

【００４２】上述したように、各ステージ用バッファ１
〜３は、パイプライン除算の処理サイクルによってそれ
ぞれ使用されるレジスタが切り換えられ、また、それぞ
れの処理サイクルにおいて最終パイプラインステージま
で計算がなされた時の１６ビット分の商は、各処理サイ
クルにおいて正しい組み合わせとなるように、各ステー
ジ用バッファ１〜３から読み出される。図１の例では、
第４回目の処理サイクルの最初の４ビットの部分商がス
テージ用バッファ１のレジスタ２４に格納された時点
で、第１回目の処理サイクルにおける１６ビットの商が
得られるようになっているため、ステージ用バッファ１
とステージ用バッファ４にはそれぞれ４つのレジスタ
が、ステージ用バッファ２には３つのレジスタが、ステ
ージ用バッファ３には２つのレジスタが設けられてい
る。

【００４３】それらステージ用バッファ１〜３や除数ス
トア用バッファの各スルーラッチからなるレジスタへの
読み出し／書き込み制御は、アドレス生成器４０が行
う。このアドレス生成器４０は、例えばいわゆるグレイ
コードをカウントするグレイコードカウンタのカウント
値に基づいて上記読み出し／書き込み制御を行うことに
より、データ伝搬ばらつきに基づく切り換えノイズの無
い（グリッチレス）なバッファリングを可能としてい
る。

【００４４】本実施の形態においては、図１のような構
成とすることにより、前述した従来例の実装の場合と異
なり、各パイプラインステージ毎にデータシフトが起こ
らず、したがって、無駄なデータ遷移が無くなってい
る。また、本実施の形態においては、ステージ用バッフ
ァ１〜４や除数ストア用バッファの各レジスタへの読み
出し／書き込み制御時に、例えばグレイコードカウンタ
を使用したグリッチレスなアドレス生成を行うことこと
により、グリッチによる電力消費を抑えることが可能と
なっている。

【００４５】上述したように、本発明実施の形態によれ
ば、除算器のパイプライン処理の際の部分商と除数の各
パイプラインステージを通しての扱いにおいて、データ
を同期的にシフトさせる処理が必要なく（すなわちシフ
トレジスタを必要としていない）、結果としてチップ面
積の増大を防止できている。また、本発明実施の形態に
よれば、例えばグレイコードカウンタによるスルーラッ
チレジスタへのアドレス生成器４０の実装により、グリ
ッチレスとなり、グリッチによる電力消費を抑えること
ができる。

【００４６】

【発明の効果】以上の説明で明らかなように、本発明の
パイプライン除算器においては、各パイプラインステー
ジでの演算結果をバッファリングするためのスルーラッ
チで構成されたバッファレジスタと、バッファレジスタ
の書き込み／読み出しパルスを生成するアドレス生成器
とを有することにより、データ遷移率を下げることがで
き、チップ面積を少なくすることができ、さらに消費電
力の低減も可能である。

【図面の簡単な説明】

【図１】本発明の実施の形態のパイプライン除算器の概
略構成を示すブロック図である。

【図２】従来例のパイプライン除算器の概略構成を示す
ブロック図である。

【符号の説明】

１〜４ ステージ用バッファ、 ６〜１２，２１〜３
３、３４〜３７ レジスタ、 ４１〜４４ パイプライ
ンステージの演算部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 除算演算を複数のパイプラインステージ
   に分割して処理し、各々のパイプラインステージを並列
   動作させるパイプライン除算器において、 各パイプラインステージでの演算結果をバッファリング
   するためのスルーラッチで構成されたバッファレジスタ
   と、 上記バッファレジスタの書き込み／読み出しパルスを生
   成するアドレス生成器とを有することを特徴とするパイ
   プライン除算器。
2. 【請求項２】 上記アドレス生成器は、グレイ符号をカ
   ウントするグレイ符号カウンタを有することを特徴とす
   る請求項１記載のパイプライン除算器。