JPH11260098A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH11260098A JPH11260098A JP10371518A JP37151898A JPH11260098A JP H11260098 A JPH11260098 A JP H11260098A JP 10371518 A JP10371518 A JP 10371518A JP 37151898 A JP37151898 A JP 37151898A JP H11260098 A JPH11260098 A JP H11260098A
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- G11C29/006—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation at wafer scale level, i.e. wafer scale integration [WSI]
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- G11—INFORMATION STORAGE
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 ウェーハバーン−インテスト時瞬間的に電源
ラインに加える大きいローディングを減らすことができ
る半導体メモリ装置を提供すること。 【解決手段】 本発明の半導体メモリ装置は、複数のセ
ルブロックに分割されたメモリセルアレー、セルブロッ
クを選択するためのブロック選択回路を提供し、バーン
−インテスト動作の間に、ブロック選択回路は、セルブ
ロックを順序に選択する。とうわけで、バーン−インテ
スト動作の間、瞬間的に消耗される電荷が分散され、そ
の結果電源ラインに加える大きいローディングを減らす
ことができる。
ラインに加える大きいローディングを減らすことができ
る半導体メモリ装置を提供すること。 【解決手段】 本発明の半導体メモリ装置は、複数のセ
ルブロックに分割されたメモリセルアレー、セルブロッ
クを選択するためのブロック選択回路を提供し、バーン
−インテスト動作の間に、ブロック選択回路は、セルブ
ロックを順序に選択する。とうわけで、バーン−インテ
スト動作の間、瞬間的に消耗される電荷が分散され、そ
の結果電源ラインに加える大きいローディングを減らす
ことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に関するものであり、より詳しくは、ウェーハ段階で欠
陥セルを感知するためのウェーハバーン−インテスト動
作時誘発されるパワーディップ（ｐｏｗｅｒ ｄｉｐ）
を分散させるための半導体メモリ装置に関するものであ
る。
に関するものであり、より詳しくは、ウェーハ段階で欠
陥セルを感知するためのウェーハバーン−インテスト動
作時誘発されるパワーディップ（ｐｏｗｅｒ ｄｉｐ）
を分散させるための半導体メモリ装置に関するものであ
る。
【０００２】
【従来の技術】ウェーハ製造過程が完了された後、チッ
プの信頼性を保証するためバーン−インテストは、テス
ト仮定で必ず行われべきである。通常的にバーン−イン
テストは、パッケージ後、欠陥部位を探すためのパッケ
ージレベルで行われる。パッケージレベルでバーン−イ
ンテストのうち、探した欠陥部位の修正（ｒｅｐａｉ
ｒ）は、既にパッケージ過程が行われたため、不可能で
ある。この場合、全体的に調べるとき、費用及び時間の
損失が誘発される。
プの信頼性を保証するためバーン−インテストは、テス
ト仮定で必ず行われべきである。通常的にバーン−イン
テストは、パッケージ後、欠陥部位を探すためのパッケ
ージレベルで行われる。パッケージレベルでバーン−イ
ンテストのうち、探した欠陥部位の修正（ｒｅｐａｉ
ｒ）は、既にパッケージ過程が行われたため、不可能で
ある。この場合、全体的に調べるとき、費用及び時間の
損失が誘発される。
【０００３】半導体メモリ装置、特にダイナミックラン
ダムアクセスメモリ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ
ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＤＲＡＭ）の場合、大部
分の欠陥は、単一ビット性欠陥であり、欠陥を感知する
ためのテストは、長い時間に亙って行われる。
ダムアクセスメモリ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ
ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＤＲＡＭ）の場合、大部
分の欠陥は、単一ビット性欠陥であり、欠陥を感知する
ためのテストは、長い時間に亙って行われる。
【０００４】単一ビット性欠陥は、不完全なメモリセル
の漏洩電流に直接的に関連され、漏洩電流は、伝送トラ
ンジスターのゲート酸化膜の不良と貯蔵キャパシタの誘
電体及びストレジノード接合の不良等によって誘発され
ることができる。
の漏洩電流に直接的に関連され、漏洩電流は、伝送トラ
ンジスターのゲート酸化膜の不良と貯蔵キャパシタの誘
電体及びストレジノード接合の不良等によって誘発され
ることができる。
【０００５】初期バーン−インテスト動作時、ワードラ
インは、６４ＭビットＤＲＡＭで、４０９６又は８１９
２のサイクル当たり１つのワードラインが選択されるた
め、パッケージ段階で行われるバーン−インテストでメ
モリセルに印加されるストレス電圧の印加効率が低い。
インは、６４ＭビットＤＲＡＭで、４０９６又は８１９
２のサイクル当たり１つのワードラインが選択されるた
め、パッケージ段階で行われるバーン−インテストでメ
モリセルに印加されるストレス電圧の印加効率が低い。
【０００６】そのため、バーン−インテスト時間を短縮
し、ストレス電圧の印加効率を向上させるため、いろい
ろ方面に多くの努力が試してきた。そのような努力のう
ち、１つがウェーハレベルで全てのワードラインを同時
に選択する方法である。このような方法を適用するよう
になると、収率向上及び全体的な費用節減の効果を得る
ことができる。
し、ストレス電圧の印加効率を向上させるため、いろい
ろ方面に多くの努力が試してきた。そのような努力のう
ち、１つがウェーハレベルで全てのワードラインを同時
に選択する方法である。このような方法を適用するよう
になると、収率向上及び全体的な費用節減の効果を得る
ことができる。
【０００７】前述されたウェーハバーン−インテスト方
法によると、ウェーハバーン−イン時、全てのワードラ
イン（例えば、ＤＲＡＭでメーンワードライン及びセク
ションワードライン）を同時に活性化させると、瞬間的
に消耗される電荷が多い。その結果、セクションワード
ラインが要求されるレベルに設定されるが、かかる時間
が長くなる。これを解決するため、まず全てのメーンワ
ードラインを同時に選択した後、セクションワードライ
ンをアドレスコーディングによって分割して活性化され
る。
法によると、ウェーハバーン−イン時、全てのワードラ
イン（例えば、ＤＲＡＭでメーンワードライン及びセク
ションワードライン）を同時に活性化させると、瞬間的
に消耗される電荷が多い。その結果、セクションワード
ラインが要求されるレベルに設定されるが、かかる時間
が長くなる。これを解決するため、まず全てのメーンワ
ードラインを同時に選択した後、セクションワードライ
ンをアドレスコーディングによって分割して活性化され
る。
【０００８】
【発明が解決しようとする課題】しかしながら、後者の
場合において、ＤＲＡＭの集積度が高めることによっ
て、全てのメーンワードラインが同時に活性化される瞬
間に多くの電荷が消耗されるため、電源ライン（ｐｏｗ
ｅｒｌｉｎｅ）に大きいローディングされる。大きいロ
ーディングのため、電源ラインが損傷されたり、最悪の
場合、電源ラインが絶える問題が誘発できる。正常的な
動作時、セクションワードラインが同時に選択されない
ため、電源ラインは、通常的に正常的な動作を考慮して
設計される。大きいローディングによる損傷及び他の問
題点を防止するための１つの方法は、電源ラインの面積
を増加させることである。しかし、このようなチップ面
積で電源ラインによって占有される面積が増加されるこ
とによって全体的にチップ面積が増加されることができ
る。
場合において、ＤＲＡＭの集積度が高めることによっ
て、全てのメーンワードラインが同時に活性化される瞬
間に多くの電荷が消耗されるため、電源ライン（ｐｏｗ
ｅｒｌｉｎｅ）に大きいローディングされる。大きいロ
ーディングのため、電源ラインが損傷されたり、最悪の
場合、電源ラインが絶える問題が誘発できる。正常的な
動作時、セクションワードラインが同時に選択されない
ため、電源ラインは、通常的に正常的な動作を考慮して
設計される。大きいローディングによる損傷及び他の問
題点を防止するための１つの方法は、電源ラインの面積
を増加させることである。しかし、このようなチップ面
積で電源ラインによって占有される面積が増加されるこ
とによって全体的にチップ面積が増加されることができ
る。
【０００９】従って、本発明の目的は、ウェーハバーン
−インテスト時瞬間的に電源ラインに加える大きいロー
ディングを減らすことができる半導体メモリ装置を提供
することである。
−インテスト時瞬間的に電源ラインに加える大きいロー
ディングを減らすことができる半導体メモリ装置を提供
することである。
【００１０】
【課題を解決するための手段】上述のような目的を達成
するための本発明の１特徴によると、複数のセルブロッ
クに分割されたメモリセルアレーと、セルブロックを選
択するためのブロック選択回路を含み、バーン−インテ
スト動作の間、ブロック選択回路は、セルブロックを順
序に選択する。
するための本発明の１特徴によると、複数のセルブロッ
クに分割されたメモリセルアレーと、セルブロックを選
択するためのブロック選択回路を含み、バーン−インテ
スト動作の間、ブロック選択回路は、セルブロックを順
序に選択する。
【００１１】この実施形態において、メモリセルは、ダ
イナミックメモリ構造を有する。
イナミックメモリ構造を有する。
【００１２】本発明の他の特徴によると、各々が、行と
列に配列された複数のメモリセルと行に沿って伸長する
複数のワードラインを有する複数のセルブロックに分割
されたメモリセルアレーと、各セルブロックに対応し、
各々が各セルブロックを選択するための第１アドレス信
号に応じて、ブロック選択信号を発生する複数のブロッ
ク選択回路と、各セルブロックに対応する複数の行選択
回路と、各行選択回路は、対応する各ブロック選択信号
が活性化されるとき、第２アドレス信号に応じてワード
ラインのうち、１つを選択し、複数の遅延回路と、バー
ン−インテスト動作の間に、ブロック選択回路のうち、
第１ブロック選択回路は、バーン−インテスト動作を知
らせるプラグ信号及び第１アドレス信号に応じて対応す
るブロック選択信号を発生し、余りのブロック選択信号
回路は、第１アドレス信号及び以前ブロック選択回路か
ら発生されたブロック選択信号に応じて対応するブロッ
ク選択信号を順次的に活性化させるが、各ブロック選択
信号は、以前ブロック選択信号から発生され、対応する
遅延回路によって各々遅延される。
列に配列された複数のメモリセルと行に沿って伸長する
複数のワードラインを有する複数のセルブロックに分割
されたメモリセルアレーと、各セルブロックに対応し、
各々が各セルブロックを選択するための第１アドレス信
号に応じて、ブロック選択信号を発生する複数のブロッ
ク選択回路と、各セルブロックに対応する複数の行選択
回路と、各行選択回路は、対応する各ブロック選択信号
が活性化されるとき、第２アドレス信号に応じてワード
ラインのうち、１つを選択し、複数の遅延回路と、バー
ン−インテスト動作の間に、ブロック選択回路のうち、
第１ブロック選択回路は、バーン−インテスト動作を知
らせるプラグ信号及び第１アドレス信号に応じて対応す
るブロック選択信号を発生し、余りのブロック選択信号
回路は、第１アドレス信号及び以前ブロック選択回路か
ら発生されたブロック選択信号に応じて対応するブロッ
ク選択信号を順次的に活性化させるが、各ブロック選択
信号は、以前ブロック選択信号から発生され、対応する
遅延回路によって各々遅延される。
【００１３】本発明の他の特徴によると、各々が、行と
列に配列された複数のメモリセルと行に沿って伸長する
複数のワードラインを有する複数のセルブロックに分割
されたメモリセルアレーと、各セルブロックに対応し、
各々が各セルブロックを選択するための第１アドレス信
号に応じて、第１選択信号を発生する複数のブロック選
択回路と、各セルブロックに対応する複数の行選択回路
と、各行選択回路は、対応する各第１選択信号が活性化
されるとき、第２アドレス信号に応じてワードラインの
うち、１つを選択するための第２選択信号を発生し、複
数の遅延回路と、バーン−インテスト動作の間に、ブロ
ック選択回路のうち、一番目ブロック選択回路は、第１
アドレス信号及びバーン−インテスト動作を知らせるプ
ラグ信号に応じて対応する第１選択信号を発生し、余り
のブロック選択信号回路は、第２選択信号と第１アドレ
ス信号に応じて対応する第１選択信号を順次的に活性化
されるが、第２選択信号は以前ブロック選択回路によっ
て活性化された行選択回路から発生され、対応する各遅
延回路によって各々遅延される。
列に配列された複数のメモリセルと行に沿って伸長する
複数のワードラインを有する複数のセルブロックに分割
されたメモリセルアレーと、各セルブロックに対応し、
各々が各セルブロックを選択するための第１アドレス信
号に応じて、第１選択信号を発生する複数のブロック選
択回路と、各セルブロックに対応する複数の行選択回路
と、各行選択回路は、対応する各第１選択信号が活性化
されるとき、第２アドレス信号に応じてワードラインの
うち、１つを選択するための第２選択信号を発生し、複
数の遅延回路と、バーン−インテスト動作の間に、ブロ
ック選択回路のうち、一番目ブロック選択回路は、第１
アドレス信号及びバーン−インテスト動作を知らせるプ
ラグ信号に応じて対応する第１選択信号を発生し、余り
のブロック選択信号回路は、第２選択信号と第１アドレ
ス信号に応じて対応する第１選択信号を順次的に活性化
されるが、第２選択信号は以前ブロック選択回路によっ
て活性化された行選択回路から発生され、対応する各遅
延回路によって各々遅延される。
【００１４】本発明の他の特徴によると、各々が、行と
列に配列された複数のメモリセルと行に沿って伸長する
複数のワードラインを有する複数のセルブロックに分割
されたメモリセルアレーと、各セルブロックに対応し、
各々が各セルブロックを選択するための第１アドレス信
号に応じて、第１選択信号を発生する複数のブロック選
択回路と、各セルブロックに対応する複数の行選択回路
と、各行選択回路は、対応する各第１選択信号が活性化
されるとき、第２アドレス信号に応じてワードラインの
うち、１つを選択するための第２選択信号を発生し、複
数の遅延回路と、バーン−インテスト動作の間に、ブロ
ック選択回路のうち、一番目ブロック選択回路は、第１
アドレス信号及びバーン−インテスト動作を知らせるプ
ラグ信号に応じて第１選択信号を発生し、余りのブロッ
ク選択信号回路は、プラグ信号及び第１アドレス信号に
応じて、対応する第１選択信号を順次的に活性化させる
が、プラグ信号は、余りのブロック選択回路に各々対応
する各遅延回路によって各々遅延される。
列に配列された複数のメモリセルと行に沿って伸長する
複数のワードラインを有する複数のセルブロックに分割
されたメモリセルアレーと、各セルブロックに対応し、
各々が各セルブロックを選択するための第１アドレス信
号に応じて、第１選択信号を発生する複数のブロック選
択回路と、各セルブロックに対応する複数の行選択回路
と、各行選択回路は、対応する各第１選択信号が活性化
されるとき、第２アドレス信号に応じてワードラインの
うち、１つを選択するための第２選択信号を発生し、複
数の遅延回路と、バーン−インテスト動作の間に、ブロ
ック選択回路のうち、一番目ブロック選択回路は、第１
アドレス信号及びバーン−インテスト動作を知らせるプ
ラグ信号に応じて第１選択信号を発生し、余りのブロッ
ク選択信号回路は、プラグ信号及び第１アドレス信号に
応じて、対応する第１選択信号を順次的に活性化させる
が、プラグ信号は、余りのブロック選択回路に各々対応
する各遅延回路によって各々遅延される。
【００１５】このような装置によって、各セルブロック
が順次的に選択されることによって、瞬間的に消耗され
る電荷量を減らすことができる。
が順次的に選択されることによって、瞬間的に消耗され
る電荷量を減らすことができる。
【００１６】
【発明の実施の形態】図１、図４、そして図５を参照す
ると、本発明の新規した半導体メモリ装置は、複数のセ
ルブロック１０ａ、１０ｂ、１０ｃ、そして１０ｄに分
割されたメモリセルアレー１０、セルブロック１０ａ、
１０ｂ、１０ｃ、そして１０ｄを選択するためのブロッ
ク選択回路２０を提供し、バーン−インテスト動作の間
にブロック選択回路２０は、セルブロック１０ａ、１０
ｂ、１０ｃ、そして１０ｄを順序に選択する。というわ
けで、バーン−インテスト動作の間に瞬間的に消耗され
る電荷が分散され、その結果電源ラインに加える大きい
ローディングを減らすことができる。
ると、本発明の新規した半導体メモリ装置は、複数のセ
ルブロック１０ａ、１０ｂ、１０ｃ、そして１０ｄに分
割されたメモリセルアレー１０、セルブロック１０ａ、
１０ｂ、１０ｃ、そして１０ｄを選択するためのブロッ
ク選択回路２０を提供し、バーン−インテスト動作の間
にブロック選択回路２０は、セルブロック１０ａ、１０
ｂ、１０ｃ、そして１０ｄを順序に選択する。というわ
けで、バーン−インテスト動作の間に瞬間的に消耗され
る電荷が分散され、その結果電源ラインに加える大きい
ローディングを減らすことができる。
【００１７】図１を参照すると、本発明の望ましい第１
実施形態による半導体メモリ装置の構成を示すブロック
図が図示されている。
実施形態による半導体メモリ装置の構成を示すブロック
図が図示されている。
【００１８】第１実施形態による半導体メモリ装置、特
にＤＲＡＭ装置は、複数のセルブロック（例えば、４つ
のブロック）１０ａ、１０ｂ、１０ｃ、そして１０ｄに
分割されたメモリセルアレー１０、ブロック選択回路２
０、そしてアドレスバッファ３０とを含む。ブロック選
択回路２０は、セルブロック１０ａ、１０ｂ、１０ｃ、
そして１０ｄのうち、１つを選択する。ブロック選択回
路２０は、各セルブロック１０ａ、１０ｂ、１０ｃ、そ
して１０ｄに対応するブロックディコーダ２２（２２
ａ、２２ｂ、２２ｃ、２２ｄ）と、メーンワードライン
ディコーダ２４（２４ａ、２４ｂ、２４ｃ、２４ｄ）
と、セクションワードラインディコーダ２６（２６ａ、
２６ｂ、２６ｃ、２６ｄ）で構成されている。図１のＤ
ＲＡＭ装置は、第２乃至第４セルブロック１０ｂ、１０
ｃ、そして１０ｄに、各々対応する３つの遅延回路４
２、４４、そして４６とを含む。
にＤＲＡＭ装置は、複数のセルブロック（例えば、４つ
のブロック）１０ａ、１０ｂ、１０ｃ、そして１０ｄに
分割されたメモリセルアレー１０、ブロック選択回路２
０、そしてアドレスバッファ３０とを含む。ブロック選
択回路２０は、セルブロック１０ａ、１０ｂ、１０ｃ、
そして１０ｄのうち、１つを選択する。ブロック選択回
路２０は、各セルブロック１０ａ、１０ｂ、１０ｃ、そ
して１０ｄに対応するブロックディコーダ２２（２２
ａ、２２ｂ、２２ｃ、２２ｄ）と、メーンワードライン
ディコーダ２４（２４ａ、２４ｂ、２４ｃ、２４ｄ）
と、セクションワードラインディコーダ２６（２６ａ、
２６ｂ、２６ｃ、２６ｄ）で構成されている。図１のＤ
ＲＡＭ装置は、第２乃至第４セルブロック１０ｂ、１０
ｃ、そして１０ｄに、各々対応する３つの遅延回路４
２、４４、そして４６とを含む。
【００１９】図２及び図３は、本発明の望ましい実施形
態によるブロックディコーダを示す回路図である。
態によるブロックディコーダを示す回路図である。
【００２０】図２を参照すると、ブロックディコーダ２
２ａは、第１セルブロック１０ａに対応し、１つのナン
ドゲート１００と、１つのインバータ１０２と、そして
２つのノアゲート１０４及び１０６からなる。信号ＰＷ
ＢＥは、バーン−インテスト動作を示す信号であり、テ
スト動作の間に高レベルに設定され、正常的な動作の間
に低レベルに設定される。
２ａは、第１セルブロック１０ａに対応し、１つのナン
ドゲート１００と、１つのインバータ１０２と、そして
２つのノアゲート１０４及び１０６からなる。信号ＰＷ
ＢＥは、バーン−インテスト動作を示す信号であり、テ
スト動作の間に高レベルに設定され、正常的な動作の間
に低レベルに設定される。
【００２１】これに対応する動作を調べると、次のよう
である。
である。
【００２２】正常的な動作時、ナンドゲート１００の入
力ＲＡｉ及びＲＡｊが全部高レベルであるとき、ナンド
ゲート１００の出力は、低レベルである。ノアゲート１
０４の１入力端子が電源電圧に連結されているため、そ
の出力は、いつも低レベルである。付け加えて、バーン
−インテスト動作時、高レベルに印加される信号ＰＷＢ
Ｅに関系なしにノアゲート１０４の出力は、低レベルで
ある。ノアゲート１０６は、２つの入力が全部低レベル
であるため、その出力ＢＳ１は高レベルである。結局、
第１セルブロック１０ａが選択される。
力ＲＡｉ及びＲＡｊが全部高レベルであるとき、ナンド
ゲート１００の出力は、低レベルである。ノアゲート１
０４の１入力端子が電源電圧に連結されているため、そ
の出力は、いつも低レベルである。付け加えて、バーン
−インテスト動作時、高レベルに印加される信号ＰＷＢ
Ｅに関系なしにノアゲート１０４の出力は、低レベルで
ある。ノアゲート１０６は、２つの入力が全部低レベル
であるため、その出力ＢＳ１は高レベルである。結局、
第１セルブロック１０ａが選択される。
【００２３】図３を参照すると、ブロックディコーダ
は、第２乃至第４セルブロック１０ｂ−１０ｄに各々対
応し、図２の構成要素と同一の構成要素を有する。単
に、ノアゲート１１２の１入力端子は、図２と違いに、
電源電圧Ｖｃｃの代わりに信号ＤＦＢが提供される。信
号ＤＦＢは、図１から分かるように、以前メーンワード
ラインディコーダの第１選択信号ＮＷＥｋのうち、１つ
の信号が遅延回路４２によって遅延された帰還信号であ
る。
は、第２乃至第４セルブロック１０ｂ−１０ｄに各々対
応し、図２の構成要素と同一の構成要素を有する。単
に、ノアゲート１１２の１入力端子は、図２と違いに、
電源電圧Ｖｃｃの代わりに信号ＤＦＢが提供される。信
号ＤＦＢは、図１から分かるように、以前メーンワード
ラインディコーダの第１選択信号ＮＷＥｋのうち、１つ
の信号が遅延回路４２によって遅延された帰還信号であ
る。
【００２４】例えば、ブロックディコーダ２２ｂは、第
１セルブロック１０ａに対応するメーンワードラインデ
ィコーダ２４ａによって同時に活性化される第１選択信
号ＮＷＥｋのうち、１つの信号が対応する遅延回路４２
によって遅延された帰還信号ＤＦＢによって活性化され
る。そしてブロックディコーダ２２ｃは、第２セルブロ
ック１０ｂに対応するメーンワードラインディコーダ２
４ｂによって同時に活性化される第１選択信号ＮＷＥｋ
のうち、１つの信号が対応する遅延回路４４によって遅
延された帰還信号ＤＦＢによって活性化される。余りの
ブロックディコーダ２２ｃ及び２２ｄも前述の方法と同
一に以前メーンワードラインディコーダの出力が活性化
され、対応する遅延回路による遅延時間が経過した後、
順序に活性化される。
１セルブロック１０ａに対応するメーンワードラインデ
ィコーダ２４ａによって同時に活性化される第１選択信
号ＮＷＥｋのうち、１つの信号が対応する遅延回路４２
によって遅延された帰還信号ＤＦＢによって活性化され
る。そしてブロックディコーダ２２ｃは、第２セルブロ
ック１０ｂに対応するメーンワードラインディコーダ２
４ｂによって同時に活性化される第１選択信号ＮＷＥｋ
のうち、１つの信号が対応する遅延回路４４によって遅
延された帰還信号ＤＦＢによって活性化される。余りの
ブロックディコーダ２２ｃ及び２２ｄも前述の方法と同
一に以前メーンワードラインディコーダの出力が活性化
され、対応する遅延回路による遅延時間が経過した後、
順序に活性化される。
【００２５】図１から、各遅延回路４２、４４、そして
４６によって遅延される時間は、以前セルブロックに対
応するメーンワードラインが同時に活性化されるとき、
誘発されるパーワディップ（ｐｏｗｅｒｄｉｐ）が元の
レベルに復旧される時間を保障するように決定される。
４６によって遅延される時間は、以前セルブロックに対
応するメーンワードラインが同時に活性化されるとき、
誘発されるパーワディップ（ｐｏｗｅｒｄｉｐ）が元の
レベルに復旧される時間を保障するように決定される。
【００２６】ウェーハ段階のバーン−イン動作が始まる
と、信号ＰＷＢＥは、低レベルから高レベルに遷移され
る。これにより、アドレスバッファ３０の出力は、全部
高レベルに設定されて、第１ブロックディコーダ２２ａ
と第２乃至第４ブロックディコーダ２２ｂ−２２ｄに対
応する図２及び図３のナンドゲート１００及び１０８の
出力は、全部低レベルになる。このとき、第１セルブロ
ック１０ａに対応するブロックディコーダ２２ａの出力
ＢＳ１は、高レベルに設定される反面、余りのセルブロ
ック１０ｂ、１０ｃ、そして１０ｄに対応するブロック
ディコーダ２２ｂ、２２ｃ、そして２２ｄの出力ＢＳ
２、ＢＳ３、そしてＢＳ４は、以前状態の低レベルに維
持される。なぜならば、図３のノアゲート１１２に提供
される信号ＤＦＢが低レベルであるためである。
と、信号ＰＷＢＥは、低レベルから高レベルに遷移され
る。これにより、アドレスバッファ３０の出力は、全部
高レベルに設定されて、第１ブロックディコーダ２２ａ
と第２乃至第４ブロックディコーダ２２ｂ−２２ｄに対
応する図２及び図３のナンドゲート１００及び１０８の
出力は、全部低レベルになる。このとき、第１セルブロ
ック１０ａに対応するブロックディコーダ２２ａの出力
ＢＳ１は、高レベルに設定される反面、余りのセルブロ
ック１０ｂ、１０ｃ、そして１０ｄに対応するブロック
ディコーダ２２ｂ、２２ｃ、そして２２ｄの出力ＢＳ
２、ＢＳ３、そしてＢＳ４は、以前状態の低レベルに維
持される。なぜならば、図３のノアゲート１１２に提供
される信号ＤＦＢが低レベルであるためである。
【００２７】第１セルブロック１０ａに対応するブロッ
クディコーダ２２ａによって活性化された選択信号ＢＳ
１はメーンワードラインディコーダ２４ａに提供され、
その結果、全てのメーンワードラインが同時に選択され
る。このとき、選択信号ＮＷＥｋは、高レベルに設定さ
れ、セクションワードラインディコーダ２６ａによって
第１セルブロック１０ａのセクションワードラインは、
アドレスコーディングによって選択される。ここで、各
ブロック１０ａ−１０ｂに対応するメーンワードライン
ディコーダ２４ａ−２４ｄ及びセクションワードライン
ディコーダ２６ａー２６ｄに図面には図示されなかった
が、各々メーンワードライン及びセクションワードライ
ンコーディングするためのアドレス信号が提供されるこ
とは、この分野の通常的な知識を持っている者に自明で
ある。
クディコーダ２２ａによって活性化された選択信号ＢＳ
１はメーンワードラインディコーダ２４ａに提供され、
その結果、全てのメーンワードラインが同時に選択され
る。このとき、選択信号ＮＷＥｋは、高レベルに設定さ
れ、セクションワードラインディコーダ２６ａによって
第１セルブロック１０ａのセクションワードラインは、
アドレスコーディングによって選択される。ここで、各
ブロック１０ａ−１０ｂに対応するメーンワードライン
ディコーダ２４ａ−２４ｄ及びセクションワードライン
ディコーダ２６ａー２６ｄに図面には図示されなかった
が、各々メーンワードライン及びセクションワードライ
ンコーディングするためのアドレス信号が提供されるこ
とは、この分野の通常的な知識を持っている者に自明で
ある。
【００２８】以後、第２セルブロック１０ｂに対応する
遅延回路４２は、第１セルブロック１０ａのメーンワー
ドラインを活性化させるため信号ＮＷＥｋのうち、１つ
の信号を所定時間遅延させた信号ＤＦＢを対応するブロ
ックディコーダ２２ｂに提供される。というわけで、ブ
ロックディコーダ２２ｂは、対応するメーンワードライ
ンディコーダを活性化させるための信号ＢＳ２を発生す
る。続いて、活性化されたメーンワードラインディコー
ダ２４ｂは、第２セルブロック１０ｂのメーンワードラ
インを選択するための信号ＮＷＥｋを同時に活性化させ
る。以後、前述された対応するセクションワードライン
ディコーダ２６ｂは、アドレスコーディングによってセ
クションワードラインを選択する。続いて、上述の動作
と同一に第３及び第４セルブロック１０ｃ及び１０ｄの
メーンワードラインが順次的に選択される。
遅延回路４２は、第１セルブロック１０ａのメーンワー
ドラインを活性化させるため信号ＮＷＥｋのうち、１つ
の信号を所定時間遅延させた信号ＤＦＢを対応するブロ
ックディコーダ２２ｂに提供される。というわけで、ブ
ロックディコーダ２２ｂは、対応するメーンワードライ
ンディコーダを活性化させるための信号ＢＳ２を発生す
る。続いて、活性化されたメーンワードラインディコー
ダ２４ｂは、第２セルブロック１０ｂのメーンワードラ
インを選択するための信号ＮＷＥｋを同時に活性化させ
る。以後、前述された対応するセクションワードライン
ディコーダ２６ｂは、アドレスコーディングによってセ
クションワードラインを選択する。続いて、上述の動作
と同一に第３及び第４セルブロック１０ｃ及び１０ｄの
メーンワードラインが順次的に選択される。
【００２９】図４は、本発明の望ましい第２実施形態に
よる半導体メモリ装置の構成を示すブロック図である。
図４において、図１の構成要素と同一の機能を有する構
成要素に対して同一の参照番号を併記する。図４を参照
すると、本発明の第２実施形態による半導体メモリ装置
は、第１実施形態による装置と同一の構成要素を有す
る。そして各構要素は、同一の機能を行うため、それに
対する説明は省略される。
よる半導体メモリ装置の構成を示すブロック図である。
図４において、図１の構成要素と同一の機能を有する構
成要素に対して同一の参照番号を併記する。図４を参照
すると、本発明の第２実施形態による半導体メモリ装置
は、第１実施形態による装置と同一の構成要素を有す
る。そして各構要素は、同一の機能を行うため、それに
対する説明は省略される。
【００３０】第２実施形態において、第１実施形態と違
う点は、図４から分かるように、各遅延回路４２、４
４、そして４６に各々提供される信号ＢＳ１、ＢＳ２、
そしてＢＳ３が以前セルブロックに対応するメーンワー
ドラインディコーダ２４ａ−２４ｃの出力の代わりに以
前セルブロックに対応するブロックディコーダ２２ａ−
２２ｃの出力ということである。ここで、第１実施形態
のように、各遅延回路４２、４４、そして４６によって
遅延される時間は、以前セルブロックに対応するメーン
ワードラインが同時に選択されるとき、誘発されるパワ
ーディップが元のレベルに復帰される時間を保障するよ
うに決定される。
う点は、図４から分かるように、各遅延回路４２、４
４、そして４６に各々提供される信号ＢＳ１、ＢＳ２、
そしてＢＳ３が以前セルブロックに対応するメーンワー
ドラインディコーダ２４ａ−２４ｃの出力の代わりに以
前セルブロックに対応するブロックディコーダ２２ａ−
２２ｃの出力ということである。ここで、第１実施形態
のように、各遅延回路４２、４４、そして４６によって
遅延される時間は、以前セルブロックに対応するメーン
ワードラインが同時に選択されるとき、誘発されるパワ
ーディップが元のレベルに復帰される時間を保障するよ
うに決定される。
【００３１】図５は、本発明の望ましい第３実施形態に
よる半導体メモリ装置の構成を示すブロック図である。
図５において、図１及び図４の構成要素と同一の機能を
有する構成要素に対して同一の参照番号を併記する。図
５を参照すると、本発明の第３実施形態による半導体メ
モリ装置は、第１及び第２実施形態による装置と同一の
構成要素を有する。そして、各構成要素は、同一の機能
を行うため、それに対する説明は省略される。第３実施
形態において、第１及び第２実施形態と違う点は、次の
ようである。
よる半導体メモリ装置の構成を示すブロック図である。
図５において、図１及び図４の構成要素と同一の機能を
有する構成要素に対して同一の参照番号を併記する。図
５を参照すると、本発明の第３実施形態による半導体メ
モリ装置は、第１及び第２実施形態による装置と同一の
構成要素を有する。そして、各構成要素は、同一の機能
を行うため、それに対する説明は省略される。第３実施
形態において、第１及び第２実施形態と違う点は、次の
ようである。
【００３２】第２セルブロック１０ｂに対応する遅延回
路４２は、バーン−インテスト動作を示す信号ＰＷＢＥ
を直接受けて、第１セルブロック１０ａのメーンワード
ラインが同時に選択されるとき、誘発されるパワーディ
ップが元のレベルに復帰されることができる時間を保障
できる時間が経過した後、信号ＤＦＢを対応するブロッ
クディコーダ２２ｂに提供する。
路４２は、バーン−インテスト動作を示す信号ＰＷＢＥ
を直接受けて、第１セルブロック１０ａのメーンワード
ラインが同時に選択されるとき、誘発されるパワーディ
ップが元のレベルに復帰されることができる時間を保障
できる時間が経過した後、信号ＤＦＢを対応するブロッ
クディコーダ２２ｂに提供する。
【００３３】第３セルブロック１０ｃに対応する遅延回
路４４は、第２セルブロック１０ｂに対応する遅延回路
４２の出力が提供される。遅延回路４４は、同じよう
に、第２セルブロック１０ｂのメーンワードラインが同
時に選択されるとき、誘発されるディップが元のレベル
に復帰されることができる時間を保障できる時間が経過
した後、信号ＤＦＢを対応するブロックディコーダ２２
ｃに提供する。
路４４は、第２セルブロック１０ｂに対応する遅延回路
４２の出力が提供される。遅延回路４４は、同じよう
に、第２セルブロック１０ｂのメーンワードラインが同
時に選択されるとき、誘発されるディップが元のレベル
に復帰されることができる時間を保障できる時間が経過
した後、信号ＤＦＢを対応するブロックディコーダ２２
ｃに提供する。
【００３４】そして、第４セルブロック１０ｄに対応す
る遅延回路４６は、第３セルブロック１０ｃに対応する
遅延回路４４の出力が提供される。遅延回路４６は、同
じように、第３セルブロック１０ｃのメーンワードライ
ンが同時に選択されるとき、誘発されるディップが元の
レベルに復帰されることができる時間を保障できる時間
が経過した後、信号ＤＦＢを対応するブロックディコー
ダ２２ｄに提供する。これにより、各セルブロックに対
応するメーンワードラインは順序に選択される。
る遅延回路４６は、第３セルブロック１０ｃに対応する
遅延回路４４の出力が提供される。遅延回路４６は、同
じように、第３セルブロック１０ｃのメーンワードライ
ンが同時に選択されるとき、誘発されるディップが元の
レベルに復帰されることができる時間を保障できる時間
が経過した後、信号ＤＦＢを対応するブロックディコー
ダ２２ｄに提供する。これにより、各セルブロックに対
応するメーンワードラインは順序に選択される。
【００３５】図６は、全てのセルブロックのメーンワー
ドラインが同時に選択されるとき、誘発されるパワーデ
ィップを示す図面である。図７は、本発明の第１乃至第
３実施形態によるバーン−インテスト動作時、メーンワ
ードラインが同時に誘発されるパワーディップを示す図
面である。
ドラインが同時に選択されるとき、誘発されるパワーデ
ィップを示す図面である。図７は、本発明の第１乃至第
３実施形態によるバーン−インテスト動作時、メーンワ
ードラインが同時に誘発されるパワーディップを示す図
面である。
【００３６】前述された本発明の第１乃至第３実施形態
による半導体メモリ装置は、バーン−インテスト動作の
間に各セルブロックに対応するメーンワードラインが遅
延回路を利用して順序に選択されるように具現された。
各セルブロックに対応するメーンワードラインが順序に
選択されるようにブロックディコーダの出力を順次的に
活性化させることによって、各セルブロックのメーンワ
ードラインを同時に選択するとき、瞬間的に消耗される
電荷が、図７に図示されたように、分散されて図６のよ
うに、電源ラインに加える大きいローディングを減らす
ことができる。
による半導体メモリ装置は、バーン−インテスト動作の
間に各セルブロックに対応するメーンワードラインが遅
延回路を利用して順序に選択されるように具現された。
各セルブロックに対応するメーンワードラインが順序に
選択されるようにブロックディコーダの出力を順次的に
活性化させることによって、各セルブロックのメーンワ
ードラインを同時に選択するとき、瞬間的に消耗される
電荷が、図７に図示されたように、分散されて図６のよ
うに、電源ラインに加える大きいローディングを減らす
ことができる。
【００３７】以上から、本発明に回路の構成及び動作を
説明及び図面によって図示したが、これは例を挙げて説
明したことに過ぎないし、本発明の技術的な思想及び範
囲を外れない範囲内で多様な変化及び変更が可能であ
る。
説明及び図面によって図示したが、これは例を挙げて説
明したことに過ぎないし、本発明の技術的な思想及び範
囲を外れない範囲内で多様な変化及び変更が可能であ
る。
【００３８】
【発明の効果】バーン−インテスト動作の間に各セルブ
ロックのブロックディコーダの出力を順序に活性化させ
ることによって、電源ラインに加えるローディングを減
らすことができる。
ロックのブロックディコーダの出力を順序に活性化させ
ることによって、電源ラインに加えるローディングを減
らすことができる。
【図１】 本発明の望ましい第１実施形態による半導体
メモリ装置の構成を示すブロック図である。
メモリ装置の構成を示すブロック図である。
【図２】 図１のブロックディコーダを示す回路図であ
る。
る。
【図３】 図１のブロックディコーダを示す回路図であ
る。
る。
【図４】 本発明の望ましい第２実施形態による半導体
メモリ装置の構成を示すブロック図である。
メモリ装置の構成を示すブロック図である。
【図５】 本発明の望ましい第３実施形態による半導体
メモリ装置の構成を示すブロック図である。
メモリ装置の構成を示すブロック図である。
【図６】 全てのセルブロックに対応するメーンワード
ラインが同時に選択された誘発されるパワーディップを
示す図面である。
ラインが同時に選択された誘発されるパワーディップを
示す図面である。
【図７】 本発明の望ましい第１乃至第３実施形態によ
るバーン−インテスト動作時パワーディップを示す図面
である。
るバーン−インテスト動作時パワーディップを示す図面
である。
１０：メモリセルアレー １０ａ，１０ｂ，１０ｃ，１０ｄ：セルブロック ２０：ブロック選択回路 ２２ａ，２２ｂ，２２ｃ，２２ｄ：ブロックディコーダ ２４ａ，２４ｂ，２４ｃ，２４ｄ：メーンワードライン
ディコーダ ２６ａ，２６ｂ，２６ｃ，２６ｄ：セクションワードラ
インディコーダ ３０：アドレスバッファ ４２，４４，４６：遅延回路
ディコーダ ２６ａ，２６ｂ，２６ｃ，２６ｄ：セクションワードラ
インディコーダ ３０：アドレスバッファ ４２，４４，４６：遅延回路
Claims (5)
- 【請求項１】 複数のセルブロックに分割されたメモリ
セルアレーと、 前記セルブロックを選択するためのブロック選択回路を
含み、 バーン−インテスト動作の間、前記ブロック選択回路
は、前記セルブロックを順序に選択することを特徴とす
る半導体メモリ装置。 - 【請求項２】 前記メモリセルは、ダイナミックメモリ
構造を有することを特徴とする請求項１に記載の半導体
メモリ装置。 - 【請求項３】 各々が、行と列に配列された複数のメモ
リセルと前記行に沿って伸長する複数のワードラインを
有する複数のセルブロックに分割されたメモリセルアレ
ーと、 前記各セルブロックに対応し、各々が前記各セルブロッ
クを選択するための第１アドレス信号に応じて、ブロッ
ク選択信号を発生する複数のブロック選択回路と、 前記各セルブロックに対応する複数の行選択回路と、 前記各行選択回路は、対応する前記各ブロック選択信号
が活性化されるとき、第２アドレス信号に応じて前記ワ
ードラインのうち、１つを選択し、 複数の遅延回路と、 バーン−インテスト動作の間に、前記ブロック選択回路
のうち、第１ブロック選択回路は、前記バーン−インテ
スト動作を知らせるプラグ信号及び前記第１アドレス信
号に応じて対応する前記ブロック選択信号を発生し、余
りのブロック選択信号回路は、前記第１アドレス信号及
び以前ブロック選択回路から発生されたブロック選択信
号に応じて対応するブロック選択信号を順次的に活性化
させるが、前記各ブロック選択信号は、以前ブロック選
択信号から発生され、対応する前記遅延回路によって各
々遅延されることを特徴とする半導体メモリ装置。 - 【請求項４】 各々が、行と列に配列された複数のメモ
リセルと前記行に沿って伸長する複数のワードラインを
有する複数のセルブロックに分割されたメモリセルアレ
ーと、 前記各セルブロックに対応し、各々が前記各セルブロッ
クを選択するための第１アドレス信号に応じて、第１選
択信号を発生する複数のブロック選択回路と、 前記各セルブロックに対応する複数の行選択回路と、 前記各行選択回路は、対応する前記各第１選択信号が活
性化されるとき、第２アドレス信号に応じて前記ワード
ラインのうち、１つを選択するための第２選択信号を発
生し、 複数の遅延回路と、 バーン−インテスト動作の間に、前記ブロック選択回路
のうち、一番目ブロック選択回路は、前記第１アドレス
信号及びバーン−インテスト動作を知らせるプラグ信号
に応じて対応する第１選択信号を発生し、余りのブロッ
ク選択信号回路各々は、前記第２選択信号と前記第１ア
ドレス信号に応じて対応する第１選択信号を順次的に活
性化させるが、前記第２選択信号は以前ブロック選択回
路によって活性化された行選択回路から発生され、対応
する前記各遅延回路によって各々遅延されることを特徴
とする半導体メモリ装置。 - 【請求項５】 各々が、行と列に配列された複数のメモ
リセルと前記行に沿って伸長する複数のワードラインを
有する複数のセルブロックに分割されたメモリセルアレ
ーと、 前記各セルブロックに対応し、各々が前記各セルブロッ
クを選択するための第１アドレス信号に応じて、第１選
択信号を発生する複数のブロック選択回路と、 前記各セルブロックに対応する複数の行選択回路と、 前記各行選択回路は、対応する前記各第１選択信号が活
性化されるとき、第２アドレス信号に応じて前記ワード
ラインのうち、１つを選択するための第２選択信号を発
生し、 複数の遅延回路と、 バーン−インテスト動作の間に、前記ブロック選択回路
のうち、一番目ブロック選択回路は、前記第１アドレス
信号及びバーン−インテスト動作を知らせるプラグ信号
に応じて第１選択信号を発生し、余りのブロック選択信
号回路は、前記プラグ信号及び前記第１アドレス信号に
応じて、対応する前記第１選択信号を順次的に活性化さ
せるが、前記プラグ信号は、前記余りのブロック選択回
路に各々対応する前記各遅延回路によって各々遅延され
ることを特徴とする半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR199777273 | 1997-12-29 | ||
| KR1019970077273A KR100268434B1 (ko) | 1997-12-29 | 1997-12-29 | 반도체 메모리 장치 및 그것의 번-인 테스트방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11260098A true JPH11260098A (ja) | 1999-09-24 |
| JP3874558B2 JP3874558B2 (ja) | 2007-01-31 |
Family
ID=19529534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37151898A Expired - Fee Related JP3874558B2 (ja) | 1997-12-29 | 1998-12-25 | 半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6018485A (ja) |
| JP (1) | JP3874558B2 (ja) |
| KR (1) | KR100268434B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007265548A (ja) * | 2006-03-29 | 2007-10-11 | Elpida Memory Inc | 積層メモリ |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100326270B1 (ko) * | 1998-12-24 | 2002-05-09 | 박종섭 | 어드레스버퍼와칼럼프리디코더사이에서하나의공통어드레스버스라인을사용하는반도체메모리소자 |
| JP2000339996A (ja) * | 1999-05-31 | 2000-12-08 | Nec Corp | 半導体記憶装置およびそのバーンインテスト方法 |
| DE10014388A1 (de) | 2000-03-23 | 2001-10-04 | Infineon Technologies Ag | Verfahren zur Durchführung eines Burn-in-Prozesses eines Speichers |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01125800A (ja) * | 1987-11-11 | 1989-05-18 | Nec Corp | 書込み・消去可能な読出し専用メモリ |
| JPH08306200A (ja) * | 1995-04-27 | 1996-11-22 | Samsung Electron Co Ltd | ブロック単位でストレス印加可能なストレス電圧印加回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0122100B1 (ko) * | 1994-03-10 | 1997-11-26 | 김광호 | 스트레스회로를 가지는 반도체집적회로 및 그 스트레스전압공급방법 |
| KR0135108B1 (ko) * | 1994-12-13 | 1998-04-25 | 김광호 | 스트레스 테스트 회로를 포함하는 반도체 메모리 장치 |
| EP0745998B1 (en) * | 1995-05-31 | 2004-01-02 | United Memories, Inc. | Circuit and method for accessing memory cells of a memory device |
| KR0172399B1 (ko) * | 1995-09-19 | 1999-03-30 | 김광호 | 과전류를 방지하기 위한 번-인 단축회로를 내장한 반도체 메모리 장치 |
-
1997
- 1997-12-29 KR KR1019970077273A patent/KR100268434B1/ko not_active Expired - Fee Related
-
1998
- 1998-12-25 JP JP37151898A patent/JP3874558B2/ja not_active Expired - Fee Related
- 1998-12-28 US US09/221,828 patent/US6018485A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01125800A (ja) * | 1987-11-11 | 1989-05-18 | Nec Corp | 書込み・消去可能な読出し専用メモリ |
| JPH08306200A (ja) * | 1995-04-27 | 1996-11-22 | Samsung Electron Co Ltd | ブロック単位でストレス印加可能なストレス電圧印加回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007265548A (ja) * | 2006-03-29 | 2007-10-11 | Elpida Memory Inc | 積層メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| US6018485A (en) | 2000-01-25 |
| KR100268434B1 (ko) | 2000-10-16 |
| JP3874558B2 (ja) | 2007-01-31 |
| KR19990057224A (ko) | 1999-07-15 |
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