JPH11260878A - 半導体装置とその不良予測機構 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】半導体装置は耐湿性の問題やエレクトロマイグ
レーションの問題で不良が発生するが、実際に装置が誤
動作し、システムダウンした段階で始めて発見され、不
良の発生した半導体装置を探すのも、単体の動作チェッ
クや分解調査しないと分からない。高信頼性が必要なコ
ンピュータ製品ではシステムダウンに至ると致命的であ
る。 【解決手段】半導体素子に不良検出回路を付加してお
き、不良検出回路から出力される不良検出信号を監視す
ることで、不良を事前に検知し、アラーム等を出すこと
で回避することが出来る。また、不良の発生した半導体
装置を早期に特定することも可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に関する
ものであり、主に半導体装置の構造とそれを利用した電
子機器装置に関する。

【０００２】

【従来の技術】半導体装置の不良予測方法としては、加
速試験を実施し、寿命を予測する方法があるが、試験を
実施するために半導体装置毎にテスト回路／プログラム
等を用意する必要が有る。また、試験の結果が出るまで
に膨大な時間がかかり、新しい部品を早期に使わなくて
は、製品の競争力が失われるような、ＰＣ（パーソナル
コンピュータ）や家電製品では、長時間の試験は省略さ
れるようになってきた。一方、半導体装置は、パッケー
ジの小型化／プロセスの微細化が進み、新たな信頼性の
問題が出てきている。

【０００３】現在、不良の発見は検査工程もしくはユー
ザで使用中にＰＣ等の製品が動作異常を起こすという現
象が出て初めて分かり、その不良が発生した半導体装置
を特定することも容易ではない。

【０００４】半導体装置の信頼性不良を予測し、回避す
る方法として、特開平９−１６２３５９号公報がある
が、この方法はＭＯＳ回路部にインバータもしくはＭＯ
Ｓキャパシタ等で構成する信頼性評価用素子を設け、こ
の検出信号によって不良予測／回避するものである。

【０００５】

【発明が解決しようとする課題】近年、半導体装置はパ
ッケージの小型化、プロセスの微細化が進み、これらに
よる信頼性の問題が深刻化してきている。

【０００６】その１つは耐湿性の問題である。現在、チ
ップ上の配線に使われる金属は、低抵抗率／シリコン
（Ｓｉ）や二酸化シリコン（ＳｉＯ２）層との密着性／
パターン加工性／蒸着の容易性／入手性／低コストなど
の面から、アルミニウム（Ａｌ）が使われている。この
ような長所の一方、アルミ配線は水分による腐食で断線
するという欠点を持っている。水分からアルミ配線を保
護する目的で、図６のようにチップの上層部に耐湿性に
優れたパシベーション層１９で覆っている。

【０００７】半導体装置のパッケージの小型化という面
で、従来から多く使われている図３のようなＱＦＰ（Ｑ
ｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）は薄型化／小型化
が進み、また図４のようなＢＧＡ（Ｂａｌｌ Ｇｒｉｄ
Ａｒｒａｙ）が近年多く使われる様になった。これら
のパッケージはチップ４を機械的に保護しているパッケ
ージ樹脂１の樹脂厚が薄いため、基板への実装時の熱ス
トレスで、図３／図４のように、パッケージ１にクラッ
ク２が発生したり、チップ自体にクラックが入ることが
ある。

【０００８】この時の衝撃でチップ上面を覆っている、
パシベーション膜１９が破壊されれば、クラック２から
水分が浸入し、チップパターン間ショートやＡｌ配線の
腐食により断線する。仮にパッケージ樹脂１にクラック
２が発生しなくても、パッシベーション膜１９に欠陥が
ある場合は、パッケージ樹脂１の素材がプラスチックパ
ッケージの場合は、水分を透過するので、同様の腐食が
進行することが考えられる。

【０００９】半導体素子の小型化という点では、図５の
ようなＦＣ（フリップチップ）実装がある。ＦＣ実装は
半導体素子４をバンプ１６により、プリント基板１７に
直接実装しているため、熱膨張係数差による応力の影響
を受けやすい。プリント基板１７の熱膨張係数は半導体
素子４の約４倍有り、ＦＣ実装の場合、直接この応力が
バンプ１６や半導体素子４にかかるため、エポキシ系の
封止樹脂１５で応力を分散している。しかし応力の繰り
返し的な印加や封止樹脂１５の劣化等で、封止樹脂１５
にクラックが発生した場合は、前述と同様に水分による
アルミ配線の腐食が起きる。また、応力の繰り返しで、
ストレスマイグレーションといわれるＡｌ配線の疲労断
線が起こることも有る。

【００１０】もう一つはエレクトロマイグレーションの
問題である。エレクトロマイグレーションのメカニズム
は良く知られていて、Ａｌ配線に電流が流れると、電子
の流れる方向にＡｌイオンが移動し、長時間この状態を
継続すると、陰極側にボイドが発生し、更に進行すると
最終的に断線するものである。逆に陽極側ではホイスカ
が発生し、進行すると最終的には絶縁破壊（短絡）す
る。この現象はＡｌ配線の電流密度が大きい程、進行す
る。

【００１１】半導体装置は年々集積度を上げる為、プロ
セスの微細化が進み、それに伴いＡｌ配線も細く／断面
積も小さくなるので、電流密度も増加する傾向にある。
この為、エレクトロマイグレーションの問題もクローズ
アップされてきている。

【００１２】以上のＡｌ配線に関する、水分による腐食
とエレクトロマイグレーションの２つの問題に対し、不
良の予測と不良箇所の特定を複雑な回路やプログラムを
使うことなく実現するものである。

【００１３】尚、半導体装置の信頼性不良を予測し、回
避する方法として、特開平９−１６２３５９号公報があ
るが、この方法はＭＯＳ回路部にインバータもしくはＭ
ＯＳキャパシタ等で構成する信頼性評価用素子を設け、
この検出信号によって不良予測／回避するものである。
このような信頼性評価用素子は図６／図７のようなＭＯ
Ｓ構造自体を使っているため、検出率はすなわち、全体
のチップ面積に対する検出回路に使用するチップ面積と
なり、検出率を上げるためには検出回路が膨大に必要に
なり実用的でない。

【００１４】

【課題を解決するための手段】本発明の代表的なものの
概略を簡単に説明すれば、半導体装置において、半導体
素子中央部に半導体素子回路部を有し、半導体素子回路
からＡｌ配線／検出信号作成回路／抵抗素子などから成
る、不良予測回路を介し外部端子に不良予測信号端子を
提供する。

【００１５】また、本発明によれば不良予測回路を構成
する、Ａｌ配線は半導体素子の最外周に出来るだけ近接
した部位を通るように配線され、ほぼ一周半導体素子を
囲むように、一本または複数本接触することなく並列に
提供される。

【００１６】また本発明によれば上記Ａｌ配線は抵抗素
子を介し、半導体素子回路の電源またはグランドに接続
され、常に一定方向に電流が流れるように設定されてい
る。不良予測回路を構成するＡｌ配線の太さ及び電流密
度は、半導体素子部に使用されているＡｌ配線の太さ及
び電流密度とほぼ同一になるように提供される。

【００１７】Ａｌ配線の終端部にはロジックで構成する
検出信号作成回路が設けられその出力として検出信号が
提供されている。Ａｌ配線の電圧は検出信号作成回路の
スレッシュホルド電圧領域を外すように、すなわちロジ
ックレベルで“Ｈ”又は“Ｌ”に設定され、かつＡｌ配
線がオープン又は近接するＡｌ配線とショートした場
合、ロジックレベルで“Ｈ→Ｌ”または“Ｌ→Ｈ”に変
化するように提供されている。この変化によって検出信
号作成回路から検出信号が出力されるように提供され
る。

【００１８】検出回路はそのまま半導体装置の入出力端
子によっ外部に出力されるか、または半導体装置の内部
レジスタの不良予測ビットに一旦格納する方法がある。
不良予測ビットに一旦格納する方法の場合、検出信号は
検出信号読み込みコントローラから出力されるラッチ信
号によって、検出信号ラッチ回路に格納され、特定のレ
ジスタ内の不良予測ビットに入る。このレジスタの情報
は他のレジスタの読み出しと同様に外部から読み出し命
令で出力されるよう提供される。

【００１９】本発明によれば、この不良予測ビットは製
品のファームウエアによって定期的に監視され複数の半
導体装置のうち一つでも不良予測ビットが変化した場
合、モニター等を介してアラームを出力するよう構成さ
れる。

【００２０】

【発明の実施の形態】（実施の形態１）図１及び図２は
本発明の一実施例に基づく半導体装置の半導体素子部を
示す図である。半導体素子回路部は半導体の動作回路を
構成する部分で、以下一般的なＣＭＯＳ構造で説明を行
うが、本発明は半導体素子のプロセス構造はこれに限定
されない。一般的なＣＭＯＳ構造は、図６／図７のよう
な断面構造をしており、このＣＭＯＳ構造を基に半導体
の機能を実現する回路を構成している。

【００２１】図６／図７のＣＭＯＳ構造はｎ型シリコン
２３上にＰＭＯＳを構成するＧ（ゲート）２５、Ｓ（ソ
ース）２６、Ｄ（ドレイン）２７を有し、ｐウエル２４
上にＮＭＯＳを構成するＧ（ゲート）２５、Ｓ（ソー
ス）２６、Ｄ（ドレイン）２７を有し、ＰＭＯＳ−ＮＭ
ＯＳ間を層間絶縁膜２２とアルミ配線２０で必要な部分
だけ、電気的接続をしたものである。アルミ配線は低抵
抗率／シリコン（Ｓｉ）や二酸化シリコン（ＳｉＯ２）
層との密着性／パターン加工性／蒸着の容易性／入手性
／低コストなどの面から、アルミニウム（Ａｌ）が使わ
れている。このような長所の一方、アルミ配線は水分に
よる腐食で断線するという欠点を持っている。水分から
アルミ配線を保護する目的で図６／図７のようにチップ
の上層部に耐湿性に優れたパシベーション層１９で覆っ
ている。

【００２２】上記ＣＭＯＳ構造から図１の半導体素子回
路部１２が構成されており、図２のように抵抗素子１４
ａ〜１４ｄ及び検出信号作成回路がこの半導体素子回路
部１２に有り、半導体素子４の最外周に出来るだけ近接
した部位をＡｌ配線９が通る様に配線され、ほぼ一周半
導体素子４を囲むように、一本または複数本接触するこ
となく並列に提供されている。抵抗素子１４ａ〜１４ｄ
の抵抗値及びＡｌ配線は次のような点で設定されたもの
が望ましい。

【００２３】図１のＡｌ配線９は半導体素子回路部１
２に配線している図７のＡｌ配線２０と配線の幅を同一
にする。図１のＡｌ配線９を複数配線する場合には、
半導体素子回路部１２に配線している図７のＡｌ配線２
０で配線している間隔と同一にする。図１のＡｌ配線
９には一定方向に電流が一定値流れるようにし、電流値
は図７のＡｌ配線２０の電流密度の最大値に近似させた
値とする。図１のＡｌ配線９の電圧は検出信号作成回
路２９のスレシュホルド電圧領域を外すように、すなわ
ちロジック“Ｈ”又は“Ｌ”に設定され、かつＡｌ配線
９がオープンまたは近接するＡｌ配線９どうしがショー
トした場合、ロジックレベルで“Ｈ→Ｌ”または“Ｌ→
Ｈ”に変化するように設定する。

【００２４】上記項を図２を例に、図２の検出信号作
成回路２９の入力特性をＶＩＨ（入力Ｈｉｇｈ電圧）、
ＶＩＬ（入力Ｌｏｗ電圧）として、Ａｌ配線に流れる電
流をＩ（Ａ）、電源電圧をＶｃｃ（Ｖ）とすると、例と
して下記式を満足する抵抗値が考えられる。

【００２５】電流値からＶｃｃ／（Ｒａ＋Ｒｂ）＝
Ｉ、Ｖｃｃ／（Ｒｃ＋Ｒｄ）＝Ｉ ＲｃとＲｄ間のＡ
ｌ配線の電圧をＶＩＬ以下に設定すると、Ｒｃ／（Ｒｃ
＋Ｒｄ）×Ｖｃｃ≦ＶＩＬ ＲａとＲｂ間のＡｌ配線
の電圧をＶＩＨ以上に設定するとＲｂ／（Ｒａ＋Ｒｂ）
×Ｖｃｃ≧ＶＩＨ Ａｌ配線間がショートしたとき、
Ａｌ配線の電圧をＶＩＨ以上になるように設定すると、
（（Ｒｂ／／Ｒｃ）／（Ｒｂ／／Ｒｃ）＋（Ｒａ／／Ｒ
ｄ））×Ｖｃｃ≧ＶＩＨとなる。またショート時にＡｌ
配線に過電流が流れることが考えられるので、発熱等で
破壊しないように考慮して抵抗値を決定すべきである。

【００２６】以上で設定した図２の回路では、Ａｌ配線
が正常な場合、Ｖ１＝“Ｈ” Ｖ２＝“Ｌ”に設定さ
れ、Ｖｏ＝“Ｈ”が出力されているが、Ｒａ−Ｒｂ間の
Ａｌ配線が断線した場合、Ｖ１＝“Ｈ→Ｌ”に変わり、
Ｖｏ＝“Ｌ”が出力される。Ｒｃ−Ｒｄ間のＡｌ配線が
断線した場合は、Ｖ１＝“Ｌ→Ｈ”に変わり、Ｖｏ＝
“Ｌ”が出力される。Ａｌ配線間でショートした場合は
Ｖ１＝Ｖ２＝“Ｈ”になりＶｏ＝“Ｌ”が出力される。
すなわち図２の回路の場合、Ｖｏ＝“Ｈ”の時は正常で
“Ｌ”の時は異常が発生したということが判別可能にな
る。

【００２７】半導体素子４を機械的に保護する目的で、
図３のＳＯＰ／ＱＦＰや図４のＢＧＡのように、パッケ
ージ樹脂１によってモールドされている。年々薄型化／
小型化が進み、パッケージ樹脂１の樹脂厚が薄くなって
きており、基板実装時の熱（主にリフローの熱）によっ
て図３や図４のようにクラック２が発生することがあ
る。このクラック２は半導体素子４やダイ５とパッケー
ジ樹脂１の熱膨張係数差による応力が原因であり、半導
体素子４やダイ５とパッケージ樹脂１のエッジ部分に沿
って発生する。

【００２８】この時の衝撃でチップ上面を覆っている、
パシベーション膜１９が破壊されることが有り、クラッ
ク２から水分が浸入し、チップパターン間ショートやＡ
ｌ配線の腐食により断線する。仮にパッケージ樹脂１に
クラック２が発生しなくても、パッシベーション膜１９
に欠陥がある場合は、パッケージ樹脂１の素材がプラス
チックパッケージの場合は、水分を透過するので、同様
の腐食が進行することが考えられる。このような腐食
は、クラック２が発生しやすい半導体素子４の外周部
が、一番先に進行する可能性が高いため、図１のＡｌ配
線９が先に腐食断線すると考えられる。そのため、半導
体内部が腐食したかどうかは図３の検出信信号が“Ｌ”
になったかどうか確認するだけで良いことになる。

【００２９】図５のようなＦＣ（フリップチップ）実装
では半導体素子４をバンプ１６により、プリント基板１
７に直接実装しているため、熱膨張係数差による応力の
影響を受けやすい。プリント基板１７の熱膨張係数は半
導体素子４の約４倍有り、ＦＣ実装の場合、直接この応
力がバンプ１６や半導体素子４にかかるため、エポキシ
系の封止樹脂１５で応力を分散している。しかし応力の
繰り返し的な印加や封止樹脂１５の劣化等で、封止樹脂
１５にクラックが発生した場合は、前述と同様に水分に
よるアルミ配線の腐食が起きる。また、応力の繰り返し
で、ストレスマイグレーションといわれるＡｌ配線の疲
労断線が起こることも有る。この場合も封止樹脂１５の
劣化で水分が浸入ときは、半導体素子４の外周部分から
入ると考えられるので、図１のＡｌ配線９が先に腐食断
線すると考えられる。また応力の繰り返しで、ストレス
マイグレーションが発生した場合でも、図１のＡｌ配線
９が断線すると考えられるので、図３の検出信号が
“Ｌ”になったかどうか確認するだけで不良予測が出来
る。

【００３０】また、半導体装置は年々集積度を上げる
為、プロセスの微細化が進み、それに伴いＡｌ配線も細
く／断面積も小さくなるので、電流密度も増加する傾向
にある。この為、エレクトロマイグレーションの問題も
クローズアップされてきている。エレクトロマイグレー
ションのメカニズムは良く知られていて、Ａｌ配線に電
流が流れると、電子の流れる方向にＡｌイオンが移動
し、長時間この状態を継続すると、陰極側にボイドが発
生し、更に進行すると最終的に断線するものである。逆
に陽極側ではホイスカが発生し、進行すると最終的には
絶縁破壊（短絡）する。この現象はＡｌ配線の電流密度
が大きい程、進行する。図１のＡｌ配線９には定常一定
方向に電流を流しており、電流密度も図７のＡｌ配線２
０の電流密度の最大値に近似させた値としており、近接
してＡｌ配線９を並列配線しているので、エレクトロマ
イグレーションが発生しやすい状態である。以上から図
３の検出信号が“Ｌ”になったかどうか確認すること
で、エレクトロマイグレーションの不良予測ができる。

【００３１】図１のように検出信号３０を半導体装置の
外部端子として出し、状態を監視することで不良予測が
可能になる。

【００３２】（実施の形態２）図８及び図９は本発明の
一実施例に基づく不良予測データの監視方法を示す図で
ある。図８の信号検出作成回路２９からは実施形態１で
記述した、図３検出信号３０が出てきている。すなわ
ち、正常時には“Ｈ”不良予測時には“Ｌ”が出力され
ている。この信号は定期的に検出信号ラッチ回路３２に
取り込まれ、半導体素子内部の特定レジスタ３３の不良
予測ビット３４に設定される。この格納は検出読み込み
コントローラ３６によって行われるが、外部からの命令
や半導体装置内部のタイマーによって行っても良く、こ
の格納方法は特定しない。不良予測ビット３４の情報は
通常のレジスタリード動作でデータＢＵＳ３８から出力
可能である。

【００３３】この不良予測ビットは製品のファームウエ
アによって定期的に監視され複数の半導体装置のうち一
つでも不良予測ビットが変化した場合、モニター等を介
してアラームを出力するよう構成される。

【００３４】（実施の形態３）図１０は本発明の一実施
例に基づくＡｌ配線の配線形状を示す図である。この図
１０は図１のアルミ配線９の配線形状を示した上面図で
ある。（ａ）は直線的に二本のＡｌ配線９を並列に、
（ｂ）は凹凸上に配線したもので（ｂ）は（ａ）に比べ
アルミ配線の総距離が長くなるため、水分による腐食が
発生しやすくなり、検出率を増加されることが出来る。

【００３５】

【発明の効果】以上説明したように本発明によれば、半
導体装置の耐湿性の不良やエレクトロマイグレーショ
ン、また応力の繰り返しで発生するストレスマイグレー
ション等の不良を予測し、回避することが可能である。
実装時の熱に弱いＢＧＡパッケージや半導体素子に直接
応力が加わるＦＣ実装のような半導体装置に特に有効で
ある。本発明は特別な検査環境を必要としないため、時
間的／コスト的に有用であり、特にシステムダウンが許
されない、コンピュータ製品においては利用価値は大き
いと言える。

【図面の簡単な説明】

【図１】本発明の一実施の形態の半導体装置の構成を示
す図である。

【図２】本発明の一実施の形態の検出回路部分の構成を
示す図である。

【図３】一般的なＳＯＰ／ＱＦＰパッケージを有する半
導体装置の構造を示す図である。

【図４】一般的なＢＧＡパッケージを有する半導体装置
の構造を示す図である。

【図５】一般的なＦＣ実装の半導体装置の実装構造を示
す図である。

【図６】一般的なＣＭＯＳ半導体の構造を示す図であ
る。

【図７】一般的なＣＭＯＳ半導体の構造を示す図であ
る。

【図８】本発明の一実施の形態の半導体装置の構成を示
す図である。

【図９】本発明の一実施の形態のシステムの構成を示す
図である。

【図１０】本発明の一実施の形態のＡｌ配線の形状を示
す図である。

【符号の説明】

１…パッケージ樹脂、 ２…クラック、
３…リード、 ４…半導体素
子、５…ダイ、 ６…ワイ
ヤ、７…キャリア、 ８…はんだ
ボール、９…アルミ配線、 １０…ボ
ンディングパッド、１１…検出信号作成回路、
１４ａ〜ｄ…抵抗素子、１５…封止樹脂、
１６…バンプ、１７…プリント基板、
１８…検出信号用ワイヤ、１９…パッシベ
ーション膜、 ２０…アルミ配線、２１…ゲー
ト酸化膜、 ２２…層間絶縁膜、２３…
ｎ型シリコン、 ２４…ｐウエル、２５
…Ｇ（ゲート）、 ２６…Ｓ（ソー
ス）、２７…Ｄ（ドレイン）、 ２８…水
分の浸入、２９…検出信号作成回路、 ３０
…検出信号、３１…半導体装置、 ３
２…検出信号ラッチ回路、３３…レジスタ、
３４…不良予測ビット、３５…Ｉ／Ｏコント
ローラ、 ３６…検出信号読み込みコントロー
ラ、３７…不良予測情報、 ３８…デー
タＢＵＳ、３９…アドレスＢＵＳ、 ４０
…命令信号、４１…システムファームウェア、 ４
２…ラッチ信号。

Claims (9)

【特許請求の範囲】
1. 【請求項１】一端に抵抗素子を接続したアルミ配線で、
   もう一端にも抵抗素子を接続し、両抵抗素子は電位差が
   生じるよう接続され、前記アルミ配線には一定の電流が
   流れており、このアルミ配線の電圧を監視することで不
   良発生を予測する不良予測機構を設けたことを特徴とし
   た半導体装置。
2. 【請求項２】前記アルミ配線及び抵抗素子が複数あり、
   アルミ配線が接触しないよう並列にならび、前述の電圧
   監視をすることで不良発生を予測する不良予測機構を設
   けたことを特徴とした半導体装置。
3. 【請求項３】前記アルミ配線を半導体素子の最外周に出
   来るだけ近接した部位を通るようにかつ、ほぼ一周半導
   体素子を囲むように配線し、前述の電圧監視をすること
   で不良発生を予測する不良予測機構を設けたことを特徴
   とする半導体装置。
4. 【請求項４】前記半導体素子を囲むように配線したアル
   ミ配線を半導体回路部のアルミ配線の幅と同一にし、不
   良に対する予測率を上げた不良予測機構を設けたことを
   特徴とした半導体装置。
5. 【請求項５】前記半導体素子を囲むように配線したアル
   ミ配線に流れる電流を半導体回路部のアルミ配線の電流
   密度と同程度にし、不良に対する予測率を上げた不良予
   測機構を設けたことを特徴とした半導体装置。
6. 【請求項６】前記半導体素子を囲むように配線したアル
   ミ配線を凹凸形状にすることで、総配線距離を長くし、
   不良に対する予測率を上げた不良予測機構を設けたこと
   を特徴とした半導体装置。
7. 【請求項７】前記の電圧監視をロジック回路を用い０／
   １判定し、検出信号として半導体装置の外部端子に出し
   た不良予測機構を設けたことを特徴とした半導体装置。
8. 【請求項８】前記の不良予測信号を半導体装置の内部特
   定レジスタの特定ビットに定期的に格納し、外部から汎
   用インターフェースを使って、不良予測情報を読み出し
   出来る不良予測機構を設けたことを特徴とした半導体装
   置。
9. 【請求項９】複数の半導体装置の前記不良予測情報をシ
   ステムのファームウエアで監視し、製品システムとして
   の不良予測を行う不良予測システムを設けたことを特徴
   とする電子機器装置。