JPH11260944A - 不揮発性半導体記憶装置およびその製造方法ならびに半導体集積回路装置 - Google Patents
不揮発性半導体記憶装置およびその製造方法ならびに半導体集積回路装置Info
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- JPH11260944A JPH11260944A JP11006656A JP665699A JPH11260944A JP H11260944 A JPH11260944 A JP H11260944A JP 11006656 A JP11006656 A JP 11006656A JP 665699 A JP665699 A JP 665699A JP H11260944 A JPH11260944 A JP H11260944A
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】データ書き込み速度の高い不揮発性半導体記憶
装置を提供する。 【解決手段】 第１レベルにある第１表面領域１１、第
１レベルよりも低い第２レベルにある第２表面領域１
２、および、第１表面領域１１と第２表面領域１２とを
連結する段差側面領域１３を含む表面を有する半導体基
板１において、チャネル領域９が三重構造（９ａ、９
ｂ、９ｃ）を備えている。このため、段差側面領域１３
と第２表面領域１２との間のコーナー部分およびその近
傍において強い電界が形成され結果、浮遊ゲート４への
電子注入の効率が大幅に向上する。
装置を提供する。 【解決手段】 第１レベルにある第１表面領域１１、第
１レベルよりも低い第２レベルにある第２表面領域１
２、および、第１表面領域１１と第２表面領域１２とを
連結する段差側面領域１３を含む表面を有する半導体基
板１において、チャネル領域９が三重構造（９ａ、９
ｂ、９ｃ）を備えている。このため、段差側面領域１３
と第２表面領域１２との間のコーナー部分およびその近
傍において強い電界が形成され結果、浮遊ゲート４への
電子注入の効率が大幅に向上する。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置およびその製造方法ならびに半導体集積回路装置
に関する。
憶装置およびその製造方法ならびに半導体集積回路装置
に関する。
【０００２】
【従来の技術】携帯機器向けメモリーやメモリー内蔵ロ
ジックＶＬＳＩにおいて、低ビットコストならびに電気
的書き換え機能の要請から、不揮発性メモリー技術の重
要性が増している。このために、種々の構造ならびに製
造プロセスが提案されている。
ジックＶＬＳＩにおいて、低ビットコストならびに電気
的書き換え機能の要請から、不揮発性メモリー技術の重
要性が増している。このために、種々の構造ならびに製
造プロセスが提案されている。
【０００３】以下、それらの構造ならびに方法の概略を
説明しながら従来の不揮発性メモリを説明する。
説明しながら従来の不揮発性メモリを説明する。
【０００４】図２３は、いわゆるスプリットゲート型構
造の不揮発性半導体記憶装置を示す。この装置はG.Samc
hisa等によってIEEE J.S olid-State Circuits pp.676
1987年に提案されたものである。
造の不揮発性半導体記憶装置を示す。この装置はG.Samc
hisa等によってIEEE J.S olid-State Circuits pp.676
1987年に提案されたものである。
【０００５】図２３の装置においては、半導体基板１０
１の上部表面にトンネル酸化膜１０２と、浮遊ゲート１
０３と、容量絶縁膜１０４とが形成されており、さら
に、浮遊ゲート１０３を覆って制御ゲート１０５が形成
されている。そして、半導体基板１０１のうち、制御ゲ
ート１０５と部分的にオーバーラップする領域には不純
物が高濃度にドープされたソース領域１０６が形成され
ており、浮遊ゲート１０３と部分的にオーバーラップす
る領域には不純物が高濃度ドープされたドレイン領域１
０７が形成されている。
１の上部表面にトンネル酸化膜１０２と、浮遊ゲート１
０３と、容量絶縁膜１０４とが形成されており、さら
に、浮遊ゲート１０３を覆って制御ゲート１０５が形成
されている。そして、半導体基板１０１のうち、制御ゲ
ート１０５と部分的にオーバーラップする領域には不純
物が高濃度にドープされたソース領域１０６が形成され
ており、浮遊ゲート１０３と部分的にオーバーラップす
る領域には不純物が高濃度ドープされたドレイン領域１
０７が形成されている。
【０００６】図２３の装置は、ソース領域１０６とドレ
イン領域１０７との間のチャンネル領域上において、制
御ゲート１０５と浮遊ゲート１０３とが容量絶縁膜を介
して配置されている、いわゆるスプリットゲート構造を
有している。浮遊ゲート１０３が情報の蓄積ノードとし
て働いており、帯電状態を情報の"０"と"１"に対応させ
ている。浮遊ゲート１０３に蓄えられた電荷量に応じ
て、制御ゲート１０５から見たしきい電圧が変化するこ
とを利用してデータの読み出しを実行する。
イン領域１０７との間のチャンネル領域上において、制
御ゲート１０５と浮遊ゲート１０３とが容量絶縁膜を介
して配置されている、いわゆるスプリットゲート構造を
有している。浮遊ゲート１０３が情報の蓄積ノードとし
て働いており、帯電状態を情報の"０"と"１"に対応させ
ている。浮遊ゲート１０３に蓄えられた電荷量に応じ
て、制御ゲート１０５から見たしきい電圧が変化するこ
とを利用してデータの読み出しを実行する。
【０００７】データの書き込みは、浮遊ゲート１０３の
直下の領域における「ドレイン電位拡張領域」と制御ゲ
ート１０５の直下の領域における「反転チャネル領域」
との境界に発生する強い横方向高電界を利用する。この
横方向高電界によって高エネルギー状態になったチャネ
ルホットエレクトロンが酸化膜内に注入され、浮遊ゲー
ト１０３に到達する現象を利用して、比較的高効率の電
子注入効率が達成される。このような電子注入は、「ソ
ース側注入」と呼ばれる。
直下の領域における「ドレイン電位拡張領域」と制御ゲ
ート１０５の直下の領域における「反転チャネル領域」
との境界に発生する強い横方向高電界を利用する。この
横方向高電界によって高エネルギー状態になったチャネ
ルホットエレクトロンが酸化膜内に注入され、浮遊ゲー
ト１０３に到達する現象を利用して、比較的高効率の電
子注入効率が達成される。このような電子注入は、「ソ
ース側注入」と呼ばれる。
【０００８】データの消去は、ファウラー・ノルドハイ
ム（ＦＮ）型トンネル現象を利用し、浮遊ゲート１０３
中の電子をドレイン領域１０７へ引き抜くことにより実
行する。 ＦＮ型トンネル現象を利用するためには、酸
化膜１０２内に１０．５ＭＶ／ｃｍから１１ＭＶ／ｃｍ
程度の高電界を形成することが必要である。上記文献の
装置のトンネル酸化膜１０２が２０ｎｍと厚いため、デ
ータの消去時にドレイン領域１０７に２１V程度の高電
圧が印加される。
ム（ＦＮ）型トンネル現象を利用し、浮遊ゲート１０３
中の電子をドレイン領域１０７へ引き抜くことにより実
行する。 ＦＮ型トンネル現象を利用するためには、酸
化膜１０２内に１０．５ＭＶ／ｃｍから１１ＭＶ／ｃｍ
程度の高電界を形成することが必要である。上記文献の
装置のトンネル酸化膜１０２が２０ｎｍと厚いため、デ
ータの消去時にドレイン領域１０７に２１V程度の高電
圧が印加される。
【０００９】図２３に示される構造では、データの書き
込みおよび消去の両方にドレイン領域１０７を用いるた
め、動作速度と信頼性の両立が不充分である。
込みおよび消去の両方にドレイン領域１０７を用いるた
め、動作速度と信頼性の両立が不充分である。
【００１０】動作速度および信頼性を両立させるため、
図２４に示す装置が提案されている。この装置は、IEEE
シンポジュウムＶＬＳＩ技術1994 Digest of Technica
l Papers, pp.71にS.Kianian等にに開示されている。
図２４に示す装置が提案されている。この装置は、IEEE
シンポジュウムＶＬＳＩ技術1994 Digest of Technica
l Papers, pp.71にS.Kianian等にに開示されている。
【００１１】図２４の装置においては、半導体基板２０
１上にゲート酸化膜２０４と、浮遊ゲート２０３と、浮
遊ゲート２０３の一部を覆って制御ゲート２０５とが形
成されている。半導体基板２０１のうち、浮遊ゲート２
０３と部分的にオーバーラップする領域には不純物が高
濃度にドープされた極度に厚いソース領域２０６が形成
されており、制御ゲート２０５と部分的にオーバーラッ
プする領域には、不純物が高濃度にドープされたドレイ
ン領域２０７が形成されている。そして、ソース領域２
０６とドレイン領域２０７との間のチャンネル領域上に
おいて、制御ゲート２０５と浮遊ゲート２０３とはトン
ネル酸化膜２０２を介して配置されている。
１上にゲート酸化膜２０４と、浮遊ゲート２０３と、浮
遊ゲート２０３の一部を覆って制御ゲート２０５とが形
成されている。半導体基板２０１のうち、浮遊ゲート２
０３と部分的にオーバーラップする領域には不純物が高
濃度にドープされた極度に厚いソース領域２０６が形成
されており、制御ゲート２０５と部分的にオーバーラッ
プする領域には、不純物が高濃度にドープされたドレイ
ン領域２０７が形成されている。そして、ソース領域２
０６とドレイン領域２０７との間のチャンネル領域上に
おいて、制御ゲート２０５と浮遊ゲート２０３とはトン
ネル酸化膜２０２を介して配置されている。
【００１２】データの書き込みは、ソース領域２０６に
１１Ｖと高い電圧を印加してチャネル領域内に高電位の
「拡張領域」を発生させ、高電位の「拡張領域」と制御
ゲート２０５の直下領域の「反転チャネル領域」との境
界に発生する強い横方向高電界を利用する。この横方向
高電界によって高エネルギー状態になったチャネルホッ
トエレクトロンが酸化膜内に注入され、浮遊ゲート２０
３に到達する現象を利用している。このデータ書き込み
動作は、ソース領域２０６およびドレイン領域２０７に
印加する電圧を交換して実行しているが、それ以外の点
では図２３の装置におけるデータ書き込み動作と同様に
して実行される。図２４の装置においては、さらに、厚
いソース領域２０６を形成し、浮遊ゲート２０３とのオ
ーバーラップを増加させ、それによって、容量結合を強
め、注入効率を高めている。
１１Ｖと高い電圧を印加してチャネル領域内に高電位の
「拡張領域」を発生させ、高電位の「拡張領域」と制御
ゲート２０５の直下領域の「反転チャネル領域」との境
界に発生する強い横方向高電界を利用する。この横方向
高電界によって高エネルギー状態になったチャネルホッ
トエレクトロンが酸化膜内に注入され、浮遊ゲート２０
３に到達する現象を利用している。このデータ書き込み
動作は、ソース領域２０６およびドレイン領域２０７に
印加する電圧を交換して実行しているが、それ以外の点
では図２３の装置におけるデータ書き込み動作と同様に
して実行される。図２４の装置においては、さらに、厚
いソース領域２０６を形成し、浮遊ゲート２０３とのオ
ーバーラップを増加させ、それによって、容量結合を強
め、注入効率を高めている。
【００１３】データの消去は、制御ゲート２０５に１４
Ｖ程度の電圧を印加し、ＦＮ型トンネル現象を利用する
ことによって、浮遊ゲート２０３中の電子を制御ゲート
２０５へ引き抜くことにより実行する。これによって、
消去特性の改善を図っている。図２４の装置は、浮遊ゲ
ート２０３との容量結合を増加するために採用した厚い
ソース領域２０６によって実効チャネル長が減少するた
め、メモリセルの微細化に適していない。
Ｖ程度の電圧を印加し、ＦＮ型トンネル現象を利用する
ことによって、浮遊ゲート２０３中の電子を制御ゲート
２０５へ引き抜くことにより実行する。これによって、
消去特性の改善を図っている。図２４の装置は、浮遊ゲ
ート２０３との容量結合を増加するために採用した厚い
ソース領域２０６によって実効チャネル長が減少するた
め、メモリセルの微細化に適していない。
【００１４】図２５は、書き込み効率を向上させること
により、書き込み時間の短縮、あるいは、書き込み電圧
の低減を図った不揮発性半導体記憶装置の断面を示して
いる。この装置は。特開平７−１１５１４２号公報に中
尾等によって開示されたものである。
により、書き込み時間の短縮、あるいは、書き込み電圧
の低減を図った不揮発性半導体記憶装置の断面を示して
いる。この装置は。特開平７−１１５１４２号公報に中
尾等によって開示されたものである。
【００１５】図２５の装置では、表面に段差３０２が形
成された半導体基板３０１を用いている。この段差３０
２によって、半導体基板３０１の表面は相対的にレベル
の高い面（第１表面領域）と相対的にレベルの低い面
（第２表面領域）に分かれている。段差部３０２を跨ぐ
ようにトンネル酸化膜３０３、浮遊ゲート３０４、容量
絶縁膜３０５、および制御ゲート３０６が、この順序で
積層されている。半導体基板３０１の表面には、不純物
が高濃度にドープされた高濃度ソース領域３０７および
高濃度ドレイン領域３０８が形成されており、高濃度ド
レイン領域３０８からは、薄い高濃度不純物層（厚さ
０．１μｍ以下）３０９が段差３０２の側面に沿って第
１表面領域に達している。薄い高濃度不純物層３０９
は、ドレイン領域として機能するため、高濃度ソース領
域３０７と高濃度不純物層３０９との間がチャネル領域
となる。浮遊ゲート３０４は、チャネル領域を跨ぎ、高
濃度不純物層３０９を覆うようにして形成されている。
成された半導体基板３０１を用いている。この段差３０
２によって、半導体基板３０１の表面は相対的にレベル
の高い面（第１表面領域）と相対的にレベルの低い面
（第２表面領域）に分かれている。段差部３０２を跨ぐ
ようにトンネル酸化膜３０３、浮遊ゲート３０４、容量
絶縁膜３０５、および制御ゲート３０６が、この順序で
積層されている。半導体基板３０１の表面には、不純物
が高濃度にドープされた高濃度ソース領域３０７および
高濃度ドレイン領域３０８が形成されており、高濃度ド
レイン領域３０８からは、薄い高濃度不純物層（厚さ
０．１μｍ以下）３０９が段差３０２の側面に沿って第
１表面領域に達している。薄い高濃度不純物層３０９
は、ドレイン領域として機能するため、高濃度ソース領
域３０７と高濃度不純物層３０９との間がチャネル領域
となる。浮遊ゲート３０４は、チャネル領域を跨ぎ、高
濃度不純物層３０９を覆うようにして形成されている。
【００１６】この構造によれば、チャンネルホットエレ
クトロンの速度ベクトル方向に浮遊ゲート３０４が位置
しているため、チャンネルホットエレクトロンの注入効
率が向上すると考えられる。
クトロンの速度ベクトル方向に浮遊ゲート３０４が位置
しているため、チャンネルホットエレクトロンの注入効
率が向上すると考えられる。
【００１７】図２６（ａ）から図２６（ｅ）を参照しな
がら、図２５の不揮発性半導体記憶装置の製造方法を説
明する。
がら、図２５の不揮発性半導体記憶装置の製造方法を説
明する。
【００１８】まず、図２６（ａ）に示されるように、ｐ
型シリコンの半導体基板３０１に段差形成用マスクとし
て酸化膜３１１を形成した後、通常のパターンニング方
法により、段差を形成する領域の酸化膜をエッチングす
る。その後、酸化膜３１１をマスクとして半導体基板３
０１をエッチングし、半導体基板３０１の表面に段差を
形成する。その後、段差側面領域および第２表面領域の
全体に対して、比較的に高いドーズ量１．０×１０15ｃ
ｍ-2のＡｓイオンを加速エネルギー２０ｋｅＶで注入す
る。このイオン注入は、注入角度３０度の斜めイオン注
入法によって行う。その結果、図２６（ｂ）に示される
ように、段差側面領域および第２表面領域の全体に薄い
高濃度不純物層３０９が形成される。この高濃度不純物
層３０９は製造工程中に熱拡散し、その厚さは製造工程
終了後に０.０５μｍになることが上記文献に記載して
いる。次に、図２６（ｃ）に示されるように、酸化膜３
１１を除去した後、半導体基板３０１の表面を熱酸化
し、第１絶縁層であるトンネル酸化膜３０３を１０ｎｍ
の厚さに形成する。さらに、厚さ２００ｎｍのＣＶＤポ
リシリコンを堆積し、浮遊ゲート３０４を形成する。浮
遊ゲート３０４の表面を熱酸化することによって、容量
絶縁膜として機能する第２の絶縁膜（厚さ２０ｎｍ）３
０５を浮遊ゲート３０４上に形成した後、厚さ２００ｎ
ｍのＣＶＤポリシリコン膜を堆積し、制御ゲート３０６
を形成する。
型シリコンの半導体基板３０１に段差形成用マスクとし
て酸化膜３１１を形成した後、通常のパターンニング方
法により、段差を形成する領域の酸化膜をエッチングす
る。その後、酸化膜３１１をマスクとして半導体基板３
０１をエッチングし、半導体基板３０１の表面に段差を
形成する。その後、段差側面領域および第２表面領域の
全体に対して、比較的に高いドーズ量１．０×１０15ｃ
ｍ-2のＡｓイオンを加速エネルギー２０ｋｅＶで注入す
る。このイオン注入は、注入角度３０度の斜めイオン注
入法によって行う。その結果、図２６（ｂ）に示される
ように、段差側面領域および第２表面領域の全体に薄い
高濃度不純物層３０９が形成される。この高濃度不純物
層３０９は製造工程中に熱拡散し、その厚さは製造工程
終了後に０.０５μｍになることが上記文献に記載して
いる。次に、図２６（ｃ）に示されるように、酸化膜３
１１を除去した後、半導体基板３０１の表面を熱酸化
し、第１絶縁層であるトンネル酸化膜３０３を１０ｎｍ
の厚さに形成する。さらに、厚さ２００ｎｍのＣＶＤポ
リシリコンを堆積し、浮遊ゲート３０４を形成する。浮
遊ゲート３０４の表面を熱酸化することによって、容量
絶縁膜として機能する第２の絶縁膜（厚さ２０ｎｍ）３
０５を浮遊ゲート３０４上に形成した後、厚さ２００ｎ
ｍのＣＶＤポリシリコン膜を堆積し、制御ゲート３０６
を形成する。
【００１９】図２６（ｄ）に示すように、浮遊ゲート３
０４、容量絶縁膜３０５、および制御ゲート３０６のパ
ターニングを行った後、図２６（ｅ）に示すように、ド
ーズ量３．０×１０15ｃｍ-2のＡｓイオンを加速エネル
ギー５０ｋｅＶで半導体基板３０１に注入し、高濃度ソ
ース領域３０７および高濃度ドレイン領域３０８を形成
する。図２５の不揮発性半導体記憶装置においては、チ
ャンネルホットエレクトロンの速度ベクトル方向に浮遊
ゲート３０４が形成されているため、チャンネルホット
エレクトロンの注入効率が向上できるとされている。こ
のため、薄い均一不純物濃度を有したドレイン層を注入
角度３０度の斜め注入法により、加速エネルギー２０ｋ
ｅＶという低エネルギーで、ドーズ量１.０×１０15ｃ
ｍ-2のＡｓイオン注入条件で段差を覆って均一に高濃度
不純物層を形成しており、その不純物濃度値は１．０×
１０20ｃｍ-3に達する。
０４、容量絶縁膜３０５、および制御ゲート３０６のパ
ターニングを行った後、図２６（ｅ）に示すように、ド
ーズ量３．０×１０15ｃｍ-2のＡｓイオンを加速エネル
ギー５０ｋｅＶで半導体基板３０１に注入し、高濃度ソ
ース領域３０７および高濃度ドレイン領域３０８を形成
する。図２５の不揮発性半導体記憶装置においては、チ
ャンネルホットエレクトロンの速度ベクトル方向に浮遊
ゲート３０４が形成されているため、チャンネルホット
エレクトロンの注入効率が向上できるとされている。こ
のため、薄い均一不純物濃度を有したドレイン層を注入
角度３０度の斜め注入法により、加速エネルギー２０ｋ
ｅＶという低エネルギーで、ドーズ量１.０×１０15ｃ
ｍ-2のＡｓイオン注入条件で段差を覆って均一に高濃度
不純物層を形成しており、その不純物濃度値は１．０×
１０20ｃｍ-3に達する。
【００２０】
【発明が解決しようとする課題】図２３および図２５の
装置によれば、データ消去ではＦＮ型トンネル現象を利
用するため、ドレイン領域端部の表面近傍に強いバンド
曲がりと高電界が生じ、バンド間トンネルで発生した正
孔が酸化膜中に注入される。このことによって、消去特
性ばらつき、リテンションマージン、書き込みデイスタ
ーブマージンを劣化させる。特に、大きなブロックでデ
ータ消去する時、１ビット消去に比べて１００倍以上の
時間をかけるので耐性の弱いメモリーセルでリテンショ
ンマージンの劣化が顕著になる。また、読み出し時に、
ドレイン電圧を１．５V程度に抑えたとしても、読み出
しデイスターブマージンの劣化を抑制することができな
い。
装置によれば、データ消去ではＦＮ型トンネル現象を利
用するため、ドレイン領域端部の表面近傍に強いバンド
曲がりと高電界が生じ、バンド間トンネルで発生した正
孔が酸化膜中に注入される。このことによって、消去特
性ばらつき、リテンションマージン、書き込みデイスタ
ーブマージンを劣化させる。特に、大きなブロックでデ
ータ消去する時、１ビット消去に比べて１００倍以上の
時間をかけるので耐性の弱いメモリーセルでリテンショ
ンマージンの劣化が顕著になる。また、読み出し時に、
ドレイン電圧を１．５V程度に抑えたとしても、読み出
しデイスターブマージンの劣化を抑制することができな
い。
【００２１】図２５の装置では、高濃度ドレイン層が段
差上部表面に達しているため、電子注入効率を向上させ
ることはできないし、消去特性ばらつき、書き込みディ
スターブマージンや読み出しディスターブマージンの劣
化を抑制できない。なぜなら、高濃度ドレイン層端では
段差上部のコーナー部においてドレイン領域に印加され
たドレイン電位を保持することができるが、高濃度ドレ
イン層内では急激に水平方向電界強度は低下し、ホット
エレクトロンのエネルギーは段差側面における半導体基
板界面において低下する。電界ピーク位置から電子の平
均エネルギーピーク位置とは非平衡輸送によって距離的
差を生じるが、その差は平均自由工程程度であり、シリ
コン結晶内では１０ｎｍ程度である。薄いドレイン層厚
がこの値を超えるにつれて、段差側面のシリコン界面で
の電子エネルギーは指数関数的に低下し、電子注入効率
は低下する。すなわち、この構造においては極薄いドレ
イン層が必要である。さらに、高濃度ドレイン層内では
ホットエレクトロンは熱平衡状態にある電子との散乱が
増大し、電子速度ベクトルと電界方向の一致は小さくな
り、電子注入効率は低下する効果を有している。このた
め、例えば、均一にドレイン層の不純物濃度を低下させ
てドレイン層内における電子散乱を抑制すると、段差側
面および段差底部に沿って形成された極薄いドレイン層
内でドレイン電位降下が発生し、段差上部のコーナー部
におけるドレイン電位は低下し、ドレイン層とチャンネ
ル間の水平方向電界が低下するため、やはり、段差側面
の電子注入効率は低下する。
差上部表面に達しているため、電子注入効率を向上させ
ることはできないし、消去特性ばらつき、書き込みディ
スターブマージンや読み出しディスターブマージンの劣
化を抑制できない。なぜなら、高濃度ドレイン層端では
段差上部のコーナー部においてドレイン領域に印加され
たドレイン電位を保持することができるが、高濃度ドレ
イン層内では急激に水平方向電界強度は低下し、ホット
エレクトロンのエネルギーは段差側面における半導体基
板界面において低下する。電界ピーク位置から電子の平
均エネルギーピーク位置とは非平衡輸送によって距離的
差を生じるが、その差は平均自由工程程度であり、シリ
コン結晶内では１０ｎｍ程度である。薄いドレイン層厚
がこの値を超えるにつれて、段差側面のシリコン界面で
の電子エネルギーは指数関数的に低下し、電子注入効率
は低下する。すなわち、この構造においては極薄いドレ
イン層が必要である。さらに、高濃度ドレイン層内では
ホットエレクトロンは熱平衡状態にある電子との散乱が
増大し、電子速度ベクトルと電界方向の一致は小さくな
り、電子注入効率は低下する効果を有している。このた
め、例えば、均一にドレイン層の不純物濃度を低下させ
てドレイン層内における電子散乱を抑制すると、段差側
面および段差底部に沿って形成された極薄いドレイン層
内でドレイン電位降下が発生し、段差上部のコーナー部
におけるドレイン電位は低下し、ドレイン層とチャンネ
ル間の水平方向電界が低下するため、やはり、段差側面
の電子注入効率は低下する。
【００２２】また、この構造では、ファウラー・ノルド
ハイム（ＦＮ）型トンネル現象を利用して浮遊ゲートか
らドレイン層へ電子を引き抜き、それによってデータを
消去することはできない。高濃度ドレイン層がチャネル
領域と接しているので、消去時にバンド間トンネルの発
生を抑制するためには、例えば、電界緩和型拡散層を高
濃度ドレイン領域を取り囲んで適用する必要がある。し
かし、このことは書き込み時に電子注入効率を極端に低
下させ、また、短チャネル効果のために微細化が困難な
構造になる。
ハイム（ＦＮ）型トンネル現象を利用して浮遊ゲートか
らドレイン層へ電子を引き抜き、それによってデータを
消去することはできない。高濃度ドレイン層がチャネル
領域と接しているので、消去時にバンド間トンネルの発
生を抑制するためには、例えば、電界緩和型拡散層を高
濃度ドレイン領域を取り囲んで適用する必要がある。し
かし、このことは書き込み時に電子注入効率を極端に低
下させ、また、短チャネル効果のために微細化が困難な
構造になる。
【００２３】さらに、読み出し時に、ドレイン電圧を
１．５Ｖ程度に抑えたとしても、薄い高濃度ドレイン層
のために読み出しディスターブマージンの劣化を引き起
こす。
１．５Ｖ程度に抑えたとしても、薄い高濃度ドレイン層
のために読み出しディスターブマージンの劣化を引き起
こす。
【００２４】本発明の目的は、電子注入効率を飛躍的に
向上させ、それによって高速書き込み動作・低消費電力
動作を可能にする不揮発性半導体記憶装置を提供するこ
とにある。
向上させ、それによって高速書き込み動作・低消費電力
動作を可能にする不揮発性半導体記憶装置を提供するこ
とにある。
【００２５】本発明の他の目的は、高集積化に適した不
揮発性半導体記憶装置を提供することにある。
揮発性半導体記憶装置を提供することにある。
【００２６】本発明の更に他の目的は、浮遊ゲートから
制御ゲートまたはドレイン領域へ電子を引き抜くことに
よりデータを消去することを可能とする不揮発性半導体
記憶装置を提供することにある。
制御ゲートまたはドレイン領域へ電子を引き抜くことに
よりデータを消去することを可能とする不揮発性半導体
記憶装置を提供することにある。
【００２７】本発明の更に他の目的は、データ消去時に
正孔が酸化膜へ注入されることを抑制し、それによって
消去特性を向上させた不揮発性半導体記憶装置を提供す
ることにある。
正孔が酸化膜へ注入されることを抑制し、それによって
消去特性を向上させた不揮発性半導体記憶装置を提供す
ることにある。
【００２８】本発明の更に他の目的は、読み出しディス
ターブマージンの劣化を抑制するとともに、高速読みだ
し能力を向上させた不揮発性半導体記憶装置を提供する
ことにある。
ターブマージンの劣化を抑制するとともに、高速読みだ
し能力を向上させた不揮発性半導体記憶装置を提供する
ことにある。
【００２９】本発明の更に他の目的は、上記不揮発性半
導体記憶装置の製造方法およびこのような不揮発性半導
体記憶装置を備えた半導体集積回路装置を提供すること
にある。
導体記憶装置の製造方法およびこのような不揮発性半導
体記憶装置を備えた半導体集積回路装置を提供すること
にある。
【００３０】
【課題を解決するための手段】本発明による不揮発性半
導体記憶装置は、第１レベルにある第１表面領域、前記
第１レベルよりも低い第２レベルにある第２表面領域、
および、前記第１表面領域と前記第２表面領域とを連結
する段差側面領域を含む表面を有する基板と、前記基板
の前記第１表面領域に形成されたチャネル領域と、前記
チャネル領域を間にはさんで形成されたソース領域およ
びドレイン領域と、前記基板の前記表面上に形成された
絶縁膜と、前記絶縁膜上に形成された浮遊ゲートと、前
記浮遊ゲートに容量結合される制御ゲートとを備えた不
揮発性半導体記憶装置であって、前記絶縁膜は、前記第
１表面領域上に形成された第１部分と、前記段差側面領
域および前記第２表面領域上に形成された第２部分とを
含んでおり、前記制御ゲートは前記絶縁膜の前記第１部
分上に形成されており、前記浮遊ゲートの一部分は、前
記絶縁膜の前記第２部分を介して前記段差側面領域に対
向し、前記浮遊ゲートの他の一部分は、前記絶縁膜の前
記第１部分を介して前記第１表面領域に対向し、前記浮
遊ゲートと前記制御ゲートとの境界が前記段差側面領域
から前記ソース領域の側に離れた位置の上に存在してい
ることを特徴とする。
導体記憶装置は、第１レベルにある第１表面領域、前記
第１レベルよりも低い第２レベルにある第２表面領域、
および、前記第１表面領域と前記第２表面領域とを連結
する段差側面領域を含む表面を有する基板と、前記基板
の前記第１表面領域に形成されたチャネル領域と、前記
チャネル領域を間にはさんで形成されたソース領域およ
びドレイン領域と、前記基板の前記表面上に形成された
絶縁膜と、前記絶縁膜上に形成された浮遊ゲートと、前
記浮遊ゲートに容量結合される制御ゲートとを備えた不
揮発性半導体記憶装置であって、前記絶縁膜は、前記第
１表面領域上に形成された第１部分と、前記段差側面領
域および前記第２表面領域上に形成された第２部分とを
含んでおり、前記制御ゲートは前記絶縁膜の前記第１部
分上に形成されており、前記浮遊ゲートの一部分は、前
記絶縁膜の前記第２部分を介して前記段差側面領域に対
向し、前記浮遊ゲートの他の一部分は、前記絶縁膜の前
記第１部分を介して前記第１表面領域に対向し、前記浮
遊ゲートと前記制御ゲートとの境界が前記段差側面領域
から前記ソース領域の側に離れた位置の上に存在してい
ることを特徴とする。
【００３１】前記絶縁膜は、異なる時点に形成された複
数の絶縁層の組み合わせであっても良い。
数の絶縁層の組み合わせであっても良い。
【００３２】ある好ましい実施形態において、前記ドレ
イン領域は、前記第２表面領域と前記段差側面領域との
間のコーナー部を覆っており、書き込み動作時に前記チ
ャネル領域のドレイン側端部に形成される第１の水平方
向電界ピークが、前記書き込み動作時に前記制御ゲート
と前記浮遊ゲートとの前記境界の下方に形成される第２
の水平方向電界のピークとオーバーラップするように、
前記境界部の位置が設定される。
イン領域は、前記第２表面領域と前記段差側面領域との
間のコーナー部を覆っており、書き込み動作時に前記チ
ャネル領域のドレイン側端部に形成される第１の水平方
向電界ピークが、前記書き込み動作時に前記制御ゲート
と前記浮遊ゲートとの前記境界の下方に形成される第２
の水平方向電界のピークとオーバーラップするように、
前記境界部の位置が設定される。
【００３３】ある好ましい実施形態において、前記ドレ
イン領域は、前記第２表面領域と前記段差側面領域との
間のコーナー部を覆っており、前記浮遊ゲートのうち、
前記絶縁膜の前記第１部分を介して前記第１表面領域に
対向している部分が、チャネル長方向に沿って４０ｎｍ
以下のサイズを有している。
イン領域は、前記第２表面領域と前記段差側面領域との
間のコーナー部を覆っており、前記浮遊ゲートのうち、
前記絶縁膜の前記第１部分を介して前記第１表面領域に
対向している部分が、チャネル長方向に沿って４０ｎｍ
以下のサイズを有している。
【００３４】ある好ましい実施形態において、前記ドレ
イン領域は、前記第２表面領域に形成され、その一端が
前記段差側面領域に向かって延びている低濃度不純物層
と、前記低濃度不純物層に接続され、前記チャネル領域
から離れた位置に形成された高濃度不純物層とを含み、
前記低濃度不純物層の不純物濃度は前記高濃度不純物層
の不純物濃度よりも低く、前記チャネル領域は、前記ソ
ース領域に隣接する位置における前記チャネル領域の不
純物濃度よりも高い不純物濃度を持つ高濃度不純物領域
を段差側面領域側に含んでいる。
イン領域は、前記第２表面領域に形成され、その一端が
前記段差側面領域に向かって延びている低濃度不純物層
と、前記低濃度不純物層に接続され、前記チャネル領域
から離れた位置に形成された高濃度不純物層とを含み、
前記低濃度不純物層の不純物濃度は前記高濃度不純物層
の不純物濃度よりも低く、前記チャネル領域は、前記ソ
ース領域に隣接する位置における前記チャネル領域の不
純物濃度よりも高い不純物濃度を持つ高濃度不純物領域
を段差側面領域側に含んでいる。
【００３５】ある好ましい実施形態において、前記ドレ
イン領域の低濃度不純物層は、前記第２表面領域と前記
段差側面領域との間のコーナー部を覆っており、書き込
み動作時に前記チャネル領域のドレイン側端部に形成さ
れる第１の水平方向電界ピークが、前記書き込み動作時
に前記制御ゲートと前記浮遊ゲートとの前記境界の下方
に形成される第２の水平方向電界のピークとオーバーラ
ップするように、前記境界部の位置が設定される。
イン領域の低濃度不純物層は、前記第２表面領域と前記
段差側面領域との間のコーナー部を覆っており、書き込
み動作時に前記チャネル領域のドレイン側端部に形成さ
れる第１の水平方向電界ピークが、前記書き込み動作時
に前記制御ゲートと前記浮遊ゲートとの前記境界の下方
に形成される第２の水平方向電界のピークとオーバーラ
ップするように、前記境界部の位置が設定される。
【００３６】ある好ましい実施形態において、前記ドレ
イン領域の低濃度不純物層は、前記第２表面領域と前記
段差側面領域との間のコーナー部を覆っており、前記浮
遊ゲートのうち、前記絶縁膜の前記第１部分を介して前
記第１表面領域に対向している部分が、チャネル長方向
に沿って４０ｎｍ以下のサイズを有している。
イン領域の低濃度不純物層は、前記第２表面領域と前記
段差側面領域との間のコーナー部を覆っており、前記浮
遊ゲートのうち、前記絶縁膜の前記第１部分を介して前
記第１表面領域に対向している部分が、チャネル長方向
に沿って４０ｎｍ以下のサイズを有している。
【００３７】ある好ましい実施形態において、前記チャ
ネル領域の不純物濃度は、前記ソース領域に隣接する位
置から前記高濃度不純物領域内において最も不純物濃度
が高い位置に向かって増加している。
ネル領域の不純物濃度は、前記ソース領域に隣接する位
置から前記高濃度不純物領域内において最も不純物濃度
が高い位置に向かって増加している。
【００３８】ある好ましい実施形態において、前記ドレ
イン領域の低濃度不純物層は、前記第２表面領域前記段
差側面領域との間のコーナー部を覆っている。
イン領域の低濃度不純物層は、前記第２表面領域前記段
差側面領域との間のコーナー部を覆っている。
【００３９】ある好ましい実施形態において、前記ドレ
イン領域の低濃度不純物層が前記第１表面領域にまで達
していない。
イン領域の低濃度不純物層が前記第１表面領域にまで達
していない。
【００４０】ある好ましい実施形態において、前記ドレ
イン領域の低濃度不純物層が前記第１表面領域にまで達
している。
イン領域の低濃度不純物層が前記第１表面領域にまで達
している。
【００４１】ある好ましい実施形態において、前記チャ
ネル領域は、前記段差側面領域と前記チャネル領域の前
記高濃度不純物領域との間に設けられた極低濃度不純物
層を有している。
ネル領域は、前記段差側面領域と前記チャネル領域の前
記高濃度不純物領域との間に設けられた極低濃度不純物
層を有している。
【００４２】ある好ましい実施形態において、前記ドレ
イン領域の低濃度不純物層は、前記第２表面領域と前記
段差側面領域との間のコーナー部を覆っており、書き込
み動作時に前記チャネル領域のドレイン側端部に形成さ
れる第１の水平方向電界ピークが、前記書き込み動作時
に前記制御ゲートと前記浮遊ゲートとの前記境界の下方
に形成される第２の水平方向電界のピークとオーバーラ
ップするように、前記境界部の位置が設定される。
イン領域の低濃度不純物層は、前記第２表面領域と前記
段差側面領域との間のコーナー部を覆っており、書き込
み動作時に前記チャネル領域のドレイン側端部に形成さ
れる第１の水平方向電界ピークが、前記書き込み動作時
に前記制御ゲートと前記浮遊ゲートとの前記境界の下方
に形成される第２の水平方向電界のピークとオーバーラ
ップするように、前記境界部の位置が設定される。
【００４３】ある好ましい実施形態において、前記ドレ
イン領域の低濃度不純物層は、前記第２表面領域と前記
段差側面領域との間のコーナー部を覆っており、前記浮
遊ゲートのうち、前記絶縁膜の前記第１部分を介して前
記第１表面領域に対向している部分が、チャネル長方向
に沿って４０ｎｍ以下のサイズを有している。
イン領域の低濃度不純物層は、前記第２表面領域と前記
段差側面領域との間のコーナー部を覆っており、前記浮
遊ゲートのうち、前記絶縁膜の前記第１部分を介して前
記第１表面領域に対向している部分が、チャネル長方向
に沿って４０ｎｍ以下のサイズを有している。
【００４４】前記極低濃度不純物層の不純物濃度は、動
作時に前記極低濃度不純物層が空乏化し得るレベルにあ
ることが好ましい。
作時に前記極低濃度不純物層が空乏化し得るレベルにあ
ることが好ましい。
【００４５】ある好ましい実施形態において、前記極低
濃度不純物層の導電型は、前記チャネル領域の導電型と
同一である。前記極低濃度不純物層の導電型は、前記チ
ャネル領域の導電型と反対であってもよい。
濃度不純物層の導電型は、前記チャネル領域の導電型と
同一である。前記極低濃度不純物層の導電型は、前記チ
ャネル領域の導電型と反対であってもよい。
【００４６】ある好ましい実施形態において、前記ドレ
イン領域は、前記第２表面領域に形成され、その一端が
前記段差側面領域に向かって延びている低濃度不純物層
と、前記低濃度不純物層に接続され、前記チャネル領域
から離れた位置に形成された高濃度不純物層とを含み、
前記低濃度不純物層の不純物濃度は前記高濃度不純物層
の不純物濃度よりも低く、前記チャネル領域は、前記第
１表面領域のうち前記段差側面領域に隣接する位置に前
記チャネル領域の他の部分に比較して不純物濃度が低い
領域を有している。
イン領域は、前記第２表面領域に形成され、その一端が
前記段差側面領域に向かって延びている低濃度不純物層
と、前記低濃度不純物層に接続され、前記チャネル領域
から離れた位置に形成された高濃度不純物層とを含み、
前記低濃度不純物層の不純物濃度は前記高濃度不純物層
の不純物濃度よりも低く、前記チャネル領域は、前記第
１表面領域のうち前記段差側面領域に隣接する位置に前
記チャネル領域の他の部分に比較して不純物濃度が低い
領域を有している。
【００４７】ある好ましい実施形態において、前記ドレ
イン領域の前記低濃度不純物層は、前記第２表面領域と
前記段差側面領域との間のコーナー部を覆っており、か
つ前記チャネル領域の他の部分に比較して不純物濃度が
低い領域と接続されている。
イン領域の前記低濃度不純物層は、前記第２表面領域と
前記段差側面領域との間のコーナー部を覆っており、か
つ前記チャネル領域の他の部分に比較して不純物濃度が
低い領域と接続されている。
【００４８】ある好ましい実施形態において、前記チャ
ネル領域の他の部分に比較して不純物濃度が低い前記領
域の導電型は、前記チャネル領域の導電型と同一であ
る。前記チャネル領域の他の部分に比較して不純物濃度
が低い前記領域の導電型は、前記チャネル領域の導電型
と反対であってもよい。
ネル領域の他の部分に比較して不純物濃度が低い前記領
域の導電型は、前記チャネル領域の導電型と同一であ
る。前記チャネル領域の他の部分に比較して不純物濃度
が低い前記領域の導電型は、前記チャネル領域の導電型
と反対であってもよい。
【００４９】前記チャネル領域の他の部分に比較して不
純物濃度が低い前記領域は、動作時に空乏化することが
好ましい。
純物濃度が低い前記領域は、動作時に空乏化することが
好ましい。
【００５０】ある好ましい実施形態において、前記ドレ
イン領域に電気的に接触する導電性部材であって、前記
浮遊ゲート上に形成された絶縁膜を介して前記浮遊ゲー
トに容量結合された導電性部材を備え、前記導電性部材
の一部は、前記浮遊ゲートに対してオーバーラップして
いる。
イン領域に電気的に接触する導電性部材であって、前記
浮遊ゲート上に形成された絶縁膜を介して前記浮遊ゲー
トに容量結合された導電性部材を備え、前記導電性部材
の一部は、前記浮遊ゲートに対してオーバーラップして
いる。
【００５１】前記制御ゲートの一部は、前記浮遊ゲート
の上面に部分的にオーバーラップしていていてもよい。
の上面に部分的にオーバーラップしていていてもよい。
【００５２】ある好ましい実施形態において、前記制御
ゲートと前記浮遊ゲートとの前記境界の中心が前記段差
側面領域から前記ソース領域側に１０〜４０ｎｍだけ離
れた位置の上に存在している。
ゲートと前記浮遊ゲートとの前記境界の中心が前記段差
側面領域から前記ソース領域側に１０〜４０ｎｍだけ離
れた位置の上に存在している。
【００５３】本発明による他の不揮発性半導体記憶装置
は、表面に凹部が形成された半導体基板と、前記凹部の
底部と前記凹部の側面との間のコーナー部に対向する面
を有する浮遊ゲートとを備えた不揮発性半導体記憶装置
であって、前記浮遊ゲートに容量結合される制御ゲート
がチャネル領域上に形成されており、前記チャネル領域
は、前記凹部の側面において、他の部分よりも不純物濃
度の低い領域を有し、データ書き込みに際して、前記半
導体基板の内部でホットエレクトロンを生成し、前記ホ
ットエレクトロンの少なくとも一部を前記凹部の前記コ
ーナー部から前記浮遊ゲートに注入する。
は、表面に凹部が形成された半導体基板と、前記凹部の
底部と前記凹部の側面との間のコーナー部に対向する面
を有する浮遊ゲートとを備えた不揮発性半導体記憶装置
であって、前記浮遊ゲートに容量結合される制御ゲート
がチャネル領域上に形成されており、前記チャネル領域
は、前記凹部の側面において、他の部分よりも不純物濃
度の低い領域を有し、データ書き込みに際して、前記半
導体基板の内部でホットエレクトロンを生成し、前記ホ
ットエレクトロンの少なくとも一部を前記凹部の前記コ
ーナー部から前記浮遊ゲートに注入する。
【００５４】ドレイン領域が前記コーナー部分を覆うよ
うに形成されていることが好ましい。
うに形成されていることが好ましい。
【００５５】本発明による半導体集積回路装置は、複数
の不揮発性メモリセルを備えた半導体集積回路装置であ
って、第１レベルにある第１表面領域、前記第１レベル
よりも低い第２レベルにある第２表面領域、および、前
記第１表面領域と前記第２表面領域とを連結する段差側
面領域を含む表面を有する基板と、前記基板に形成さ
れ、前記複数の不揮発性メモリセルを駆動するための駆
動回路とを備えており、各不揮発性メモリセルは、請求
項１から２６の何れかに記載の不揮発性半導体記憶装置
であることを特徴とする。
の不揮発性メモリセルを備えた半導体集積回路装置であ
って、第１レベルにある第１表面領域、前記第１レベル
よりも低い第２レベルにある第２表面領域、および、前
記第１表面領域と前記第２表面領域とを連結する段差側
面領域を含む表面を有する基板と、前記基板に形成さ
れ、前記複数の不揮発性メモリセルを駆動するための駆
動回路とを備えており、各不揮発性メモリセルは、請求
項１から２６の何れかに記載の不揮発性半導体記憶装置
であることを特徴とする。
【００５６】不揮発性半導体記憶装置は、半導体基板
と、前記半導体基板内に形成されたチャネル領域と、前
記チャネル領域をはさむように形成されたソース領域お
よびドレイン領域と、前記チャネル領域上に形成された
浮遊ゲートと、絶縁膜を介して前記制御ゲートに隣接す
る浮遊ゲートとを備えたスプリットゲート型不揮発性記
憶装置であって、前記チャネル領域のうち前記浮遊ゲー
トに覆われている部分において、前記ドレイン領域のた
めの不純物の導電型と同一の導電型の不純物がドープさ
れた領域が形成されており、書き込み動作時、この領域
の少なくとも表面部分に反転層が形成されることを特徴
とする。この反転層はドレイン電位拡張領域として機能
する。
と、前記半導体基板内に形成されたチャネル領域と、前
記チャネル領域をはさむように形成されたソース領域お
よびドレイン領域と、前記チャネル領域上に形成された
浮遊ゲートと、絶縁膜を介して前記制御ゲートに隣接す
る浮遊ゲートとを備えたスプリットゲート型不揮発性記
憶装置であって、前記チャネル領域のうち前記浮遊ゲー
トに覆われている部分において、前記ドレイン領域のた
めの不純物の導電型と同一の導電型の不純物がドープさ
れた領域が形成されており、書き込み動作時、この領域
の少なくとも表面部分に反転層が形成されることを特徴
とする。この反転層はドレイン電位拡張領域として機能
する。
【００５７】前記ドレイン領域のための不純物の導電型
と同一の導電型の不純物がドープされた前記領域のチャ
ネル側エッジは、前記制御ゲートと前記浮遊ゲートとの
境界の中心から４０ｎｍ以下の距離範囲内に位置してい
ることが好ましい。
と同一の導電型の不純物がドープされた前記領域のチャ
ネル側エッジは、前記制御ゲートと前記浮遊ゲートとの
境界の中心から４０ｎｍ以下の距離範囲内に位置してい
ることが好ましい。
【００５８】本発明による不揮発性半導体記憶装置の製
造方法は、基板上に第１絶縁膜を形成する工程と、前記
第１絶縁膜上に制御ゲートを形成する工程と、前記制御
ゲートの側面にサイドウォールを形成する工程と、少な
くとも前記制御ゲートおよびサイドウォールをマスクと
して用いて、前記基板の表面をエッチングし、それによ
って、前記サイドウォールのエッジの位置に整合した位
置に段差側面を有する凹部を前記基板に形成する工程
と、前記基板の前記凹部内に、ドレイン領域の一部とし
て機能する低濃度不純物層を形成する工程と、前記サイ
ドウォールを除去する工程と、前記制御ゲートに隣接す
る位置に、前記段差側面を跨ぐ浮遊ゲートを形成する工
程とを包含する。
造方法は、基板上に第１絶縁膜を形成する工程と、前記
第１絶縁膜上に制御ゲートを形成する工程と、前記制御
ゲートの側面にサイドウォールを形成する工程と、少な
くとも前記制御ゲートおよびサイドウォールをマスクと
して用いて、前記基板の表面をエッチングし、それによ
って、前記サイドウォールのエッジの位置に整合した位
置に段差側面を有する凹部を前記基板に形成する工程
と、前記基板の前記凹部内に、ドレイン領域の一部とし
て機能する低濃度不純物層を形成する工程と、前記サイ
ドウォールを除去する工程と、前記制御ゲートに隣接す
る位置に、前記段差側面を跨ぐ浮遊ゲートを形成する工
程とを包含する。
【００５９】ある好ましい実施形態では、前記制御ゲー
トを形成した後、前記浮遊ゲートを形成する前に、少な
くとも前記制御ゲートをマスクとして、前記基板に対し
て前記ドレイン領域の導電型と反対の導電型の不純物イ
オンをドープし、それによって、チャネル領域の不純物
濃度を局所的に増加させ、前記チャネル領域内に高濃度
不純物層を形成する工程を更に包含する。
トを形成した後、前記浮遊ゲートを形成する前に、少な
くとも前記制御ゲートをマスクとして、前記基板に対し
て前記ドレイン領域の導電型と反対の導電型の不純物イ
オンをドープし、それによって、チャネル領域の不純物
濃度を局所的に増加させ、前記チャネル領域内に高濃度
不純物層を形成する工程を更に包含する。
【００６０】ある好ましい実施形態では、前記チャネル
領域内の前記高濃度不純物層を形成するための不純物ド
ーピングは、前記凹部を形成するためのマスクを形成し
た後、前記マスクを除去する前に、前記マスクの開口部
を通して行う。
領域内の前記高濃度不純物層を形成するための不純物ド
ーピングは、前記凹部を形成するためのマスクを形成し
た後、前記マスクを除去する前に、前記マスクの開口部
を通して行う。
【００６１】ある好ましい実施形態では、前記チャネル
領域内の前記高濃度不純物層を形成するための不純物ド
ーピングは、前記基板に前記凹部を形成する前に行う。
領域内の前記高濃度不純物層を形成するための不純物ド
ーピングは、前記基板に前記凹部を形成する前に行う。
【００６２】ある好ましい実施形態では、前記チャネル
領域内の前記高濃度不純物層を形成するための不純物ド
ーピングは、前記基板に前記凹部を形成した後に行う。
領域内の前記高濃度不純物層を形成するための不純物ド
ーピングは、前記基板に前記凹部を形成した後に行う。
【００６３】ある好ましい実施形態では、前記基板に前
記凹部を形成した後において、前記浮遊ゲートを形成す
る前に、前記ドレイン領域の導電型と同一の導電型の不
純物イオンを前記段差側面にドープし、それによって、
前記ドレイン領域の導電型とは反対の導電型の極低濃度
不純物層を前記チャネル領域内に形成する工程とを包含
する。
記凹部を形成した後において、前記浮遊ゲートを形成す
る前に、前記ドレイン領域の導電型と同一の導電型の不
純物イオンを前記段差側面にドープし、それによって、
前記ドレイン領域の導電型とは反対の導電型の極低濃度
不純物層を前記チャネル領域内に形成する工程とを包含
する。
【００６４】ある好ましい実施形態では、前記基板に前
記凹部を形成した後において、前記浮遊ゲートを形成す
る前に、前記ドレイン領域の導電型と同一の導電型の不
純物イオンを前記段差側面にドープし、それによって、
前記ドレイン領域の導電型とは同一の導電型の極低濃度
不純物層を前記チャネル領域内に形成する工程とを包含
する。
記凹部を形成した後において、前記浮遊ゲートを形成す
る前に、前記ドレイン領域の導電型と同一の導電型の不
純物イオンを前記段差側面にドープし、それによって、
前記ドレイン領域の導電型とは同一の導電型の極低濃度
不純物層を前記チャネル領域内に形成する工程とを包含
する。
【００６５】ある好ましい実施形態では、前記制御ゲー
トを形成した後、前記基板に前記凹部を形成する前に、
少なくとも前記制御ゲートをマスクとして、前記基板に
対して前記ドレイン領域の導電型と同一の導電型の不純
物イオンをドープし、それによって、前記ドレイン領域
に隣接する位置におけるチャネル領域の不純物濃度を局
所的に減少させ、前記チャネル領域内に前記ドレイン領
域の導電型とは反対の導電型の極低濃度不純物層を形成
する工程を更に包含する。
トを形成した後、前記基板に前記凹部を形成する前に、
少なくとも前記制御ゲートをマスクとして、前記基板に
対して前記ドレイン領域の導電型と同一の導電型の不純
物イオンをドープし、それによって、前記ドレイン領域
に隣接する位置におけるチャネル領域の不純物濃度を局
所的に減少させ、前記チャネル領域内に前記ドレイン領
域の導電型とは反対の導電型の極低濃度不純物層を形成
する工程を更に包含する。
【００６６】ある好ましい実施形態では、前記制御ゲー
トを形成した後、前記基板に前記凹部を形成する前に、
前記制御ゲートをマスクとして、前記基板に対して前記
ドレイン領域の導電型と同一の導電型の不純物イオンを
ドープし、それによって、前記ドレイン領域に隣接する
位置におけるチャネル領域の不純物濃度を局所的に減少
させ、前記チャネル領域内に前記ドレイン領域の導電型
とは同一の導電型の極低濃度不純物層を形成する工程を
更に包含する。
トを形成した後、前記基板に前記凹部を形成する前に、
前記制御ゲートをマスクとして、前記基板に対して前記
ドレイン領域の導電型と同一の導電型の不純物イオンを
ドープし、それによって、前記ドレイン領域に隣接する
位置におけるチャネル領域の不純物濃度を局所的に減少
させ、前記チャネル領域内に前記ドレイン領域の導電型
とは同一の導電型の極低濃度不純物層を形成する工程を
更に包含する。
【００６７】ある好ましい実施形態では、前記極低濃度
不純物層の形成は、前記ドレイン領域の一部として機能
する前記低濃度不純物層を形成する前に行う。
不純物層の形成は、前記ドレイン領域の一部として機能
する前記低濃度不純物層を形成する前に行う。
【００６８】ある好ましい実施形態では、前記極低濃度
不純物層の形成は、前記ドレイン領域の一部として機能
する前記低濃度不純物層を形成した後に行う。
不純物層の形成は、前記ドレイン領域の一部として機能
する前記低濃度不純物層を形成した後に行う。
【００６９】ある好ましい実施形態では、前記ドレイン
領域の一部として機能する低濃度不純物層を形成する工
程において、前記ドレイン領域のための前記不純物と同
一導電型の前記不純物を前記凹部の前記底部および側面
にドープし、前記低濃度不純物層を形成するとともに、
前記段差側面領域に前記極低濃度不純物層を形成する。
領域の一部として機能する低濃度不純物層を形成する工
程において、前記ドレイン領域のための前記不純物と同
一導電型の前記不純物を前記凹部の前記底部および側面
にドープし、前記低濃度不純物層を形成するとともに、
前記段差側面領域に前記極低濃度不純物層を形成する。
【００７０】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。 （第１の実施形態）図１（ａ）は、本発明による不揮発
性半導体記憶装置の第１実施形態の断面を示し、図１
（ｂ）は、その主要構成要素の平面レイアウトを示して
いる。なお、図１（ａ）および図１（ｂ）では、簡単化
のため、単一の不揮発性メモリが図示されているが、現
実には、同一基板上に多数の不揮発性メモリが配列され
ている。
基づいて説明する。 （第１の実施形態）図１（ａ）は、本発明による不揮発
性半導体記憶装置の第１実施形態の断面を示し、図１
（ｂ）は、その主要構成要素の平面レイアウトを示して
いる。なお、図１（ａ）および図１（ｂ）では、簡単化
のため、単一の不揮発性メモリが図示されているが、現
実には、同一基板上に多数の不揮発性メモリが配列され
ている。
【００７１】本実施形態の不揮発性半導体記憶装置は、
図１（ａ）に示されるように、表面に素子分離層２１が
形成された半導体基板（ｐ型シリコン基板）１を備えて
おり、その基板１の表面のうち、素子分離層２１が形成
されていない領域（活性領域）には段差が形成されてい
る。この段差によって、基板１の表面は、相対的に高い
レベルの表面領域（第１表面領域）１１と、相対的に低
いレベルの表面領域（第２表面領域）１２に分かれてい
る。第１表面領域１１と第２表面領域１２との間のレベ
ル差（段差の高さ）は、例えば３０ｎｍ〜７０ｎｍであ
る。段差の大きさの好ましい範囲は、１０ｎｍから１５
０ｎｍまでの範囲である。
図１（ａ）に示されるように、表面に素子分離層２１が
形成された半導体基板（ｐ型シリコン基板）１を備えて
おり、その基板１の表面のうち、素子分離層２１が形成
されていない領域（活性領域）には段差が形成されてい
る。この段差によって、基板１の表面は、相対的に高い
レベルの表面領域（第１表面領域）１１と、相対的に低
いレベルの表面領域（第２表面領域）１２に分かれてい
る。第１表面領域１１と第２表面領域１２との間のレベ
ル差（段差の高さ）は、例えば３０ｎｍ〜７０ｎｍであ
る。段差の大きさの好ましい範囲は、１０ｎｍから１５
０ｎｍまでの範囲である。
【００７２】本願明細書では、第１表面領域１１を段差
上部と称し、第２表面領域１２を段差底部と称する場合
がある。また、第１表面領域１１と第２表面領域１２と
の間の表面領域を段差側面領域１３と称することにす
る。
上部と称し、第２表面領域１２を段差底部と称する場合
がある。また、第１表面領域１１と第２表面領域１２と
の間の表面領域を段差側面領域１３と称することにす
る。
【００７３】この段差側面領域１３によって第１表面領
域１１と第２表面領域１２とが連結されている。図１
（ａ）の断面図において、この段差側面領域１３は基板
表面に垂直な面として記載されているが、あとで説明す
るように、段差側面領域１３は曲面によって構成されて
いても良いし、第２表面領域１２に対して傾斜するよう
に形成されていても良い。
域１１と第２表面領域１２とが連結されている。図１
（ａ）の断面図において、この段差側面領域１３は基板
表面に垂直な面として記載されているが、あとで説明す
るように、段差側面領域１３は曲面によって構成されて
いても良いし、第２表面領域１２に対して傾斜するよう
に形成されていても良い。
【００７４】半導体基板１の表面において、第１表面領
域１１上には第１絶縁膜３を介して制御ゲート６が形成
されている。第１絶縁膜３は、第１表面領域１１から段
差表面領域１３を経て第２表面領域１２に至るまで延長
している。第１絶縁膜３のうち、段差側面領域１３を跨
ぐ部分は、トンネル酸化膜として機能する。このトンネ
ル酸化膜３の上には浮遊ゲート４が制御ゲート６に隣接
するように形成されている。第１絶縁膜３は、浮遊ゲー
ト４の下では相対的に薄く、制御ゲート６の下では相対
的に厚く形成されている。浮遊ゲート４は、容量絶縁膜
５を介して制御ゲート６に容量結合される。制御ゲート
６は、ワード線に接続されるか、あるいは、制御ゲート
自体がワード線として機能するようにパターニングされ
る。浮遊ゲート４は、トンネル酸化膜３を介して段差側
面領域１３および第２表面領域１２に対向する面（凸
面）と、段差側面領域１３および第１表面領域１１に対
向する面（凹面）とを有している。
域１１上には第１絶縁膜３を介して制御ゲート６が形成
されている。第１絶縁膜３は、第１表面領域１１から段
差表面領域１３を経て第２表面領域１２に至るまで延長
している。第１絶縁膜３のうち、段差側面領域１３を跨
ぐ部分は、トンネル酸化膜として機能する。このトンネ
ル酸化膜３の上には浮遊ゲート４が制御ゲート６に隣接
するように形成されている。第１絶縁膜３は、浮遊ゲー
ト４の下では相対的に薄く、制御ゲート６の下では相対
的に厚く形成されている。浮遊ゲート４は、容量絶縁膜
５を介して制御ゲート６に容量結合される。制御ゲート
６は、ワード線に接続されるか、あるいは、制御ゲート
自体がワード線として機能するようにパターニングされ
る。浮遊ゲート４は、トンネル酸化膜３を介して段差側
面領域１３および第２表面領域１２に対向する面（凸
面）と、段差側面領域１３および第１表面領域１１に対
向する面（凹面）とを有している。
【００７５】半導体基板１の表面のうち、第１表面領域
１１にはソース領域７が形成されており、第２表面領域
１２にはドレイン領域８が形成されている。チャネル領
域９は、ソース領域７とドレイン領域８とに挟まれるよ
うにして第１表面領域１１に形成されている。
１１にはソース領域７が形成されており、第２表面領域
１２にはドレイン領域８が形成されている。チャネル領
域９は、ソース領域７とドレイン領域８とに挟まれるよ
うにして第１表面領域１１に形成されている。
【００７６】次に、ソース領域７、ドレイン領域８およ
びチャネル領域９の構成を、より詳細に説明する。
びチャネル領域９の構成を、より詳細に説明する。
【００７７】ドレイン領域８は、第２表面領域１２に形
成された高濃度不純物層８ａと、第２表面領域１２に形
成された低濃度不純物層８ｂとを有している。低濃度不
純物層８ｂは高濃度不純物層８ａに電気的に接続されて
おり、高濃度不純物層８ａは不図示の配線に接続されて
いる。本願明細書では、ドレイン領域８の高濃度不純物
層８ａおよび低濃度不純物層８ｂを、それぞれ、高濃度
ドレイン領域８ａおよび低濃度ドレイン領域８ｂと称す
る場合がある。低濃度ドレイン領域８ｂの不純物濃度は
高濃度ドレイン領域８ａの不純物濃度よりも低い。
成された高濃度不純物層８ａと、第２表面領域１２に形
成された低濃度不純物層８ｂとを有している。低濃度不
純物層８ｂは高濃度不純物層８ａに電気的に接続されて
おり、高濃度不純物層８ａは不図示の配線に接続されて
いる。本願明細書では、ドレイン領域８の高濃度不純物
層８ａおよび低濃度不純物層８ｂを、それぞれ、高濃度
ドレイン領域８ａおよび低濃度ドレイン領域８ｂと称す
る場合がある。低濃度ドレイン領域８ｂの不純物濃度は
高濃度ドレイン領域８ａの不純物濃度よりも低い。
【００７８】本実施形態における低濃度ドレイン領域８
ｂは、高濃度ドレイン領域８ａから第２表面領域１２と
段差側面領域１３との間のコーナー部分にまで延びてお
り、そのコーナ部分を完全に覆っているが、第１表面領
域１１には達していない。その結果、第２表面領域１２
と段差側面領域１３との間のコーナー部分において、浮
遊ゲート４の下面凸部が低濃度ドレイン領域８ｂの一端
と対向している。また、低濃度ドレイン領域８ｂは、ト
ンネル酸化膜３を介して浮遊ゲート４の底面に対向して
いる。
ｂは、高濃度ドレイン領域８ａから第２表面領域１２と
段差側面領域１３との間のコーナー部分にまで延びてお
り、そのコーナ部分を完全に覆っているが、第１表面領
域１１には達していない。その結果、第２表面領域１２
と段差側面領域１３との間のコーナー部分において、浮
遊ゲート４の下面凸部が低濃度ドレイン領域８ｂの一端
と対向している。また、低濃度ドレイン領域８ｂは、ト
ンネル酸化膜３を介して浮遊ゲート４の底面に対向して
いる。
【００７９】第１表面領域１１に形成されたソース領域
７は、高濃度不純物層７ａと、高濃度不純物層７ａの不
純物濃度よりも低い不純物濃度を持つ低濃度不純物層７
ｂとを含んでいる。低濃度不純物層７ｂは、高濃度不純
物層７ａとチャネル領域９との間に設けられており、ト
ンネル酸化膜３を介して制御ゲート６のエッジ部分に対
向している。なお、図示されているように、ソース領域
７はビット線に接続されている。本願明細書では、ソー
ス領域７の高濃度不純物層７ａおよび低濃度不純物層７
ｂを、それぞれ、高濃度ソース領域７ａおよび低濃度ソ
ース領域７ｂと略記する場合がある。
７は、高濃度不純物層７ａと、高濃度不純物層７ａの不
純物濃度よりも低い不純物濃度を持つ低濃度不純物層７
ｂとを含んでいる。低濃度不純物層７ｂは、高濃度不純
物層７ａとチャネル領域９との間に設けられており、ト
ンネル酸化膜３を介して制御ゲート６のエッジ部分に対
向している。なお、図示されているように、ソース領域
７はビット線に接続されている。本願明細書では、ソー
ス領域７の高濃度不純物層７ａおよび低濃度不純物層７
ｂを、それぞれ、高濃度ソース領域７ａおよび低濃度ソ
ース領域７ｂと略記する場合がある。
【００８０】チャネル領域９は、ソース領域７に隣接す
る部分に形成されたｐ型低濃度不純物層９ｃと、段差側
面領域１３に形成され、ドレイン領域８の導電型（ｎ
型）と同一導電型のｎ-型極低濃度不純物層９ａと、ｎ-
型極低濃度不純物層９ａとｐ型低濃度不純物層９ｃとの
間に形成されたｐ+型高濃度不純物層９ｂとを有してお
り、チャネル領域９内の不純物濃度はチャネル長方向に
沿って一様ではない。このようなチャネルを、本願明細
書では「三重チャネル」と称することとする。また、本
願明細書では、チャネル領域９のｐ+型高濃度不純物層
９ｂおよびｐ型低濃度不純物層９ｃを、それぞれ、高濃
度チャネル領域９ｂおよび低濃度チャネル領域９ｃと略
記する場合がある。浮遊ゲート４が高電位のとき、チャ
ネル領域９のｎ-型極低濃度不純物層９ａのうち段差側
面領域１３に接する部分が反転し、その部分に厚さ１０
〜２０ｎｍの「ドレイン電位拡張領域」が形成される。
このような極めて薄い厚さの「ドレイン電位拡張領域」
に相当する薄いドレイン領域を通常の不純物ドーピング
で形成することは困難である。こうして形成する「ドレ
イン電位拡張領域」は、チャネル長方向に沿って水平に
走行してきたホットエレクトロンを散乱しない。このた
め、チャネルホットエレクトロンは、ドレイン電位拡張
領域によってエネルギを失わず、また、走行の方向を変
えないで、高い効率で浮遊ゲートに注入される。
る部分に形成されたｐ型低濃度不純物層９ｃと、段差側
面領域１３に形成され、ドレイン領域８の導電型（ｎ
型）と同一導電型のｎ-型極低濃度不純物層９ａと、ｎ-
型極低濃度不純物層９ａとｐ型低濃度不純物層９ｃとの
間に形成されたｐ+型高濃度不純物層９ｂとを有してお
り、チャネル領域９内の不純物濃度はチャネル長方向に
沿って一様ではない。このようなチャネルを、本願明細
書では「三重チャネル」と称することとする。また、本
願明細書では、チャネル領域９のｐ+型高濃度不純物層
９ｂおよびｐ型低濃度不純物層９ｃを、それぞれ、高濃
度チャネル領域９ｂおよび低濃度チャネル領域９ｃと略
記する場合がある。浮遊ゲート４が高電位のとき、チャ
ネル領域９のｎ-型極低濃度不純物層９ａのうち段差側
面領域１３に接する部分が反転し、その部分に厚さ１０
〜２０ｎｍの「ドレイン電位拡張領域」が形成される。
このような極めて薄い厚さの「ドレイン電位拡張領域」
に相当する薄いドレイン領域を通常の不純物ドーピング
で形成することは困難である。こうして形成する「ドレ
イン電位拡張領域」は、チャネル長方向に沿って水平に
走行してきたホットエレクトロンを散乱しない。このた
め、チャネルホットエレクトロンは、ドレイン電位拡張
領域によってエネルギを失わず、また、走行の方向を変
えないで、高い効率で浮遊ゲートに注入される。
【００８１】ｎ-型極低濃度不純物層９ａの存在によっ
て、段差側面領域１３の上部（チャネル領域の一部）の
電位がドレイン領域８の電位に近い値を示す。段差側面
領域およびその近傍が「ドレイン電位拡張領域」として
機能するには、ｎ-型の不純物層である必要はなく、Ｐ-
型の不純物層であってもよい。なお、「極低濃度」と
は、装置の動作時に、表面部分に反転層を形成し、ドレ
イン電位拡張領域として機能しうる程度の濃度を持つこ
とを意味している。
て、段差側面領域１３の上部（チャネル領域の一部）の
電位がドレイン領域８の電位に近い値を示す。段差側面
領域およびその近傍が「ドレイン電位拡張領域」として
機能するには、ｎ-型の不純物層である必要はなく、Ｐ-
型の不純物層であってもよい。なお、「極低濃度」と
は、装置の動作時に、表面部分に反転層を形成し、ドレ
イン電位拡張領域として機能しうる程度の濃度を持つこ
とを意味している。
【００８２】また、チャネル領域９のｐ+型高濃度不純
物層９ｂは、ｐ型低濃度不純物層９ｃの不純物濃度より
も「相対的に高い」不純物濃度を有しているという意味
で、便宜上、「ｐ+型高濃度」不純物層と記載している
が、重要な点は、チャネル領域９のうち浮遊ゲート４に
覆われている部分（浮遊ゲート４と制御ゲート６との境
界部近傍）において、チャネル領域９の不純物濃度が局
所的に増大していることにある。これによって段差側面
領域１３に形成されたドレイン領域拡張領域は第１表面
領域１１に達し、ドレイン電位拡張領域とチャネル領域
との間に形成される水平方向電界（第１の水平方向電
界）の強度が増加する。更に、浮遊ゲート４と第１表面
領域１１とがオーバーラップしている領域がチャネル方
向に計測して４０ｎｍ以下の短いサイズを持つとき（２
０ｎｍ程度が最も好ましい）、制御ゲート６と浮遊ゲー
ト４との境界の中心直下で形成される第２の水平方向電
界と、上記第１の水平方向電界とが重なり合って、チャ
ネル領域中に形成される電界が更に強められる。このよ
うに二つの水平方向電界が重なり合うという現象は、ス
タックゲート型では生じず、スプリットゲート型に特有
のものである。
物層９ｂは、ｐ型低濃度不純物層９ｃの不純物濃度より
も「相対的に高い」不純物濃度を有しているという意味
で、便宜上、「ｐ+型高濃度」不純物層と記載している
が、重要な点は、チャネル領域９のうち浮遊ゲート４に
覆われている部分（浮遊ゲート４と制御ゲート６との境
界部近傍）において、チャネル領域９の不純物濃度が局
所的に増大していることにある。これによって段差側面
領域１３に形成されたドレイン領域拡張領域は第１表面
領域１１に達し、ドレイン電位拡張領域とチャネル領域
との間に形成される水平方向電界（第１の水平方向電
界）の強度が増加する。更に、浮遊ゲート４と第１表面
領域１１とがオーバーラップしている領域がチャネル方
向に計測して４０ｎｍ以下の短いサイズを持つとき（２
０ｎｍ程度が最も好ましい）、制御ゲート６と浮遊ゲー
ト４との境界の中心直下で形成される第２の水平方向電
界と、上記第１の水平方向電界とが重なり合って、チャ
ネル領域中に形成される電界が更に強められる。このよ
うに二つの水平方向電界が重なり合うという現象は、ス
タックゲート型では生じず、スプリットゲート型に特有
のものである。
【００８３】図１（ａ）では、ｐ+型高濃度不純物層９
ｂが制御ゲート６の下方に深く入り込んでいるように記
載されているが、制御ゲート６がｐ+型高濃度不純物層
９ｂとオーバーラップしている領域のサイズ（チャネル
長方向のサイズ）は小さい方が好ましい。
ｂが制御ゲート６の下方に深く入り込んでいるように記
載されているが、制御ゲート６がｐ+型高濃度不純物層
９ｂとオーバーラップしている領域のサイズ（チャネル
長方向のサイズ）は小さい方が好ましい。
【００８４】図１（ｂ）に示されるように、素子分離層
２１に囲まれるようにして矩形の活性領域１０が形成さ
れている。活性領域１０の形状は、図示されるものに限
定されない。活性領域１０は、前述したように、段差側
面領域１３によって第１表面領域１１と第２表面領域１
２に分かれている。浮遊ゲート４は、段差側面領域１３
を跨ぐように配置され、第１表面領域１１および第２表
面領域１２の両方を部分的に覆っている。制御ゲート６
は第１表面領域１１上にあって、浮遊ゲート４に隣接し
ている。活性領域１０のうち、浮遊ゲート４および制御
ゲート６に覆われていない部分には、一対のｎ型の高濃
度不純物層（ｎ+層）が形成されており、高濃度ソース
領域７ａおよび高濃度ドレイン領域８ａとして機能す
る。浮遊ゲート４および制御ゲート６に覆われた領域内
には、低濃度ドレイン領域８ｂ、極低濃度不純物層９
ａ、高濃度チャネル領域９ｂおよび低濃度チャネル領域
９ｃが配置されている。
２１に囲まれるようにして矩形の活性領域１０が形成さ
れている。活性領域１０の形状は、図示されるものに限
定されない。活性領域１０は、前述したように、段差側
面領域１３によって第１表面領域１１と第２表面領域１
２に分かれている。浮遊ゲート４は、段差側面領域１３
を跨ぐように配置され、第１表面領域１１および第２表
面領域１２の両方を部分的に覆っている。制御ゲート６
は第１表面領域１１上にあって、浮遊ゲート４に隣接し
ている。活性領域１０のうち、浮遊ゲート４および制御
ゲート６に覆われていない部分には、一対のｎ型の高濃
度不純物層（ｎ+層）が形成されており、高濃度ソース
領域７ａおよび高濃度ドレイン領域８ａとして機能す
る。浮遊ゲート４および制御ゲート６に覆われた領域内
には、低濃度ドレイン領域８ｂ、極低濃度不純物層９
ａ、高濃度チャネル領域９ｂおよび低濃度チャネル領域
９ｃが配置されている。
【００８５】図１（ｂ）からわかるように、浮遊ゲート
４は、孤立したパターンを有しており、図示されていな
い他の不揮発性メモリの浮遊ゲートから電気的に分離さ
れている。制御ゲート６は、浮遊ゲート４に隣接する位
置に設けられているが、浮遊ゲート４のように孤立した
パターンを持つ必要はなく、ワード線と一体化した構成
を有していても良い。
４は、孤立したパターンを有しており、図示されていな
い他の不揮発性メモリの浮遊ゲートから電気的に分離さ
れている。制御ゲート６は、浮遊ゲート４に隣接する位
置に設けられているが、浮遊ゲート４のように孤立した
パターンを持つ必要はなく、ワード線と一体化した構成
を有していても良い。
【００８６】次に、本実施形態の装置について、データ
の書き込み、読み出しおよび消去のための動作の一例を
簡単に説明する。
の書き込み、読み出しおよび消去のための動作の一例を
簡単に説明する。
【００８７】まず、データ書き込み時には、制御ゲート
６に３．３Ｖ程度の比較的に高い電圧を印加し、ソース
領域７に０Ｖ、ドレイン領域８に５Ｖ程度の電圧を印加
する。すると、チャネル領域９においてホットエレクト
ロンが発生し、ホットエレクトロンが浮遊ゲート４に注
入される。こうして、データの書き込みが実行される。
６に３．３Ｖ程度の比較的に高い電圧を印加し、ソース
領域７に０Ｖ、ドレイン領域８に５Ｖ程度の電圧を印加
する。すると、チャネル領域９においてホットエレクト
ロンが発生し、ホットエレクトロンが浮遊ゲート４に注
入される。こうして、データの書き込みが実行される。
【００８８】データの読み出し時には、ソース領域７お
よびドレイン領域８への電圧印加関係を交換し、制御ゲ
ート６に３．３Ｖの電圧を印加するとともに、ソース領
域７に３．３Ｖ、ドレイン領域８に０Ｖ程度の電圧を印
加する。
よびドレイン領域８への電圧印加関係を交換し、制御ゲ
ート６に３．３Ｖの電圧を印加するとともに、ソース領
域７に３．３Ｖ、ドレイン領域８に０Ｖ程度の電圧を印
加する。
【００８９】データの消去のためには、制御ゲート６に
−５Ｖの電圧を印加し、ドレイン領域８に７Ｖ程度を印
加する。それによって、浮遊ゲート４に蓄積されていた
電子をトンネル酸化膜３を介してドレイン領域８に引き
抜く。電子は、ＦＮ型トンネル現象を利用してトンネル
酸化膜３を通過する。
−５Ｖの電圧を印加し、ドレイン領域８に７Ｖ程度を印
加する。それによって、浮遊ゲート４に蓄積されていた
電子をトンネル酸化膜３を介してドレイン領域８に引き
抜く。電子は、ＦＮ型トンネル現象を利用してトンネル
酸化膜３を通過する。
【００９０】図１（ａ）および図１（ｂ）に示す不揮発
性半導体記憶装置の持つ主要な特徴は、（１）チャネル
領域９が、ｎ-型またはｐ-型の極低濃度不純物層９ａ、
ｐ+型の高濃度不純物層９ｂおよびｐ型の低濃度不純物
層９ｃからなる三重構造を有していること、および
（２）低濃度ドレイン領域８ｂが段差底部のコーナー部
分を覆って形成されていることにある。
性半導体記憶装置の持つ主要な特徴は、（１）チャネル
領域９が、ｎ-型またはｐ-型の極低濃度不純物層９ａ、
ｐ+型の高濃度不純物層９ｂおよびｐ型の低濃度不純物
層９ｃからなる三重構造を有していること、および
（２）低濃度ドレイン領域８ｂが段差底部のコーナー部
分を覆って形成されていることにある。
【００９１】上記特徴によれば、消去動作のために、Ｆ
Ｎ型トンネル現象を利用し、第２の絶縁膜をトンネル酸
化膜として浮遊ゲート４中の電子を制御ゲート６へ引き
抜く回路構成、または、ＦＮ型トンネル現象を利用し
て、第１の絶縁膜をトンネル酸化膜として浮遊ゲートか
らドレイン層へ電子を引き抜く回路構成を採用すること
ができる。
Ｎ型トンネル現象を利用し、第２の絶縁膜をトンネル酸
化膜として浮遊ゲート４中の電子を制御ゲート６へ引き
抜く回路構成、または、ＦＮ型トンネル現象を利用し
て、第１の絶縁膜をトンネル酸化膜として浮遊ゲートか
らドレイン層へ電子を引き抜く回路構成を採用すること
ができる。
【００９２】また、前述の特徴（１）および（２）を持
つことから、読み出し動作を高速におこなうために、浮
遊ゲート４の閾値電圧Ｖｔは０．０Ｖから０．３Ｖ程度
に設定することができる。また、上記特徴（１）によっ
て、チャンネル領域９の端部（浮遊ゲート４に覆われて
いる部分）に「ドレイン電位拡張領域」を電気的に形成
することが可能になり、それによって、制御ゲート６の
直下部分の反転チャネル領域と「ドレイン電位拡張領
域」との境界に強い横方向電界を発生させることができ
る。その結果、段差側面領域１３での電子注入効率を向
上させることができる。また、上記特徴（２）は、「ド
レイン電位の拡張領域」を電気的に形成する効果を増大
させる。
つことから、読み出し動作を高速におこなうために、浮
遊ゲート４の閾値電圧Ｖｔは０．０Ｖから０．３Ｖ程度
に設定することができる。また、上記特徴（１）によっ
て、チャンネル領域９の端部（浮遊ゲート４に覆われて
いる部分）に「ドレイン電位拡張領域」を電気的に形成
することが可能になり、それによって、制御ゲート６の
直下部分の反転チャネル領域と「ドレイン電位拡張領
域」との境界に強い横方向電界を発生させることができ
る。その結果、段差側面領域１３での電子注入効率を向
上させることができる。また、上記特徴（２）は、「ド
レイン電位の拡張領域」を電気的に形成する効果を増大
させる。
【００９３】なお、上述のドレイン構造を持つため、デ
ータ書き込み時においてドレイン領域８に５Ｖ程度の電
圧を印加すると、ｎ-型極低濃度不純物層９ａの一部
（表面側）は反転する。このとき、ｎ型低濃度ドレイン
領域８ｂは、ｎ-型極低濃度不純物層９ａよりも不純物
濃度が高いため、その一部（ｎ-型極低濃度不純物層９
ａに隣接する部分）のみが空乏化する。この結果、第２
表面領域１２と段差側面領域１３との間のコーナー部分
（本願明細書においては「段差底部コーナー」と略記す
る場合がある）において、高い電界が形成されることに
なる。このとき、ドレイン領域８に与えられている電圧
（ドレイン電圧）と同じ程度の電圧が浮遊ゲート４にも
印加されるが、段差底部コーナーの形状に対応した形状
を浮遊ゲート４が持つため、浮遊ゲート４がドレイン領
域８の電界強度を緩和させる効果が弱まる。この結果、
図１（ａ）の構造によれば、低いドレイン電圧で強い電
界が形成される。さらに、コーナー部分においては電子
は回り込んで流れるため、電子を高エネルギーにする条
件と浮遊ゲート４に注入する条件が一致し、段差底部の
コーナー部分において電子注入効率を飛躍的に向上させ
ることができる。段差底部のコーナー部分が比較的に大
きな曲率を有する曲面から構成されている場合、電子を
高エネルギーにする条件と電子を浮遊ゲートに効率的に
注入する条件とがよりよく一致し、電子注入効率がさら
に向上する。
ータ書き込み時においてドレイン領域８に５Ｖ程度の電
圧を印加すると、ｎ-型極低濃度不純物層９ａの一部
（表面側）は反転する。このとき、ｎ型低濃度ドレイン
領域８ｂは、ｎ-型極低濃度不純物層９ａよりも不純物
濃度が高いため、その一部（ｎ-型極低濃度不純物層９
ａに隣接する部分）のみが空乏化する。この結果、第２
表面領域１２と段差側面領域１３との間のコーナー部分
（本願明細書においては「段差底部コーナー」と略記す
る場合がある）において、高い電界が形成されることに
なる。このとき、ドレイン領域８に与えられている電圧
（ドレイン電圧）と同じ程度の電圧が浮遊ゲート４にも
印加されるが、段差底部コーナーの形状に対応した形状
を浮遊ゲート４が持つため、浮遊ゲート４がドレイン領
域８の電界強度を緩和させる効果が弱まる。この結果、
図１（ａ）の構造によれば、低いドレイン電圧で強い電
界が形成される。さらに、コーナー部分においては電子
は回り込んで流れるため、電子を高エネルギーにする条
件と浮遊ゲート４に注入する条件が一致し、段差底部の
コーナー部分において電子注入効率を飛躍的に向上させ
ることができる。段差底部のコーナー部分が比較的に大
きな曲率を有する曲面から構成されている場合、電子を
高エネルギーにする条件と電子を浮遊ゲートに効率的に
注入する条件とがよりよく一致し、電子注入効率がさら
に向上する。
【００９４】ｎ-型極低濃度不純物層９ａは、高濃度ド
レイン領域８ａに電圧が印加された時、段差上部のコー
ナー部の電位を高くする役割を果たす。また、ｎ-型極
低濃度不純物層９ａは、データ消去時にトンネル酸化膜
３のＦＮ型トンネル現象を利用して電子を浮遊ゲート４
からドレイン領域８に引き抜く場合において、浮遊ゲー
ト４に負バイアスを与えても、表面近傍に強いバンド曲
がりと高電界が生じることを防止する役割をも果たす。
その結果、バンド間トンネルで発生した正孔が酸化膜中
に注入される現象が抑制される。
レイン領域８ａに電圧が印加された時、段差上部のコー
ナー部の電位を高くする役割を果たす。また、ｎ-型極
低濃度不純物層９ａは、データ消去時にトンネル酸化膜
３のＦＮ型トンネル現象を利用して電子を浮遊ゲート４
からドレイン領域８に引き抜く場合において、浮遊ゲー
ト４に負バイアスを与えても、表面近傍に強いバンド曲
がりと高電界が生じることを防止する役割をも果たす。
その結果、バンド間トンネルで発生した正孔が酸化膜中
に注入される現象が抑制される。
【００９５】本実施形態の装置の他の特徴は、チャネル
領域９の不純物濃度が極低濃度不純物層９ａに隣接する
位置において高く、ソース領域７に向かうにしたがって
低下していることにある。極低濃度不純物層９ａに隣接
するようにして形成された高濃度チャネル領域９ｂは、
電気的に形成された「ドレイン電位拡張領域」が段差側
面領域１３から制御ゲート６の直下部分にまで伸びるこ
とを抑制するように機能する。このため、制御ゲート６
の直下に位置する反転チャネル領域と浮遊ゲート４の直
下のチャネル領域との境界における横方向電界強度が更
に増大する。この電界強度の増大効果は、単に制御ゲー
ト６と浮遊ゲート４をスプリットした時よりも大きく、
段差側面領域１３を介して浮遊ゲート４に電子を高効率
に注入することができる。言い換えると、このような構
造によって、段差底部コーナーにおいて、電子の注入を
引き起こさせる一方、段差側面領域１３の上部コーナー
での電子注入効率を向上させることができ、全体として
電子注入効率を飛躍的に向上させることができる。
領域９の不純物濃度が極低濃度不純物層９ａに隣接する
位置において高く、ソース領域７に向かうにしたがって
低下していることにある。極低濃度不純物層９ａに隣接
するようにして形成された高濃度チャネル領域９ｂは、
電気的に形成された「ドレイン電位拡張領域」が段差側
面領域１３から制御ゲート６の直下部分にまで伸びるこ
とを抑制するように機能する。このため、制御ゲート６
の直下に位置する反転チャネル領域と浮遊ゲート４の直
下のチャネル領域との境界における横方向電界強度が更
に増大する。この電界強度の増大効果は、単に制御ゲー
ト６と浮遊ゲート４をスプリットした時よりも大きく、
段差側面領域１３を介して浮遊ゲート４に電子を高効率
に注入することができる。言い換えると、このような構
造によって、段差底部コーナーにおいて、電子の注入を
引き起こさせる一方、段差側面領域１３の上部コーナー
での電子注入効率を向上させることができ、全体として
電子注入効率を飛躍的に向上させることができる。
【００９６】また、低濃度ドレイン領域８ｂが広い範囲
にわたって浮遊ゲート４に対向しているため、浮遊ゲー
ト４からドレイン領域８へ電子を引き抜くタイプのデー
タ消去が効率的に実行できる。このタイプのデータ消去
によれば、データを消去するためにドレイン領域８に高
いバイアスを印加し、浮遊ゲート４に負バイアスを与え
ても、トンネル酸化膜３への正孔注入が抑制されるの
で、データ消去特性が向上する。
にわたって浮遊ゲート４に対向しているため、浮遊ゲー
ト４からドレイン領域８へ電子を引き抜くタイプのデー
タ消去が効率的に実行できる。このタイプのデータ消去
によれば、データを消去するためにドレイン領域８に高
いバイアスを印加し、浮遊ゲート４に負バイアスを与え
ても、トンネル酸化膜３への正孔注入が抑制されるの
で、データ消去特性が向上する。
【００９７】次に、図２（ａ）から図２（ｄ）および図
３（ａ）から図３（ｄ）を参照しながら、上記不揮発性
半導体記憶装置の製造方法を説明する。
３（ａ）から図３（ｄ）を参照しながら、上記不揮発性
半導体記憶装置の製造方法を説明する。
【００９８】まず、図２（ａ）に示すように、ｐ型シリ
コン基板１の表面に素子分離層２１を形成する。基板１
の表面において、素子分離層２１が形成されていない領
域は、活性領域１０となる。活性領域１０の上に熱酸化
法によって保護酸化膜を形成した後、基板１の表面をレ
ジストマスク２２で覆う。このレジストマスク２２は、
チャネル領域９のための不純物（ｐ型不純物）をドープ
するときのマスクであり、この不純物を注入すべき領域
を覆わないようにパターニングされる。その後、加速エ
ネルギー３０ｋｅＶ、ドーズ量２．５×１０12ｃｍ-2の
条件でホウ素イオン（ｐ型不純物イオン）をメモリ部分
の活性領域１０に注入する。このイオン注入は、閾値電
圧制御を目的として行うものであり、低濃度チャネル領
域９ｃとなるべき部分を含むｐ層９ｃ’が活性領域１０
の表面全体に形成される。
コン基板１の表面に素子分離層２１を形成する。基板１
の表面において、素子分離層２１が形成されていない領
域は、活性領域１０となる。活性領域１０の上に熱酸化
法によって保護酸化膜を形成した後、基板１の表面をレ
ジストマスク２２で覆う。このレジストマスク２２は、
チャネル領域９のための不純物（ｐ型不純物）をドープ
するときのマスクであり、この不純物を注入すべき領域
を覆わないようにパターニングされる。その後、加速エ
ネルギー３０ｋｅＶ、ドーズ量２．５×１０12ｃｍ-2の
条件でホウ素イオン（ｐ型不純物イオン）をメモリ部分
の活性領域１０に注入する。このイオン注入は、閾値電
圧制御を目的として行うものであり、低濃度チャネル領
域９ｃとなるべき部分を含むｐ層９ｃ’が活性領域１０
の表面全体に形成される。
【００９９】次に、厚さ１４ｎｍのゲート酸化膜を形成
した後、ＣＶＤ法等を用いた厚さ３３０ｎｍのポリシリ
コン膜と厚さ５０ｎｍのＨＴＯ（High Temperature Oxi
de）膜２３を堆積する。この膜２３は、ＨＴＯから形成
される代わりに、窒化シリコンから形成されても良い。
その後、公知のリソグラフィ技術およびエッチング技術
を用いて、これらの積層膜をパターニングすることによ
って、図２（ｂ）に示されるような制御ゲート６を形成
する。
した後、ＣＶＤ法等を用いた厚さ３３０ｎｍのポリシリ
コン膜と厚さ５０ｎｍのＨＴＯ（High Temperature Oxi
de）膜２３を堆積する。この膜２３は、ＨＴＯから形成
される代わりに、窒化シリコンから形成されても良い。
その後、公知のリソグラフィ技術およびエッチング技術
を用いて、これらの積層膜をパターニングすることによ
って、図２（ｂ）に示されるような制御ゲート６を形成
する。
【０１００】次に、図２（ｃ）に示すように、レジスト
マスク２４を形成した後、加速エネルギー１０ｋｅＶ、
ドーズ量２．０×１０14ｃｍ-2の条件でホウ素イオンを
活性領域１０に注入する。このとき、斜めイオン注入法
によって注入角度を２０°にし、制御ゲート６のエッジ
下方にもイオンを注入する。このイオン注入によって、
高濃度チャネル領域９ｂとなる部分を含むｐ+層９ｂ’
が基板１の表面に浅く形成される。
マスク２４を形成した後、加速エネルギー１０ｋｅＶ、
ドーズ量２．０×１０14ｃｍ-2の条件でホウ素イオンを
活性領域１０に注入する。このとき、斜めイオン注入法
によって注入角度を２０°にし、制御ゲート６のエッジ
下方にもイオンを注入する。このイオン注入によって、
高濃度チャネル領域９ｂとなる部分を含むｐ+層９ｂ’
が基板１の表面に浅く形成される。
【０１０１】次に、図２（ｄ）に示すように、レジスト
マスク２５を形成した後、イオン注入法によって低濃度
ソース領域７ｂを形成する。レジストマスク２５を除去
した後、図３（ａ）に示すように、制御ゲート６の側壁
を熱酸化することによって側壁酸化膜２６を形成する。
この後、厚さ５０ｎｍ程度のＢＰＳＧ膜によるサイドウ
ォール２７を形成する。サイドウォール２７の厚さを調
節することによって、制御ゲート６のエッジと、のちに
形成する凹部との間の距離を制御することができる。
マスク２５を形成した後、イオン注入法によって低濃度
ソース領域７ｂを形成する。レジストマスク２５を除去
した後、図３（ａ）に示すように、制御ゲート６の側壁
を熱酸化することによって側壁酸化膜２６を形成する。
この後、厚さ５０ｎｍ程度のＢＰＳＧ膜によるサイドウ
ォール２７を形成する。サイドウォール２７の厚さを調
節することによって、制御ゲート６のエッジと、のちに
形成する凹部との間の距離を制御することができる。
【０１０２】次に、図３（ｂ）に示すように、活性領域
１０の一部を露出させる開口部２９を有するレジストマ
スク２８を基板１上に形成する。この開口部２９の位置
と平面形状は、のちに基板１の表面に形成する凹部の位
置と平面形状を実質的に規定する。レジストマスク２８
の開口部２９は、例えば、図１７（ａ）に示すような平
面形状を有している。
１０の一部を露出させる開口部２９を有するレジストマ
スク２８を基板１上に形成する。この開口部２９の位置
と平面形状は、のちに基板１の表面に形成する凹部の位
置と平面形状を実質的に規定する。レジストマスク２８
の開口部２９は、例えば、図１７（ａ）に示すような平
面形状を有している。
【０１０３】この後、レジストマスク２８をエッチング
マスクとして用いて基板１の表面を３０ｎｍから７０ｎ
ｍ程度エッチングし、それによって基板１の表面に凹部
を形成する。本実施形態では、凹部を形成することによ
って段差構造を基板１の表面に与えている。基板１の活
性領域１０に段差を形成する方法は、活性領域１０に凹
部を形成する方法に限定されるわけではない。
マスクとして用いて基板１の表面を３０ｎｍから７０ｎ
ｍ程度エッチングし、それによって基板１の表面に凹部
を形成する。本実施形態では、凹部を形成することによ
って段差構造を基板１の表面に与えている。基板１の活
性領域１０に段差を形成する方法は、活性領域１０に凹
部を形成する方法に限定されるわけではない。
【０１０４】活性領域１０に凹部を形成するためのエッ
チングは、基板１に与える損傷が少ない方法で行うこと
が好ましく、例えばケミカルドライエッチング（ＣＤ
Ｅ：Chemical Dry Etching）法を用いて行うことが好ま
しい。ＣＤＥでは、エッチングガスのラジカルを発生さ
せて、シリコン基板１の露出表面とラジカルとの化学反
応によってシリコンをエッチングするため、基板１へ損
傷を与えることがない。異方性条件のもとでＣＤＥによ
って形成した凹部の断面を図１８に示す。図１８は、走
査型電子顕微鏡（ＳＥＭ）写真に基づいて作成した図で
ある。図１８からわかるように、ＣＤＥによって凹部
（深さ５０ｎｍ程度）５１がシリコン基板１の表面に形
成されている。このＣＤＥは、フォトレジスト５０をマ
スクとして行っている。凹部５１の底面（第２表面領域
５３）と側面（段差側面領域５４）との間のコーナー部
分５５は、なだらかにカーブを描いた曲面から構成され
ている。このように湾曲したコーナー部分５５は、前述
したように、浮遊ゲートへの電子注入効率を向上させる
働きをする。また、凹部５１の側面５４および底面５３
を熱酸化することによって形成したトンネル酸化膜（不
図示）は良好な膜質を有していることが確認されてい
る。
チングは、基板１に与える損傷が少ない方法で行うこと
が好ましく、例えばケミカルドライエッチング（ＣＤ
Ｅ：Chemical Dry Etching）法を用いて行うことが好ま
しい。ＣＤＥでは、エッチングガスのラジカルを発生さ
せて、シリコン基板１の露出表面とラジカルとの化学反
応によってシリコンをエッチングするため、基板１へ損
傷を与えることがない。異方性条件のもとでＣＤＥによ
って形成した凹部の断面を図１８に示す。図１８は、走
査型電子顕微鏡（ＳＥＭ）写真に基づいて作成した図で
ある。図１８からわかるように、ＣＤＥによって凹部
（深さ５０ｎｍ程度）５１がシリコン基板１の表面に形
成されている。このＣＤＥは、フォトレジスト５０をマ
スクとして行っている。凹部５１の底面（第２表面領域
５３）と側面（段差側面領域５４）との間のコーナー部
分５５は、なだらかにカーブを描いた曲面から構成され
ている。このように湾曲したコーナー部分５５は、前述
したように、浮遊ゲートへの電子注入効率を向上させる
働きをする。また、凹部５１の側面５４および底面５３
を熱酸化することによって形成したトンネル酸化膜（不
図示）は良好な膜質を有していることが確認されてい
る。
【０１０５】再び図１７（ａ）を参照する。図１７
（ａ）に示すような開口部２９を持つレジストマスク２
８を用いて凹部形成のためのエッチングを行う場合、素
子分離層２１の一部が開口部２９を介して露出している
が、上記エッチングはシリコンを選択的にエッチングす
る条件で実行されるため、素子分離層２１のエッチング
は無視できる。このエッチング工程に際して、シリコン
基板１の表面は、厳密に言えば、レジストマスク２８と
素子分離層２１とをマスクとしてエッチングされること
になる。図１７（ａ）の場合、斜線を施した領域がエッ
チングされ、活性領域１０の他の領域よりもレベルの低
い表面（凹部底面）が出現する。活性領域１０のうち、
エッチングされなかった領域が「第１表面領域１１」と
なり、エッチングされた領域（斜線を施した領域）が
「第２表面領域１２」となる。エッチングにより形成さ
れた凹部の内側側面のうち、第１表面領域１１と第２表
面領域１２との間に位置するものが、両表面領域を連結
する「段差側面領域１３」となる。なお、レジストマス
ク２８の開口部２９は、図１７（ａ）に示すレイアウト
を持つものに限定されず、例えば、図１７（ｂ）や図１
７（ｃ）に示すようなレイアウトを持つものであっても
良い。
（ａ）に示すような開口部２９を持つレジストマスク２
８を用いて凹部形成のためのエッチングを行う場合、素
子分離層２１の一部が開口部２９を介して露出している
が、上記エッチングはシリコンを選択的にエッチングす
る条件で実行されるため、素子分離層２１のエッチング
は無視できる。このエッチング工程に際して、シリコン
基板１の表面は、厳密に言えば、レジストマスク２８と
素子分離層２１とをマスクとしてエッチングされること
になる。図１７（ａ）の場合、斜線を施した領域がエッ
チングされ、活性領域１０の他の領域よりもレベルの低
い表面（凹部底面）が出現する。活性領域１０のうち、
エッチングされなかった領域が「第１表面領域１１」と
なり、エッチングされた領域（斜線を施した領域）が
「第２表面領域１２」となる。エッチングにより形成さ
れた凹部の内側側面のうち、第１表面領域１１と第２表
面領域１２との間に位置するものが、両表面領域を連結
する「段差側面領域１３」となる。なお、レジストマス
ク２８の開口部２９は、図１７（ａ）に示すレイアウト
を持つものに限定されず、例えば、図１７（ｂ）や図１
７（ｃ）に示すようなレイアウトを持つものであっても
良い。
【０１０６】次に、図３（ｂ）に示すように、レジスト
マスク２８の開口部２９を介して、砒素イオンの注入を
行う。具体的には、ドーズ量６．０×１０13ｃｍ-2の砒
素イオンを６０ｋｅＶという比較的高い加速エネルギー
で基板１の凹部に注入する。注入角度は例えば７°とす
る。このような砒素イオン注入によって、低濃度ドレイ
ン領域８ｂが凹部の底面に形成されるともに、極低濃度
のｎ-型不純物拡散層（またはｐ-型不純物拡散層）９ａ
が段差側面領域１３に形成される。このイオン注入工程
において、段差側面領域１３に砒素イオンが注入される
が、砒素イオン注入の前には、段差側面領域の導電型は
ｐ型である。従って、段差側面領域１３に注入される砒
素イオンの量が多くなるにつれて、段差側面領域１３の
導電型はｐ-型からｎ-型に変化する。しかし、いずれに
しても、段差側面領域１３におけるｎ型不純物の濃度
は、段差側面領域１３がドレイン領域として機能するに
は不十分なレベルにある。その結果、極低濃度不純物層
９ａはチャネル領域９の一部として機能する。こうし
て、三重構造を有するチャネル領域９が得られる。
マスク２８の開口部２９を介して、砒素イオンの注入を
行う。具体的には、ドーズ量６．０×１０13ｃｍ-2の砒
素イオンを６０ｋｅＶという比較的高い加速エネルギー
で基板１の凹部に注入する。注入角度は例えば７°とす
る。このような砒素イオン注入によって、低濃度ドレイ
ン領域８ｂが凹部の底面に形成されるともに、極低濃度
のｎ-型不純物拡散層（またはｐ-型不純物拡散層）９ａ
が段差側面領域１３に形成される。このイオン注入工程
において、段差側面領域１３に砒素イオンが注入される
が、砒素イオン注入の前には、段差側面領域の導電型は
ｐ型である。従って、段差側面領域１３に注入される砒
素イオンの量が多くなるにつれて、段差側面領域１３の
導電型はｐ-型からｎ-型に変化する。しかし、いずれに
しても、段差側面領域１３におけるｎ型不純物の濃度
は、段差側面領域１３がドレイン領域として機能するに
は不十分なレベルにある。その結果、極低濃度不純物層
９ａはチャネル領域９の一部として機能する。こうし
て、三重構造を有するチャネル領域９が得られる。
【０１０７】次に、図３（ｃ）に示すように、ＢＰＳＧ
サイドウォール２７を除去し、硫酸洗浄をする。ＢＰＳ
Ｇサイドウォール２７の除去に際して、側壁酸化膜２６
がエッチングされたとしても、次の工程で、制御ゲート
６の側壁が酸化されるため、最終的には、制御ゲート６
の側壁は容量絶縁膜５によって覆われることになる。次
に、熱酸化工程によって厚さ９ｎｍの酸化膜を形成す
る。この熱酸化工程によって、制御ゲート６の直下では
厚く、浮遊ゲート４の直下では薄い第１絶縁膜３が形成
される。第１絶縁膜３がこのように形成される結果、書
き込み時におけるソース側チャネルホットキャリア注入
はさらに改善される。この酸化工程において、ポリシリ
コンの酸化レートが高いため、制御ゲート６の側壁には
厚さ１５ｎｍ程度の酸化膜が成長する。
サイドウォール２７を除去し、硫酸洗浄をする。ＢＰＳ
Ｇサイドウォール２７の除去に際して、側壁酸化膜２６
がエッチングされたとしても、次の工程で、制御ゲート
６の側壁が酸化されるため、最終的には、制御ゲート６
の側壁は容量絶縁膜５によって覆われることになる。次
に、熱酸化工程によって厚さ９ｎｍの酸化膜を形成す
る。この熱酸化工程によって、制御ゲート６の直下では
厚く、浮遊ゲート４の直下では薄い第１絶縁膜３が形成
される。第１絶縁膜３がこのように形成される結果、書
き込み時におけるソース側チャネルホットキャリア注入
はさらに改善される。この酸化工程において、ポリシリ
コンの酸化レートが高いため、制御ゲート６の側壁には
厚さ１５ｎｍ程度の酸化膜が成長する。
【０１０８】その後、厚さ１５０ｎｍ程度のポリシリコ
ン膜を堆積した後、そのポリシリコン膜を異方性エッチ
ング技術によってエッチングすることによって、図３
（ｄ）に示されるように、制御ゲート６の側面に自己整
合した浮遊ゲート４を形成することができる。このた
め、本発明の構造によれば、高集積化が容易である。制
御ゲート６の側面のうち、浮遊ゲート４が形成される側
とは反対の側にもポリシリコン膜がサイドウォール状に
残存するが、特に重要な電気的機能を発揮しないため、
図１（ａ）等の図面では記載が省略されている。
ン膜を堆積した後、そのポリシリコン膜を異方性エッチ
ング技術によってエッチングすることによって、図３
（ｄ）に示されるように、制御ゲート６の側面に自己整
合した浮遊ゲート４を形成することができる。このた
め、本発明の構造によれば、高集積化が容易である。制
御ゲート６の側面のうち、浮遊ゲート４が形成される側
とは反対の側にもポリシリコン膜がサイドウォール状に
残存するが、特に重要な電気的機能を発揮しないため、
図１（ａ）等の図面では記載が省略されている。
【０１０９】制御ゲート６の一部を覆ってレジストマス
ク２８ｂを塗布した後、加速エネルギー４０ｋｅＶでド
ーズ量８．０×１０14ｃｍ-2の燐を注入し、低濃度ドレ
イン領域８ｂを形成する。なお、このときの注入角度は
２０°とする。その後、図示してはいないが、厚い高濃
度ソース領域7ａおよびドレイン領域８ａを形成する。
また、層間絶縁膜や配線を形成する公知の製造工程が実
行され、本実施形態にかかる不揮発性半導体記憶装置の
製造が完成する。
ク２８ｂを塗布した後、加速エネルギー４０ｋｅＶでド
ーズ量８．０×１０14ｃｍ-2の燐を注入し、低濃度ドレ
イン領域８ｂを形成する。なお、このときの注入角度は
２０°とする。その後、図示してはいないが、厚い高濃
度ソース領域7ａおよびドレイン領域８ａを形成する。
また、層間絶縁膜や配線を形成する公知の製造工程が実
行され、本実施形態にかかる不揮発性半導体記憶装置の
製造が完成する。
【０１１０】上記製造方法によれば、所望の不純物濃度
プロファイルを持つドレイン領域８およびチャネル領域
９を簡単な工程で形成することができる。このことは、
シリコン基板１の表面に沿った１次元的な不純物濃度分
布を計算機シミュレーションによって計算した結果で確
認されている。図４は、第１表面領域１１、段差側面領
域１３および第２表面領域１２にわたる、基板表面の不
純物濃度分布を示している。図４では、基板１の表面に
おける不純物濃度が、ソース領域７からドレイン領域８
までの範囲にわたって、基板表面の位置に応じてプロッ
トされている。図４において、実線は三重チャネル領域
を形成した場合の不純物濃度を示し、点線は均一チャネ
ル領域を形成した場合の不純物濃度を示している。縦軸
は不純物濃度値を、横軸は第１表面領域１１の特定の位
置を起点とした場合の起点からの表面に沿った距離を示
している。
プロファイルを持つドレイン領域８およびチャネル領域
９を簡単な工程で形成することができる。このことは、
シリコン基板１の表面に沿った１次元的な不純物濃度分
布を計算機シミュレーションによって計算した結果で確
認されている。図４は、第１表面領域１１、段差側面領
域１３および第２表面領域１２にわたる、基板表面の不
純物濃度分布を示している。図４では、基板１の表面に
おける不純物濃度が、ソース領域７からドレイン領域８
までの範囲にわたって、基板表面の位置に応じてプロッ
トされている。図４において、実線は三重チャネル領域
を形成した場合の不純物濃度を示し、点線は均一チャネ
ル領域を形成した場合の不純物濃度を示している。縦軸
は不純物濃度値を、横軸は第１表面領域１１の特定の位
置を起点とした場合の起点からの表面に沿った距離を示
している。
【０１１１】図４からわかるように、第１表面領域１１
と段差側面領域１３との間のコーナー部分を含む段差側
面領域１３において、不純物濃度が３．０×１０18ｃｍ
-3を下回る極低濃度不純物層９ａが形成されている。ま
た、段差側面領域１３と第２表面領域１２との間のコー
ナー部分を含む第２表面領域１２においては、低濃度不
純物層８ｂが形成されている。さらに、不純物濃度が１
×１０20ｃｍ-3に達する高濃度不純物層８ａが低濃度不
純物層８ｂの右側に形成されている。段差底部に形成さ
れた、なだらかな不純物プロファイルは、データ消去時
において、ドレイン領域８に高電圧を添加したとき、ド
レイン領域８と基板１との間の電界緩和をはかることが
でき、データ消去特性を向上させるのに寄与する。さら
に、浮遊ゲート４とドレイン領域８との容量結合を増大
させ、書き込み時において、浮遊ゲート４と制御ゲート
６との間の電位差を増大させる効果がある。そのため、
いっそう注入効率が向上する。
と段差側面領域１３との間のコーナー部分を含む段差側
面領域１３において、不純物濃度が３．０×１０18ｃｍ
-3を下回る極低濃度不純物層９ａが形成されている。ま
た、段差側面領域１３と第２表面領域１２との間のコー
ナー部分を含む第２表面領域１２においては、低濃度不
純物層８ｂが形成されている。さらに、不純物濃度が１
×１０20ｃｍ-3に達する高濃度不純物層８ａが低濃度不
純物層８ｂの右側に形成されている。段差底部に形成さ
れた、なだらかな不純物プロファイルは、データ消去時
において、ドレイン領域８に高電圧を添加したとき、ド
レイン領域８と基板１との間の電界緩和をはかることが
でき、データ消去特性を向上させるのに寄与する。さら
に、浮遊ゲート４とドレイン領域８との容量結合を増大
させ、書き込み時において、浮遊ゲート４と制御ゲート
６との間の電位差を増大させる効果がある。そのため、
いっそう注入効率が向上する。
【０１１２】実線が示す計算結果によれば、極低濃度不
純物層９ａに隣接する領域において相対的に高い不純物
濃度を持つ高濃度チャネル領域９ｂが形成され、極低濃
度不純物層９ａの厚さは、わずかに５０ｎｍ程度以下に
なっている。
純物層９ａに隣接する領域において相対的に高い不純物
濃度を持つ高濃度チャネル領域９ｂが形成され、極低濃
度不純物層９ａの厚さは、わずかに５０ｎｍ程度以下に
なっている。
【０１１３】このような構成を持つ不揮発性半導体装置
のデバイス特性に関しては、今まで十分な研究は行われ
ていない。そのため、まず、段差を有するドレイン構造
におけるドレイン電界強度に関する基本的動作特性をシ
ミュレーション結果に基づきながら説明する。
のデバイス特性に関しては、今まで十分な研究は行われ
ていない。そのため、まず、段差を有するドレイン構造
におけるドレイン電界強度に関する基本的動作特性をシ
ミュレーション結果に基づきながら説明する。
【０１１４】図５は、本発明による不揮発性半導体記憶
装置のドレイン構造を持つ場合と従来のフラットなドレ
イン構造を持つ場合について、計算機シミュレーション
により求めたドレイン電界強度のゲート電圧依存性を示
している。グラフの縦軸は電界強度、横軸はゲート電圧
を示している。実線が本発明のドレイン構造についての
計算結果を示し、破線が従来のフラットなドレイン構造
についての計算結果を示している。ドレイン構造がフラ
ットな場合、ドレイン電界強度はゲート電圧の上昇に伴
って弱まることががわかる。一方、本発明のドレイン構
造によれば、ゲート電圧を上昇させてもドレイン電界強
度はほとんど低下しない。段差側面領域１３と第１表面
領域１１との間のコーナ部分において、浮遊ゲート４
が、そのコーナー部分の形状に応じた形状を持つため、
ゲート電圧がドレイン電界強度を緩和させるという効果
が弱まり、その結果、ゲート電圧を上昇させてもドレイ
ン電界強度は低下しないと考えられる。ゲート電圧を十
分に高くすると、段差側面領域１３における表面電位
は、ドレイン空乏層の広がりを抑制するように働き、結
果として、ドレイン電界強度はむしろ増大する。このよ
うに、本発明の採用するドレイン構造によれば、ドレイ
ン電界強度のゲート電圧依存性が従来のそれとは大きく
異なることがわかる。
装置のドレイン構造を持つ場合と従来のフラットなドレ
イン構造を持つ場合について、計算機シミュレーション
により求めたドレイン電界強度のゲート電圧依存性を示
している。グラフの縦軸は電界強度、横軸はゲート電圧
を示している。実線が本発明のドレイン構造についての
計算結果を示し、破線が従来のフラットなドレイン構造
についての計算結果を示している。ドレイン構造がフラ
ットな場合、ドレイン電界強度はゲート電圧の上昇に伴
って弱まることががわかる。一方、本発明のドレイン構
造によれば、ゲート電圧を上昇させてもドレイン電界強
度はほとんど低下しない。段差側面領域１３と第１表面
領域１１との間のコーナ部分において、浮遊ゲート４
が、そのコーナー部分の形状に応じた形状を持つため、
ゲート電圧がドレイン電界強度を緩和させるという効果
が弱まり、その結果、ゲート電圧を上昇させてもドレイ
ン電界強度は低下しないと考えられる。ゲート電圧を十
分に高くすると、段差側面領域１３における表面電位
は、ドレイン空乏層の広がりを抑制するように働き、結
果として、ドレイン電界強度はむしろ増大する。このよ
うに、本発明の採用するドレイン構造によれば、ドレイ
ン電界強度のゲート電圧依存性が従来のそれとは大きく
異なることがわかる。
【０１１５】この新たに見出された基本動作特性によれ
ば、データ書き込み時において、浮遊ゲート４にドレイ
ン電圧と同程度の電圧を印加しても、従来よりも低いド
レイン電圧で高電界を形成することができ、しかも、そ
の高電界が形成される位置が段差底部コーナーの近傍に
なる。これは、従来の構造において顕著な、「浮遊ゲー
トがドレイン電界を緩和する効果」が、本発明の浮遊ゲ
ートの形状の特徴によって弱まるためである。
ば、データ書き込み時において、浮遊ゲート４にドレイ
ン電圧と同程度の電圧を印加しても、従来よりも低いド
レイン電圧で高電界を形成することができ、しかも、そ
の高電界が形成される位置が段差底部コーナーの近傍に
なる。これは、従来の構造において顕著な、「浮遊ゲー
トがドレイン電界を緩和する効果」が、本発明の浮遊ゲ
ートの形状の特徴によって弱まるためである。
【０１１６】図６および図７は、本実施形態の不揮発性
半導体装置について、それぞれ、装置内部の電位分布お
よび電界分布を示している。図６および図７は、いずれ
も、ドレイン領域に５Ｖの電圧を印加し、浮遊ゲートに
４Ｖの電圧を印加した場合の計算結果を示しており、ソ
ース／ドレイン領域およびチャネル領域における不純物
濃度分布は、図４に示したとおりである。各図におい
て、実線は三重チャネル領域を形成した場合を示し、点
線は均一チャネル領域を形成した場合を示している。
半導体装置について、それぞれ、装置内部の電位分布お
よび電界分布を示している。図６および図７は、いずれ
も、ドレイン領域に５Ｖの電圧を印加し、浮遊ゲートに
４Ｖの電圧を印加した場合の計算結果を示しており、ソ
ース／ドレイン領域およびチャネル領域における不純物
濃度分布は、図４に示したとおりである。各図におい
て、実線は三重チャネル領域を形成した場合を示し、点
線は均一チャネル領域を形成した場合を示している。
【０１１７】ドレイン領域に５Ｖの電圧を印加すると、
図６からわかるように、段差側面領域１３に「ドレイン
電位拡張領域」が電気的に形成されるとともに、段差側
面領域１３と第２表面領域１２との間のコーナー部分
（段差底部コーナー）で急激な電位変化が生じている。
高濃度ドレイン領域８ａの電位は、ほぼ一定に保たれて
おり、印加電圧とシリコンバンドギャップの半分の０．
５５Ｖとを合わせて５．５５Ｖになっている。また、三
重チャネル領域内の電位変化は、均一チャネル領域内の
電位変化に比較して急激である。
図６からわかるように、段差側面領域１３に「ドレイン
電位拡張領域」が電気的に形成されるとともに、段差側
面領域１３と第２表面領域１２との間のコーナー部分
（段差底部コーナー）で急激な電位変化が生じている。
高濃度ドレイン領域８ａの電位は、ほぼ一定に保たれて
おり、印加電圧とシリコンバンドギャップの半分の０．
５５Ｖとを合わせて５．５５Ｖになっている。また、三
重チャネル領域内の電位変化は、均一チャネル領域内の
電位変化に比較して急激である。
【０１１８】図７からわかるように、第１表面領域１１
（チャネル領域）において高電界が得られるだけでな
く、段差底部および段差側部の下部においても高電界が
発生している。これは、低濃度ドレイン領域８ｂが段差
底部のコーナー部において空乏化しているためである。
また、第１表面領域１１における横方向電界は、実線で
示した３重チャネル領域を備えた場合に、点線で示した
均一チャネル領域を備えた場合よりも高く、４００００
０ Ｖ／ｃｍ以上に達している。また、第１表面領域１
１内に生じた横方向強電界は、チャネル領域９内にある
ため、段差側面領域１３における電子エネルギーを高い
状態に保つことができ、浮遊ゲート４への電子の注入効
率を向上させる。
（チャネル領域）において高電界が得られるだけでな
く、段差底部および段差側部の下部においても高電界が
発生している。これは、低濃度ドレイン領域８ｂが段差
底部のコーナー部において空乏化しているためである。
また、第１表面領域１１における横方向電界は、実線で
示した３重チャネル領域を備えた場合に、点線で示した
均一チャネル領域を備えた場合よりも高く、４００００
０ Ｖ／ｃｍ以上に達している。また、第１表面領域１
１内に生じた横方向強電界は、チャネル領域９内にある
ため、段差側面領域１３における電子エネルギーを高い
状態に保つことができ、浮遊ゲート４への電子の注入効
率を向上させる。
【０１１９】このような結果は、図８からも理解でき
る。図８は、衝突電離で発生した電子・正孔対の生成率
の２次元分布図である。図８が示すように、制御ゲート
６と浮遊ゲート４との境界直下の領域と段差底部のコー
ナー部において、高い衝突電離確率が示されている。こ
の結果からも、本願発明の不揮発性半導体装置において
は、電子の高効率生成ポイントが２個所あることがわか
る。
る。図８は、衝突電離で発生した電子・正孔対の生成率
の２次元分布図である。図８が示すように、制御ゲート
６と浮遊ゲート４との境界直下の領域と段差底部のコー
ナー部において、高い衝突電離確率が示されている。こ
の結果からも、本願発明の不揮発性半導体装置において
は、電子の高効率生成ポイントが２個所あることがわか
る。
【０１２０】図９は、本実施形態の不揮発性半導体記憶
装置について、ゲート電流の制御ゲート電圧依存性を示
している。図９は、ドレイン領域に５Ｖの電圧を印加し
た場合の計算結果であり、実線は三重チャネル領域を備
えた場合を示し、点線は均一チャネル領域を備えた場合
を示している。図９において、縦軸は浮遊ゲート電流値
を示し、横軸は制御ゲートに印加される電圧を示してい
る。均一チャネル領域を備えている場合においても、従
来構造に比較して高いゲート電流値が得られるが、三重
チャネル領域を備えている場合は、均一チャネル領域を
備えている場合に比べてさらに１０倍程度の特性改善が
図られている。
装置について、ゲート電流の制御ゲート電圧依存性を示
している。図９は、ドレイン領域に５Ｖの電圧を印加し
た場合の計算結果であり、実線は三重チャネル領域を備
えた場合を示し、点線は均一チャネル領域を備えた場合
を示している。図９において、縦軸は浮遊ゲート電流値
を示し、横軸は制御ゲートに印加される電圧を示してい
る。均一チャネル領域を備えている場合においても、従
来構造に比較して高いゲート電流値が得られるが、三重
チャネル領域を備えている場合は、均一チャネル領域を
備えている場合に比べてさらに１０倍程度の特性改善が
図られている。
【０１２１】以上、本願発明の構造によれば、段差側面
領域１３での電子注入効率を向上させるだけではなく、
段差側面領域１３と第２表面領域１２との間のコーナー
部分およびその近傍においても電子の注入を引き起こさ
せ、全体として電子注入効率を飛躍的に向上させること
ができる。また、データの書き込み特性だけではなく、
消去特性も改善される。
領域１３での電子注入効率を向上させるだけではなく、
段差側面領域１３と第２表面領域１２との間のコーナー
部分およびその近傍においても電子の注入を引き起こさ
せ、全体として電子注入効率を飛躍的に向上させること
ができる。また、データの書き込み特性だけではなく、
消去特性も改善される。
【０１２２】次に、模式図を参照して、本発明による不
揮発性半導体装置における電子注入の様子を説明する。
図１９（ａ）および図１９（ｂ）は、ともに、図１
（ａ）の実施形態に対応する。この場合、浮遊ゲート４
への電子注入は、第１表面領域と段差側面領域との間の
コーナー部分だけではなく、段差側面領域と第２表面領
域との間のコーナー部分においても、顕著に生じる。よ
り正確には、前述したように、第２表面領域のうち段差
側面領域に近い部分においても、また、段差側面領域の
全体にわたっても電子注入が生じている。
揮発性半導体装置における電子注入の様子を説明する。
図１９（ａ）および図１９（ｂ）は、ともに、図１
（ａ）の実施形態に対応する。この場合、浮遊ゲート４
への電子注入は、第１表面領域と段差側面領域との間の
コーナー部分だけではなく、段差側面領域と第２表面領
域との間のコーナー部分においても、顕著に生じる。よ
り正確には、前述したように、第２表面領域のうち段差
側面領域に近い部分においても、また、段差側面領域の
全体にわたっても電子注入が生じている。
【０１２３】また、図２０（ａ）および図２０（ｂ）
は、それぞれ、段差側面領域１３と第２表面領域との間
のコーナー部分が曲率の比較的に小さな曲面から構成さ
れている場合の断面と、曲率の比較的に大きな曲面から
構成されている場合の断面を示している。図２０（ｂ）
の場合、注入電子の速度ベクトル方向に浮遊ゲートが位
置しているため、図２０（ａ）の場合に比較して、より
高い効率で電子注入が行われる。
は、それぞれ、段差側面領域１３と第２表面領域との間
のコーナー部分が曲率の比較的に小さな曲面から構成さ
れている場合の断面と、曲率の比較的に大きな曲面から
構成されている場合の断面を示している。図２０（ｂ）
の場合、注入電子の速度ベクトル方向に浮遊ゲートが位
置しているため、図２０（ａ）の場合に比較して、より
高い効率で電子注入が行われる。
【０１２４】次に、図２７〜図３０を参照しながら、極
低濃度不純物層の好ましい形成位置を説明する。図２
８、図２９および図３０は、それぞれ、ドーピングプロ
ファイル、電位分布および電界強度分布についての実験
結果を示している。この実験は、図２７に示すような断
面を持つ装置について行った。図２７に示さす構造は、
フラットな表面を持つｐ型シリコン基板１上に絶縁膜を
介して隣接する浮遊ゲート４および制御ゲート６を備え
ている。シリコン基板１の表面には、ドレイン領域のた
めの不純物（ここではヒ素）と同一導電型の不純物（ヒ
素）が極低濃度にドープされ、極低濃度不純物層が形成
されている。図２７には、ソース側エッジの位置が異な
る３種類の極低濃度不純物層（ａ、ｂおよびｃ）が示さ
れている。極低濃度不純物層ａのソース側エッジは、制
御ゲート６と浮遊ゲート４との境界（ギャップ）の下方
に位置している。極低濃度不純物層ｂのソース側エッジ
は、このギャップの下方位置から２０ｎｍ程度だけドレ
イン側にシフトしている。極低濃度不純物層ｂのソース
側エッジは、このギャップの下方位置から４０ｎｍを充
分に超える距離ドレイン側にシフトしている。
低濃度不純物層の好ましい形成位置を説明する。図２
８、図２９および図３０は、それぞれ、ドーピングプロ
ファイル、電位分布および電界強度分布についての実験
結果を示している。この実験は、図２７に示すような断
面を持つ装置について行った。図２７に示さす構造は、
フラットな表面を持つｐ型シリコン基板１上に絶縁膜を
介して隣接する浮遊ゲート４および制御ゲート６を備え
ている。シリコン基板１の表面には、ドレイン領域のた
めの不純物（ここではヒ素）と同一導電型の不純物（ヒ
素）が極低濃度にドープされ、極低濃度不純物層が形成
されている。図２７には、ソース側エッジの位置が異な
る３種類の極低濃度不純物層（ａ、ｂおよびｃ）が示さ
れている。極低濃度不純物層ａのソース側エッジは、制
御ゲート６と浮遊ゲート４との境界（ギャップ）の下方
に位置している。極低濃度不純物層ｂのソース側エッジ
は、このギャップの下方位置から２０ｎｍ程度だけドレ
イン側にシフトしている。極低濃度不純物層ｂのソース
側エッジは、このギャップの下方位置から４０ｎｍを充
分に超える距離ドレイン側にシフトしている。
【０１２５】図２８は、図２７の構造におけるドーピン
グプロファイルを示している。極低濃度不純物層ａ〜ｃ
は、濃度が１０17〜１０19ｃｍ-3の範囲内にあるヒ素が
ドープされていることがわかる。
グプロファイルを示している。極低濃度不純物層ａ〜ｃ
は、濃度が１０17〜１０19ｃｍ-3の範囲内にあるヒ素が
ドープされていることがわかる。
【０１２６】図２９は、書き込み動作時にシリコン基板
１の表面に形成される電位のプロファイルを示してい
る。図２９から、極低濃度不純物層の内部での電位変化
が少なく、極低濃度不純物層がドレイン電位拡張領域と
して機能していることがわかる。極低濃度不純物層のソ
ース側エッジが制御ゲート６と浮遊ゲート４との境界
（ギャップ）の直下位置に近づくほど、電位プロファイ
ルは急峻に変化している。
１の表面に形成される電位のプロファイルを示してい
る。図２９から、極低濃度不純物層の内部での電位変化
が少なく、極低濃度不純物層がドレイン電位拡張領域と
して機能していることがわかる。極低濃度不純物層のソ
ース側エッジが制御ゲート６と浮遊ゲート４との境界
（ギャップ）の直下位置に近づくほど、電位プロファイ
ルは急峻に変化している。
【０１２７】図３０は、書き込み動作時にシリコン基板
１の表面に形成される電界強度のプロファイルを示して
いる。極低濃度不純物層ｃを形成した場合、距離が５０
ｎｍ以上離れた位置に２つの電界強度ピークが観測され
る。この２つの電界強度ピークの一方は、極低濃度不純
物層ｃのソース側エッジ近傍に形成され、他方は制御ゲ
ート６と浮遊ゲート４とのギャップの直下位置に形成さ
れている。極低濃度不純物層ａまたはｂを形成した場
合、２種類の水平方向電界が重なり合っている個とがわ
かる。極低濃度不純物層ｂを形成した場合は、２つのピ
ークの間隔は４０ｎｍ以下であり、極低濃度不純物層ａ
を形成した場合は、水平方向電界は実質的に一つのピー
クを示している。
１の表面に形成される電界強度のプロファイルを示して
いる。極低濃度不純物層ｃを形成した場合、距離が５０
ｎｍ以上離れた位置に２つの電界強度ピークが観測され
る。この２つの電界強度ピークの一方は、極低濃度不純
物層ｃのソース側エッジ近傍に形成され、他方は制御ゲ
ート６と浮遊ゲート４とのギャップの直下位置に形成さ
れている。極低濃度不純物層ａまたはｂを形成した場
合、２種類の水平方向電界が重なり合っている個とがわ
かる。極低濃度不純物層ｂを形成した場合は、２つのピ
ークの間隔は４０ｎｍ以下であり、極低濃度不純物層ａ
を形成した場合は、水平方向電界は実質的に一つのピー
クを示している。
【０１２８】前述のように、本実施形態では、段差側面
領域に極低濃度不純物層を形成することによって、書き
込み動作時に段差側面領域の近傍に第１の水平方向電界
を形成する。この第１の水平方向電界ピークが、図３０
の参照符号ａまたはｂで示されるカープのように、ギャ
プ直下の第２の水平方向電界ピークとオーバーラップす
ることが好ましい。このような２種類の電界の重ね合わ
せは、浮遊ゲート４のうち第１表面領域に対向している
部分が、チャネル長方向に沿って４０ｎｍ以下のサイズ
を有している場合に充分なレベルで生じる。従って、浮
遊ゲート４のうち第１表面領域に対向している部分のチ
ャネル長方向に沿って計測したサイズは、好ましくは４
０ｎｍ以下である。実験によれば、極低濃度不純物層ａ
の位置よりも、極低濃度不純物層ｂの位置の方が高い注
入効率が得られることがことがわかっている。従って、
浮遊ゲート４のうち第１表面領域に対向している部分の
チャネル長方向に沿って計測した最も好ましいサイズ
は、２０ｎｍ程度である。
領域に極低濃度不純物層を形成することによって、書き
込み動作時に段差側面領域の近傍に第１の水平方向電界
を形成する。この第１の水平方向電界ピークが、図３０
の参照符号ａまたはｂで示されるカープのように、ギャ
プ直下の第２の水平方向電界ピークとオーバーラップす
ることが好ましい。このような２種類の電界の重ね合わ
せは、浮遊ゲート４のうち第１表面領域に対向している
部分が、チャネル長方向に沿って４０ｎｍ以下のサイズ
を有している場合に充分なレベルで生じる。従って、浮
遊ゲート４のうち第１表面領域に対向している部分のチ
ャネル長方向に沿って計測したサイズは、好ましくは４
０ｎｍ以下である。実験によれば、極低濃度不純物層ａ
の位置よりも、極低濃度不純物層ｂの位置の方が高い注
入効率が得られることがことがわかっている。従って、
浮遊ゲート４のうち第１表面領域に対向している部分の
チャネル長方向に沿って計測した最も好ましいサイズ
は、２０ｎｍ程度である。
【０１２９】なお、上記２種類の水平方向電界の重ね合
わせを実現できれば、基板１の表面が段差を有していな
い場合であっても、注入効率を或る程度改善することは
可能である。この場合も、極低濃度不純物層のチャネル
側エッジは、制御ゲートと浮遊ゲートとの境界の中心か
ら４０ｎｍ以下の距離範囲内に位置していることが好ま
しいということは、上記説明から明らかである。
わせを実現できれば、基板１の表面が段差を有していな
い場合であっても、注入効率を或る程度改善することは
可能である。この場合も、極低濃度不純物層のチャネル
側エッジは、制御ゲートと浮遊ゲートとの境界の中心か
ら４０ｎｍ以下の距離範囲内に位置していることが好ま
しいということは、上記説明から明らかである。
【０１３０】（第２の実施形態）図１０は、本発明によ
る不揮発性半導体記憶装置の第２の実施形態の断面を示
している。本実施形態の装置は、浮遊ゲート４およびチ
ャネル領域７の構造以外の点では、第１の実施形態の装
置とほぼ同じ構造を有している。そのため、第１の実施
形態と共通する構造についての説明は省略し、第１の実
施形態から異なる点について詳述する。
る不揮発性半導体記憶装置の第２の実施形態の断面を示
している。本実施形態の装置は、浮遊ゲート４およびチ
ャネル領域７の構造以外の点では、第１の実施形態の装
置とほぼ同じ構造を有している。そのため、第１の実施
形態と共通する構造についての説明は省略し、第１の実
施形態から異なる点について詳述する。
【０１３１】本実施形態の不揮発性半導体記憶装置に特
徴的なことは、浮遊ゲート４のうち、第１表面領域１１
とオーバーラップする部分の横方向サイズが、第１の実
施形態の場合よりも長いということにある。その結果、
書き込み時において、浮遊ゲート４への電子の注入によ
るしきい値電圧の変化を増大させ、読み出しを容易にす
るという効果が得られる。言い換えると、浮遊ゲート４
下のしきい値をよりよく制御することが可能になる。な
お、本実施形態の構成の大部分は第１の実施形態の構成
と共通するため、本実施形態によっても、第１の実施形
態の効果と同様の効果が得られることは言うまでもな
い。
徴的なことは、浮遊ゲート４のうち、第１表面領域１１
とオーバーラップする部分の横方向サイズが、第１の実
施形態の場合よりも長いということにある。その結果、
書き込み時において、浮遊ゲート４への電子の注入によ
るしきい値電圧の変化を増大させ、読み出しを容易にす
るという効果が得られる。言い換えると、浮遊ゲート４
下のしきい値をよりよく制御することが可能になる。な
お、本実施形態の構成の大部分は第１の実施形態の構成
と共通するため、本実施形態によっても、第１の実施形
態の効果と同様の効果が得られることは言うまでもな
い。
【０１３２】次に、本実施形態の装置を製造する方法を
説明する。
説明する。
【０１３３】まず、図１１（ａ）を参照する。ｐ型シリ
コン基板１の表面に素子分離層２１を形成する。活性領
域１０の上に熱酸化法によって保護酸化膜を形成した
後、基板１の表面を不図示のレジストマスクで覆う。こ
のレジストマスクは、チャネル領域９のための不純物
（ｐ型不純物）をドープするときのマスクであり、この
不純物を注入すべき領域を覆わないようにパターニング
される。その後、加速エネルギー３０ｋｅＶ、低ドーズ
量２．５×１０12ｃｍ-2の条件でホウ素イオン（ｐ型不
純物イオン）をメモリ部分の活性領域１０に注入する。
このイオン注入は、閾値電圧制御を目的として行うもの
であり、低濃度チャネル領域９ｃとなるべき部分を含む
ｐ層９ｃ’が活性領域１０の表面全体に形成される。次
に、厚さ１４ｎｍのゲート酸化膜を形成した後、ＣＶＤ
法等を用いた厚さ３３０ｎｍのポリシリコン膜と厚さ５
０ｎｍのＨＴＯ膜２３を堆積する。その後、公知のリソ
グラフィ技術およびエッチング技術を用いて、これらの
積層膜をパターニングすることによって、図１１（ａ）
に示されるような制御ゲート６を形成する。
コン基板１の表面に素子分離層２１を形成する。活性領
域１０の上に熱酸化法によって保護酸化膜を形成した
後、基板１の表面を不図示のレジストマスクで覆う。こ
のレジストマスクは、チャネル領域９のための不純物
（ｐ型不純物）をドープするときのマスクであり、この
不純物を注入すべき領域を覆わないようにパターニング
される。その後、加速エネルギー３０ｋｅＶ、低ドーズ
量２．５×１０12ｃｍ-2の条件でホウ素イオン（ｐ型不
純物イオン）をメモリ部分の活性領域１０に注入する。
このイオン注入は、閾値電圧制御を目的として行うもの
であり、低濃度チャネル領域９ｃとなるべき部分を含む
ｐ層９ｃ’が活性領域１０の表面全体に形成される。次
に、厚さ１４ｎｍのゲート酸化膜を形成した後、ＣＶＤ
法等を用いた厚さ３３０ｎｍのポリシリコン膜と厚さ５
０ｎｍのＨＴＯ膜２３を堆積する。その後、公知のリソ
グラフィ技術およびエッチング技術を用いて、これらの
積層膜をパターニングすることによって、図１１（ａ）
に示されるような制御ゲート６を形成する。
【０１３４】次に、図１１（ｂ）に示すようなレジスト
マスクでソース領域７が形成されるべき領域を覆った
後、加速エネルギー１０ｋｅＶ、ドーズ量４．０×１０
13ｃｍ-2の条件でホウ素イオンを活性領域１０の露出部
分に注入する。このとき、斜めイオン注入法によって注
入角度を２０°にし、制御ゲート６のエッジ下方にもイ
オンを注入する。また、加速エネルギー１０ｋｅＶ、ド
ーズ量２．０×１０12ｃｍ-2の条件で砒素イオンを活性
領域１０に注入する。砒素イオンの注入角度は７°にす
る。これらのイオン注入によって、高濃度チャネル領域
９ｂと、ｎ-型の極低濃度不純物層９ａ’とが基板１の
表面に形成され、その結果、三重構造のチャネル領域９
の形成が完了する。こうして、０．１Ｖから０．３Ｖ程
度の閾値電圧を段差を形成する前に安定に設定すること
ができる。
マスクでソース領域７が形成されるべき領域を覆った
後、加速エネルギー１０ｋｅＶ、ドーズ量４．０×１０
13ｃｍ-2の条件でホウ素イオンを活性領域１０の露出部
分に注入する。このとき、斜めイオン注入法によって注
入角度を２０°にし、制御ゲート６のエッジ下方にもイ
オンを注入する。また、加速エネルギー１０ｋｅＶ、ド
ーズ量２．０×１０12ｃｍ-2の条件で砒素イオンを活性
領域１０に注入する。砒素イオンの注入角度は７°にす
る。これらのイオン注入によって、高濃度チャネル領域
９ｂと、ｎ-型の極低濃度不純物層９ａ’とが基板１の
表面に形成され、その結果、三重構造のチャネル領域９
の形成が完了する。こうして、０．１Ｖから０．３Ｖ程
度の閾値電圧を段差を形成する前に安定に設定すること
ができる。
【０１３５】ｎ-型の極低濃度不純物層９ａ’の性質
は、段差側面領域１３に注入される硼素イオンのドーズ
量および砒素イオンのドーズ量の関係を調節することに
よって制御される。もし、硼素イオンのドーズ量および
砒素イオンのドーズ量を調整して、段差側面領域１３に
おけるｐ型不純物濃度がｎ型不純物濃度よりも僅かに多
くなれば、極低濃度不純物層９ａ’はｐ-層になる。
は、段差側面領域１３に注入される硼素イオンのドーズ
量および砒素イオンのドーズ量の関係を調節することに
よって制御される。もし、硼素イオンのドーズ量および
砒素イオンのドーズ量を調整して、段差側面領域１３に
おけるｐ型不純物濃度がｎ型不純物濃度よりも僅かに多
くなれば、極低濃度不純物層９ａ’はｐ-層になる。
【０１３６】次に、ソース領域が形成されるべき領域に
開口部を有するレジストマスク（不図示）を形成した
後、イオン注入法によって低濃度ソース領域７ｂを形成
する。このレジストマスクを除去した後、制御ゲート６
の側壁を熱酸化することによって側壁酸化膜２６を形成
し、厚さ５０ｎｍから２００ｎｍ程度のＢＰＳＧ膜によ
るサイドウォール２７を形成する。この後、図１１
（ｃ）に示すように、開口部を有するレジストマスクを
基板１上に形成する。この開口部の位置と平面形状は、
のちに基板１の表面に形成する凹部の位置と平面形状を
実質的に規定する。レジストマスクの開口部は、例え
ば、図１７（ａ）から図１７（ｃ）に示すような平面形
状を有している。
開口部を有するレジストマスク（不図示）を形成した
後、イオン注入法によって低濃度ソース領域７ｂを形成
する。このレジストマスクを除去した後、制御ゲート６
の側壁を熱酸化することによって側壁酸化膜２６を形成
し、厚さ５０ｎｍから２００ｎｍ程度のＢＰＳＧ膜によ
るサイドウォール２７を形成する。この後、図１１
（ｃ）に示すように、開口部を有するレジストマスクを
基板１上に形成する。この開口部の位置と平面形状は、
のちに基板１の表面に形成する凹部の位置と平面形状を
実質的に規定する。レジストマスクの開口部は、例え
ば、図１７（ａ）から図１７（ｃ）に示すような平面形
状を有している。
【０１３７】この後、図１１（ｃ）のレジストマスクを
エッチングマスクとして用いて基板１の表面を５０ｎｍ
から７０ｎｍ程度エッチングし、それによって基板１の
表面に凹部を形成する。次に、このレジストマスクの開
口部を介して、砒素イオンの注入を行う。具体的には、
ドーズ量６．０×１０13ｃｍ-2の砒素イオンを６０ｋｅ
Ｖという比較的高い加速エネルギーで基板１の凹部に注
入する。注入角度は例えば７°とする。このような砒素
イオン注入によって、低濃度ドレイン領域８ｂが凹部の
底面に形成されるともに、極低濃度のｎ-型不純物拡散
層（またはｐ-型不純物拡散層）９ａが段差側面領域１
３に形成される。こうして、三重構造を有するチャネル
領域９が得られる。この後、第１の実施形態について説
明した方法と同様の方法でトンネル酸化膜３および浮遊
ゲート４等を形成し、図１０の装置を得る。
エッチングマスクとして用いて基板１の表面を５０ｎｍ
から７０ｎｍ程度エッチングし、それによって基板１の
表面に凹部を形成する。次に、このレジストマスクの開
口部を介して、砒素イオンの注入を行う。具体的には、
ドーズ量６．０×１０13ｃｍ-2の砒素イオンを６０ｋｅ
Ｖという比較的高い加速エネルギーで基板１の凹部に注
入する。注入角度は例えば７°とする。このような砒素
イオン注入によって、低濃度ドレイン領域８ｂが凹部の
底面に形成されるともに、極低濃度のｎ-型不純物拡散
層（またはｐ-型不純物拡散層）９ａが段差側面領域１
３に形成される。こうして、三重構造を有するチャネル
領域９が得られる。この後、第１の実施形態について説
明した方法と同様の方法でトンネル酸化膜３および浮遊
ゲート４等を形成し、図１０の装置を得る。
【０１３８】以上説明したように、本実施形態では、Ｂ
ＰＳＧサイドウォール２７を形成する前に、極低濃度の
ｎ-型不純物層（またはｐ-型不純物拡散層）９ａを活性
領域１０の表面に形成している。このため、ＢＰＳＧサ
イドウォール２７の厚さを大きくすれば、図１１（ｃ）
に示されるように、極低濃度不純物層９ａの横方向サイ
ズを大きくするとができる。この場合は、図３（ｂ）に
示されるようにＢＰＳＧサイドウォール２７および凹部
を形成した後に極低濃度不純物層９ａを形成する場合よ
りも、チャネル長方向に沿って比較的に長い極低濃度不
純物層９ａを制御性良く形成できる。
ＰＳＧサイドウォール２７を形成する前に、極低濃度の
ｎ-型不純物層（またはｐ-型不純物拡散層）９ａを活性
領域１０の表面に形成している。このため、ＢＰＳＧサ
イドウォール２７の厚さを大きくすれば、図１１（ｃ）
に示されるように、極低濃度不純物層９ａの横方向サイ
ズを大きくするとができる。この場合は、図３（ｂ）に
示されるようにＢＰＳＧサイドウォール２７および凹部
を形成した後に極低濃度不純物層９ａを形成する場合よ
りも、チャネル長方向に沿って比較的に長い極低濃度不
純物層９ａを制御性良く形成できる。
【０１３９】（第３の実施形態）図１２（ａ）は本発明
による不揮発性半導体記憶装置の第３の実施形態の断面
を示している。本実施形態の装置は、チャネル領域９お
よびドレイン領域８の構造以外の点では、第１の実施形
態の装置と同じ構造を有している。そのため、第１の実
施形態と共通する構造については、その説明を省略し、
第１の実施形態から異なる点について詳述する。
による不揮発性半導体記憶装置の第３の実施形態の断面
を示している。本実施形態の装置は、チャネル領域９お
よびドレイン領域８の構造以外の点では、第１の実施形
態の装置と同じ構造を有している。そのため、第１の実
施形態と共通する構造については、その説明を省略し、
第１の実施形態から異なる点について詳述する。
【０１４０】本実施形態におけるドレイン領域８は、第
２表面領域１２に形成された高濃度ドレイン領域８ａ
と、第２表面領域１２および段差側面領域１３に形成さ
れた低濃度ドレイン領域８ｂとを有している。低濃度ド
レイン領域（３×１０18〜５×１０19ｃｍ-3）８ｂの先
端部は第１表面領域１１に達している。第１表面領域１
１に形成されたチャネル領域９は、低濃度不純物層９ｃ
と、その低濃度不純物層９ｃの不純物濃度よりも高い不
純物濃度を持つ高濃度不純物層９ｂとを含んでいる。高
濃度チャネル領域９ｂは、低濃度ドレイン領域８ｂの先
端部に接している。もし、ドレイン領域８のうち段差側
面領域１３および第２表面領域１２に沿って形成された
部分の不純物濃度を均一に低下させると、 ＦＮ型トン
ネル現象を利用して電子をドレイン領域に消去する回路
構成が可能である。しかしながら、ドレイン領域８のう
ち不純物濃度が低下した部分では大きな電圧降下が生じ
るため、第１表面領域１１と段差側面領域１３との間の
コーナー部分におけるドレイン電位も低下してしまう。
その結果、ドレイン領域８とチャンネル領域９との間の
水平方向電界が低下し、それによって段差側面領域１３
での電子注入効率が低下する。本実施形態では、非対称
チャネルを設けることによって、段差側面領域１３での
電子注入効率低下を抑制することができる。
２表面領域１２に形成された高濃度ドレイン領域８ａ
と、第２表面領域１２および段差側面領域１３に形成さ
れた低濃度ドレイン領域８ｂとを有している。低濃度ド
レイン領域（３×１０18〜５×１０19ｃｍ-3）８ｂの先
端部は第１表面領域１１に達している。第１表面領域１
１に形成されたチャネル領域９は、低濃度不純物層９ｃ
と、その低濃度不純物層９ｃの不純物濃度よりも高い不
純物濃度を持つ高濃度不純物層９ｂとを含んでいる。高
濃度チャネル領域９ｂは、低濃度ドレイン領域８ｂの先
端部に接している。もし、ドレイン領域８のうち段差側
面領域１３および第２表面領域１２に沿って形成された
部分の不純物濃度を均一に低下させると、 ＦＮ型トン
ネル現象を利用して電子をドレイン領域に消去する回路
構成が可能である。しかしながら、ドレイン領域８のう
ち不純物濃度が低下した部分では大きな電圧降下が生じ
るため、第１表面領域１１と段差側面領域１３との間の
コーナー部分におけるドレイン電位も低下してしまう。
その結果、ドレイン領域８とチャンネル領域９との間の
水平方向電界が低下し、それによって段差側面領域１３
での電子注入効率が低下する。本実施形態では、非対称
チャネルを設けることによって、段差側面領域１３での
電子注入効率低下を抑制することができる。
【０１４１】図１２（ｂ）は、図１２（ａ）の装置の改
良例を示している。図１２（ｂ）の装置は、第２の実施
形態に類似している。図１２（ｂ）の装置における低濃
度ドレイン領域８ｂも、高濃度ドレイン領域８ａから第
２表面領域１２と段差側面領域１３とを覆っており、第
１表面領域１１に達している。第１表面領域１１に形成
されたチャネル領域９は、低濃度不純物層９ｃと、その
低濃度不純物層９ｃの不純物濃度よりも高い不純物濃度
を持つ高濃度不純物層９ｂと、高濃度不純物層９ｂの不
純物濃度よりも低い不純物濃度を持ち、低濃度ドレイン
領域８ｂに隣接する位置に設けられた低濃度不純物層９
ａとを含んでいる。浮遊ゲート４下のしきい値電圧は、
ｐ型の低濃度不純物層９ａによって０．０Ｖから０．３
Ｖ程度に設定されている。低濃度不純物層９ａの導電型
は、しきい値電圧の設定値よってはｐ型である必要はな
く、ｎ-型であってもよい。低濃度不純物層９ａの導電
型がｎ-型の場合、本装置におけるチャネル領域の構成
は、図１０の装置におけるチャネル領域の構成と同様の
ものになる。
良例を示している。図１２（ｂ）の装置は、第２の実施
形態に類似している。図１２（ｂ）の装置における低濃
度ドレイン領域８ｂも、高濃度ドレイン領域８ａから第
２表面領域１２と段差側面領域１３とを覆っており、第
１表面領域１１に達している。第１表面領域１１に形成
されたチャネル領域９は、低濃度不純物層９ｃと、その
低濃度不純物層９ｃの不純物濃度よりも高い不純物濃度
を持つ高濃度不純物層９ｂと、高濃度不純物層９ｂの不
純物濃度よりも低い不純物濃度を持ち、低濃度ドレイン
領域８ｂに隣接する位置に設けられた低濃度不純物層９
ａとを含んでいる。浮遊ゲート４下のしきい値電圧は、
ｐ型の低濃度不純物層９ａによって０．０Ｖから０．３
Ｖ程度に設定されている。低濃度不純物層９ａの導電型
は、しきい値電圧の設定値よってはｐ型である必要はな
く、ｎ-型であってもよい。低濃度不純物層９ａの導電
型がｎ-型の場合、本装置におけるチャネル領域の構成
は、図１０の装置におけるチャネル領域の構成と同様の
ものになる。
【０１４２】図１２（ｂ）の装置によれば、データ書き
込み時には、制御ゲート６に「しきい値電圧＋０．５Ｖ
程度」の電圧を印加するとともに、ソース領域７に０Ｖ
の電圧を、ドレイン領域８に４〜５Ｖ程度の電圧を印加
する。それによって、チャネル領域９において、第１表
面領域１１に沿って水平に形成されたチャネルに発生し
たホットエレクトロンが、その運動方向に沿って浮遊ゲ
ート４に注入される。このとき、図１２（ｂ）の装置の
特徴によって、高い電子注入効率が得られる。
込み時には、制御ゲート６に「しきい値電圧＋０．５Ｖ
程度」の電圧を印加するとともに、ソース領域７に０Ｖ
の電圧を、ドレイン領域８に４〜５Ｖ程度の電圧を印加
する。それによって、チャネル領域９において、第１表
面領域１１に沿って水平に形成されたチャネルに発生し
たホットエレクトロンが、その運動方向に沿って浮遊ゲ
ート４に注入される。このとき、図１２（ｂ）の装置の
特徴によって、高い電子注入効率が得られる。
【０１４３】その特徴の１つは、ドレイン領域８が段差
側面領域１３と第２表面領域１２を覆って形成されてい
るため、ドレイン領域８と浮遊ゲート４との結合用容量
が増大することにある。これによって、データ書き込み
時において、高電位のドレイン領域８によって浮遊ゲー
ト４を高電位にすることができ、浮遊ゲート４と制御ゲ
ート６との電位差を増大させ、制御ゲート６の直下部分
の「反転チャネル領域」と浮遊ゲート直下に形成された
「ドレイン電位拡張領域」との境界に発生する水平方向
電界強度を増加させることができる。
側面領域１３と第２表面領域１２を覆って形成されてい
るため、ドレイン領域８と浮遊ゲート４との結合用容量
が増大することにある。これによって、データ書き込み
時において、高電位のドレイン領域８によって浮遊ゲー
ト４を高電位にすることができ、浮遊ゲート４と制御ゲ
ート６との電位差を増大させ、制御ゲート６の直下部分
の「反転チャネル領域」と浮遊ゲート直下に形成された
「ドレイン電位拡張領域」との境界に発生する水平方向
電界強度を増加させることができる。
【０１４４】さらに、もう１つの特徴は、高濃度チャネ
ル領域９ｂを設けることによって、「ドレイン電位拡張
領域」が制御ゲート６の直下部分にまで延びることを抑
制することができることにある。このため、水平方向電
界強度は更に増大し、電子注入効率をいっそう向上させ
ることができる。
ル領域９ｂを設けることによって、「ドレイン電位拡張
領域」が制御ゲート６の直下部分にまで延びることを抑
制することができることにある。このため、水平方向電
界強度は更に増大し、電子注入効率をいっそう向上させ
ることができる。
【０１４５】（第４の実施形態）図１３（ａ）から１３
（ｃ）を参照しながら、本発明による不揮発性半導体記
憶装置の第４の実施形態を説明する。
（ｃ）を参照しながら、本発明による不揮発性半導体記
憶装置の第４の実施形態を説明する。
【０１４６】本実施形態の装置は、浮遊ゲート４および
コンタクト構造３５の構成以外の点では、第３の実施形
態の装置に類似した構造を有している。そのため、第３
の実施形態と共通する構造についての説明は省略し、第
３の実施形態から異なる点について詳述する。
コンタクト構造３５の構成以外の点では、第３の実施形
態の装置に類似した構造を有している。そのため、第３
の実施形態と共通する構造についての説明は省略し、第
３の実施形態から異なる点について詳述する。
【０１４７】本実施形態の装置は、図１３（ｃ）に示さ
れるように、第２表面領域１２に形成された高濃度ドレ
イン領域８ａと、第２表面領域１２および段差側面領域
１３に形成された低濃度ドレイン領域８ｂとを有してお
り、高濃度ドレイン領域８ａはコンタクト構造（導電性
部材）３５に電気的に接触している。コンタクト構造３
５の底面は、浮遊ゲート４の上面を完全に覆うように形
成された絶縁膜３２を介して、浮遊ゲート４に対向して
いる。
れるように、第２表面領域１２に形成された高濃度ドレ
イン領域８ａと、第２表面領域１２および段差側面領域
１３に形成された低濃度ドレイン領域８ｂとを有してお
り、高濃度ドレイン領域８ａはコンタクト構造（導電性
部材）３５に電気的に接触している。コンタクト構造３
５の底面は、浮遊ゲート４の上面を完全に覆うように形
成された絶縁膜３２を介して、浮遊ゲート４に対向して
いる。
【０１４８】浮遊ゲート４はドレイン領域８とコントク
ト構造３５によってとり囲まれている。コンタクト構造
３５の電位はドレイン領域８の電位と同じであるため、
ドレイン領域８と浮遊ゲート４との結合容量は、コンタ
クト構造３５によって飛躍的に増大させられる。絶縁膜
３２として、比誘電率の高い材料、例えば窒化シリコン
やタンタルオキサイドを選択すれば、ドレイン領域８と
浮遊ゲート４との間の結合容量を更に増大させることが
できる。
ト構造３５によってとり囲まれている。コンタクト構造
３５の電位はドレイン領域８の電位と同じであるため、
ドレイン領域８と浮遊ゲート４との結合容量は、コンタ
クト構造３５によって飛躍的に増大させられる。絶縁膜
３２として、比誘電率の高い材料、例えば窒化シリコン
やタンタルオキサイドを選択すれば、ドレイン領域８と
浮遊ゲート４との間の結合容量を更に増大させることが
できる。
【０１４９】このように本実施形態では、浮遊ゲート４
に対してオーバーラップするコンタクト構造３５がドレ
イン領域８と浮遊ゲート４との間の結合容量を増加させ
るため、浮遊ゲート４の電位をドレイン領域８の電位に
よって高電位に保つことができる。このため、電子の注
入効率をさらに向上させることができ、その結果、ドレ
イン領域８の電位を他の実施形態における場合に比較し
て低下させても、必要な電子注入効率を確保できる。
に対してオーバーラップするコンタクト構造３５がドレ
イン領域８と浮遊ゲート４との間の結合容量を増加させ
るため、浮遊ゲート４の電位をドレイン領域８の電位に
よって高電位に保つことができる。このため、電子の注
入効率をさらに向上させることができ、その結果、ドレ
イン領域８の電位を他の実施形態における場合に比較し
て低下させても、必要な電子注入効率を確保できる。
【０１５０】なお、チャネル領域９の構成を図１２
（ｂ）に示されるチャネル領域の構成と同様のものにす
ることよって、更に電子の注入効率を向上させることが
できる。
（ｂ）に示されるチャネル領域の構成と同様のものにす
ることよって、更に電子の注入効率を向上させることが
できる。
【０１５１】次に、この装置の製造方法の主要工程を説
明する。まず、第２の実施形態について説明した製造方
法の各工程とほぼ同様の工程を行うことによって、図１
３（ａ）に示す構造を作製する。絶縁性サイドウォール
２７を除去した後、浮遊ゲート４を形成する。この後、
イオン注入によって、高濃度ソース領域７ａおよび高濃
度ドレイン領域８ａを形成する。
明する。まず、第２の実施形態について説明した製造方
法の各工程とほぼ同様の工程を行うことによって、図１
３（ａ）に示す構造を作製する。絶縁性サイドウォール
２７を除去した後、浮遊ゲート４を形成する。この後、
イオン注入によって、高濃度ソース領域７ａおよび高濃
度ドレイン領域８ａを形成する。
【０１５２】窒化シリコンなどの材料からなる絶縁膜を
基板１の全面を覆うように堆積した後、その絶縁膜をパ
ターニングすることによって、図１３（ｂ）に示すよう
に、浮遊ゲート４を完全に覆う絶縁膜３２を形成する。
図１３（ｂ）では、ドレイン領域８ａの上面の大部分が
絶縁膜３２によって覆われているように示されている
が、現実には、ドレイン領域８ａの上面には、コンタク
トのための充分な大きさの領域が確保されている。
基板１の全面を覆うように堆積した後、その絶縁膜をパ
ターニングすることによって、図１３（ｂ）に示すよう
に、浮遊ゲート４を完全に覆う絶縁膜３２を形成する。
図１３（ｂ）では、ドレイン領域８ａの上面の大部分が
絶縁膜３２によって覆われているように示されている
が、現実には、ドレイン領域８ａの上面には、コンタク
トのための充分な大きさの領域が確保されている。
【０１５３】次に、図１３（ｃ）に示すように、層間絶
縁膜３３を基板１の全面を覆うように堆積した後、高濃
度ソース領域７ａおよび高濃度ドレイン領域８ａに達す
るコンタクトホールを開口する。このコンタクトホール
を開口する際、絶縁膜３２が浮遊ゲート４のエッチング
を阻止するように機能する。このため、ドレイン側のコ
ンタクトホールは、平面レイアウト上、浮遊ゲート４に
オーバーラップする。なお、絶縁膜３２の厚さは、浮遊
ゲート４とコンタクト構造３５との間の結合容量を増加
するためには薄い（例えば数１０ｎｍ）ほうが好ましい
が、コンタクト開口時にエッチストッパとしては、ある
程度の厚さが必要である。「ある程度の厚さ」は、絶縁
膜３２と層間絶縁膜３３との間のエッチング選択比など
によって決定される。
縁膜３３を基板１の全面を覆うように堆積した後、高濃
度ソース領域７ａおよび高濃度ドレイン領域８ａに達す
るコンタクトホールを開口する。このコンタクトホール
を開口する際、絶縁膜３２が浮遊ゲート４のエッチング
を阻止するように機能する。このため、ドレイン側のコ
ンタクトホールは、平面レイアウト上、浮遊ゲート４に
オーバーラップする。なお、絶縁膜３２の厚さは、浮遊
ゲート４とコンタクト構造３５との間の結合容量を増加
するためには薄い（例えば数１０ｎｍ）ほうが好ましい
が、コンタクト開口時にエッチストッパとしては、ある
程度の厚さが必要である。「ある程度の厚さ」は、絶縁
膜３２と層間絶縁膜３３との間のエッチング選択比など
によって決定される。
【０１５４】次に、導電性材料でコンタクトホールを埋
め込み、ソース側のコンタクト構造３４およびドレイン
側のコンタクト構造３５を形成する。導電性材料の埋め
込みは、導電性材料を堆積した後、化学的機械的研磨
（ＣＭＰ）法によって層間絶縁膜３３およびコンタクト
構造３４および３５の上面を平坦化することによって行
うことが好ましい。
め込み、ソース側のコンタクト構造３４およびドレイン
側のコンタクト構造３５を形成する。導電性材料の埋め
込みは、導電性材料を堆積した後、化学的機械的研磨
（ＣＭＰ）法によって層間絶縁膜３３およびコンタクト
構造３４および３５の上面を平坦化することによって行
うことが好ましい。
【０１５５】なお、本実施形態におけるコンタクト構造
は、チャネル領域９やドレイン領域８について本実施形
態の構成に限定されるものではなく、他の任意の実施形
態に適用しても効果を奏する。
は、チャネル領域９やドレイン領域８について本実施形
態の構成に限定されるものではなく、他の任意の実施形
態に適用しても効果を奏する。
【０１５６】（第５の実施形態）図１４を参照しなが
ら、本発明の更に他の実施形態を説明する。
ら、本発明の更に他の実施形態を説明する。
【０１５７】本実施形態の装置は、浮遊ゲート４および
制御ゲート６の構成以外の点では、第１の実施形態の装
置と同じ構造を有している。そのため、第１の実施形態
と共通する構造についての説明は省略し、第１の実施形
態から異なる点について詳述する。
制御ゲート６の構成以外の点では、第１の実施形態の装
置と同じ構造を有している。そのため、第１の実施形態
と共通する構造についての説明は省略し、第１の実施形
態から異なる点について詳述する。
【０１５８】浮遊ゲート４は、第１の絶縁膜３を介し
て、段差側面領域１３に対向するとともに、第１表面領
域１１の一部および第２表面領域１２の一部とも対向し
ている。制御ゲート６は、第１の絶縁膜３を介して第１
表面領域１１に対向する部分と、その部分から浮遊ゲー
ト４の上部に延び、容量絶縁膜５を介して浮遊ゲート４
の側面および上面に対向する部分とを有している。この
ような構造によっても、第１の実施形態にかかる装置と
同様の効果を得ることができる。
て、段差側面領域１３に対向するとともに、第１表面領
域１１の一部および第２表面領域１２の一部とも対向し
ている。制御ゲート６は、第１の絶縁膜３を介して第１
表面領域１１に対向する部分と、その部分から浮遊ゲー
ト４の上部に延び、容量絶縁膜５を介して浮遊ゲート４
の側面および上面に対向する部分とを有している。この
ような構造によっても、第１の実施形態にかかる装置と
同様の効果を得ることができる。
【０１５９】次に、図１５（ａ）から図１５（ｃ）、お
よび図１６（ａ）から図１６（ｃ）を参照しながら、図
１４の不揮発性半導体記憶装置の製造方法を説明する。
よび図１６（ａ）から図１６（ｃ）を参照しながら、図
１４の不揮発性半導体記憶装置の製造方法を説明する。
【０１６０】まず、図１５（ａ）に示すように、ｐ型シ
リコン基板１の表面に素子分離層２１を形成する。基板
１の表面において、素子分離層２１が形成されていない
領域は、活性領域１０となる。活性領域１０の上に熱酸
化法によって保護酸化膜を形成した後、基板１の表面を
レジストマスク２２で覆う。このレジストマスク２２
は、チャネル領域９のための不純物（ｐ型不純物）をド
ープするときのマスクであり、この不純物を注入すべき
領域を覆わないようにパターニングされる。その後、加
速エネルギー３０ｋｅＶ、ドーズ量２．５×１０12ｃｍ
-2の条件でホウ素イオン（ｐ型不純物イオン）をメモリ
部分の活性領域１０に注入する。このイオン注入は、閾
値電圧制御を目的として行うものであり、低濃度チャネ
ル領域９ｃとなるべき部分を含むｐ層９ｃ’が活性領域
１０の表面全体に形成される。
リコン基板１の表面に素子分離層２１を形成する。基板
１の表面において、素子分離層２１が形成されていない
領域は、活性領域１０となる。活性領域１０の上に熱酸
化法によって保護酸化膜を形成した後、基板１の表面を
レジストマスク２２で覆う。このレジストマスク２２
は、チャネル領域９のための不純物（ｐ型不純物）をド
ープするときのマスクであり、この不純物を注入すべき
領域を覆わないようにパターニングされる。その後、加
速エネルギー３０ｋｅＶ、ドーズ量２．５×１０12ｃｍ
-2の条件でホウ素イオン（ｐ型不純物イオン）をメモリ
部分の活性領域１０に注入する。このイオン注入は、閾
値電圧制御を目的として行うものであり、低濃度チャネ
ル領域９ｃとなるべき部分を含むｐ層９ｃ’が活性領域
１０の表面全体に形成される。
【０１６１】図１５（ｂ）に示すように、レジストマス
ク３０を形成した後、加速エネルギー１０ｋｅＶ、ドー
ズ量４．０×１０13ｃｍ-2の条件でホウ素イオンを活性
領域１０に注入する。このとき、斜めイオン注入法によ
って注入角度を２０°にし、レジストマスク３０のエッ
ジ下方にもイオンを注入する。このイオン注入によっ
て、高濃度チャネル領域９ｂとなる部分を含むｐ+層９
ｂ’が基板１の表面に浅く形成される。次に、加速エネ
ルギー１０ｋｅＶ、ドーズ量２．０×１０12ｃｍ-2の条
件で砒素イオンを活性領域１０に注入する。このとき、
注入角度を７°にし、レジストマスク３０のエッジ下方
には砒素イオンを注入しないようにする。その結果、レ
ジストマスク３０の下方には、ｐ層９ｃ’、ｐ+層９
ｂ’、ｎ-層９ａ’の一部が位置することになる。言い
換えると、ソース領域端から段差側面領域に向かって、
低濃度部分、高濃度部分および低濃度部分が配置された
三重構造を有するチャネル領域が形成される。また、
０．１Ｖから０．３Ｖ程度の閾値電圧を段差を形成する
前に安定に設定することができる。なお、極低濃度のｎ
-層９ａ’の導電型は、ホウ素と砒素との間のコンペン
セーションによって決定されるため、ホウ素の注入ドー
ズ量と砒素の注入ドーズ量とを調整することによって、
この領域を低濃度のｐ-層にすることも可能である。
ク３０を形成した後、加速エネルギー１０ｋｅＶ、ドー
ズ量４．０×１０13ｃｍ-2の条件でホウ素イオンを活性
領域１０に注入する。このとき、斜めイオン注入法によ
って注入角度を２０°にし、レジストマスク３０のエッ
ジ下方にもイオンを注入する。このイオン注入によっ
て、高濃度チャネル領域９ｂとなる部分を含むｐ+層９
ｂ’が基板１の表面に浅く形成される。次に、加速エネ
ルギー１０ｋｅＶ、ドーズ量２．０×１０12ｃｍ-2の条
件で砒素イオンを活性領域１０に注入する。このとき、
注入角度を７°にし、レジストマスク３０のエッジ下方
には砒素イオンを注入しないようにする。その結果、レ
ジストマスク３０の下方には、ｐ層９ｃ’、ｐ+層９
ｂ’、ｎ-層９ａ’の一部が位置することになる。言い
換えると、ソース領域端から段差側面領域に向かって、
低濃度部分、高濃度部分および低濃度部分が配置された
三重構造を有するチャネル領域が形成される。また、
０．１Ｖから０．３Ｖ程度の閾値電圧を段差を形成する
前に安定に設定することができる。なお、極低濃度のｎ
-層９ａ’の導電型は、ホウ素と砒素との間のコンペン
セーションによって決定されるため、ホウ素の注入ドー
ズ量と砒素の注入ドーズ量とを調整することによって、
この領域を低濃度のｐ-層にすることも可能である。
【０１６２】この後、レジストマスク３０をエッチング
マスクとして用いて基板１の表面を５０ｎｍから７０ｎ
ｍ程度エッチングし、それによって基板１の表面に凹部
を形成する。活性領域１０に凹部を形成するためのエッ
チングは、基板１に与える損傷が少ない方法で行うこと
が好ましく、例えばＣＤＥ法を用いて行うことが好まし
い。
マスクとして用いて基板１の表面を５０ｎｍから７０ｎ
ｍ程度エッチングし、それによって基板１の表面に凹部
を形成する。活性領域１０に凹部を形成するためのエッ
チングは、基板１に与える損傷が少ない方法で行うこと
が好ましく、例えばＣＤＥ法を用いて行うことが好まし
い。
【０１６３】次に、図１５（ｃ）に示すように、レジス
トマスク３０の開口部を介して、砒素イオンの注入を行
う。具体的には、ドーズ量６．０×１０13ｃｍ-2の砒素
イオンを６０ｋｅＶという比較的高い加速エネルギーで
基板１の凹部に注入する。注入角度は例えば７°とす
る。このような砒素イオン注入によって、低濃度ドレイ
ン領域８ｂが凹部の底面に形成される。
トマスク３０の開口部を介して、砒素イオンの注入を行
う。具体的には、ドーズ量６．０×１０13ｃｍ-2の砒素
イオンを６０ｋｅＶという比較的高い加速エネルギーで
基板１の凹部に注入する。注入角度は例えば７°とす
る。このような砒素イオン注入によって、低濃度ドレイ
ン領域８ｂが凹部の底面に形成される。
【０１６４】その後、図１６（ａ）に示すように、レジ
ストマスク３０を除去した後、硫酸洗浄を行う。熱酸化
によって、厚さ９nmの酸化膜３をシリコン表面上に形成
した後、その上にポリシリコン膜を堆積させる。次に、
リソグラフィ技術およびエッチング技術を用いて、この
ポリシリコンをパターニングすることによって、浮遊ゲ
ート４を形成する。
ストマスク３０を除去した後、硫酸洗浄を行う。熱酸化
によって、厚さ９nmの酸化膜３をシリコン表面上に形成
した後、その上にポリシリコン膜を堆積させる。次に、
リソグラフィ技術およびエッチング技術を用いて、この
ポリシリコンをパターニングすることによって、浮遊ゲ
ート４を形成する。
【０１６５】図１６（ｂ）に示されるように、熱酸化も
しくは、熱酸化およびＣＶＤ−ＴＥＯＳ膜の併用工程に
よって、厚さ１４ｎｍ程度のゲート酸化膜を第１表面領
域１１の露出分上に形成するとともに、浮遊ゲート４上
に第２の絶縁膜（容量絶縁膜）５’を形成する。こうし
て、第１の絶縁膜３は、浮遊ゲート４の直下では相対的
に薄く、その他の部分は相対的に厚い構造になる。その
後、図１６（ｃ）に示されるように、厚さ３３０nmのポ
リシリコン膜を堆積した後、リソグラフィ技術およびエ
ッチング技術を用いて、そのポリシリコン膜をパターニ
ングすることによって、制御ゲート６を形成する。その
後、図示してはいないが、低濃度ソース領域７ｂおよび
絶縁膜サイドウォール等を形成した後、高濃度ソース領
域７ａおよびドレイン領域８ａを形成する。この時、浮
遊ゲート形成後に低濃度ドレイン領域８ｂに付加する燐
注入はかならずしも必要ではない。
しくは、熱酸化およびＣＶＤ−ＴＥＯＳ膜の併用工程に
よって、厚さ１４ｎｍ程度のゲート酸化膜を第１表面領
域１１の露出分上に形成するとともに、浮遊ゲート４上
に第２の絶縁膜（容量絶縁膜）５’を形成する。こうし
て、第１の絶縁膜３は、浮遊ゲート４の直下では相対的
に薄く、その他の部分は相対的に厚い構造になる。その
後、図１６（ｃ）に示されるように、厚さ３３０nmのポ
リシリコン膜を堆積した後、リソグラフィ技術およびエ
ッチング技術を用いて、そのポリシリコン膜をパターニ
ングすることによって、制御ゲート６を形成する。その
後、図示してはいないが、低濃度ソース領域７ｂおよび
絶縁膜サイドウォール等を形成した後、高濃度ソース領
域７ａおよびドレイン領域８ａを形成する。この時、浮
遊ゲート形成後に低濃度ドレイン領域８ｂに付加する燐
注入はかならずしも必要ではない。
【０１６６】上記の各実施形態では、いずれも、活性領
域１０に形成した凹部の位置がドレイン領域８の側に大
きく偏っており、ドレイン領域８の側には第１表面領域
よりもレベルの低い第２表面領域しか形成されていない
が、ドレイン領域８の側に第１表面領域と同じレベルの
表面領域（第３表面領域）が形成されていても良い。例
えば、浮遊ゲート４および制御ゲート６が完全に凹部を
覆っており、ドレイン領域８の高濃度不純物層８ａは、
凹部の外側（第３表面領域）に形成されていてもよい。
また、ドレイン領域８の高濃度不純物層８ａは、凹部の
内側から外側（第３表面領域）に延びるように形成され
ててもよい。
域１０に形成した凹部の位置がドレイン領域８の側に大
きく偏っており、ドレイン領域８の側には第１表面領域
よりもレベルの低い第２表面領域しか形成されていない
が、ドレイン領域８の側に第１表面領域と同じレベルの
表面領域（第３表面領域）が形成されていても良い。例
えば、浮遊ゲート４および制御ゲート６が完全に凹部を
覆っており、ドレイン領域８の高濃度不純物層８ａは、
凹部の外側（第３表面領域）に形成されていてもよい。
また、ドレイン領域８の高濃度不純物層８ａは、凹部の
内側から外側（第３表面領域）に延びるように形成され
ててもよい。
【０１６７】なお、平面レイアウト上、段差側面領域１
３は直線的である必要はなく、図２１（ａ）に示すよう
に蛇行していてもよい。また、図２１（ｂ）に示すよう
に、円型のドレイン領域（高濃度不純物層８ａ）を囲む
ように段差側面領域１３を形成し、リング状の浮遊ゲー
ト４を用いても良い。この場合、各セルのドレイン領域
８はリング状のチャネル領域によってソース領域から分
離されるため、複数の不揮発性メモリセルに１つのソー
ス領域を共有させることも可能となり、ソース領域を共
有する複数のメモリセルの間には素子分離層を設ける必
要が無くなる。
３は直線的である必要はなく、図２１（ａ）に示すよう
に蛇行していてもよい。また、図２１（ｂ）に示すよう
に、円型のドレイン領域（高濃度不純物層８ａ）を囲む
ように段差側面領域１３を形成し、リング状の浮遊ゲー
ト４を用いても良い。この場合、各セルのドレイン領域
８はリング状のチャネル領域によってソース領域から分
離されるため、複数の不揮発性メモリセルに１つのソー
ス領域を共有させることも可能となり、ソース領域を共
有する複数のメモリセルの間には素子分離層を設ける必
要が無くなる。
【０１６８】以上、不揮発性半導体記憶装置について本
発明を説明してきたが、以下に、図２２を参照しなが
ら、本発明の半導体集積回路装置の実施形態を説明す
る。
発明を説明してきたが、以下に、図２２を参照しなが
ら、本発明の半導体集積回路装置の実施形態を説明す
る。
【０１６９】本実施形態の半導体集積回路装置９０は、
デジタルシグナルプロセッサ（ＤＳＰ）であり、上記不
揮発性半導体記憶装置を不揮発性メモリセルとして少な
くとも一部に含むメモリセルアレイ部分８０と、そのメ
モリセルアレイ部分８０を駆動する周辺回路部分８１
と、ディジタル信号処理を行うための演算回路部分８２
とを共通の基板（チップ）８５上に備えている。メモリ
セルアレイ部分８０では、多数の不揮発性メモリセルが
行列状に配列されており、各セルは、例えば図１（ａ）
および図１（ｂ）に示す構成を有しているか、あるい
は、他の実施形態にかかる構成を有していても良い。こ
のメモリ部分８０にはプログラムないしはデータが記憶
されるが、記憶すべき内容に応じて、不揮発性メモリセ
ル以外のメモリセルからなる他のメモリブロックを設け
ても良い。演算回路部分８２は、更に複数の機能ブロッ
ク（不図示）に分割されるが、これらは公知の演算回路
要素（制御部、演算部、乗算部分、レジスタ等）から構
成されるため、その詳細な説明は省略する。これらは、
用途に応じて適宜設計・配列される。
デジタルシグナルプロセッサ（ＤＳＰ）であり、上記不
揮発性半導体記憶装置を不揮発性メモリセルとして少な
くとも一部に含むメモリセルアレイ部分８０と、そのメ
モリセルアレイ部分８０を駆動する周辺回路部分８１
と、ディジタル信号処理を行うための演算回路部分８２
とを共通の基板（チップ）８５上に備えている。メモリ
セルアレイ部分８０では、多数の不揮発性メモリセルが
行列状に配列されており、各セルは、例えば図１（ａ）
および図１（ｂ）に示す構成を有しているか、あるい
は、他の実施形態にかかる構成を有していても良い。こ
のメモリ部分８０にはプログラムないしはデータが記憶
されるが、記憶すべき内容に応じて、不揮発性メモリセ
ル以外のメモリセルからなる他のメモリブロックを設け
ても良い。演算回路部分８２は、更に複数の機能ブロッ
ク（不図示）に分割されるが、これらは公知の演算回路
要素（制御部、演算部、乗算部分、レジスタ等）から構
成されるため、その詳細な説明は省略する。これらは、
用途に応じて適宜設計・配列される。
【０１７０】このようなＤＳＰによれば、メモリの少な
くとも一部に本発明にかかる不揮発性メモリを備えてお
り、しかも、この不揮発性メモリがデータ書き込みを高
速に実行できるため、ＤＳＰに求められる高速処理の要
求を充分に満足させることができる。また、本発明によ
れば、不揮発性メモリへの書き込みの速度を実用レベル
に維持しながら不揮発性メモリの動作に必要な電源電圧
を低減することができるため、演算回路部分および不揮
発性メモリ部分に対する電源を単一にすることができ
る。このようなことは、低電圧で高速データ書き込みが
可能な本発明の不揮発性メモリを用いることによって初
めて実現する。
くとも一部に本発明にかかる不揮発性メモリを備えてお
り、しかも、この不揮発性メモリがデータ書き込みを高
速に実行できるため、ＤＳＰに求められる高速処理の要
求を充分に満足させることができる。また、本発明によ
れば、不揮発性メモリへの書き込みの速度を実用レベル
に維持しながら不揮発性メモリの動作に必要な電源電圧
を低減することができるため、演算回路部分および不揮
発性メモリ部分に対する電源を単一にすることができ
る。このようなことは、低電圧で高速データ書き込みが
可能な本発明の不揮発性メモリを用いることによって初
めて実現する。
【０１７１】なお、本発明の半導体集積回路装置はＤＳ
Ｐに限定されず、メモリ内蔵ロジックＶＬＳＩ等（シス
テムＬＳＩを含む）に広く適用できる。
Ｐに限定されず、メモリ内蔵ロジックＶＬＳＩ等（シス
テムＬＳＩを含む）に広く適用できる。
【０１７２】以上説明してきたように、本発明によれ
ば、半導体基板の浮遊ゲート直下に位置するチャネル領
域に「ドレイン電位拡張領域」を形成することができ
る。特に、ソース側から段差側面領域に向かって、低濃
度ｐ-層、高濃度ｐ+層、および低濃度ｎ-層（またはｐ-
層）が配列されたチャネル構造を設けることによって、
制御ゲート直下の反転チャネル領域と、チャネル領域内
に形成された「ドレイン電位拡張領域」との境界におい
て、横方向電界強度を強くすることができる。これらの
ことによって、浮遊ゲートへの電子の高効率注入を可能
とする。
ば、半導体基板の浮遊ゲート直下に位置するチャネル領
域に「ドレイン電位拡張領域」を形成することができ
る。特に、ソース側から段差側面領域に向かって、低濃
度ｐ-層、高濃度ｐ+層、および低濃度ｎ-層（またはｐ-
層）が配列されたチャネル構造を設けることによって、
制御ゲート直下の反転チャネル領域と、チャネル領域内
に形成された「ドレイン電位拡張領域」との境界におい
て、横方向電界強度を強くすることができる。これらの
ことによって、浮遊ゲートへの電子の高効率注入を可能
とする。
【０１７３】さらに、段差側面領域と段差底部とを覆う
ドレイン領域を形成した場合は、浮遊ゲートとドレイン
領域との間の結合容量を増大させ、それによって電子の
注入効率を向上させることが可能である。
ドレイン領域を形成した場合は、浮遊ゲートとドレイン
領域との間の結合容量を増大させ、それによって電子の
注入効率を向上させることが可能である。
【０１７４】また、低濃度ドレイン領域が段差底部のコ
ーナー部分と段差底部とを覆うように形成されている
と、段差側面領域のみならず、段差底部のコーナー部分
においても、電子の高効率注入が可能になる。低濃度ド
レイン領域は、正孔が酸化膜中に注入することを抑制
し、消去特性を向上させる機能をも果たす。また、読み
出しデイスターブマージンの劣化を抑制するために、読
み出し時にソースバイアスとドレインバイアスを交換す
る回路構成を採用することも可能にな。
ーナー部分と段差底部とを覆うように形成されている
と、段差側面領域のみならず、段差底部のコーナー部分
においても、電子の高効率注入が可能になる。低濃度ド
レイン領域は、正孔が酸化膜中に注入することを抑制
し、消去特性を向上させる機能をも果たす。また、読み
出しデイスターブマージンの劣化を抑制するために、読
み出し時にソースバイアスとドレインバイアスを交換す
る回路構成を採用することも可能にな。
【０１７５】従って、本発明の不揮発性半導体装置は、
低電圧で高効率注入を実現し、高速読み出しおよび書き
込み動作を実現する高集積化に適した構造を提供すると
ともに、データ消去時及び読み出し時のリテンション時
間の劣化を抑制できる。
低電圧で高効率注入を実現し、高速読み出しおよび書き
込み動作を実現する高集積化に適した構造を提供すると
ともに、データ消去時及び読み出し時のリテンション時
間の劣化を抑制できる。
【０１７６】なお、チャネル領域内に低濃度不純物層９
ａや高濃度不純物層９ｂを形成するための不純物イオン
注入（ドーピング）工程は、半導体基板１に凹部を形成
した後に実行しても良い。この場合、例えば、次のよう
な工程を実行すれば良い。
ａや高濃度不純物層９ｂを形成するための不純物イオン
注入（ドーピング）工程は、半導体基板１に凹部を形成
した後に実行しても良い。この場合、例えば、次のよう
な工程を実行すれば良い。
【０１７７】まず、図２（ａ）および（ｂ）に示す工程
を行った後、高濃度チャネル領域９ｂとなる部分を含む
ｐ+層９ｂ’を形成することなく、図２（ｄ）に示す注
入工程を行う。次に、ＢＰＳＧサイドウォール２７を形
成した後、それをマスクとして基板１に凹部を形成す
る。その後、図３（ｂ）に示されるレジストマスク２８
の開口部を介して、非対称チャネルを形成するためのド
ーピングを行う。すなわち、レジストマスク２８の開口
部を通して、例えば、ドーズ量１．５×１０14ｃｍ-2の
ＢＦ2を低加速エネルギー４５ｋｅＶで基板１に注入す
る。このとき、斜めイオン注入法によって注入角度を例
えば２０°にすることが好ましい。このイオン注入によ
って、高濃度チャネル領域９ｂが基板１の表面に浅く形
成される。この場合、段差側面領域が露出しているの
で、ｐ型不純物をチャネル領域内に確実に注入し、高い
精度で高濃度チャネル領域９ｂを形成することが可能で
ある。
を行った後、高濃度チャネル領域９ｂとなる部分を含む
ｐ+層９ｂ’を形成することなく、図２（ｄ）に示す注
入工程を行う。次に、ＢＰＳＧサイドウォール２７を形
成した後、それをマスクとして基板１に凹部を形成す
る。その後、図３（ｂ）に示されるレジストマスク２８
の開口部を介して、非対称チャネルを形成するためのド
ーピングを行う。すなわち、レジストマスク２８の開口
部を通して、例えば、ドーズ量１．５×１０14ｃｍ-2の
ＢＦ2を低加速エネルギー４５ｋｅＶで基板１に注入す
る。このとき、斜めイオン注入法によって注入角度を例
えば２０°にすることが好ましい。このイオン注入によ
って、高濃度チャネル領域９ｂが基板１の表面に浅く形
成される。この場合、段差側面領域が露出しているの
で、ｐ型不純物をチャネル領域内に確実に注入し、高い
精度で高濃度チャネル領域９ｂを形成することが可能で
ある。
【０１７８】次に、ＢＰＳＧサイドウォール２７を除去
する前に、砒素イオン注入を行う。具体的には、例えば
ドーズ量１．０×１０14ｃｍ-2の砒素イオンを６０ｋｅ
Ｖという比較的高い加速エネルギーで基板１の凹部に注
入する。注入角度は例えば７°とする。このイオン注入
によって、低濃度ドレイン領域８ｂ’が凹部の底面に形
成されるともに、極低濃度のｎ-型不純物拡散層（また
はｐ-型不純物拡散層）９ａが段差側面領域１３に形成
される。
する前に、砒素イオン注入を行う。具体的には、例えば
ドーズ量１．０×１０14ｃｍ-2の砒素イオンを６０ｋｅ
Ｖという比較的高い加速エネルギーで基板１の凹部に注
入する。注入角度は例えば７°とする。このイオン注入
によって、低濃度ドレイン領域８ｂ’が凹部の底面に形
成されるともに、極低濃度のｎ-型不純物拡散層（また
はｐ-型不純物拡散層）９ａが段差側面領域１３に形成
される。
【０１７９】なお、高濃度チャネル領域９ｂを形成した
後に砒素イオン注入を行う代わりに、高濃度チャネル領
域９ｂを形成する前に砒素イオン注入を行ってもよいこ
とは言うまでもない。
後に砒素イオン注入を行う代わりに、高濃度チャネル領
域９ｂを形成する前に砒素イオン注入を行ってもよいこ
とは言うまでもない。
【０１８０】
【発明の効果】本発明の不揮発性半導体記憶装置によれ
ば、基板に形成した段差側面領域の近傍において強い電
界が形成される結果、段差部分の浮遊ゲートへの電子注
入の効率が大幅に向上する。このことは、データの書き
込み速度を向上させ、また、動作に必要な電源電圧を低
下させることを可能にする。従って、本発明は、低電圧
で高効率注入を実現し、高速読み出しおよび書き込み動
作を実現すると共に、データ消去時及び読み出し時のリ
テンション時間の劣化を抑制した不揮発性半導体記憶装
置を実現するためには必要不可欠な技術であり、その工
業的価値は極めて大きい。
ば、基板に形成した段差側面領域の近傍において強い電
界が形成される結果、段差部分の浮遊ゲートへの電子注
入の効率が大幅に向上する。このことは、データの書き
込み速度を向上させ、また、動作に必要な電源電圧を低
下させることを可能にする。従って、本発明は、低電圧
で高効率注入を実現し、高速読み出しおよび書き込み動
作を実現すると共に、データ消去時及び読み出し時のリ
テンション時間の劣化を抑制した不揮発性半導体記憶装
置を実現するためには必要不可欠な技術であり、その工
業的価値は極めて大きい。
【図１】（ａ）は本発明による不揮発性半導体記憶装置
の第１の実施形態の断面図、（ｂ）はその平面レイアウ
ト図。
の第１の実施形態の断面図、（ｂ）はその平面レイアウ
ト図。
【図２】（ａ）から（ｄ）は図１の装置の製造方法を示
す工程断面図。
す工程断面図。
【図３】（ａ）から（ｄ）は図１の装置の製造方法を示
す工程断面図。
す工程断面図。
【図４】本発明の不揮発性半導体記憶装置について、計
算機シミュレーションにより求めた不純物濃度プロファ
イルを示すグラフ。
算機シミュレーションにより求めた不純物濃度プロファ
イルを示すグラフ。
【図５】本発明の不揮発性半導体記憶装置とフラットな
ドレイン構造を有する従来の不揮発性半導体記憶装置に
ついて、計算機シミュレーションにより求めた電界強度
のゲート電圧依存性を示すグラフ。
ドレイン構造を有する従来の不揮発性半導体記憶装置に
ついて、計算機シミュレーションにより求めた電界強度
のゲート電圧依存性を示すグラフ。
【図６】本発明の不揮発性半導体記憶装置について、計
算機シミュレーションにより求めた電位プロファイルを
示すグラフ。
算機シミュレーションにより求めた電位プロファイルを
示すグラフ。
【図７】本発明の不揮発性半導体記憶装置について、計
算機シミュレーションにより求めた電界強度プロファイ
ルを示すグラフ。
算機シミュレーションにより求めた電界強度プロファイ
ルを示すグラフ。
【図８】衝突電離で発生した電子・正孔対の生成率の２
次元分布図である。
次元分布図である。
【図９】本発明の不揮発性半導体記憶装置について、計
算機シミュレーションにより求めた浮遊ゲート電流密度
の制御ゲート電圧依存性を示すグラフ。
算機シミュレーションにより求めた浮遊ゲート電流密度
の制御ゲート電圧依存性を示すグラフ。
【図１０】本発明による不揮発性半導体記憶装置の第２
の実施形態を示す断面図。
の実施形態を示す断面図。
【図１１】（ａ）から（ｄ）は図１０の装置の製造方法
を示す工程断面図。
を示す工程断面図。
【図１２】（ａ）は、本発明による不揮発性半導体記憶
装置の第３の実施形態を示す断面図であり、（ｂ）は、
その改良例の断面図。
装置の第３の実施形態を示す断面図であり、（ｂ）は、
その改良例の断面図。
【図１３】（ａ）から（ｃ）は、本発明による不揮発性
半導体記憶装置の第４の実施形態の製造段階における断
面図。
半導体記憶装置の第４の実施形態の製造段階における断
面図。
【図１４】本発明による不揮発性半導体記憶装置の第５
の実施形態を示す断面図。
の実施形態を示す断面図。
【図１５】（ａ）から（ｃ）は、図１４の装置の製造方
法を示す工程断面図。
法を示す工程断面図。
【図１６】（ａ）から（ｃ）は、図１４の装置の製造方
法を示す工程断面図。
法を示す工程断面図。
【図１７】（ａ）から（ｃ）は、凹部を形成するための
マスクの開口部の平面レイアウト図。
マスクの開口部の平面レイアウト図。
【図１８】ケミカルドライエッチング法によりシリコン
基板表面に形成した凹部の走査型電子顕微鏡写真に基づ
いて作成した図。
基板表面に形成した凹部の走査型電子顕微鏡写真に基づ
いて作成した図。
【図１９】（ａ）および（ｂ）は、本発明の不揮発性半
導体記憶装置について、電子注入の様子を示す模式図。
導体記憶装置について、電子注入の様子を示す模式図。
【図２０】（ａ）および（ｂ）は、本発明の不揮発性半
導体記憶装置について、段差形状と電子注入の関係を示
す模式図。
導体記憶装置について、段差形状と電子注入の関係を示
す模式図。
【図２１】（ａ）および（ｂ）は、本発明の不揮発性半
導体記憶装置の改良例を示す平面図。
導体記憶装置の改良例を示す平面図。
【図２２】本発明の半導体集積回路装置の構成を示す
図。
図。
【図２３】従来の不揮発性半導体記憶装置の断面図。
【図２４】従来の他の不揮発性半導体記憶装置の断面
図。
図。
【図２５】従来の更に他の不揮発性半導体記憶装置の断
面図。
面図。
【図２６】（ａ）から（ｅ）は、図２５の装置の製造方
法を示す工程断面図。
法を示す工程断面図。
【図２７】フラットな表面を持つｐ型シリコン基板上に
絶縁膜を介して隣接する浮遊ゲートおよび制御ゲートを
備えた構造の断面図。
絶縁膜を介して隣接する浮遊ゲートおよび制御ゲートを
備えた構造の断面図。
【図２８】図２７の構造におけるドーピングプロファイ
ルを示すグラフである。
ルを示すグラフである。
【図２９】図２７の構造において書き込み動作時にシリ
コン基板の表面に形成される電位のプロファイルを示す
グラフ。
コン基板の表面に形成される電位のプロファイルを示す
グラフ。
【図３０】図２７の構造において書き込み動作時にシリ
コン基板の表面に形成される電界強度のプロファイルを
示すグラフ。
コン基板の表面に形成される電界強度のプロファイルを
示すグラフ。
１ 半導体基板 ３ トンネル酸化膜 ４ 浮遊ゲート ５ 容量絶縁膜 ６ 制御ゲート ７ ソース領域 ７ａ ソース領域の高濃度不純物層 ７ｂ ソース領域の低濃度不純物層 ８ ドレイン領域 ８ａ ドレイン領域の高濃度不純物層 ８ｂ ドレイン領域の低濃度不純物層 ９ チャネル領域 ９ａ チャネル領域の極低濃度不純物層（ｎ-または
ｐ-） ９ｂ チャネル領域の低濃度不純物層 ９ｃ チャネル領域の高濃度不純物層 １０ 活性領域 １１ 第１表面領域 １２ 第２表面領域 １３ 段差側面領域 ２１ 素子分離層 ２２ レジストマスク ２３ レジストマスク ２４ レジストマスクの開口部 ２５ シリコン基板の凹部 ４１ レジストマスク ５０ レジストマスク ５１ 凹部 ５２ 第１表面領域 ５３ 第２表面領域 ５４ 段差側面領域 ５５ コーナー部分
ｐ-） ９ｂ チャネル領域の低濃度不純物層 ９ｃ チャネル領域の高濃度不純物層 １０ 活性領域 １１ 第１表面領域 １２ 第２表面領域 １３ 段差側面領域 ２１ 素子分離層 ２２ レジストマスク ２３ レジストマスク ２４ レジストマスクの開口部 ２５ シリコン基板の凹部 ４１ レジストマスク ５０ レジストマスク ５１ 凹部 ５２ 第１表面領域 ５３ 第２表面領域 ５４ 段差側面領域 ５５ コーナー部分
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年６月２５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【請求項１】 第１レベルにある第１表面領域、前記第
１レベルよりも低い第２レベルにある第２表面領域、お
よび、前記第１表面領域と前記第２表面領域とを連結す
る段差側面領域を含む表面を有する基板と、 前記基板の前記第１表面領域に形成されたチャネル領域
と、 前記チャネル領域を間にはさんで形成されたソース領域
およびドレイン領域と、 前記基板の前記表面上に形成された絶縁膜と、 前記絶縁膜上に形成された浮遊ゲートと、 前記浮遊ゲートに容量結合される制御ゲートと、を備え
た不揮発性半導体記憶装置であって、 前記絶縁膜は、前記第１表面領域上に形成された第１部
分と、前記段差側面領域および前記第２表面領域上に形
成された第２部分とを含んでおり、 前記制御ゲートは前記絶縁膜の前記第１部分上に形成さ
れており、 前記浮遊ゲートの一部分は、前記絶縁膜の前記第２部分
を介して前記段差側面領域に対向し、前記浮遊ゲートの
他の一部分は、前記絶縁膜の前記第１部分を介して前記
第１表面領域に対向し、 前記浮遊ゲートと前記制御ゲートとの境界が前記段差側
面領域から前記ソース領域の側に離れた位置の上に存在
し、 前記ドレイン領域は、前記第２表面領域と前記段差側面
領域との間のコーナー部を覆い、 前記ドレイン領域は、前記第１表面領域にまで達してい
ないことを特徴とする不揮発性半導体記憶装置。
１レベルよりも低い第２レベルにある第２表面領域、お
よび、前記第１表面領域と前記第２表面領域とを連結す
る段差側面領域を含む表面を有する基板と、 前記基板の前記第１表面領域に形成されたチャネル領域
と、 前記チャネル領域を間にはさんで形成されたソース領域
およびドレイン領域と、 前記基板の前記表面上に形成された絶縁膜と、 前記絶縁膜上に形成された浮遊ゲートと、 前記浮遊ゲートに容量結合される制御ゲートと、を備え
た不揮発性半導体記憶装置であって、 前記絶縁膜は、前記第１表面領域上に形成された第１部
分と、前記段差側面領域および前記第２表面領域上に形
成された第２部分とを含んでおり、 前記制御ゲートは前記絶縁膜の前記第１部分上に形成さ
れており、 前記浮遊ゲートの一部分は、前記絶縁膜の前記第２部分
を介して前記段差側面領域に対向し、前記浮遊ゲートの
他の一部分は、前記絶縁膜の前記第１部分を介して前記
第１表面領域に対向し、 前記浮遊ゲートと前記制御ゲートとの境界が前記段差側
面領域から前記ソース領域の側に離れた位置の上に存在
し、 前記ドレイン領域は、前記第２表面領域と前記段差側面
領域との間のコーナー部を覆い、 前記ドレイン領域は、前記第１表面領域にまで達してい
ないことを特徴とする不揮発性半導体記憶装置。
【請求項２】 前記チャネル領域は、前記ソース領域に
隣接する位置における前記チャネル領域の不純物濃度よ
りも高い不純物濃度を持つ高濃度不純物領域を段差側面
領域側に含んでいる請求項１に記載の不揮発性半導体記
憶装置。
隣接する位置における前記チャネル領域の不純物濃度よ
りも高い不純物濃度を持つ高濃度不純物領域を段差側面
領域側に含んでいる請求項１に記載の不揮発性半導体記
憶装置。
【請求項３】 前記チャネル領域の不純物濃度は、前記
ソース領域に隣接する位置から前記高濃度不純物領域内
において最も不純物濃度が高い位置に向かって増加して
いる請求項２に記載の不揮発性半導体記憶装置。
ソース領域に隣接する位置から前記高濃度不純物領域内
において最も不純物濃度が高い位置に向かって増加して
いる請求項２に記載の不揮発性半導体記憶装置。
【請求項４】 動作時に前記段差側面領域に反転層が形
成される請求項１に記載の不揮発性半導体記憶装置。
成される請求項１に記載の不揮発性半導体記憶装置。
【請求項５】 前記段差側面領域には極低濃度不純物層
が形成されている請求項４に記載の不揮発性半導体記憶
装置。
が形成されている請求項４に記載の不揮発性半導体記憶
装置。
【請求項６】 前記極低濃度不純物層の導電型は、前記
チャネル領域の導電型と同一である請求項５に記載の不
揮発性半導体記憶装置。
チャネル領域の導電型と同一である請求項５に記載の不
揮発性半導体記憶装置。
【請求項７】 前記極低濃度不純物層の導電型は、前記
チャネル領域の導電型と反対である請求項５に記載の不
揮発性半導体記憶装置。
チャネル領域の導電型と反対である請求項５に記載の不
揮発性半導体記憶装置。
【請求項８】 第１レベルにある第１表面領域、前記第
１レベルよりも低い第２レベルにある第２表面領域、お
よび、前記第１表面領域と前記第２表面領域とを連結す
る段差側面領域を含む表面を有する基板と、 前記基板の前記第１表面領域に形成されたチャネル領域
と、 前記チャネル領域を間にはさんで形成されたソース領域
およびドレイン領域と、 前記基板の前記表面上に形成された絶縁膜と、 前記絶縁膜上に形成された浮遊ゲートと、 前記浮遊ゲートに容量結合される制御ゲートと、を備え
た不揮発性半導体記憶装置であって、 前記絶縁膜は、前記第１表面領域上に形成された第１部
分と、前記段差側面領域および前記第２表面領域上に形
成された第２部分とを含んでおり、 前記制御ゲートは前記絶縁膜の前記第１部分上に形成さ
れており、 前記浮遊ゲートの一部分は、前記絶縁膜の前記第２部分
を介して前記段差側面領域に対向し、前記浮遊ゲートの
他の一部分は、前記絶縁膜の前記第１部分を介して前記
第１表面領域に対向し、 前記浮遊ゲートと前記制御ゲートとの境界が前記段差側
面領域から前記ソース領域の側に離れた位置の上に存在
し、 前記チャネル領域は、前記ソース領域に隣接する位置に
おける前記チャネル領域の不純物濃度よりも高い不純物
濃度を持つ高濃度不純物領域を段差側面領域側に含んで
いることを特徴とする不揮発性半導体記憶装置。
１レベルよりも低い第２レベルにある第２表面領域、お
よび、前記第１表面領域と前記第２表面領域とを連結す
る段差側面領域を含む表面を有する基板と、 前記基板の前記第１表面領域に形成されたチャネル領域
と、 前記チャネル領域を間にはさんで形成されたソース領域
およびドレイン領域と、 前記基板の前記表面上に形成された絶縁膜と、 前記絶縁膜上に形成された浮遊ゲートと、 前記浮遊ゲートに容量結合される制御ゲートと、を備え
た不揮発性半導体記憶装置であって、 前記絶縁膜は、前記第１表面領域上に形成された第１部
分と、前記段差側面領域および前記第２表面領域上に形
成された第２部分とを含んでおり、 前記制御ゲートは前記絶縁膜の前記第１部分上に形成さ
れており、 前記浮遊ゲートの一部分は、前記絶縁膜の前記第２部分
を介して前記段差側面領域に対向し、前記浮遊ゲートの
他の一部分は、前記絶縁膜の前記第１部分を介して前記
第１表面領域に対向し、 前記浮遊ゲートと前記制御ゲートとの境界が前記段差側
面領域から前記ソース領域の側に離れた位置の上に存在
し、 前記チャネル領域は、前記ソース領域に隣接する位置に
おける前記チャネル領域の不純物濃度よりも高い不純物
濃度を持つ高濃度不純物領域を段差側面領域側に含んで
いることを特徴とする不揮発性半導体記憶装置。
【請求項９】 前記チャネル領域の不純物濃度は、前記
ソース領域に隣接する位置から前記高濃度不純物領域内
において最も不純物濃度が高い位置に向かって増加して
いる請求項８に記載の不揮発性半導体記憶装置。
ソース領域に隣接する位置から前記高濃度不純物領域内
において最も不純物濃度が高い位置に向かって増加して
いる請求項８に記載の不揮発性半導体記憶装置。
【請求項１０】 前記ドレイン領域は、前記第２表面領
域と前記段差側面領域との間のコーナー部を覆っている
請求項８に記載の不揮発性半導体記憶装置。
域と前記段差側面領域との間のコーナー部を覆っている
請求項８に記載の不揮発性半導体記憶装置。
【請求項１１】 前記ドレイン領域は低濃度不純物層を
有し、前記低濃度不純物層が前記第１表面領域にまで達
している請求項１０に記載の不揮発性半導体記憶装置。
有し、前記低濃度不純物層が前記第１表面領域にまで達
している請求項１０に記載の不揮発性半導体記憶装置。
【請求項１２】 動作時に前記段差側面領域に反転層が
形成される請求項８に記載の不揮発性半導体記憶装置。
形成される請求項８に記載の不揮発性半導体記憶装置。
【請求項１３】 前記段差側面領域には極低濃度不純物
層が形成されている請求項１２に記載の不揮発性半導体
記憶装置。
層が形成されている請求項１２に記載の不揮発性半導体
記憶装置。
【請求項１４】 前記極低濃度不純物層の導電型は、前
記チャネル領域の導電型と同一である請求項１３に記載
の不揮発性半導体記憶装置。
記チャネル領域の導電型と同一である請求項１３に記載
の不揮発性半導体記憶装置。
【請求項１５】 前記極低濃度不純物層の導電型は、前
記チャネル領域の導電型と反対である請求項１３に記載
の不揮発性半導体記憶装置。
記チャネル領域の導電型と反対である請求項１３に記載
の不揮発性半導体記憶装置。
【請求項１６】 第１レベルにある第１表面領域、前記
第１レベルよりも低い第２レベルにある第２表面領域、
および、前記第１表面領域と前記第２表面領域とを連結
する段差側面領域を含む表面を有する基板と、 前記基板の前記第１表面領域に形成されたチャネル領域
と、 前記チャネル領域を間にはさんで形成されたソース領域
およびドレイン領域と、 前記基板の前記表面上に形成された絶縁膜と、 前記絶縁膜上に形成された浮遊ゲートと、 前記浮遊ゲートに容量結合される制御ゲートと、を備え
た不揮発性半導体記憶装置であって、 前記絶縁膜は、前記第１表面領域上に形成された第１部
分と、前記段差側面領域および前記第２表面領域上に形
成された第２部分とを含んでおり、 前記制御ゲートは前記絶縁膜の前記第１部分上に形成さ
れており、 前記浮遊ゲートの一部分は、前記絶縁膜の前記第２部分
を介して前記段差側面領域に対向し、前記浮遊ゲートの
他の一部分は、前記絶縁膜の前記第１部分を介して前記
第１表面領域に対向し、 前記浮遊ゲートと前記制御ゲートとの境界が前記段差側
面領域から前記ソース領域の側に離れた位置の上に存在
し、 動作時には、前記段差側面領域に反転層が形成されるこ
とを特徴とする不揮発性半導体記憶装置。
第１レベルよりも低い第２レベルにある第２表面領域、
および、前記第１表面領域と前記第２表面領域とを連結
する段差側面領域を含む表面を有する基板と、 前記基板の前記第１表面領域に形成されたチャネル領域
と、 前記チャネル領域を間にはさんで形成されたソース領域
およびドレイン領域と、 前記基板の前記表面上に形成された絶縁膜と、 前記絶縁膜上に形成された浮遊ゲートと、 前記浮遊ゲートに容量結合される制御ゲートと、を備え
た不揮発性半導体記憶装置であって、 前記絶縁膜は、前記第１表面領域上に形成された第１部
分と、前記段差側面領域および前記第２表面領域上に形
成された第２部分とを含んでおり、 前記制御ゲートは前記絶縁膜の前記第１部分上に形成さ
れており、 前記浮遊ゲートの一部分は、前記絶縁膜の前記第２部分
を介して前記段差側面領域に対向し、前記浮遊ゲートの
他の一部分は、前記絶縁膜の前記第１部分を介して前記
第１表面領域に対向し、 前記浮遊ゲートと前記制御ゲートとの境界が前記段差側
面領域から前記ソース領域の側に離れた位置の上に存在
し、 動作時には、前記段差側面領域に反転層が形成されるこ
とを特徴とする不揮発性半導体記憶装置。
【請求項１７】 前記チャネル領域は、前記段差側面領
域に極低濃度不純物層を有している請求項１６に記載の
不揮発性半導体記憶装置。
域に極低濃度不純物層を有している請求項１６に記載の
不揮発性半導体記憶装置。
【請求項１８】 前記極低濃度不純物層の導電型は、前
記チャネル領域の導電型と同一である請求項１７に記載
の不揮発性半導体記憶装置。
記チャネル領域の導電型と同一である請求項１７に記載
の不揮発性半導体記憶装置。
【請求項１９】 前記極低濃度不純物層の導電型は、前
記チャネル領域の導電型と反対である請求項１７に記載
の不揮発性半導体記憶装置。
記チャネル領域の導電型と反対である請求項１７に記載
の不揮発性半導体記憶装置。
【請求項２０】 前記ドレイン領域に電気的に接触する
導電性部材であって、前記浮遊ゲート上に形成された絶
縁膜を介して前記浮遊ゲートに容量結合された導電性部
材を備え、前記導電性部材の一部は、前記浮遊ゲートに
対してオーバーラップしている請求項１、８または１６
に記載の不揮発性半導体記憶装置。
導電性部材であって、前記浮遊ゲート上に形成された絶
縁膜を介して前記浮遊ゲートに容量結合された導電性部
材を備え、前記導電性部材の一部は、前記浮遊ゲートに
対してオーバーラップしている請求項１、８または１６
に記載の不揮発性半導体記憶装置。
【請求項２１】 前記制御ゲートの一部は、前記浮遊ゲ
ートの上面に部分的にオーバーラップしている請求項
１、８または１６に記載の不揮発性半導体記憶装置。
ートの上面に部分的にオーバーラップしている請求項
１、８または１６に記載の不揮発性半導体記憶装置。
【請求項２２】 複数の不揮発性メモリセルを備えた半
導体集積回路装置であって、 第１レベルにある第１表面領域、前記第１レベルよりも
低い第２レベルにある第２表面領域、および、前記第１
表面領域と前記第２表面領域とを連結する段差側面領域
を含む表面を有する基板と、 前記基板に形成され、前記複数の不揮発性メモリセルを
駆動するための駆動回路とを備えており、 各不揮発性メモリセルは、請求項１、８または１６に記
載の不揮発性半導体記憶装置であることを特徴とする半
導体集積回路装置。
導体集積回路装置であって、 第１レベルにある第１表面領域、前記第１レベルよりも
低い第２レベルにある第２表面領域、および、前記第１
表面領域と前記第２表面領域とを連結する段差側面領域
を含む表面を有する基板と、 前記基板に形成され、前記複数の不揮発性メモリセルを
駆動するための駆動回路とを備えており、 各不揮発性メモリセルは、請求項１、８または１６に記
載の不揮発性半導体記憶装置であることを特徴とする半
導体集積回路装置。
【請求項２３】 基板上に第１絶縁膜を形成する工程
と、 前記第１絶縁膜上に制御ゲートを形成する工程と、 前記制御ゲートの側面にサイドウォールを形成する工程
と、 少なくとも前記制御ゲートおよびサイドウォールをマス
クとして用いて、前記基板の表面をエッチングし、それ
によって、前記サイドウォールのエッジの位置に整合し
た位置に段差側面を有する凹部を前記基板に形成する工
程と、 前記基板の前記凹部内に、ドレイン領域の一部として機
能する低濃度不純物層を形成する工程と、 前記サイドウォールを除去する工程と、 前記制御ゲートに隣接する位置に、前記段差側面を跨ぐ
浮遊ゲートを形成する工程とを包含し、 前記制御ゲートを形成した後、前記浮遊ゲートを形成す
る前に、少なくとも前記制御ゲートをマスクとして、前
記基板に対して前記ドレイン領域の導電型と反対の導電
型の不純物イオンをドープし、それによって、チャネル
領域の不純物濃度を局所的に増加させ、前記チャネル領
域内に高濃度不純物層を形成する工程を更に包含する不
揮発性半導体記憶装置の製造方法。
と、 前記第１絶縁膜上に制御ゲートを形成する工程と、 前記制御ゲートの側面にサイドウォールを形成する工程
と、 少なくとも前記制御ゲートおよびサイドウォールをマス
クとして用いて、前記基板の表面をエッチングし、それ
によって、前記サイドウォールのエッジの位置に整合し
た位置に段差側面を有する凹部を前記基板に形成する工
程と、 前記基板の前記凹部内に、ドレイン領域の一部として機
能する低濃度不純物層を形成する工程と、 前記サイドウォールを除去する工程と、 前記制御ゲートに隣接する位置に、前記段差側面を跨ぐ
浮遊ゲートを形成する工程とを包含し、 前記制御ゲートを形成した後、前記浮遊ゲートを形成す
る前に、少なくとも前記制御ゲートをマスクとして、前
記基板に対して前記ドレイン領域の導電型と反対の導電
型の不純物イオンをドープし、それによって、チャネル
領域の不純物濃度を局所的に増加させ、前記チャネル領
域内に高濃度不純物層を形成する工程を更に包含する不
揮発性半導体記憶装置の製造方法。
【請求項２４】 前記チャネル領域内の前記高濃度不純
物層を形成するための不純物ドーピングは、前記凹部を
形成するためのマスクを形成した後、前記マスクを除去
する前に、前記マスクの前記開口部を通して行うことを
特徴とする請求項２３に記載の不揮発性半導体記憶装置
の製造方法。
物層を形成するための不純物ドーピングは、前記凹部を
形成するためのマスクを形成した後、前記マスクを除去
する前に、前記マスクの前記開口部を通して行うことを
特徴とする請求項２３に記載の不揮発性半導体記憶装置
の製造方法。
【請求項２５】 前記チャネル領域内の前記高濃度不純
物層を形成するための不純物ドーピングは、前記基板に
前記凹部を形成する前に行うことを特徴とする請求項２
３または２４に記載の不揮発性半導体記憶装置の製造方
法。
物層を形成するための不純物ドーピングは、前記基板に
前記凹部を形成する前に行うことを特徴とする請求項２
３または２４に記載の不揮発性半導体記憶装置の製造方
法。
【請求項２６】 前記チャネル領域内の前記高濃度不純
物層を形成するための不純物ドーピングは、前記基板に
前記凹部を形成した後に行うことを特徴とする請求項２
３または２４に記載の不揮発性半導体記憶装置の製造方
法。
物層を形成するための不純物ドーピングは、前記基板に
前記凹部を形成した後に行うことを特徴とする請求項２
３または２４に記載の不揮発性半導体記憶装置の製造方
法。
【請求項２７】 前記基板に前記凹部を形成した後にお
いて、前記浮遊ゲートを形成する前に、前記ドレイン領
域の導電型と同一の導電型の不純物イオンを前記段差側
面にドープし、それによって、前記ドレイン領域の導電
型とは反対の導電型の極低濃度不純物層を前記チャネル
領域内に形成する工程と、を包含する、請求項２３から
２６の何れかひとつに記載の不揮発性半導体記憶装置の
製造方法。
いて、前記浮遊ゲートを形成する前に、前記ドレイン領
域の導電型と同一の導電型の不純物イオンを前記段差側
面にドープし、それによって、前記ドレイン領域の導電
型とは反対の導電型の極低濃度不純物層を前記チャネル
領域内に形成する工程と、を包含する、請求項２３から
２６の何れかひとつに記載の不揮発性半導体記憶装置の
製造方法。
【請求項２８】 前記基板に前記凹部を形成した後にお
いて、前記浮遊ゲートを形成する前に、前記ドレイン領
域の導電型と同一の導電型の不純物イオンを前記段差側
面にドープし、それによって、前記ドレイン領域の導電
型とは同一の導電型の極低濃度不純物層を前記チャネル
領域内に形成する工程と、を包含する、請求項２３から
２６の何れかひとつに記載の不揮発性半導体記憶装置の
製造方法。
いて、前記浮遊ゲートを形成する前に、前記ドレイン領
域の導電型と同一の導電型の不純物イオンを前記段差側
面にドープし、それによって、前記ドレイン領域の導電
型とは同一の導電型の極低濃度不純物層を前記チャネル
領域内に形成する工程と、を包含する、請求項２３から
２６の何れかひとつに記載の不揮発性半導体記憶装置の
製造方法。
【請求項２９】 前記制御ゲートを形成した後、前記基
板に前記凹部を形成する前に、前記制御ゲートをマスク
として、前記基板に対して前記ドレイン領域の導電型と
同一の導電型の不純物イオンをドープし、それによっ
て、前記ドレイン領域に隣接する位置におけるチャネル
領域の不純物濃度を局所的に減少させ、前記チャネル領
域内に前記ドレイン領域の導電型とは反対の導電型の極
低濃度不純物層を形成する工程を更に包含する請求項２
３から２６の何れかひとつに記載の不揮発性半導体記憶
装置の製造方法。
板に前記凹部を形成する前に、前記制御ゲートをマスク
として、前記基板に対して前記ドレイン領域の導電型と
同一の導電型の不純物イオンをドープし、それによっ
て、前記ドレイン領域に隣接する位置におけるチャネル
領域の不純物濃度を局所的に減少させ、前記チャネル領
域内に前記ドレイン領域の導電型とは反対の導電型の極
低濃度不純物層を形成する工程を更に包含する請求項２
３から２６の何れかひとつに記載の不揮発性半導体記憶
装置の製造方法。
【請求項３０】 前記制御ゲートを形成した後、前記基
板に前記凹部を形成する前に、前記制御ゲートをマスク
として、前記基板に対して前記ドレイン領域の導電型と
同一の導電型の不純物イオンをドープし、それによっ
て、前記ドレイン領域に隣接する位置におけるチャネル
領域の不純物濃度を局所的に減少させ、前記チャネル領
域内に前記ドレイン領域の導電型と同一の導電型の極低
濃度不純物層を形成する工程を更に包含する請求項２３
から２６の何れかひとつに記載の不揮発性半導体記憶装
置の製造方法。
板に前記凹部を形成する前に、前記制御ゲートをマスク
として、前記基板に対して前記ドレイン領域の導電型と
同一の導電型の不純物イオンをドープし、それによっ
て、前記ドレイン領域に隣接する位置におけるチャネル
領域の不純物濃度を局所的に減少させ、前記チャネル領
域内に前記ドレイン領域の導電型と同一の導電型の極低
濃度不純物層を形成する工程を更に包含する請求項２３
から２６の何れかひとつに記載の不揮発性半導体記憶装
置の製造方法。
【請求項３１】 前記極低濃度不純物層の形成は、前記
ドレイン領域の一部として機能する前記低濃度不純物層
を形成する前に行うことを特徴とする請求項２７から３
０の何れかひとつに記載の製造方法。
ドレイン領域の一部として機能する前記低濃度不純物層
を形成する前に行うことを特徴とする請求項２７から３
０の何れかひとつに記載の製造方法。
【請求項３２】 前記極低濃度不純物層の形成は、前記
ドレイン領域の一部として機能する前記低濃度不純物層
を形成した後に行うことを特徴とする請求項２７または
２８に記載の製造方法。
ドレイン領域の一部として機能する前記低濃度不純物層
を形成した後に行うことを特徴とする請求項２７または
２８に記載の製造方法。
【請求項３３】 前記ドレイン領域の一部として機能す
る低濃度不純物層を形成する工程において、前記ドレイ
ン領域のための前記不純物と同一導電型の前記不純物を
前記凹部の前記底部および側面にドープし、前記低濃度
不純物層を形成するとともに、前記段差側面領域に前記
極低濃度不純物層を形成することを特徴とする請求項２
７または２８に記載の製造方法。
る低濃度不純物層を形成する工程において、前記ドレイ
ン領域のための前記不純物と同一導電型の前記不純物を
前記凹部の前記底部および側面にドープし、前記低濃度
不純物層を形成するとともに、前記段差側面領域に前記
極低濃度不純物層を形成することを特徴とする請求項２
７または２８に記載の製造方法。
【請求項３４】 基板上に第１絶縁膜を形成する工程
と、 前記第１絶縁膜上に制御ゲートを形成する工程と、 前記制御ゲートの側面にサイドウォールを形成する工程
と、 少なくとも前記制御ゲートおよびサイドウォールをマス
クとして用いて、前記基板の表面をエッチングし、それ
によって、前記サイドウォールのエッジの位置に整合し
た位置に段差側面を有する凹部を前記基板に形成する工
程と、 前記基板の前記凹部内に、ドレイン領域の一部として機
能する低濃度不純物層を形成する工程と、 前記サイドウォールを除去する工程と、 前記制御ゲートに隣接する位置に、前記段差側面を跨ぐ
浮遊ゲートを形成する工程とを包含し、 前記基板に前記凹部を形成した後において、前記浮遊ゲ
ートを形成する前に、前記ドレイン領域の導電型と同一
の導電型の不純物イオンを前記段差側面にドープし、そ
れによって、極低濃度不純物層を前記チャネル領域内に
形成する工程とを包含する不揮発性半導体記憶装置の製
造方法。
と、 前記第１絶縁膜上に制御ゲートを形成する工程と、 前記制御ゲートの側面にサイドウォールを形成する工程
と、 少なくとも前記制御ゲートおよびサイドウォールをマス
クとして用いて、前記基板の表面をエッチングし、それ
によって、前記サイドウォールのエッジの位置に整合し
た位置に段差側面を有する凹部を前記基板に形成する工
程と、 前記基板の前記凹部内に、ドレイン領域の一部として機
能する低濃度不純物層を形成する工程と、 前記サイドウォールを除去する工程と、 前記制御ゲートに隣接する位置に、前記段差側面を跨ぐ
浮遊ゲートを形成する工程とを包含し、 前記基板に前記凹部を形成した後において、前記浮遊ゲ
ートを形成する前に、前記ドレイン領域の導電型と同一
の導電型の不純物イオンを前記段差側面にドープし、そ
れによって、極低濃度不純物層を前記チャネル領域内に
形成する工程とを包含する不揮発性半導体記憶装置の製
造方法。
【請求項３５】 基板上に第１絶縁膜を形成する工程
と、 前記第１絶縁膜上に制御ゲートを形成する工程と、 前記制御ゲートの側面にサイドウォールを形成する工程
と、 少なくとも前記制御ゲートおよびサイドウォールをマス
クとして用いて、前記基板の表面をエッチングし、それ
によって、前記サイドウォールのエッジの位置に整合し
た位置に段差側面を有する凹部を前記基板に形成する工
程と、 前記基板の前記凹部内に、ドレイン領域の一部として機
能する低濃度不純物層を形成する工程と、 前記サイドウォールを除去する工程と、 前記制御ゲートに隣接する位置に、前記段差側面を跨ぐ
浮遊ゲートを形成する工程とを包含し、 前記制御ゲートを形成した後、前記基板に前記凹部を形
成する前に、前記制御ゲートをマスクとして、前記基板
に対して前記ドレイン領域の導電型と同一の導電型の不
純物イオンをドープし、それによって、前記ドレイン領
域に隣接する位置におけるチャネル領域の不純物濃度を
局所的に減少させ、前記チャネル領域内に極低濃度不純
物層を形成する工程を更に包含する不揮発性半導体記憶
装置の製造方法。
と、 前記第１絶縁膜上に制御ゲートを形成する工程と、 前記制御ゲートの側面にサイドウォールを形成する工程
と、 少なくとも前記制御ゲートおよびサイドウォールをマス
クとして用いて、前記基板の表面をエッチングし、それ
によって、前記サイドウォールのエッジの位置に整合し
た位置に段差側面を有する凹部を前記基板に形成する工
程と、 前記基板の前記凹部内に、ドレイン領域の一部として機
能する低濃度不純物層を形成する工程と、 前記サイドウォールを除去する工程と、 前記制御ゲートに隣接する位置に、前記段差側面を跨ぐ
浮遊ゲートを形成する工程とを包含し、 前記制御ゲートを形成した後、前記基板に前記凹部を形
成する前に、前記制御ゲートをマスクとして、前記基板
に対して前記ドレイン領域の導電型と同一の導電型の不
純物イオンをドープし、それによって、前記ドレイン領
域に隣接する位置におけるチャネル領域の不純物濃度を
局所的に減少させ、前記チャネル領域内に極低濃度不純
物層を形成する工程を更に包含する不揮発性半導体記憶
装置の製造方法。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小田中 紳二 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 赤松 かおり 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 加藤 淳一 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 堀 敦 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 小椋 正気 アメリカ合衆国，ニューヨーク州 12590, ワッピンジャーズ フォールス，オールド ホープウェル ロード 140，ヘイロー エルエスアイ デザイン アンド デバイ ス テクノロジー インコーポレイテッド 内
Claims (41)
- 【請求項１】 第１レベルにある第１表面領域、前記第
１レベルよりも低い第２レベルにある第２表面領域、お
よび、前記第１表面領域と前記第２表面領域とを連結す
る段差側面領域を含む表面を有する基板と、 前記基板の前記第１表面領域に形成されたチャネル領域
と、 前記チャネル領域を間にはさんで形成されたソース領域
およびドレイン領域と、 前記基板の前記表面上に形成された絶縁膜と、 前記絶縁膜上に形成された浮遊ゲートと、 前記浮遊ゲートに容量結合される制御ゲートと、を備え
た不揮発性半導体記憶装置であって、前記絶縁膜は、前
記第１表面領域上に形成された第１部分と、前記段差側
面領域および前記第２表面領域上に形成された第２部分
とを含んでおり、 前記制御ゲートは前記絶縁膜の前記第１部分上に形成さ
れており、 前記浮遊ゲートの一部分は、前記絶縁膜の前記第２部分
を介して前記段差側面領域に対向し、前記浮遊ゲートの
他の一部分は、前記絶縁膜の前記第１部分を介して前記
第１表面領域に対向し、 前記浮遊ゲートと前記制御ゲートとの境界が前記段差側
面領域から前記ソース領域の側に離れた位置の上に存在
していることを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 前記ドレイン領域は、前記第２表面領域
と前記段差側面領域との間のコーナー部を覆っており、 書き込み動作時に前記チャネル領域のドレイン側端部に
形成される第１の水平方向電界ピークが、前記書き込み
動作時に前記制御ゲートと前記浮遊ゲートとの前記境界
の下方に形成される第２の水平方向電界のピークとオー
バーラップするように、前記境界部の位置が設定される
ことを特徴とする請求項１に記載の不揮発性半導体記憶
装置。 - 【請求項３】 前記ドレイン領域は、前記第２表面領域
と前記段差側面領域との間のコーナー部を覆っており、 前記浮遊ゲートのうち、前記絶縁膜の前記第１部分を介
して前記第１表面領域に対向している部分が、チャネル
長方向に沿って４０ｎｍ以下のサイズを有していること
を特徴とする請求項１に記載の不揮発性半導体記憶装
置。 - 【請求項４】 前記ドレイン領域は、 前記第２表面領域に形成され、その一端が前記段差側面
領域に向かって延びている低濃度不純物層と、 前記低濃度不純物層に接続され、前記チャネル領域から
離れた位置に形成された高濃度不純物層と を含み、前記低濃度不純物層の不純物濃度は前記高濃度
不純物層の不純物濃度よりも低く、 前記チャネル領域は、前記ソース領域に隣接する位置に
おける前記チャネル領域の不純物濃度よりも高い不純物
濃度を持つ高濃度不純物領域を段差側面領域側に含んで
いることを特徴とする請求項１に記載の不揮発性半導体
記憶装置。 - 【請求項５】 前記ドレイン領域の低濃度不純物層は、
前記第２表面領域と前記段差側面領域との間のコーナー
部を覆っており、 書き込み動作時に前記チャネル領域のドレイン側端部に
形成される第１の水平方向電界ピークが、前記書き込み
動作時に前記制御ゲートと前記浮遊ゲートとの前記境界
の下方に形成される第２の水平方向電界のピークとオー
バーラップするように、前記境界部の位置が設定される
ことを特徴とする請求項４に記載の不揮発性半導体記憶
装置。 - 【請求項６】 前記ドレイン領域の低濃度不純物層は、
前記第２表面領域と前記段差側面領域との間のコーナー
部を覆っており、 前記浮遊ゲートのうち、前記絶縁膜の前記第１部分を介
して前記第１表面領域に対向している部分が、チャネル
長方向に沿って４０ｎｍ以下のサイズを有していること
を特徴とする請求項４に記載の不揮発性半導体記憶装
置。 - 【請求項７】 前記チャネル領域の不純物濃度は、前記
ソース領域に隣接する位置から前記高濃度不純物領域内
において最も不純物濃度が高い位置に向かって増加して
いることを特徴とする請求項４に記載の不揮発性半導体
記憶装置。 - 【請求項８】 前記ドレイン領域の低濃度不純物層は、
前記第２表面領域前記段差側面領域との間のコーナー部
を覆っていることを特徴とする請求項２または３に記載
の不揮発性半導体記憶装置。 - 【請求項９】 前記ドレイン領域の低濃度不純物層が前
記第１表面領域にまで達していないことを特徴とする請
求項８に記載の不揮発性半導体記憶装置。 - 【請求項１０】 前記ドレイン領域の低濃度不純物層が
前記第１表面領域にまで達していることを特徴とする請
求項８に記載の不揮発性半導体記憶装置。 - 【請求項１１】 前記チャネル領域は、前記段差側面領
域と前記チャネル領域の前記高濃度不純物領域との間に
設けられた極低濃度不純物層を有していることを特徴と
する請求項４から１０の何れかに記載の不揮発性半導体
記憶装置。 - 【請求項１２】 前記ドレイン領域の低濃度不純物層
は、前記第２表面領域と前記段差側面領域との間のコー
ナー部を覆っており、 書き込み動作時に前記チャネル領域のドレイン側端部に
形成される第１の水平方向電界ピークが、前記書き込み
動作時に前記制御ゲートと前記浮遊ゲートとの前記境界
の下方に形成される第２の水平方向電界のピークとオー
バーラップするように、前記境界部の位置が設定される
ことを特徴とする請求項１１に記載の不揮発性半導体記
憶装置。 - 【請求項１３】 前記ドレイン領域の低濃度不純物層
は、前記第２表面領域と前記段差側面領域との間のコー
ナー部を覆っており、 前記浮遊ゲートのうち、前記絶縁膜の前記第１部分を介
して前記第１表面領域に対向している部分が、チャネル
長方向に沿って４０ｎｍ以下のサイズを有していること
を特徴とする請求項１１に記載の不揮発性半導体記憶装
置。 - 【請求項１４】 前記極低濃度不純物層の不純物濃度
は、動作時に前記極低濃度不純物層が空乏化し得るレベ
ルにあることを特徴とする請求項１１に記載の不揮発性
半導体記憶装置。 - 【請求項１５】 前記極低濃度不純物層の導電型は、前
記チャネル領域の導電型と同一であることを特徴とする
請求項１１から１４の何れかひとつに記載の不揮発性半
導体記憶装置。 - 【請求項１６】 前記極低濃度不純物層の導電型は、前
記チャネル領域の導電型と反対であることを特徴とする
請求項１１から１４の何れかひとつに記載の不揮発性半
導体記憶装置。 - 【請求項１７】 前記ドレイン領域は、 前記第２表面領域に形成され、その一端が前記段差側面
領域に向かって延びている低濃度不純物層と、 前記低濃度不純物層に接続され、前記チャネル領域から
離れた位置に形成された高濃度不純物層と、 を含み、前記低濃度不純物層の不純物濃度は前記高濃度
不純物層の不純物濃度よりも低く、 前記チャネル領域は、前記第１表面領域のうち前記段差
側面領域に隣接する位置に前記チャネル領域の他の部分
に比較して不純物濃度が低い領域を有していることを特
徴とする請求項１に記載の不揮発性半導体記憶装置。 - 【請求項１８】 前記ドレイン領域の前記低濃度不純物
層は、前記第２表面領域と前記段差側面領域との間のコ
ーナー部を覆っており、かつ前記チャネル領域の他の部
分に比較して不純物濃度が低い領域と接続されているこ
とを特徴とする請求項１７に記載の不揮発性半導体記憶
装置。 - 【請求項１９】 前記チャネル領域の他の部分に比較し
て不純物濃度が低い前記領域の導電型は、前記チャネル
領域の導電型と同一であることを特徴とする請求項１７
または１８に記載の不揮発性半導体記憶装置。 - 【請求項２０】 前記チャネル領域の他の部分に比較し
て不純物濃度が低い前記領域の導電型は、前記チャネル
領域の導電型と反対であることを特徴とする請求項１７
または１８に記載の不揮発性半導体記憶装置。 - 【請求項２１】 前記チャネル領域の他の部分に比較し
て不純物濃度が低い前記領域は、動作時に空乏化するこ
とを特徴とする請求項１７から２０の何れかに記載の不
揮発性半導体記憶装置。 - 【請求項２２】 前記ドレイン領域に電気的に接触する
導電性部材であって、前記浮遊ゲート上に形成された絶
縁膜を介して前記浮遊ゲートに容量結合された導電性部
材を備え、前記導電性部材の一部は、前記浮遊ゲートに
対してオーバーラップしている請求項１から２１の何れ
かに記載の不揮発性半導体記憶装置。 - 【請求項２３】 前記制御ゲートの一部は、前記浮遊ゲ
ートの上面に部分的にオーバーラップしている請求項１
から２２の何れかひとつに記載の不揮発性半導体記憶装
置。 - 【請求項２４】 前記制御ゲートと前記浮遊ゲートとの
前記境界の中心が前記段差側面領域から前記ソース領域
側に１０〜４０ｎｍだけ離れた位置の上に存在している
請求項１から２３の何れかひとつに記載の不揮発性半導
体記憶装置。 - 【請求項２５】 表面に凹部が形成された半導体基板
と、前記凹部の底部と前記凹部の側面との間のコーナー
部に対向する面を有する浮遊ゲートとを備えた不揮発性
半導体記憶装置であって、 前記浮遊ゲートに容量結合される制御ゲートがチャネル
領域上に形成されており、前記チャネル領域は、前記凹
部の側面において、他の部分よりも不純物濃度の低い領
域を有し、 データ書き込みに際して、前記半導体基板の内部でホッ
トエレクトロンを生成し、前記ホットエレクトロンの少
なくとも一部を前記凹部の前記コーナー部から前記浮遊
ゲートに注入する不揮発性半導体記憶装置。 - 【請求項２６】 ドレイン領域が前記コーナー部分を覆
うように形成されていることを特徴とする請求項２５に
記載の特徴とする不揮発性半導体装置。 - 【請求項２７】 複数の不揮発性メモリセルを備えた半
導体集積回路装置であって、第１レベルにある第１表面
領域、前記第１レベルよりも低い第２レベルにある第２
表面領域、および、前記第１表面領域と前記第２表面領
域とを連結する段差側面領域を含む表面を有する基板
と、前記基板に形成され、前記複数の不揮発性メモリセ
ルを駆動するための駆動回路とを備えており、各不揮発
性メモリセルは、請求項１から２６の何れかに記載の不
揮発性半導体記憶装置であることを特徴とする半導体集
積回路装置。 - 【請求項２８】 半導体基板と、 前記半導体基板内に形成されたチャネル領域と、 前記チャネル領域をはさむように形成されたソース領域
およびドレイン領域と、 前記チャネル領域上に形成された浮遊ゲートと、 絶縁膜を介して前記制御ゲートに隣接する浮遊ゲートと を備えたスプリットゲート型不揮発性記憶装置であっ
て、 前記チャネル領域のうち前記浮遊ゲートに覆われている
部分において、前記ドレイン領域のための不純物の導電
型と同一の導電型の不純物がドープされた領域が形成さ
れており、書き込み動作時、この領域の少なくとも表面
部分に反転層が形成されることを特徴とする不揮発性半
導体記憶装置。 - 【請求項２９】 前記ドレイン領域のための不純物の導
電型と同一の導電型の不純物がドープされた前記領域の
チャネル側エッジは、前記制御ゲートと前記浮遊ゲート
との境界の中心から４０ｎｍ以下の距離範囲内に位置し
ていることを特徴とする請求項２８に記載の不揮発性半
導体記憶装置。 - 【請求項３０】 基板上に第１絶縁膜を形成する工程
と、 前記第１絶縁膜上に制御ゲートを形成する工程と、 前記制御ゲートの側面にサイドウォールを形成する工程
と、 少なくとも前記制御ゲートおよびサイドウォールをマス
クとして用いて、前記基板の表面をエッチングし、それ
によって、前記サイドウォールのエッジの位置に整合し
た位置に段差側面を有する凹部を前記基板に形成する工
程と、 前記基板の前記凹部内に、ドレイン領域の一部として機
能する低濃度不純物層を形成する工程と、 前記サイドウォールを除去する工程と、 前記制御ゲートに隣接する位置に、前記段差側面を跨ぐ
浮遊ゲートを形成する工程とを包含する不揮発性半導体
記憶装置の製造方法。 - 【請求項３１】 前記制御ゲートを形成した後、前記浮
遊ゲートを形成する前に、少なくとも前記制御ゲートを
マスクとして、前記基板に対して前記ドレイン領域の導
電型と反対の導電型の不純物イオンをドープし、それに
よって、チャネル領域の不純物濃度を局所的に増加さ
せ、前記チャネル領域内に高濃度不純物層を形成する工
程を更に包含する請求項３０に記載の不揮発性半導体記
憶装置の製造方法。 - 【請求項３２】 前記チャネル領域内の前記高濃度不純
物層を形成するための不純物ドーピングは、前記凹部を
形成するためのマスクを形成した後、前記マスクを除去
する前に、前記マスクの前記開口部を通して行うことを
特徴とする請求項３１に記載の不揮発性半導体記憶装置
の製造方法。 - 【請求項３３】 前記チャネル領域内の前記高濃度不純
物層を形成するための不純物ドーピングは、前記基板に
前記凹部を形成する前に行うことを特徴とする請求項３
１または３２に記載の不揮発性半導体記憶装置の製造方
法。 - 【請求項３４】 前記チャネル領域内の前記高濃度不純
物層を形成するための不純物ドーピングは、前記基板に
前記凹部を形成した後に行うことを特徴とする請求項３
１または３２に記載の不揮発性半導体記憶装置の製造方
法。 - 【請求項３５】 前記基板に前記凹部を形成した後にお
いて、前記浮遊ゲートを形成する前に、前記ドレイン領
域の導電型と同一の導電型の不純物イオンを前記段差側
面にドープし、それによって、前記ドレイン領域の導電
型とは反対の導電型の極低濃度不純物層を前記チャネル
領域内に形成する工程と、を包含する、請求項３０から
３４の何れかひとつに記載の不揮発性半導体記憶装置の
製造方法。 - 【請求項３６】 前記基板に前記凹部を形成した後にお
いて、前記浮遊ゲートを形成する前に、前記ドレイン領
域の導電型と同一の導電型の不純物イオンを前記段差側
面にドープし、それによって、前記ドレイン領域の導電
型とは同一の導電型の極低濃度不純物層を前記チャネル
領域内に形成する工程と、を包含する、請求項３０から
３４の何れかひとつに記載の不揮発性半導体記憶装置の
製造方法。 - 【請求項３７】 前記制御ゲートを形成した後、前記基
板に前記凹部を形成する前に、前記制御ゲートをマスク
として、前記基板に対して前記ドレイン領域の導電型と
同一の導電型の不純物イオンをドープし、それによっ
て、前記ドレイン領域に隣接する位置におけるチャネル
領域の不純物濃度を局所的に減少させ、前記チャネル領
域内に前記ドレイン領域の導電型とは反対の導電型の極
低濃度不純物層を形成する工程を更に包含する請求項３
０から３４の何れかひとつに記載の不揮発性半導体記憶
装置の製造方法。 - 【請求項３８】 前記制御ゲートを形成した後、前記基
板に前記凹部を形成する前に、前記制御ゲートをマスク
として、前記基板に対して前記ドレイン領域の導電型と
同一の導電型の不純物イオンをドープし、それによっ
て、前記ドレイン領域に隣接する位置におけるチャネル
領域の不純物濃度を局所的に減少させ、前記チャネル領
域内に前記ドレイン領域の導電型とは同一の導電型の極
低濃度不純物層を形成する工程を更に包含する請求項３
０から３４の何れかひとつに記載の不揮発性半導体記憶
装置の製造方法。 - 【請求項３９】 前記極低濃度不純物層の形成は、前記
ドレイン領域の一部として機能する前記低濃度不純物層
を形成する前に行うことを特徴とする請求項３５から３
８の何れかひとつに記載の製造方法。 - 【請求項４０】 前記極低濃度不純物層の形成は、前記
ドレイン領域の一部として機能する前記低濃度不純物層
を形成した後に行うことを特徴とする請求項３５または
３６に記載の製造方法。 - 【請求項４１】 前記ドレイン領域の一部として機能す
る低濃度不純物層を形成する工程において、前記ドレイ
ン領域のための前記不純物と同一導電型の前記不純物を
前記凹部の前記底部および側面にドープし、前記低濃度
不純物層を形成するとともに、前記段差側面領域に前記
極低濃度不純物層を形成することを特徴とする請求項３
５または３６に記載の製造方法。
Applications Claiming Priority (2)
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|---|---|---|---|
| US09/008,572 | 1998-01-16 | ||
| US09/008,572 US6051860A (en) | 1998-01-16 | 1998-01-16 | Nonvolatile semiconductor memory device and method for fabricating the same and semiconductor integrated circuit |
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|---|---|
| JPH11260944A true JPH11260944A (ja) | 1999-09-24 |
| JP2982901B2 JP2982901B2 (ja) | 1999-11-29 |
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| JP11006656A Expired - Fee Related JP2982901B2 (ja) | 1998-01-16 | 1999-01-13 | 不揮発性半導体記憶装置およびその製造方法ならびに半導体集積回路装置 |
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| US (3) | US6051860A (ja) |
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