JPH11261044A - 固体撮像素子付半導体装置及び該半導体装置の製造方法 - Google Patents

固体撮像素子付半導体装置及び該半導体装置の製造方法

Info

Publication number
JPH11261044A
JPH11261044A JP10060042A JP6004298A JPH11261044A JP H11261044 A JPH11261044 A JP H11261044A JP 10060042 A JP10060042 A JP 10060042A JP 6004298 A JP6004298 A JP 6004298A JP H11261044 A JPH11261044 A JP H11261044A
Authority
JP
Japan
Prior art keywords
solid
state imaging
imaging device
electrode
peripheral circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP10060042A
Other languages
English (en)
Other versions
JPH11261044A5 (ja
JP3877860B2 (ja
Inventor
Kazuto Nishida
一人 西田
Toshiaki Sugimura
利明 杉村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP06004298A priority Critical patent/JP3877860B2/ja
Publication of JPH11261044A publication Critical patent/JPH11261044A/ja
Publication of JPH11261044A5 publication Critical patent/JPH11261044A5/ja
Application granted granted Critical
Publication of JP3877860B2 publication Critical patent/JP3877860B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/63—Vias, e.g. via plugs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
    • H10W72/01221—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps using local deposition
    • H10W72/01225—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps using local deposition in solid form, e.g. by using a powder or by stud bumping
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/15—Encapsulations, e.g. protective coatings characterised by their shape or disposition on active surfaces of flip-chip devices, e.g. underfills
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/722—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between stacked chips
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/732—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between stacked chips
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 従来よりも面積を縮小化したＣＣＤ付半導体
装置、及び該半導体装置の製造方法を提供する。 【解決手段】 多層基板１１０と、周辺回路用半導体チ
ップ１１１と、ＣＣＤ型固体撮像素子１１２とを備え
る。上記多層基板は、対向する一方の側面に上記周辺回
路用半導体チップがフリップチップ装着される第２パッ
ド電極１２４及び第１パッド電極１２５を有し、他方の
側面に第３パッド電極１２６を有する。多層基板にフリ
ップチップ装着された周辺回路用半導体チップ上にＣＣ
Ｄ付固体撮像素子を配置することから、多層基板の厚み
方向に直交する方向への半導体装置の広がりを縮小でき
半導体装置全体の面積を縮小することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＣＣＤ（電荷結合
素子）型固体撮像素子と映像信号処理回路等の周辺回路
とを一体的に構成した固体撮像素子付半導体装置、及び
該固体撮像素子付半導体装置の製造方法に関する。
【０００２】
【従来の技術、及び発明が解決しようとする課題】最
近、画像も併せた通信が普及するに従い、ノート型のパ
ーソナルコンピュータや携帯情報端末器に組み込み可能
な小型カメラの需要が高めってきている。このような小
型カメラとして、固体撮像素子とカメラの信号処理回路
等の周辺回路とをワンチップに集積したＬＳＩである、
ワンチップカメラが提案されている。上記固体撮像素子
としては従来よりＣＣＤ型固体撮像素子が良く知られて
いるが、最近ではＭＯＳ型固体撮像素子が使用され始め
ている。これは、ＭＯＳ型固体撮像素子がデジタルＩＣ
と同じＭＯＳトランジスタで構成されていることから、
ＣＣＤ型固体撮像素子を用いる場合に比べて、ＭＯＳ型
固体撮像素子と映像信号処理回路等の周辺回路との集積
化が比較的容易に行えるからである。しかしながら、現
在のところＭＯＳ型固体撮像素子にて得られる画質は、
ＣＣＤ型固体撮像素子による画質に比べて劣るという欠
点がある。このような欠点を解決するために、図１０か
ら図１２に示すように、画質の点で勝るＣＣＤ型固体撮
像素子を用いて、該固体撮像素子と、その周辺回路とを
一つのパッケージに収めたＣＣＤカメラモジュール１が
提案されている。即ち、該ＣＣＤカメラモジュール１
は、ＣＣＤ型固体撮像素子１１と、該撮像素子１１の駆
動回路１２と、上記撮像素子１１の出力信号の雑音低減
回路１３と、映像信号処理等に使用されるＤＳＰ１４と
をシリコン基板１５上に装着し、封止して１チップ化し
たものである。上記シリコン基板１５上には、アルミで
配線パターンが描かれており、上記撮像素子１１、駆動
回路１２、雑音低減回路１３及びＤＳＰ１４を構成する
各ＬＳＩは、ボンディングワイヤ１６にて上記配線パタ
ーンと電気的に接続されている。シリコン基板１５は、
セラミックパッケージ１７内に収納され、該セラミック
パッケージ１７はフェースプレート１８にて密封され
る。尚、該フェースプレート１８においてＣＣＤ型固体
撮像素子１１に対向する部分は、赤外線フィルタ１９に
て形成されており、セラミックパッケージ１７外から内
部に配置されるＣＣＤ型固体撮像素子１１へ透光可能に
構成されている。さらにセラミックパッケージ１７を覆
うようにしてレンズホルダ２０が取り付けられ、該レン
ズホルダ２０によって上記赤外線フィルタ１９に対向す
る位置にレンズ２１が支持されている。よって、該レン
ズ２１を通過した光は、赤外線フィルタ１９を通ってＣ
ＣＤ型固体撮像素子１１へ到達する。このように構成さ
れるＣＣＤカメラモジュール１は、プリント基板２２の
一方の側面２３に装着される。尚、該プリント基板２２
の他方の側面２４には、映像信号の出力回路等の部品２
５が取り付けられている。
【０００３】しかしながら、上記ＣＣＤカメラモジュー
ル１では、上述のように、一つのシリコン基板１５上に
ＣＣＤ型固体撮像素子１１、駆動回路１２、雑音低減回
路１３及びＤＳＰ１４を構成する４つのＬＳＩチップが
平面的に配置されており、ＣＣＤカメラモジュール１が
占める平面的な面積が大きいという問題がある。本発明
はこのような問題点を解決するためになされたもので、
ＣＣＤ型固体撮像素子を使用し、かつワンパッケージに
て形成され、かつ面積の縮小化を図った固体撮像素子付
半導体装置及び該半導体装置の製造方法を提供すること
を目的とする。
【０００４】
【課題を解決するための手段】本発明の第１態様におけ
る固体撮像素子付半導体装置は、対向する２つの側面の
一方には第１パッド電極及び第２パッド電極を有し、他
方には第３パッド電極を有し、上記第１及び第２パッド
電極と上記第３パッド電極とを電気的に接続した基板
と、上記第１パッド電極と金属線を介して電気的に接続
される第１電極を受光側側面に有し受光により電荷を転
送するＣＣＤ型固体撮像素子と、上記ＣＣＤ型固体撮像
素子と電気的に接続される周辺回路用半導体チップであ
って、上記第２パッド電極にフリップチップ装着される
第２電極を上記基板の上記一方の側面に対向して配置さ
れる電極形成面に有し、かつ上記ＣＣＤ型固体撮像素子
に対して当該周辺回路用半導体チップにおける上記電極
形成面に対向する電極非形成面が上記ＣＣＤ型固体撮像
素子における上記受光側側面に対向する非受光側側面に
対向して配置される周辺回路用半導体チップと、を備え
たことを特徴とする。
【０００５】又、本発明の第２態様における固体撮像素
子付半導体装置の製造方法は、対向する２つの側面の一
方には第１パッド電極及び第２パッド電極を有し、他方
には第３パッド電極を有し上記第１及び第２パッド電極
と上記第３パッド電極とを電気的に接続した基板におけ
る上記第２パッド電極と、受光により電荷を転送するＣ
ＣＤ型固体撮像素子に電気的に接続される周辺回路用半
導体チップの電極形成面に形成された第２電極とをフリ
ップチップ装着し、上記周辺回路用半導体チップにおい
て上記電極形成面に対向する電極非形成面と、上記ＣＣ
Ｄ型固体撮像素子の非受光側側面とを対向させ、上記周
辺回路用半導体チップ及び上記ＣＣＤ型固体撮像素子が
上記基板に取り付けられた後、上記ＣＣＤ型固体撮像素
子において上記非受光側側面に対向する受光面側側面に
形成される第１電極と上記基板の上記第１パッド電極と
を金属線にて電気的に接続する、ことを特徴とする。
【０００６】
【発明の実施の形態】本発明の実施形態における固体撮
像素子付半導体装置、及び該固体撮像素子付半導体装置
の製造方法について図を参照しながら以下に説明する。
尚、各図において同じ構成部分については同じ符号を付
している。本実施形態では固体撮像素子としてＣＣＤ型
固体撮像素子を用い、図１に示すように本実施形態のＣ
ＣＤ付半導体装置１０１は、大別して、多層基板１１０
と、周辺回路用半導体チップ１１１と、ＣＣＤ型固体撮
像素子１１２とを有する。キャリアと呼ばれるインター
ポーザとしての多層基板１１０は、図２又は図７に示す
ように、一辺が６ｍｍの方形状の平面形状にてなり、例
えばセラミックや樹脂材料にてなる板材１２１を複数の
層に積層して形成され、その厚み方向において対向する
２つの側面１２２，１２３の内、一方の側面１２２には
上記周辺回路用半導体チップ１１１をフリップチップ装
着する第２パッド電極１２４、及び上記ＣＣＤ型固体撮
像素子１１２の第２電極１３６と金属線１３７にて電気
的に接続される第１パッド電極１２５が形成される。
尚、本実施形態では、多層基板１１０の周囲に沿って第
１パッド電極１２５を形成し、その内側に第２パッド電
極１２４が形成されている。他方の側面１２３には、当
該半導体装置１１０を例えばプリント基板に電気的に接
続するための第３パッド電極１２６が形成されている。
尚、第３パッド電極１２６としては、ＬＧＡ（ランドグ
リッドアレイ）タイプや、ＢＧＡ（ボールグリッドアレ
イ）タイプが使用可能である。第２パッド電極１２４及
び第１パッド電極１２５と、第３パッド電極１２６とを
電気的に接続するために、上記板材１２１には、ビア１
２７が板材１２１の板厚方向や該板厚方向に直交する延
在方向等に沿って形成されている。尚、図２では、図１
に示すパッケージ部材１７３等の図示を省略している。
尚、上記「多層」とは、上記延在方向に沿って形成され
る上記ビア１２７が上記板厚方向に複数層に形成されて
いることを意味する。よって多層基板１１０は、必ずし
も上記板材１２１が積層されているものに限定されず、
ビア１２７が複数層に形成されている限り板材１２１は
一枚から構成される場合もある。このように本実施形態
では、多層基板１１０を使用することで、上記第１パッ
ド電極１２５は第３パッド電極１２６のいずれかに接続
されるので、例えば図１３に示すように、半導体デバイ
ス２０の厚み方向に直交する方向に延在する内部リード
６を設ける必要はなくＣＣＤ付半導体装置の面積を縮小
化することができる。尚、上記面積の縮小化を問題とし
ないときには上記内部リード６を有する半導体装置の構
造としてももちろん良い。図１３において、１は第１半
導体チップ、２は第２半導体チップ、３はバンプ、４は
金属線、５はアイランド、７，８はパッド電極、９は封
止材である。
【０００７】周辺回路用半導体チップ１１１及びＣＣＤ
型固体撮像素子１１２は、本実施形態では、シリコンウ
エハ上に集積回路を形成したチップそのもの、いわゆる
ベアチップであるが、これに限定することなく本明細書
にて使用する「半導体チップ」は集積回路を形成した上
記ベアチップを封止してなる、いわゆるＣＳＰ（チップ
サイズパッケージ）のような構造までも含む概念であ
る。ＣＣＤ型固体撮像素子１１２は、従来から使用され
ているものであり、当該ＣＣＤ型固体撮像素子１１２の
厚み方向における一側面である受光側側面１３５には集
光用レンズ１７１を有する感光部１７２を設け受光によ
り電荷を転送する。又、図７の（ｅ）に示すように、Ｃ
ＣＤ型固体撮像素子１１２は、一辺５ｍｍの方形状の平
面形状にてなり、本実施形態では周辺回路用半導体チッ
プ１１１とほぼ同等の面積を占める。又、上記受光側側
面１３５には、上記多層基板１１０の上記第１パッド電
極１２５に金属線１３７を介して電気的に接続される一
若しくは複数の第１電極１３６が形成されている。
【０００８】周辺回路用半導体チップ１１１は、上記多
層基板１１０を介して上記ＣＣＤ型固体撮像素子１１２
と電気的に接続されるチップであって、図１１及び図１
２に示す、駆動回路１２、雑音低減回路１３、及びＤＳ
Ｐ１４の機能を１チップ上に集積したものであり、ＣＣ
Ｄ型固体撮像素子１１２の駆動及び出力される映像信号
の処理等の動作を行う。このような周辺回路用半導体チ
ップ１１１は、図７に示すように、一辺が５ｍｍの方形
状の平面形状にてなり上記第１パッド電極１２５の内側
に配置されるように多層基板１１０よりも小さい面積に
てなる。周辺回路用半導体チップ１１１の厚み方向にお
ける一側面である電極形成面１２８には、一若しくは複
数の第２電極１２９が形成されている。該第２電極１２
９には、図７の（ａ）から（ｃ）に示すように、バンプ
１３０が形成された後、銀を含む導電性ペースト１３１
が転写される。このような周辺回路用半導体チップ１１
１は、当該周辺回路用半導体チップ１１１に形成されて
いる第２電極１２９に対応して多層基板１１０の側面１
２２に形成されている上記第２パッド電極１２４と、上
記導電性ペースト１３１を介して上記バンプ１３０との
電気的接続を図り、多層基板１１０の側面１２２にフリ
ップチップ装着される。又、該取り付け後、周辺回路用
半導体チップ１１１と多層基板１１０の側面１２２との
隙間には、図７の（ｃ）に示すように封止材注入ノズル
１３２から封止材１３３が注入され上記隙間の封止が行
われる。
【０００９】このような周辺回路用半導体チップ１１１
及びＣＣＤ型固体撮像素子１１２について、図７の
（ｄ）に示すように、周辺回路用半導体チップ１１１に
おいて電極形成面１２８に対向する電極非形成面１３４
と、ＣＣＤ型固体撮像素子１１２において受光側側面１
３５に対向する非受光側側面１３８とを対向させて配置
して接着剤１３９にて接着し、多層基板１１０にフリッ
プチップ装着された周辺回路用半導体チップ１１１にＣ
ＣＤ型固体撮像素子１１２が固定される。尚、上記第１
電極１３６は上述のように又図７の（ｆ）に示すように
金属線１３７にて上記第１パッド電極１２５に電気的に
接続される。周辺回路用半導体チップ１１１とＣＣＤ型
固体撮像素子１１２との固定を本実施形態では上述のよ
うに接着剤１３９にて行ったが、これに限定されるもの
ではなく、凹、凸部材による係合等による例えば機械的
な接合にて行うこともできる。
【００１０】金属線１３７にて上記第１電極１３６と上
記第１パッド電極１２５との電気的接続が図られた後、
該金属線１３７、周辺回路用半導体チップ１１１、及び
ＣＣＤ型固体撮像素子１１２を密閉するために、多層基
板１１０の側面１２２上にはパッケージ部材１７３が被
せられる。該パッケージ部材１７３において、ＣＣＤ型
固体撮像素子１１２の受光側側面１３５に対向する壁部
１７４は、ＩＲ回折格子を備えた透光可能な材料にて形
成される。よって、光は上記壁部１７４のＩＲ回折格子
を通過してＣＣＤ型固体撮像素子１１２の集光用レンズ
１７１に入射し感光部１７２に到達する。尚、パッケー
ジ部材１７３を被せた状態において、壁部１７４の内面
とＣＣＤ型固体撮像素子１１２の受光側側面１３５との
隙間１７５は、約１ｍｍである。
【００１１】図７を参照して上述した当該ＣＣＤ付半導
体装置１０１の製造方法において、従来のフリップチッ
プ装着技術や、ワイヤボンディング技術を使用すること
ができるので、従来の製造工程の途中に、例えば周辺回
路用半導体チップ１１１上にＣＣＤ型固体撮像素子１１
２を固定する工程等を組み込むことができる。よって、
新たに製造工程を開発する必要がなく、コストアップを
抑えることができる。
【００１２】上述のように当該ＣＣＤ付半導体装置１０
１によれば、ＣＣＤ型固体撮像素子１１２と、周辺回路
用半導体チップ１１１とを多層基板１１０の厚み方向に
沿って重ねたことで、図１０に示す従来のＣＣＤカメラ
モジュール１に比べて平面的に面積の縮小化を図ること
ができる。又、ＣＣＤ型固体撮像素子１１２を周辺回路
用半導体チップ１１１と平面的にほぼ同等の大きさとす
ることで、従来の内部リード６が不要である多層基板１
１０との相乗効果により、従来に比べて回路の高集積
化、及び面積の縮小化を図ることができる。即ち、周辺
回路用半導体チップ１１１において、フリップチップ装
着により周辺回路用半導体チップ１１１の第２電極１２
９と多層基板１１０の第２パッド電極１２４とは電気的
に接続される。一方、このような状態においてＣＣＤ型
固体撮像素子１１２における電気的接続を図るために
は、金属線１３７を介して第１電極１３６に電気的接続
される多層基板１１０の第１パッド電極１２５は、周辺
回路用半導体チップ１１１の占有領域の周縁部に配置す
ることになる。このような状態において面積の縮小化を
図るために、第１パッド電極１２５が形成されている多
層基板１１０の側面１２２に対向する側面１２３に第３
パッド電極１２６を形成し、多層基板１１０内に形成し
たビア１２７により上記第１パッド電極１２５と上記第
３パッド電極１２６の一部とを電気的に接続した。この
ように構成することで、図１３に示すように内部リード
６を設ける必要がなくなり、半導体装置全体の面積の縮
小化を図ることができる。上述のように、周辺回路用半
導体チップ１１１の電極非形成面１３４とＣＣＤ型固体
撮像素子１１２の非受光側側面１３８とを対向させ、第
１電極１３６と上記第１パッド電極１２５とを金属線１
３７にて電気的接続を図ったことから、周辺回路用半導
体チップ１１１と同等の大きさにてなるＣＣＤ型固体撮
像素子１１２を使用することができ、回路の高集積化を
図ることができる。
【００１３】図７を参照した上述の説明では、多層基板
１１０に周辺回路用半導体チップ１１１をフリップチッ
プ装着した後に、該周辺回路用半導体チップ１１１上に
ＣＣＤ型固体撮像素子１１２を固定したが、この工程順
に限定されるものではない。即ち、まず、周辺回路用半
導体チップ１１１の電極非形成面１３４と、ＣＣＤ型固
体撮像素子１１２の非受光側側面１３８とを接着剤１３
９にて接着した後、周辺回路用半導体チップ１１１を多
層基板１１０にフリップチップ装着してもよい。
【００１４】上述のＣＣＤ付半導体装置１０１は、周辺
回路用半導体チップ１１１がともに一つのチップから構
成される場合であるが、これに限定されるものではな
い。即ち、図３に示すＣＣＤ付半導体装置１０２のよう
に上記周辺回路用半導体チップを複数のチップ１５１，
１５２にて構成することもできる。この場合、チップ１
５１の厚み寸法ｔ１と、チップ１５２の厚み寸法ｔ２と
を同寸法とすることで、これらのチップ１５１，１５２
上に上記ＣＣＤ型固体撮像素子１１２を載置することが
でき、かつ該ＣＣＤ型固体撮像素子１１２は、個々のチ
ップ１５１，１５２における大きさよりも大きいものを
使用することができる。
【００１５】又、上記ＣＣＤ付半導体装置１０２の場
合、多層基板１１０にフリップチップ装着された例えば
２つのチップ１５１及びチップ１５２について、上述の
ように封止材１３３にて上記隙間の封止が行われるが、
図８に示すように２つのチップ１５１，１５２に挟まれ
た部分１５３に注入される封止材１３３によって、積み
重ねられる上記ＣＣＤ型固体撮像素子１１２の固定をも
行うこともできる。即ち、チップ１５１，１５２とＣＣ
Ｄ型固体撮像素子１１２とを接着剤１３９を用いて接着
するのではなく、封止材１３３に上記接着剤１３９の作
用をも兼ねされる。このようにすることで、封止材１３
３の硬化、並びに接着剤１３９の塗布及び硬化の工程を
一度に済ますことができ、製造時間の短縮を図ることが
できる。
【００１６】又、図４に示すようなＣＣＤ付半導体装置
１０３を構成することもできる。ＣＣＤ付半導体装置１
０３は、上述の例えばＣＣＤ付半導体装置１０１におい
て、多層基板１１０の側面１２２に形成されている第１
パッド電極１２５と、それに隣接する第２パッド電極１
２４との間に、図９に詳しく示すような流出防止部１６
０を設けている。流出防止部１６０は、例えばセラミッ
ク材にて形成したり、ガラス材をプリントして形成した
り、シート材から形成したりする。上述のように周辺回
路用半導体チップ１１１が多層基板１１０にフリップチ
ップ装着された後、周辺回路用半導体チップ１１１の電
極形成面１２８と多層基板１１０の側面１２２との間に
は封止材１３３が注入されるが、該封止材１３３が第１
パッド電極１２５へ流れ出ないように、上記流出防止部
１６０は、堰として作用し上記封止材１３３の流出を防
止する。多層基板１１０の厚み方向に沿った流出防止部
１６０の高さは、封止される周辺回路用半導体チップ１
１１の大きさ、又は上記封止材１３３の使用量によって
変動し、当然ながら封止材１３３が第１パッド電極１２
５側へ溢れ出ないような高さに設定される。このような
流出防止部１６０を設けることで、封止材１３３が流れ
る領域を規定することができることから、第１パッド電
極１２５の設置位置に余裕を持たせる必要がなくなり、
多層基板１１０の平面面積を縮小することができ、よっ
て半導体装置全体の面積の縮小化を図ることができる。
又、封止材１３３が第１パッド電極１２５に付着し金属
線１３７の接続を阻害するという現象の発生を抑えるこ
ともできる。尚、図９では、多層基板１１０の長手方向
に沿って第１パッド電極１２５が配列されていることか
ら、流出防止部１６０も上記長手方向に沿って第１パッ
ド電極１２５と第２パッド電極１２４との間に形成して
いるが、これに限定されるものではない。即ち、もし上
記長手方向に直交方向に沿って、多層基板１１０に第１
パッド電極１２５が形成されているときには、それに対
応して、流出防止部１６０を形成する。よって、多層基
板１１０上に方形状に流出防止部１６０が形成される場
合もある。
【００１７】又、流出防止部１６０は、上述のように多
層基板１１０の側面１２２に突設されるタイプに限定さ
れるものではない。即ち、図５に示すように、多層基板
１６１の側面１２２に形成した第１パッド電極１２５と
第２パッド電極１２４との間に、流出する封止材１３３
を受け止める凹部にてなる流出防止部１６２を形成して
もよい。尚、流出防止部１６２の深さは、封止される周
辺回路用半導体チップ１１１の大きさ、又は上記封止材
１３３の使用量によって変動し、当然ながら封止材１３
３が第１パッド電極１２５側へ溢れ出ないような深さに
設定される。
【００１８】さらに又、図６に示すような流出防止部１
６３を設けることもできる。流出防止部１６３は、多層
基板１１０の側面１２２に形成される上記第１パッド電
極１２５における、上記多層基板１１０の厚み方向に沿
った厚みを大きくしたものであり、上記第１パッド電極
としての機能をも兼ねる。該流出防止部１６３の厚み
は、封止される周辺回路用半導体チップ１１１の大き
さ、又は上記封止材１３３の使用量によって変動し、当
然ながら封止材１３３が第１パッド電極１２５側へ溢れ
出ないような高さに設定される。
【００１９】尚、図５及び図６では、流出防止部１６３
に主に関係する部分を図示しているので、パッケージ部
材１７３等の図示は省略している。又、上述した流出防
止部１６０，１６２，１６３のいずれかを、図３に示す
ＣＣＤ付半導体装置１０２に適用することももちろん可
能である。
【００２０】又、上述の実施形態では、画質を向上させ
る点からＣＣＤ型固体撮像素子１１２を使用したが、画
質を問題にしないときには、ＣＣＤ型固体撮像素子１１
２に代えてＭＯＳ型固体撮像素子を用いて構成すること
もできる。
【００２１】又、上述の実施形態では、周辺回路用半導
体チップ１１１の第２電極１２９と、多層基板１１０の
第２パッド電極１２４とはバンプ１３０及びペースト１
３１を介して電気的接続を図っているが、これに限定さ
れるものではない。例えば、金属粒を含む導電性ペース
トを例えば上記第２電極１２９に塗布した後、第２電極
１２９と第２パッド電極１２４とを圧接し上記金属粒を
潰すことで第２電極１２９と第２パッド電極１２４との
導通を図っても良い。
【００２２】
【発明の効果】以上詳述したように本発明の第１態様の
ＣＣＤ付半導体装置、及び第２態様のＣＣＤ付半導体装
置の製造方法によれば、基板と、周辺回路用半導体チッ
プと、ＣＣＤ型固体撮像素子とを備える。上記基板は、
対向する一方の側面に上記周辺回路用半導体チップがフ
リップチップ装着される第２パッド電極及び上記ＣＣＤ
型固体撮像素子の第２電極と電気的に接続される第１パ
ッド電極を有し、他方の側面に上記第２パッド電極及び
上記第１パッド電極と電気的に接続される第３パッド電
極を有する。よって、例えば上記基板の厚み方向に直交
する平面方向に延在する、従来の内部リードは不要とな
り、半導体装置全体の面積を縮小することができる。さ
らに又、周辺回路用半導体チップ上にＣＣＤ付固体撮像
素子を重ねて配置することによっても、半導体装置全体
の面積を縮小することができる。又、周辺回路用半導体
チップ上にＣＣＤ付固体撮像素子を重ねて配置すること
によって、当該ＣＣＤ付半導体装置をワンパッケージに
て構成することができる。
【図面の簡単な説明】
【図１】 本発明の実施形態におけるＣＣＤ付半導体装
置の断面図である。
【図２】 図１に示す多層基板、及び該多層基板と周辺
回路用半導体チップとの装着部分の拡大図である。
【図３】 図１に示すＣＣＤ付半導体装置の他の実施形
態における断面図である。
【図４】 図１に示すＣＣＤ付半導体装置のさらに別の
実施形態における断面図である。
【図５】 図５に示す流出防止部の他の実施形態を示す
図である。
【図６】 図５に示す流出防止部の別の実施形態を示す
図である。
【図７】 図１に示すＣＣＤ付半導体装置の製造方法を
説明するための斜視図である。
【図８】 図３に示すＣＣＤ付半導体装置における周辺
回路用半導体チップ部分の封止を行うときの状態を示す
斜視図である。
【図９】 図４に示す流出防止部を示す斜視図である。
【図１０】 従来のＣＣＤ付半導体装置の構造を示す断
面図である。
【図１１】 図１０に示すＣＣＤ付半導体装置の平面図
である。
【図１２】 図１０に示すＣＣＤ付半導体装置の機能ブ
ロック図である。
【図１３】 従来の半導体装置を示す断面図である。
【符号の説明】 １０１，１０２，１０３…半導体装置、１１０…多層基
板、１１１…周辺回路用半導体チップ、１１２…ＣＣＤ
型固体撮像素子、１２１…板材、１２２，１２３…側
面、１２４…第２パッド電極、１２５…第１パッド電
極、１２６…第３パッド電極、１２８…電極形成面、１
２９…第２電極、１３３…封止材、１３４…電極非形成
面、１３５…受光側側面、１３６…第１電極、１３７…
金属線、１３８…非受光側側面、１３９…接着剤、１５
１，１５２…チップ、１６０，１６２，１６３…流出防
止部。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 対向する２つの側面（１２２，１２３）
    の一方には第１パッド電極（１２４）及び第２パッド電
    極（１２５）を有し、他方には第３パッド電極（１２
    ６）を有し、上記第１及び第２パッド電極と上記第３パ
    ッド電極とを電気的に接続した基板（１１０）と、 上記第１パッド電極と金属線（１３７）を介して電気的
    に接続される第１電極（１３６）を受光側側面（１３
    ５）に有し受光により電荷を転送するＣＣＤ型固体撮像
    素子（１１２）と、 上記ＣＣＤ型固体撮像素子と電気的に接続される周辺回
    路用半導体チップであって、上記第２パッド電極にフリ
    ップチップ装着される第２電極（１２９）を上記基板の
    上記一方の側面に対向して配置される電極形成面（１２
    ８）に有し、かつ上記ＣＣＤ型固体撮像素子に対して当
    該周辺回路用半導体チップにおける上記電極形成面に対
    向する電極非形成面（１３４）が上記ＣＣＤ型固体撮像
    素子における上記受光側側面に対向する非受光側側面
    （１３８）に対向して配置される周辺回路用半導体チッ
    プ（１１１）と、 を備えたことを特徴とする固体撮像素子付半導体装置。
  2. 【請求項２】 上記ＣＣＤ型固体撮像素子の上記受光側
    側面には集光用レンズ（１７１）が形成され、当該ＣＣ
    Ｄ型固体撮像素子及び上記周辺回路用半導体チップを覆
    い密閉しかつ上記集光用レンズへ光が入射可能なパッケ
    ージ部材（１７３）を上記基板における上記一方の側面
    に設けた、請求項１記載の固体撮像素子付半導体装置。
  3. 【請求項３】 上記ＣＣＤ型固体撮像素子の上記非受光
    側側面と上記周辺回路用半導体チップの上記電極非形成
    面とは接着剤（１３９）にて固定される、請求項１又は
    ２記載の固体撮像素子付半導体装置。
  4. 【請求項４】 上記周辺回路用半導体チップは、複数の
    半導体チップ（１５１，１５２）から構成される、請求
    項１ないし３のいずれかに記載の固体撮像素子付半導体
    装置。
  5. 【請求項５】 上記基板において、上記第１パッド電極
    は該基板の上記一方の側面の周縁部分に配置され上記第
    ２パッド電極はその内側に配置されるとき、上記第１パ
    ッド電極と上記第２パッド電極との間に設けられ上記基
    板に装着された上記周辺回路用半導体チップの封止を行
    う封止材（１３３）が上記第１パッド電極へ流出するの
    を防止する流出防止部（１６０，１６２，１６３）を有
    する、請求項１ないし４のいずれかに記載の固体撮像素
    子付半導体装置。
  6. 【請求項６】 対向する２つの側面（１２２，１２３）
    の一方には第１パッド電極（１２４）及び第２パッド電
    極（１２５）を有し、他方には第３パッド電極（１２
    ６）を有し上記第１及び第２パッド電極と上記第３パッ
    ド電極とを電気的に接続した基板（１１０）における上
    記第２パッド電極と、受光により電荷を転送するＣＣＤ
    型固体撮像素子（１１２）に電気的に接続される周辺回
    路用半導体チップ（１１１）の電極形成面（１２８）に
    形成された第２電極（１２９）とをフリップチップ装着
    し、 上記周辺回路用半導体チップにおいて上記電極形成面に
    対向する電極非形成面（１３４）と、上記ＣＣＤ型固体
    撮像素子の非受光側側面（１３８）とを対向させ、 上記周辺回路用半導体チップ及び上記ＣＣＤ型固体撮像
    素子が上記基板に取り付けられた後、上記ＣＣＤ型固体
    撮像素子において上記非受光側側面に対向する受光面側
    側面（１３５）に形成される第１電極（１３６）と上記
    基板の上記第１パッド電極とを金属線（１３７）にて電
    気的に接続する、ことを特徴とする固体撮像素子付半導
    体装置の製造方法。
  7. 【請求項７】 上記基板に上記周辺回路用半導体チップ
    をフリップチップ装着した後、上記周辺回路用半導体チ
    ップと上記基板との接続部分へ封止材（１３３）を塗布
    するとき該封止材が上記第１パッド電極まで流れるのを
    防止しながら塗布を行う、請求項６記載の固体撮像素子
    付半導体装置の製造方法。
  8. 【請求項８】 上記基板に上記周辺回路用半導体チップ
    をフリップチップ装着した後に上記周辺回路用半導体チ
    ップに上記ＣＣＤ型固体撮像素子を固定するとき、上記
    フリップチップ装着後、上記周辺回路用半導体チップと
    上記基板との接続部分への上記封止材の塗布により上記
    周辺回路用半導体チップと上記ＣＣＤ型固体撮像素子と
    の固定をも併せて行う、請求項６又は７記載の固体撮像
    素子付半導体装置の製造方法。
JP06004298A 1998-03-11 1998-03-11 固体撮像素子付半導体装置及び該半導体装置の製造方法 Expired - Fee Related JP3877860B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP06004298A JP3877860B2 (ja) 1998-03-11 1998-03-11 固体撮像素子付半導体装置及び該半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP06004298A JP3877860B2 (ja) 1998-03-11 1998-03-11 固体撮像素子付半導体装置及び該半導体装置の製造方法

Publications (3)

Publication Number Publication Date
JPH11261044A true JPH11261044A (ja) 1999-09-24
JPH11261044A5 JPH11261044A5 (ja) 2005-01-06
JP3877860B2 JP3877860B2 (ja) 2007-02-07

Family

ID=13130635

Family Applications (1)

Application Number Title Priority Date Filing Date
JP06004298A Expired - Fee Related JP3877860B2 (ja) 1998-03-11 1998-03-11 固体撮像素子付半導体装置及び該半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP3877860B2 (ja)

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001033636A1 (fr) * 1999-11-04 2001-05-10 Stmicroelectronics Sa Boîtier semi-conducteur optique et procede de fabrication d'un tel boîtier
JP2001358997A (ja) * 2000-06-12 2001-12-26 Mitsubishi Electric Corp 半導体装置
JP2003007766A (ja) * 2001-06-21 2003-01-10 Rohm Co Ltd 半導体電子部品
FR2827425A1 (fr) * 2001-07-13 2003-01-17 Kingpak Tech Inc Structure empilee d'un detecteur d'image et procede pour fabriquer celle-ci
WO2003012863A1 (fr) * 2001-07-31 2003-02-13 Renesas Technology Corp. Dispositif semi-conducteur et procede de fabrication associe
WO2003041174A1 (en) * 2001-11-05 2003-05-15 Mitsumasa Koyanagi Solid-state image sensor and its production method
JP2003332549A (ja) * 2002-05-17 2003-11-21 Fuji Photo Film Co Ltd 実装構造および撮像装置
JP2004207760A (ja) * 2004-04-09 2004-07-22 Matsushita Electric Ind Co Ltd 半導体装置
JP2004312570A (ja) * 2003-04-10 2004-11-04 Seiko Precision Inc 固体撮像装置
WO2004105137A1 (ja) * 2003-05-23 2004-12-02 Hamamatsu Photonics K.K. 光検出装置
JP2006066551A (ja) * 2004-08-25 2006-03-09 Renesas Technology Corp 半導体装置の製造方法
JP2008064664A (ja) * 2006-09-08 2008-03-21 Mitsubishi Electric Corp 荷電粒子線の線量分布測定装置
US7378645B2 (en) 2004-01-27 2008-05-27 Casio Computer Co., Ltd. Optical sensor module with semiconductor device for drive
JP2008193068A (ja) * 2007-02-02 2008-08-21 Phoenix Precision Technology Corp 半導体パッケージ基板構造
US7528884B2 (en) 2004-02-02 2009-05-05 Panasonic Corporation Optical device
KR100998041B1 (ko) 2003-12-16 2010-12-03 삼성테크윈 주식회사 디지털 카메라 모듈
JP2011003961A (ja) * 2009-06-16 2011-01-06 Dainippon Printing Co Ltd 撮像素子モジュール
KR101018202B1 (ko) 2009-03-30 2011-02-28 삼성전기주식회사 카메라 모듈
WO2011117947A1 (ja) * 2010-03-26 2011-09-29 パナソニック株式会社 光学半導体装置
JP2013084744A (ja) * 2011-10-07 2013-05-09 Sony Corp 固体撮像素子および電子機器
US8605212B2 (en) 2008-12-26 2013-12-10 Panasonic Corporation Solid-state image sensing device having a reduced size and method for fabricating the same
US9634060B2 (en) 2012-07-04 2017-04-25 Makoto Shizukuishi Stacked solid-state image sensor and imaging apparatus including the same
WO2024057949A1 (ja) * 2022-09-15 2024-03-21 ソニーセミコンダクタソリューションズ株式会社 半導体装置

Cited By (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2800910A1 (fr) * 1999-11-04 2001-05-11 St Microelectronics Sa Boitier semi-conducteur optique et procede de fabrication d'un tel boitier
WO2001033636A1 (fr) * 1999-11-04 2001-05-10 Stmicroelectronics Sa Boîtier semi-conducteur optique et procede de fabrication d'un tel boîtier
US6969898B1 (en) * 1999-11-04 2005-11-29 Stmicroelectronics S.A. Optical semiconductor housing and method for making same
JP2001358997A (ja) * 2000-06-12 2001-12-26 Mitsubishi Electric Corp 半導体装置
JP2003007766A (ja) * 2001-06-21 2003-01-10 Rohm Co Ltd 半導体電子部品
FR2827425A1 (fr) * 2001-07-13 2003-01-17 Kingpak Tech Inc Structure empilee d'un detecteur d'image et procede pour fabriquer celle-ci
US6953709B2 (en) 2001-07-31 2005-10-11 Renesas Technology Corp. Semiconductor device and its manufacturing method
WO2003012863A1 (fr) * 2001-07-31 2003-02-13 Renesas Technology Corp. Dispositif semi-conducteur et procede de fabrication associe
WO2003041174A1 (en) * 2001-11-05 2003-05-15 Mitsumasa Koyanagi Solid-state image sensor and its production method
JP2012186477A (ja) * 2001-11-05 2012-09-27 Kamiyacho Ip Holdings 固体イメージセンサおよびその製造方法
JPWO2003041174A1 (ja) * 2001-11-05 2005-03-03 小柳　光正 固体イメージセンサおよびその製造方法
JP5105695B2 (ja) * 2001-11-05 2012-12-26 カミヤチョウ アイピー ホールディングス 固体イメージセンサおよびその製造方法
EP1453097A4 (en) * 2001-11-05 2008-01-23 Zycube Co Ltd TUBE-FREE IMAGE SENSOR AND METHOD FOR THE PRODUCTION THEREOF
JP2003332549A (ja) * 2002-05-17 2003-11-21 Fuji Photo Film Co Ltd 実装構造および撮像装置
JP2004312570A (ja) * 2003-04-10 2004-11-04 Seiko Precision Inc 固体撮像装置
KR101075626B1 (ko) * 2003-05-23 2011-10-21 하마마츠 포토닉스 가부시키가이샤 광검출 장치
US7470893B2 (en) 2003-05-23 2008-12-30 Hamamatsu Photonics K.K. Photo-detection device
JP4541299B2 (ja) * 2003-05-23 2010-09-08 浜松ホトニクス株式会社 光検出装置
JPWO2004105137A1 (ja) * 2003-05-23 2006-07-20 浜松ホトニクス株式会社 光検出装置
WO2004105137A1 (ja) * 2003-05-23 2004-12-02 Hamamatsu Photonics K.K. 光検出装置
KR100998041B1 (ko) 2003-12-16 2010-12-03 삼성테크윈 주식회사 디지털 카메라 모듈
US7378645B2 (en) 2004-01-27 2008-05-27 Casio Computer Co., Ltd. Optical sensor module with semiconductor device for drive
US7528884B2 (en) 2004-02-02 2009-05-05 Panasonic Corporation Optical device
JP2004207760A (ja) * 2004-04-09 2004-07-22 Matsushita Electric Ind Co Ltd 半導体装置
JP2006066551A (ja) * 2004-08-25 2006-03-09 Renesas Technology Corp 半導体装置の製造方法
JP2008064664A (ja) * 2006-09-08 2008-03-21 Mitsubishi Electric Corp 荷電粒子線の線量分布測定装置
JP2008193068A (ja) * 2007-02-02 2008-08-21 Phoenix Precision Technology Corp 半導体パッケージ基板構造
US8605212B2 (en) 2008-12-26 2013-12-10 Panasonic Corporation Solid-state image sensing device having a reduced size and method for fabricating the same
KR101018202B1 (ko) 2009-03-30 2011-02-28 삼성전기주식회사 카메라 모듈
JP2011003961A (ja) * 2009-06-16 2011-01-06 Dainippon Printing Co Ltd 撮像素子モジュール
WO2011117947A1 (ja) * 2010-03-26 2011-09-29 パナソニック株式会社 光学半導体装置
JP2013084744A (ja) * 2011-10-07 2013-05-09 Sony Corp 固体撮像素子および電子機器
US9224778B2 (en) 2011-10-07 2015-12-29 Sony Corporation Solid-state image sensor and electronic device
US9397133B2 (en) 2011-10-07 2016-07-19 Sony Corporation Solid-state image sensor and electronic device
US9634060B2 (en) 2012-07-04 2017-04-25 Makoto Shizukuishi Stacked solid-state image sensor and imaging apparatus including the same
WO2024057949A1 (ja) * 2022-09-15 2024-03-21 ソニーセミコンダクタソリューションズ株式会社 半導体装置

Also Published As

Publication number Publication date
JP3877860B2 (ja) 2007-02-07

Similar Documents

Publication Publication Date Title
JP3877860B2 (ja) 固体撮像素子付半導体装置及び該半導体装置の製造方法
US10026770B2 (en) Semiconductor device, method for manufacturing the same, and electronic device
JP4285966B2 (ja) カメラモジュール
US6737292B2 (en) Method of fabricating an image sensor module at the wafer level and mounting on circuit board
US7572676B2 (en) Packaging structure and method of an image sensor module
US7202460B2 (en) Camera module for compact electronic equipments
CN1622334B (zh) 固态成像装置及其制造方法
CN108735770A (zh) 半导体封装件
CN100485948C (zh) 半导体装置模块
US20110174527A1 (en) Element mounting board, semiconductor module, semiconductor device, method for fabricating the element mounting board, and method for fabricating semiconductor device
KR20080035387A (ko) 이미지 센서용 칩 패키지 및 그 제조방법
US20040256687A1 (en) Optical module, method of manufacturing the same, and electronic instrument
CN102376731A (zh) 图像拾取模块和照相机
JPWO2020039733A1 (ja) 半導体装置、電子機器、および半導体装置の製造方法
JPH11260851A (ja) 半導体装置及び該半導体装置の製造方法
US6603107B2 (en) Image pickup device and portable telephone
JP4720120B2 (ja) 半導体イメージセンサ・モジュール
WO2018121288A1 (zh) 双影像传感器封装模组及其形成方法
CN100459134C (zh) 固态成像设备
WO2024053466A1 (ja) 半導体装置および電子機器
JP4145619B2 (ja) 光モジュール及びその製造方法、回路基板並びに電子機器
CN102422417A (zh) 固态成像装置及其制造方法
JP2011077555A (ja) 半導体イメージセンサ・モジュールおよび半導体イメージセンサ・モジュールの製造方法
US20250006755A1 (en) Semiconductor device and electronic equipment
JP2004282227A (ja) 光モジュール及びその製造方法並びに電子機器

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040212

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040212

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060412

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060418

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060613

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060829

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060928

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20061024

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20061101

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091110

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101110

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101110

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111110

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees