JPH11261101A - フォトセンサ素子の製造方法 - Google Patents
フォトセンサ素子の製造方法Info
- Publication number
- JPH11261101A JPH11261101A JP10078573A JP7857398A JPH11261101A JP H11261101 A JPH11261101 A JP H11261101A JP 10078573 A JP10078573 A JP 10078573A JP 7857398 A JP7857398 A JP 7857398A JP H11261101 A JPH11261101 A JP H11261101A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- gate insulating
- top gate
- blocking layer
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Thin Film Transistor (AREA)
- Light Receiving Elements (AREA)
Abstract
(57)【要約】
【課題】 ダブルゲート型薄膜トランジスタを備えたフ
ォトセンサ素子において、トップゲート絶縁膜の膜厚を
大きくしても、ソース電極及びドレイン電極等に断線が
生じないようにし、且つ、素子特性が劣化しないように
する。 【解決手段】 トップゲート絶縁膜はブロッキング層兼
第１のトップゲート絶縁膜２５と第２のトップゲート絶
縁膜３０の２層構造となっている。このため、ブロッキ
ング層兼第１のトップゲート絶縁膜２５の膜厚をできる
だけ小さくすると、同絶縁膜２５の端部の高さが低くな
り、ソース電極２７及びドレイン電極２８等が当該端部
の部分において断線しないようにすることができる。ま
た、図１（Ｃ）に示すように、ソース電極２７及びドレ
イン電極２８を形成した後に、ブロッキング層兼第１の
トップゲート絶縁膜２５の露出している表面に対して汚
染物除去処理を行うと、素子特性が劣化しないようにす
ることができる。
ォトセンサ素子において、トップゲート絶縁膜の膜厚を
大きくしても、ソース電極及びドレイン電極等に断線が
生じないようにし、且つ、素子特性が劣化しないように
する。 【解決手段】 トップゲート絶縁膜はブロッキング層兼
第１のトップゲート絶縁膜２５と第２のトップゲート絶
縁膜３０の２層構造となっている。このため、ブロッキ
ング層兼第１のトップゲート絶縁膜２５の膜厚をできる
だけ小さくすると、同絶縁膜２５の端部の高さが低くな
り、ソース電極２７及びドレイン電極２８等が当該端部
の部分において断線しないようにすることができる。ま
た、図１（Ｃ）に示すように、ソース電極２７及びドレ
イン電極２８を形成した後に、ブロッキング層兼第１の
トップゲート絶縁膜２５の露出している表面に対して汚
染物除去処理を行うと、素子特性が劣化しないようにす
ることができる。
Description
【０００１】
【発明の属する技術分野】この発明は、ダブルゲート型
薄膜トランジスタを備えたフォトセンサ素子の製造方法
に関する。
薄膜トランジスタを備えたフォトセンサ素子の製造方法
に関する。
【０００２】
【従来の技術】図３は従来のダブルゲート型薄膜トラン
ジスタを備えたフォトセンサ素子の一例の一部の断面図
を示したものである（例えば特開平６−３４２９２９号
公報参照）。このフォトセンサ素子は透明基板１を備え
ている。透明基板１の上面の所定の箇所にはボトムゲー
ト電極２が設けられ、その上面全体にはボトムゲート絶
縁膜３が設けられている。ボトムゲート絶縁膜３の上面
においてボトムゲート電極２に対応する部分にはアモル
ファスシリコンからなる半導体層４が設けられている。
半導体層４の上面中央部にはブロッキング層兼トップゲ
ート絶縁膜５が設けられている。ブロッキング層兼トッ
プゲート絶縁膜５の上面両側及び半導体層４の上面両側
にはｎ+シリコン層６、７が設けられている。ｎ+シリコ
ン層６、７の上面及びボトムゲート絶縁膜３の上面には
ソース電極８及びドレイン電極９が設けられている。ブ
ロッキング層兼トップゲート絶縁膜５の上面中央部には
トップゲート電極１０がソース電極８及びドレイン電極
９の形成と同時に形成されて設けられている。
ジスタを備えたフォトセンサ素子の一例の一部の断面図
を示したものである（例えば特開平６−３４２９２９号
公報参照）。このフォトセンサ素子は透明基板１を備え
ている。透明基板１の上面の所定の箇所にはボトムゲー
ト電極２が設けられ、その上面全体にはボトムゲート絶
縁膜３が設けられている。ボトムゲート絶縁膜３の上面
においてボトムゲート電極２に対応する部分にはアモル
ファスシリコンからなる半導体層４が設けられている。
半導体層４の上面中央部にはブロッキング層兼トップゲ
ート絶縁膜５が設けられている。ブロッキング層兼トッ
プゲート絶縁膜５の上面両側及び半導体層４の上面両側
にはｎ+シリコン層６、７が設けられている。ｎ+シリコ
ン層６、７の上面及びボトムゲート絶縁膜３の上面には
ソース電極８及びドレイン電極９が設けられている。ブ
ロッキング層兼トップゲート絶縁膜５の上面中央部には
トップゲート電極１０がソース電極８及びドレイン電極
９の形成と同時に形成されて設けられている。
【０００３】
【発明が解決しようとする課題】ところで、従来のこの
ようなフォトセンサ素子では、半導体層４上にブロッキ
ング層兼トップゲート絶縁膜５を介してトップゲート電
極１０を設けているので、ブロッキング層兼トップゲー
ト絶縁膜５の欠陥による層間不良を防止するために、ブ
ロッキング層兼トップゲート絶縁膜５の膜厚をできるだ
け例えば２０００〜３０００Å程度と大きくする必要が
ある。しかしながら、ブロッキング層兼トップゲート絶
縁膜５の膜厚を大きくすると、ブロッキング層兼トップ
ゲート絶縁膜５の端部の高さが高くなり、当該端部の部
分にオーバーラップされるｎ+シリコン層６、７、ソー
ス電極８及びドレイン電極９が当該端部の部分において
断線してしまうことがあるという問題があった。また、
ブロッキング層兼トップゲート絶縁膜５の膜厚を大きく
すると、これをエッチング液（ＢＨＦ）でエッチングす
る際のエッチング時間（オーバーエッチング時間）が長
くなり、その分だけ、エッチング液が半導体層４のピン
ホール欠陥を通してボトムゲート絶縁膜３に与えるタメ
ージが大きくなってしまうという問題があった。さら
に、例えばｎ+シリコン層６、７をフォトリソグラフィ
法により形成する際に発生する有機汚染物がブロッキン
グ層兼トップゲート絶縁膜５の表面に残留し、素子特性
が劣化することがあるという問題もあった。この発明の
課題は、トップゲート絶縁膜の膜厚を大きくしても、ト
ップゲート絶縁膜の膜厚に起因する従来のような問題が
生じないようにすることであり、また所定の製造工程で
発生する汚染物が残留しないようにすることである。
ようなフォトセンサ素子では、半導体層４上にブロッキ
ング層兼トップゲート絶縁膜５を介してトップゲート電
極１０を設けているので、ブロッキング層兼トップゲー
ト絶縁膜５の欠陥による層間不良を防止するために、ブ
ロッキング層兼トップゲート絶縁膜５の膜厚をできるだ
け例えば２０００〜３０００Å程度と大きくする必要が
ある。しかしながら、ブロッキング層兼トップゲート絶
縁膜５の膜厚を大きくすると、ブロッキング層兼トップ
ゲート絶縁膜５の端部の高さが高くなり、当該端部の部
分にオーバーラップされるｎ+シリコン層６、７、ソー
ス電極８及びドレイン電極９が当該端部の部分において
断線してしまうことがあるという問題があった。また、
ブロッキング層兼トップゲート絶縁膜５の膜厚を大きく
すると、これをエッチング液（ＢＨＦ）でエッチングす
る際のエッチング時間（オーバーエッチング時間）が長
くなり、その分だけ、エッチング液が半導体層４のピン
ホール欠陥を通してボトムゲート絶縁膜３に与えるタメ
ージが大きくなってしまうという問題があった。さら
に、例えばｎ+シリコン層６、７をフォトリソグラフィ
法により形成する際に発生する有機汚染物がブロッキン
グ層兼トップゲート絶縁膜５の表面に残留し、素子特性
が劣化することがあるという問題もあった。この発明の
課題は、トップゲート絶縁膜の膜厚を大きくしても、ト
ップゲート絶縁膜の膜厚に起因する従来のような問題が
生じないようにすることであり、また所定の製造工程で
発生する汚染物が残留しないようにすることである。
【０００４】
【課題を解決するための手段】請求項１記載の発明は、
基板と、この基板上に設けられたボトムゲート電極と、
このボトムゲート電極上に設けられたボトムゲート絶縁
膜と、このボトムゲート絶縁膜上に設けられた半導体層
と、この半導体層上の中央部に設けられたブロッキング
層兼第１のトップゲート絶縁膜と、このブロッキング層
兼第１のトップゲート絶縁膜上の両側及び前記半導体層
上の両側に設けられた２つのｎ+シリコン層と、この２
つのｎ+シリコン層上に設けられたソース電極及びドレ
イン電極と、前記ソース電極、前記ドレイン電極及びそ
の間の前記ブロッキング層兼第１のトップゲート絶縁膜
上に設けられた第２のトップゲート絶縁膜と、この第２
のトップゲート絶縁膜上に設けられたトップゲート電極
とを具備するフォトセンサ素子の製造方法であって、前
記ソース電極及び前記ドレイン電極を形成した後に、前
記ブロッキング層兼第１のトップゲート絶縁膜の表面に
対して汚染物除去処理を行い、この後前記第２のトップ
ゲート絶縁膜を成膜するようにしたものである。請求項
２記載の発明は、基板と、この基板上に設けられたボト
ムゲート電極と、このボトムゲート電極上に設けられた
ボトムゲート絶縁膜と、このボトムゲート絶縁膜上に設
けられた半導体層と、この半導体層の両側における前記
ボトムゲート絶縁膜上に前記半導体層に連続して設けら
れた２つのｎ+シリコン層と、前記半導体層上に設けら
れたブロッキング層兼第１のトップゲート絶縁膜と、こ
のブロッキング層兼第１のトップゲート絶縁膜上の両側
及び前記２つのｎ+シリコン層上に設けられたソース電
極及びドレイン電極と、前記ソース電極、前記ドレイン
電極及びその間の前記ブロッキング層兼第１のトップゲ
ート絶縁膜上に設けられた第２のトップゲート絶縁膜
と、この第２のトップゲート絶縁膜上に設けられたトッ
プゲート電極とを具備するフォトセンサ素子の製造方法
であって、前記ソース電極及び前記ドレイン電極を形成
した後に、前記ブロッキング層兼第１のトップゲート絶
縁膜の表面に対して汚染物除去処理を行い、この後前記
第２のトップゲート絶縁膜を成膜するようにしたもので
ある。この発明によれば、トップゲート絶縁膜をブロッ
キング層兼第１のトップゲート絶縁膜と第２のトップゲ
ート絶縁膜の２層構造としているので、ブロッキング層
兼第１のトップゲート絶縁膜の膜厚をできるだけ小さく
するとともに、第２のトップゲート絶縁膜の膜厚をでき
るだけ大きくすることができ、したがって全体としての
トップゲート絶縁膜の膜厚を大きくしても、ブロッキン
グ層兼第１のトップゲート絶縁膜の膜厚に起因する従来
のような問題が生じないようにすることができる。ま
た、この発明によれば、ソース電極及びドレイン電極を
形成した後に、ブロッキング層兼第１のトップゲート絶
縁膜の表面に対して汚染物除去処理を行っているので、
所定の製造工程で発生する汚染物が残留しないようにす
ることができる。
基板と、この基板上に設けられたボトムゲート電極と、
このボトムゲート電極上に設けられたボトムゲート絶縁
膜と、このボトムゲート絶縁膜上に設けられた半導体層
と、この半導体層上の中央部に設けられたブロッキング
層兼第１のトップゲート絶縁膜と、このブロッキング層
兼第１のトップゲート絶縁膜上の両側及び前記半導体層
上の両側に設けられた２つのｎ+シリコン層と、この２
つのｎ+シリコン層上に設けられたソース電極及びドレ
イン電極と、前記ソース電極、前記ドレイン電極及びそ
の間の前記ブロッキング層兼第１のトップゲート絶縁膜
上に設けられた第２のトップゲート絶縁膜と、この第２
のトップゲート絶縁膜上に設けられたトップゲート電極
とを具備するフォトセンサ素子の製造方法であって、前
記ソース電極及び前記ドレイン電極を形成した後に、前
記ブロッキング層兼第１のトップゲート絶縁膜の表面に
対して汚染物除去処理を行い、この後前記第２のトップ
ゲート絶縁膜を成膜するようにしたものである。請求項
２記載の発明は、基板と、この基板上に設けられたボト
ムゲート電極と、このボトムゲート電極上に設けられた
ボトムゲート絶縁膜と、このボトムゲート絶縁膜上に設
けられた半導体層と、この半導体層の両側における前記
ボトムゲート絶縁膜上に前記半導体層に連続して設けら
れた２つのｎ+シリコン層と、前記半導体層上に設けら
れたブロッキング層兼第１のトップゲート絶縁膜と、こ
のブロッキング層兼第１のトップゲート絶縁膜上の両側
及び前記２つのｎ+シリコン層上に設けられたソース電
極及びドレイン電極と、前記ソース電極、前記ドレイン
電極及びその間の前記ブロッキング層兼第１のトップゲ
ート絶縁膜上に設けられた第２のトップゲート絶縁膜
と、この第２のトップゲート絶縁膜上に設けられたトッ
プゲート電極とを具備するフォトセンサ素子の製造方法
であって、前記ソース電極及び前記ドレイン電極を形成
した後に、前記ブロッキング層兼第１のトップゲート絶
縁膜の表面に対して汚染物除去処理を行い、この後前記
第２のトップゲート絶縁膜を成膜するようにしたもので
ある。この発明によれば、トップゲート絶縁膜をブロッ
キング層兼第１のトップゲート絶縁膜と第２のトップゲ
ート絶縁膜の２層構造としているので、ブロッキング層
兼第１のトップゲート絶縁膜の膜厚をできるだけ小さく
するとともに、第２のトップゲート絶縁膜の膜厚をでき
るだけ大きくすることができ、したがって全体としての
トップゲート絶縁膜の膜厚を大きくしても、ブロッキン
グ層兼第１のトップゲート絶縁膜の膜厚に起因する従来
のような問題が生じないようにすることができる。ま
た、この発明によれば、ソース電極及びドレイン電極を
形成した後に、ブロッキング層兼第１のトップゲート絶
縁膜の表面に対して汚染物除去処理を行っているので、
所定の製造工程で発生する汚染物が残留しないようにす
ることができる。
【０００５】
【発明の実施の形態】（第１実施形態）図１（Ａ）〜
（Ｄ）はそれぞれこの発明の第１実施形態におけるフォ
トセンサ素子の各製造工程を示したものである。そこ
で、これらの図を順に参照して、この実施形態における
フォトセンサ素子の製造方法について説明する。まず、
図１（Ａ）に示すように、アクリル樹脂やガラス等から
なる透明基板２１の上面の所定の箇所にクロムやアルミ
ニウム等の遮光性材料からなるボトムゲート電極２２を
パターン形成し、その上面全体に窒化シリコンからなる
ボトムゲート絶縁膜２３を成膜し、その上面全体にアモ
ルファスシリコンからなる半導体層２４を成膜し、その
上面の所定の箇所に窒化シリコンからなるブロッキング
層兼第１のトップゲート絶縁膜２５をパターン形成す
る。次に、半導体層２４の表面に形成された自然酸化膜
（図示せず）をＮＨ4Ｆ液によりエッチングして除去す
る。これは、後述するｎ+シリコン層２６（図１（Ｂ）
参照）と半導体層２４とのコンタクトを良好とするため
である。また、このとき、ブロッキング層兼第１のトッ
プゲート絶縁膜２５の表面も若干エッチングされるの
で、ブロッキング層兼第１のトップゲート絶縁膜２５の
表面にこの段階で残留する有機汚染物が除去される。
（Ｄ）はそれぞれこの発明の第１実施形態におけるフォ
トセンサ素子の各製造工程を示したものである。そこ
で、これらの図を順に参照して、この実施形態における
フォトセンサ素子の製造方法について説明する。まず、
図１（Ａ）に示すように、アクリル樹脂やガラス等から
なる透明基板２１の上面の所定の箇所にクロムやアルミ
ニウム等の遮光性材料からなるボトムゲート電極２２を
パターン形成し、その上面全体に窒化シリコンからなる
ボトムゲート絶縁膜２３を成膜し、その上面全体にアモ
ルファスシリコンからなる半導体層２４を成膜し、その
上面の所定の箇所に窒化シリコンからなるブロッキング
層兼第１のトップゲート絶縁膜２５をパターン形成す
る。次に、半導体層２４の表面に形成された自然酸化膜
（図示せず）をＮＨ4Ｆ液によりエッチングして除去す
る。これは、後述するｎ+シリコン層２６（図１（Ｂ）
参照）と半導体層２４とのコンタクトを良好とするため
である。また、このとき、ブロッキング層兼第１のトッ
プゲート絶縁膜２５の表面も若干エッチングされるの
で、ブロッキング層兼第１のトップゲート絶縁膜２５の
表面にこの段階で残留する有機汚染物が除去される。
【０００６】次に、図１（Ｂ）に示すように、上面全体
にｎ+シリコン層２６を成膜する。次に、図１（Ｃ）に
示すように、ｎ+シリコン層２６及び半導体層２４をパ
ターニングする。この場合、ｎ+シリコン層２６は、２
つに分離され、ブロッキング層兼第１のトップゲート絶
縁膜２５の上面両側及びその両側における半導体層２４
の上面にパターン形成される。次に、２つのｎ+シリコ
ン層２６及びボトムゲート絶縁膜２３の上面にクロムや
アルミニウム等の遮光性材料からなるソース電極２７及
びドレイン電極２８をパターン形成する。次に、ブロッ
キング層兼第１のトップゲート絶縁膜２５の露出された
表面に残留する有機汚染物（図示せず）をＮＨ4Ｆ液に
よりエッチングして除去する。次に、図１（Ｄ）に示す
ように、上面全体に窒化シリコンからなる第２のトップ
ゲート絶縁膜２９を成膜し、その上面の所定の箇所にＩ
ＴＯ等の透過性材料からなるトップゲート電極３０をパ
ターン形成する。この場合、トップゲート電極３０は、
ブロッキング層兼第１のトップゲート絶縁膜２５とその
両側のソース電極２７及びドレイン電極２８の各一部を
被うようにパターン形成される。かくして、この実施形
態におけるフォトセンサ素子が製造される。
にｎ+シリコン層２６を成膜する。次に、図１（Ｃ）に
示すように、ｎ+シリコン層２６及び半導体層２４をパ
ターニングする。この場合、ｎ+シリコン層２６は、２
つに分離され、ブロッキング層兼第１のトップゲート絶
縁膜２５の上面両側及びその両側における半導体層２４
の上面にパターン形成される。次に、２つのｎ+シリコ
ン層２６及びボトムゲート絶縁膜２３の上面にクロムや
アルミニウム等の遮光性材料からなるソース電極２７及
びドレイン電極２８をパターン形成する。次に、ブロッ
キング層兼第１のトップゲート絶縁膜２５の露出された
表面に残留する有機汚染物（図示せず）をＮＨ4Ｆ液に
よりエッチングして除去する。次に、図１（Ｄ）に示す
ように、上面全体に窒化シリコンからなる第２のトップ
ゲート絶縁膜２９を成膜し、その上面の所定の箇所にＩ
ＴＯ等の透過性材料からなるトップゲート電極３０をパ
ターン形成する。この場合、トップゲート電極３０は、
ブロッキング層兼第１のトップゲート絶縁膜２５とその
両側のソース電極２７及びドレイン電極２８の各一部を
被うようにパターン形成される。かくして、この実施形
態におけるフォトセンサ素子が製造される。
【０００７】このように、このフォトセンサ素子の製造
方法では、トップゲート絶縁膜をブロッキング層兼第１
のトップゲート絶縁膜２５と第２のトップゲート絶縁膜
２９の２層構造としているので、ブロッキング層兼第１
のトップゲート絶縁膜２５の膜厚をできるだけ小さくす
るとともに、第２のトップゲート絶縁膜２９の膜厚をで
きるだけ大きくすることができる。例えば、ブロッキン
グ層兼第１のトップゲート絶縁膜２５の膜厚を１０００
Å程度とし、第２のトップゲート絶縁膜２９の膜厚を１
０００Å〜２０００Å程度（例えば１５００Å程度）と
すると、全体としてのトップゲート絶縁膜の膜厚を従来
の場合と同様に２０００Å〜３０００Å程度とすること
ができる。そこで、全体としてのトップゲート絶縁膜の
膜厚を従来の場合と同様に２０００Å〜３０００Å程度
と大きくすると、全体としてのトップゲート絶縁膜の欠
陥による層間不良を防止することができる。また、ブロ
ッキング層兼第１のトップゲート絶縁膜２５の膜厚を１
０００Å程度と小さくすると、ブロッキング層兼第１の
トップゲート絶縁膜２５の端部の高さが低くなり、当該
端部の部分にオーバーラップされるｎ+シリコン層２
６、ソース電極２７及びドレイン電極２８が当該端部の
部分において断線しないようにすることができる。さら
に、ブロッキング層兼第１のトップゲート絶縁膜５の膜
厚を１０００Å程度と小さくすると、これをエッチング
液（ＢＨＦ）でエッチングする際のエッチング時間（オ
ーバーエッチング時間）が短くなり、その分だけ、エッ
チング液が半導体層２４のピンホール欠陥を通してボト
ムゲート絶縁膜２３に与えるタメージを小さくすること
ができる。
方法では、トップゲート絶縁膜をブロッキング層兼第１
のトップゲート絶縁膜２５と第２のトップゲート絶縁膜
２９の２層構造としているので、ブロッキング層兼第１
のトップゲート絶縁膜２５の膜厚をできるだけ小さくす
るとともに、第２のトップゲート絶縁膜２９の膜厚をで
きるだけ大きくすることができる。例えば、ブロッキン
グ層兼第１のトップゲート絶縁膜２５の膜厚を１０００
Å程度とし、第２のトップゲート絶縁膜２９の膜厚を１
０００Å〜２０００Å程度（例えば１５００Å程度）と
すると、全体としてのトップゲート絶縁膜の膜厚を従来
の場合と同様に２０００Å〜３０００Å程度とすること
ができる。そこで、全体としてのトップゲート絶縁膜の
膜厚を従来の場合と同様に２０００Å〜３０００Å程度
と大きくすると、全体としてのトップゲート絶縁膜の欠
陥による層間不良を防止することができる。また、ブロ
ッキング層兼第１のトップゲート絶縁膜２５の膜厚を１
０００Å程度と小さくすると、ブロッキング層兼第１の
トップゲート絶縁膜２５の端部の高さが低くなり、当該
端部の部分にオーバーラップされるｎ+シリコン層２
６、ソース電極２７及びドレイン電極２８が当該端部の
部分において断線しないようにすることができる。さら
に、ブロッキング層兼第１のトップゲート絶縁膜５の膜
厚を１０００Å程度と小さくすると、これをエッチング
液（ＢＨＦ）でエッチングする際のエッチング時間（オ
ーバーエッチング時間）が短くなり、その分だけ、エッ
チング液が半導体層２４のピンホール欠陥を通してボト
ムゲート絶縁膜２３に与えるタメージを小さくすること
ができる。
【０００８】また、このフォトセンサ素子の製造方法で
は、ソース電極２７及びドレイン電極２８を形成した後
に、ブロッキング層兼第１のトップゲート絶縁膜２５の
表面に対してＮＨ4Ｆ液によるエッチングにより有機汚
染物除去処理を行っているので、所定の製造工程で発生
する有機汚染物が残留しないようにすることができ、し
たがってこのような有機汚染物の残留による素子特性の
劣化を防止することができる。
は、ソース電極２７及びドレイン電極２８を形成した後
に、ブロッキング層兼第１のトップゲート絶縁膜２５の
表面に対してＮＨ4Ｆ液によるエッチングにより有機汚
染物除去処理を行っているので、所定の製造工程で発生
する有機汚染物が残留しないようにすることができ、し
たがってこのような有機汚染物の残留による素子特性の
劣化を防止することができる。
【０００９】（第２実施形態）図２（Ａ）〜（Ｄ）はそ
れぞれこの発明の第２実施形態におけるフォトセンサ素
子の各製造工程を示したものである。そこで、これらの
図を順に参照して、この実施形態におけるフォトセンサ
素子の製造方法について説明する。まず、図２（Ａ）に
示すように、透明基板２１の上面の所定の箇所にボトム
ゲート電極２２をパターン形成し、その上面全体にボト
ムゲート絶縁膜２３を成膜し、その上面全体に半導体層
２４を成膜し、その上面の所定の箇所にブロッキング層
兼第１のトップゲート絶縁膜２５をパターン形成する。
次に、半導体層２４の表面に形成された自然酸化膜（図
示せず）をＮＨ4Ｆ液によりエッチングして除去する。
次に、図２（Ｂ）に示すように、ブロッキング層兼第１
のトップゲート絶縁膜２５をマスクとしてｎ型ドーパン
トイオンをドーピングし、ブロッキング層兼第１のトッ
プゲート絶縁膜２５下以外の領域における半導体層２４
をｎ+シリコン層２６とする。
れぞれこの発明の第２実施形態におけるフォトセンサ素
子の各製造工程を示したものである。そこで、これらの
図を順に参照して、この実施形態におけるフォトセンサ
素子の製造方法について説明する。まず、図２（Ａ）に
示すように、透明基板２１の上面の所定の箇所にボトム
ゲート電極２２をパターン形成し、その上面全体にボト
ムゲート絶縁膜２３を成膜し、その上面全体に半導体層
２４を成膜し、その上面の所定の箇所にブロッキング層
兼第１のトップゲート絶縁膜２５をパターン形成する。
次に、半導体層２４の表面に形成された自然酸化膜（図
示せず）をＮＨ4Ｆ液によりエッチングして除去する。
次に、図２（Ｂ）に示すように、ブロッキング層兼第１
のトップゲート絶縁膜２５をマスクとしてｎ型ドーパン
トイオンをドーピングし、ブロッキング層兼第１のトッ
プゲート絶縁膜２５下以外の領域における半導体層２４
をｎ+シリコン層２６とする。
【００１０】次に、図２（Ｃ）に示すように、ｎ+シリ
コン層２６をパターニングする。この場合、ｎ+シリコ
ン層２６は、半導体層２４の両側におけるボトムゲート
絶縁膜２３の上面に半導体層２４に連続してパターン形
成される。次に、ブロッキング層兼第１のトップゲート
絶縁膜２５の上面両側、２つのｎ+シリコン層２６の上
面及びボトムゲート絶縁膜２３の上面にソース電極２７
及びドレイン電極２８をパターン形成する。次に、ブロ
ッキング層兼第１のトップゲート絶縁膜２５の露出され
た表面に残留する有機汚染物（図示せず）をＮＨ4Ｆ液
によりエッチングして除去する。次に、図２（Ｄ）に示
すように、上面全体に第２のトップゲート絶縁膜２９を
成膜し、その上面の所定の箇所にトップゲート電極３０
をパターン形成する。この場合も、トップゲート電極３
０は、ブロッキング層兼第１のトップゲート絶縁膜２５
とその両側のソース電極２７及びドレイン電極２８の各
一部を被うようにパターン形成される。かくして、この
実施形態におけるフォトセンサ素子が製造される。
コン層２６をパターニングする。この場合、ｎ+シリコ
ン層２６は、半導体層２４の両側におけるボトムゲート
絶縁膜２３の上面に半導体層２４に連続してパターン形
成される。次に、ブロッキング層兼第１のトップゲート
絶縁膜２５の上面両側、２つのｎ+シリコン層２６の上
面及びボトムゲート絶縁膜２３の上面にソース電極２７
及びドレイン電極２８をパターン形成する。次に、ブロ
ッキング層兼第１のトップゲート絶縁膜２５の露出され
た表面に残留する有機汚染物（図示せず）をＮＨ4Ｆ液
によりエッチングして除去する。次に、図２（Ｄ）に示
すように、上面全体に第２のトップゲート絶縁膜２９を
成膜し、その上面の所定の箇所にトップゲート電極３０
をパターン形成する。この場合も、トップゲート電極３
０は、ブロッキング層兼第１のトップゲート絶縁膜２５
とその両側のソース電極２７及びドレイン電極２８の各
一部を被うようにパターン形成される。かくして、この
実施形態におけるフォトセンサ素子が製造される。
【００１１】このように、このフォトセンサ素子の製造
方法でも、トップゲート絶縁膜をブロッキング層兼第１
のトップゲート絶縁膜２５と第２のトップゲート絶縁膜
２９の２層構造としているので、上記第１実施形態の場
合と同様の効果を得ることができる。ただし、この場
合、半導体層２４の両側におけるボトムゲート絶縁膜２
３の上面にｎ+シリコン層２６を半導体層２４に連続さ
せて設けているので、ｎ+シリコン層２６にブロッキン
グ層兼第１のトップゲート絶縁膜２６の端部に起因する
断線が全く生じないようにすることができる。
方法でも、トップゲート絶縁膜をブロッキング層兼第１
のトップゲート絶縁膜２５と第２のトップゲート絶縁膜
２９の２層構造としているので、上記第１実施形態の場
合と同様の効果を得ることができる。ただし、この場
合、半導体層２４の両側におけるボトムゲート絶縁膜２
３の上面にｎ+シリコン層２６を半導体層２４に連続さ
せて設けているので、ｎ+シリコン層２６にブロッキン
グ層兼第１のトップゲート絶縁膜２６の端部に起因する
断線が全く生じないようにすることができる。
【００１２】また、このフォトセンサ素子の製造方法で
も、ソース電極２７及びドレイン電極２８を形成した後
に、ブロッキング層兼第１のトップゲート絶縁膜２５の
表面に対してＮＨ4Ｆ液によるエッチングにより有機汚
染物除去処理を行っているので、所定の製造工程で発生
する有機汚染物が残留しないようにすることができ、し
たがってこのような有機汚染物の残留による素子特性の
劣化を防止することができる。ただし、この場合、図２
（Ｂ）に示す工程において、ブロッキング層兼第１のト
ップゲート絶縁膜２５の表面にもｎ型ドーパントイオン
がドーピングされるが、上記ＮＨ4Ｆ液によるエッチン
グにより、ブロッキング層兼第１のトップゲート絶縁膜
２５の表面のｎ型ドーパントイオン汚染層も除去される
ので、このｎ型ドーパントイオン汚染層による素子特性
の劣化も防止することができる。なお、ブロッキング層
兼第１のトップゲート絶縁膜２５をパターニングする際
のレジストをイオンドーピングマスクとして使用する場
合には、ブロッキング層兼第１のトップゲート絶縁膜２
５の表面にｎ型ドーパントイオン汚染層が形成されるこ
とはない。
も、ソース電極２７及びドレイン電極２８を形成した後
に、ブロッキング層兼第１のトップゲート絶縁膜２５の
表面に対してＮＨ4Ｆ液によるエッチングにより有機汚
染物除去処理を行っているので、所定の製造工程で発生
する有機汚染物が残留しないようにすることができ、し
たがってこのような有機汚染物の残留による素子特性の
劣化を防止することができる。ただし、この場合、図２
（Ｂ）に示す工程において、ブロッキング層兼第１のト
ップゲート絶縁膜２５の表面にもｎ型ドーパントイオン
がドーピングされるが、上記ＮＨ4Ｆ液によるエッチン
グにより、ブロッキング層兼第１のトップゲート絶縁膜
２５の表面のｎ型ドーパントイオン汚染層も除去される
ので、このｎ型ドーパントイオン汚染層による素子特性
の劣化も防止することができる。なお、ブロッキング層
兼第１のトップゲート絶縁膜２５をパターニングする際
のレジストをイオンドーピングマスクとして使用する場
合には、ブロッキング層兼第１のトップゲート絶縁膜２
５の表面にｎ型ドーパントイオン汚染層が形成されるこ
とはない。
【００１３】さらに、このフォトセンサ素子の製造方法
では、ブロッキング層兼第１のトップゲート絶縁膜２５
をマスクとしたｎ型イオンのドーピングにより、ｎ+シ
リコン層２６を形成しているので、ｎ+シリコン層２６
を成膜して形成する場合と比較して、製造工程を簡易化
することができる。
では、ブロッキング層兼第１のトップゲート絶縁膜２５
をマスクとしたｎ型イオンのドーピングにより、ｎ+シ
リコン層２６を形成しているので、ｎ+シリコン層２６
を成膜して形成する場合と比較して、製造工程を簡易化
することができる。
【００１４】なお、上記実施形態では、ＮＨ4Ｆ液によ
るエッチング処理により有機汚染物を除去する場合につ
いて説明したが、これに限定されるものではない。例え
ば、紫外線照射によるアッシング処理あるいは酸素プラ
ズマによるアッシング処理であってもよい。また、紫外
線照射によるアッシング処理または酸素プラズマによる
アッシング処理を行った後に、ＮＨ4Ｆ液によるエッチ
ング処理を行うようにしてもよい。さらに、イオンエッ
チング処理であってもよい。イオンエッチング処理の場
合には、上記の他の処理と比較して、後工程の水洗工程
及び乾燥工程が不要となるので、水分付着や乾燥不良等
による汚染物残留が発生することがなく、また物理的エ
ッチングであるので、ブロッキング層兼第１のトップゲ
ート絶縁膜２５の表面を削って新たな表面を露出させる
ことができる。加えて、ＮＨ4Ｆ液によるエッチング処
理、紫外線照射によるアッシング処理、酸素プラズマに
よるアッシング処理のいずれかを行った後にイオンエッ
チング処理を行うようにしてもよい。また、紫外線照射
によるアッシング処理または酸素プラズマによるアッシ
ング処理を行い、次いでＮＨ4Ｆ液によるエッチング処
理を行い、次いでイオンエッチング処理を行うようにし
てもよい。
るエッチング処理により有機汚染物を除去する場合につ
いて説明したが、これに限定されるものではない。例え
ば、紫外線照射によるアッシング処理あるいは酸素プラ
ズマによるアッシング処理であってもよい。また、紫外
線照射によるアッシング処理または酸素プラズマによる
アッシング処理を行った後に、ＮＨ4Ｆ液によるエッチ
ング処理を行うようにしてもよい。さらに、イオンエッ
チング処理であってもよい。イオンエッチング処理の場
合には、上記の他の処理と比較して、後工程の水洗工程
及び乾燥工程が不要となるので、水分付着や乾燥不良等
による汚染物残留が発生することがなく、また物理的エ
ッチングであるので、ブロッキング層兼第１のトップゲ
ート絶縁膜２５の表面を削って新たな表面を露出させる
ことができる。加えて、ＮＨ4Ｆ液によるエッチング処
理、紫外線照射によるアッシング処理、酸素プラズマに
よるアッシング処理のいずれかを行った後にイオンエッ
チング処理を行うようにしてもよい。また、紫外線照射
によるアッシング処理または酸素プラズマによるアッシ
ング処理を行い、次いでＮＨ4Ｆ液によるエッチング処
理を行い、次いでイオンエッチング処理を行うようにし
てもよい。
【００１５】ところで、イオンエッチング処理に使用す
る装置は、ドライエッチング装置であってもよいが、プ
ラズマＣＶＤ装置の方が好ましい。すなわち、プラズマ
ＣＶＤ装置の場合には、Ａｒ、Ｈｅ、Ｈ2等のエッチン
グガスの導入によりイオンエッチングを行い、この後導
入ガスを窒化シリコン成膜用ガスに切り換えると、真空
中において連続して、第２のトップゲート絶縁膜２９を
成膜することができるからである。
る装置は、ドライエッチング装置であってもよいが、プ
ラズマＣＶＤ装置の方が好ましい。すなわち、プラズマ
ＣＶＤ装置の場合には、Ａｒ、Ｈｅ、Ｈ2等のエッチン
グガスの導入によりイオンエッチングを行い、この後導
入ガスを窒化シリコン成膜用ガスに切り換えると、真空
中において連続して、第２のトップゲート絶縁膜２９を
成膜することができるからである。
【００１６】また、上記実施形態では、例えば図１
（Ｄ）に示すように、トップゲート電極３０を、ブロッ
キング層兼第１のトップゲート絶縁膜２５とその両側の
ソース電極２７及びドレイン電極２８の各一部を被うよ
うに形成した場合について説明したが、これに限定され
るものではない。例えば、図示していないが、図１
（Ｄ）を参照して説明すると、トップゲート電極３０
を、ブロッキング層兼第１のトップゲート絶縁膜２５の
左半分（または右半分）とその左側（または右側）のソ
ース電極２７（またはドレイン電極２８）の一部を被う
ように形成してもよい。また、トップゲート電極３０を
ブロッキング層兼第１のトップゲート絶縁膜２５の中央
部を被うように形成し、トップゲート電極３０とソース
電極２７及びドレイン電極２８との各間から光が半導体
層２４の表面に直接入射されるようにしてもよい。
（Ｄ）に示すように、トップゲート電極３０を、ブロッ
キング層兼第１のトップゲート絶縁膜２５とその両側の
ソース電極２７及びドレイン電極２８の各一部を被うよ
うに形成した場合について説明したが、これに限定され
るものではない。例えば、図示していないが、図１
（Ｄ）を参照して説明すると、トップゲート電極３０
を、ブロッキング層兼第１のトップゲート絶縁膜２５の
左半分（または右半分）とその左側（または右側）のソ
ース電極２７（またはドレイン電極２８）の一部を被う
ように形成してもよい。また、トップゲート電極３０を
ブロッキング層兼第１のトップゲート絶縁膜２５の中央
部を被うように形成し、トップゲート電極３０とソース
電極２７及びドレイン電極２８との各間から光が半導体
層２４の表面に直接入射されるようにしてもよい。
【００１７】
【発明の効果】以上説明したように、この発明によれ
ば、トップゲート絶縁膜をブロッキング層兼第１のトッ
プゲート絶縁膜と第２のトップゲート絶縁膜の２層構造
としているので、ブロッキング層兼第１のトップゲート
絶縁膜の膜厚をできるだけ小さくするとともに、第２の
トップゲート絶縁膜の膜厚をできるだけ大きくすること
ができ、したがって全体としてのトップゲート絶縁膜の
膜厚を大きくしても、ブロッキング層兼第１のトップゲ
ート絶縁膜の膜厚に起因する従来のような問題が生じな
いようにすることができる。また、この発明によれば、
ソース電極及びドレイン電極を形成した後に、ブロッキ
ング層兼第１のトップゲート絶縁膜の表面に対して汚染
物除去処理を行っているので、所定の製造工程で発生す
る汚染物が残留しないようにすることができ、したがっ
てこのような汚染物の残留による素子特性の劣化を防止
することができる。
ば、トップゲート絶縁膜をブロッキング層兼第１のトッ
プゲート絶縁膜と第２のトップゲート絶縁膜の２層構造
としているので、ブロッキング層兼第１のトップゲート
絶縁膜の膜厚をできるだけ小さくするとともに、第２の
トップゲート絶縁膜の膜厚をできるだけ大きくすること
ができ、したがって全体としてのトップゲート絶縁膜の
膜厚を大きくしても、ブロッキング層兼第１のトップゲ
ート絶縁膜の膜厚に起因する従来のような問題が生じな
いようにすることができる。また、この発明によれば、
ソース電極及びドレイン電極を形成した後に、ブロッキ
ング層兼第１のトップゲート絶縁膜の表面に対して汚染
物除去処理を行っているので、所定の製造工程で発生す
る汚染物が残留しないようにすることができ、したがっ
てこのような汚染物の残留による素子特性の劣化を防止
することができる。
【図１】（Ａ）〜（Ｄ）はそれぞれこの発明の第１実施
形態におけるフォトセンサ素子の各製造工程を示す断面
図。
形態におけるフォトセンサ素子の各製造工程を示す断面
図。
【図２】（Ａ）〜（Ｄ）はそれぞれこの発明の第１実施
形態におけるフォトセンサ素子の各製造工程を示す断面
図。
形態におけるフォトセンサ素子の各製造工程を示す断面
図。
【図３】従来のフォトセンサ素子の一例の一部の断面
図。
図。
２１ 透明基板 ２２ ボトムゲート電極 ２３ ボトムゲート絶縁膜 ２４ 半導体層 ２５ ブロッキング層兼第１のトップゲート絶縁膜 ２６ ｎ+シリコン層 ２７ ソース電極 ２８ ドレイン電極 ２９ 第２のトップゲート絶縁膜 ３０ トップゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６２２
Claims (8)
- 【請求項１】 基板と、この基板上に設けられたボトム
ゲート電極と、このボトムゲート電極上に設けられたボ
トムゲート絶縁膜と、このボトムゲート絶縁膜上に設け
られた半導体層と、この半導体層上の中央部に設けられ
たブロッキング層兼第１のトップゲート絶縁膜と、この
ブロッキング層兼第１のトップゲート絶縁膜上の両側及
び前記半導体層上の両側に設けられた２つのｎ+シリコ
ン層と、この２つのｎ+シリコン層上に設けられたソー
ス電極及びドレイン電極と、前記ソース電極、前記ドレ
イン電極及びその間の前記ブロッキング層兼第１のトッ
プゲート絶縁膜上に設けられた第２のトップゲート絶縁
膜と、この第２のトップゲート絶縁膜上に設けられたト
ップゲート電極とを具備するフォトセンサ素子の製造方
法であって、前記ソース電極及び前記ドレイン電極を形
成した後に、前記ブロッキング層兼第１のトップゲート
絶縁膜の表面に対して汚染物除去処理を行い、この後前
記第２のトップゲート絶縁膜を成膜することを特徴とす
るフォトセンサ素子の製造方法。 - 【請求項２】 基板と、この基板上に設けられたボトム
ゲート電極と、このボトムゲート電極上に設けられたボ
トムゲート絶縁膜と、このボトムゲート絶縁膜上に設け
られた半導体層と、この半導体層の両側における前記ボ
トムゲート絶縁膜上に前記半導体層に連続して設けられ
た２つのｎ+シリコン層と、前記半導体層上に設けられ
たブロッキング層兼第１のトップゲート絶縁膜と、この
ブロッキング層兼第１のトップゲート絶縁膜上の両側及
び前記２つのｎ+シリコン層上に設けられたソース電極
及びドレイン電極と、前記ソース電極、前記ドレイン電
極及びその間の前記ブロッキング層兼第１のトップゲー
ト絶縁膜上に設けられた第２のトップゲート絶縁膜と、
この第２のトップゲート絶縁膜上に設けられたトップゲ
ート電極とを具備するフォトセンサ素子の製造方法であ
って、前記ソース電極及び前記ドレイン電極を形成した
後に、前記ブロッキング層兼第１のトップゲート絶縁膜
の表面に対して汚染物除去処理を行い、この後前記第２
のトップゲート絶縁膜を成膜することを特徴とするフォ
トセンサ素子の製造方法。 - 【請求項３】 請求項１または２記載の発明において、
前記汚染物除去処理はＮＨ4Ｆ液によるエッチング処
理、紫外線照射によるアッシング処理、酸素プラズマに
よるアッシング処理のいずれかであることを特徴とする
フォトセンサ素子の製造方法。 - 【請求項４】 請求項１または２記載の発明において、
前記汚染物除去処理は紫外線照射によるアッシング処理
または酸素プラズマによるアッシング処理を行った後に
ＮＨ4Ｆ液によるエッチング処理を行うことであること
を特徴とするフォトセンサ素子の製造方法。 - 【請求項５】 請求項１または２記載の発明において、
前記汚染物除去処理はイオンエッチング処理であること
を特徴とするフォトセンサ素子の製造方法。 - 【請求項６】 請求項１または２記載の発明において、
前記汚染物除去処理はＮＨ4Ｆ液によるエッチング処
理、紫外線照射によるアッシング処理、酸素プラズマに
よるアッシング処理のいずれかを行った後にイオンエッ
チング処理を行うことであることを特徴とするフォトセ
ンサ素子の製造方法。 - 【請求項７】 請求項１または２記載の発明において、
前記汚染物除去処理は紫外線照射によるアッシング処理
または酸素プラズマによるアッシング処理を行い、次い
でＮＨ4Ｆ液によるエッチング処理を行い、次いでイオ
ンエッチング処理を行うことであることを特徴とするフ
ォトセンサ素子の製造方法。 - 【請求項８】 請求項５〜７のいずれかに記載の発明に
おいて、前記イオンエッチング処理はプラズマＣＶＤ装
置を用いて行い、この後同プラズマＣＶＤ装置を用いて
前記第２のトップゲート絶縁膜を成膜することを特徴と
するフォトセンサ素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10078573A JPH11261101A (ja) | 1998-03-12 | 1998-03-12 | フォトセンサ素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10078573A JPH11261101A (ja) | 1998-03-12 | 1998-03-12 | フォトセンサ素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11261101A true JPH11261101A (ja) | 1999-09-24 |
Family
ID=13665654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10078573A Pending JPH11261101A (ja) | 1998-03-12 | 1998-03-12 | フォトセンサ素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11261101A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010153828A (ja) * | 2008-11-21 | 2010-07-08 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| KR20110071386A (ko) * | 2009-12-21 | 2011-06-29 | 엘지디스플레이 주식회사 | 표시 장치의 포토 센서 및 이의 제조 방법 |
| KR101413656B1 (ko) * | 2007-10-17 | 2014-07-01 | 삼성전자주식회사 | 트랜지스터 및 그 동작방법 |
-
1998
- 1998-03-12 JP JP10078573A patent/JPH11261101A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101413656B1 (ko) * | 2007-10-17 | 2014-07-01 | 삼성전자주식회사 | 트랜지스터 및 그 동작방법 |
| JP2010153828A (ja) * | 2008-11-21 | 2010-07-08 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US20140246669A1 (en) * | 2008-11-21 | 2014-09-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8907348B2 (en) | 2008-11-21 | 2014-12-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US9570619B2 (en) * | 2008-11-21 | 2017-02-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US9893089B2 (en) | 2008-11-21 | 2018-02-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US10243006B2 (en) | 2008-11-21 | 2019-03-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US10622381B2 (en) | 2008-11-21 | 2020-04-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US11374028B2 (en) | 2008-11-21 | 2022-06-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US11776967B2 (en) | 2008-11-21 | 2023-10-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US12062663B2 (en) | 2008-11-21 | 2024-08-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| KR20110071386A (ko) * | 2009-12-21 | 2011-06-29 | 엘지디스플레이 주식회사 | 표시 장치의 포토 센서 및 이의 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3412277B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| US20040063254A1 (en) | Thin film transistor substrate and method of manufacturing the same | |
| JP3612525B2 (ja) | 薄膜半導体装置の製造方法及びそのレジストパターン形成方法 | |
| KR970006733B1 (ko) | 박막트랜지스터 제조방법 | |
| JPH1092933A (ja) | 半導体装置の製造方法 | |
| JP3746907B2 (ja) | 半導体装置の製造方法 | |
| JPH11261101A (ja) | フォトセンサ素子の製造方法 | |
| CN101197332A (zh) | 像素结构的制作方法 | |
| US6391701B1 (en) | Semiconductor device and process of fabrication thereof | |
| JP4892830B2 (ja) | 薄膜トランジスタの製造方法 | |
| KR100719168B1 (ko) | 비정질카본을 이용한 반도체소자의 제조 방법 | |
| JP3865818B2 (ja) | アクティブマトリクス基板の製法 | |
| KR19990071113A (ko) | 반도체 소자의 제조방법 | |
| JP4108662B2 (ja) | 薄膜半導体装置の製造方法、レジストパターン形成方法及びこれらの方法に使用するフォトマスク | |
| JPH11261097A (ja) | フォトセンサ素子 | |
| KR100752370B1 (ko) | 박막트랜지스터 및 그 제조 방법 | |
| JPH06252402A (ja) | 薄膜トランジスタの製造方法 | |
| US10510845B2 (en) | Method for manufacturing electrode of semiconductor device | |
| JP3270954B2 (ja) | 薄膜トランジスタ・マトリクスの製造方法 | |
| KR100618692B1 (ko) | 게이트산화막 제조방법 | |
| JP2005033224A5 (ja) | ||
| JP3221777B2 (ja) | 薄膜トランジスタの製法 | |
| KR100252892B1 (ko) | 반도체소자의 배선 형성방법 | |
| KR0171976B1 (ko) | 박막 트랜지스터 제조 방법 | |
| TW201715731A (zh) | 薄膜電晶體及其製作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040615 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040622 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050201 |