JPH11261376A - 少ない乗算器によるディジタルｉｉｒフィルタ - Google Patents

Abstract

(57)【要約】 【課題】 計算の高速化及びコストの低減のために加算
処理よりも乗算処理の数を少なくするようにしたディジ
タルＩＩＲフィルタ構造を提供する。 【解決手段】 周波数応答の端点値（０及びｆｓ/２）
の一方又は両方を一定のゲインに規制し、ＤＳＰによる
ディジタル的な演算処理として、１次構造のときは必要
とするだけの加算処理及び２つの乗算処理を備え、また
２次構造のときは必要とするだけの加算処理及び３つの
乗算処理を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ディジタル・無
限インパルス応答（ｉｎｆｉｎｉｔｅ ｉｍｐｕｌｓｅ
ｒｅｓｐｏｎｓｅ：ＩＩＲ）フィルタに関する。

【０００２】

【従来の技術】ディジタル・フィルタ 簡単に言って、フィルタはある複数の周波数を他に関連
させて変化させるシステムである。ディジタル・フィル
タは与えられたフィルタの複数組の入出力がディジタル
であるとき、即ちこれらが有限数の可能振幅値のみを取
り得るときに存在する。ディジタル・フィルタの具体化
には一組の入力上で動作する機能を計算アルゴリズムに
変換することが必要とされる。そこで、前記機能を発生
するように、構造、即ち回路網を具体化することができ
る。

【０００３】通常、これらのディジタル・フィルタは複
数の差分方程式により定義される。与えられたフィルタ
に対する差分方程式は、周波数極及び零点のようなフィ
ルタの期待特性を明らかにする。一つの周波数極を有す
るＩＩＲフィルタは、１次フィルタとして知られてい
る。２つの極を有するＩＩＲフィルタは２次フィルタと
して知られている。１次フィルタ及び２次フィルタは最
も一般的かつ実用的な設計のディジタル・フィルタであ
る。これらは、並列又はカスケードの組み合わせにより
組み合わせられる。

【０００４】大抵のディジタル・フィルタは、加算、乗
算及び遅延要素又は演算により、具体化され得る。パー
ソナル・コンピュータ（即ち「ＰＣ」）や、ディジタル
信号プロセッサ（即ち「ＤＳＰ」）のようなハードウェ
アを含む汎用コンピュータは、これらの要素を有するデ
ィジタル・フィルタを具体化するために使用され得る。
いずれの場合でも、このフィルタの具体化は、それが発
揮すべき仕様即ち様式の通りに働く。コンピュータ及び
「ホストＤＳＰ」は、（ホストＤＳＰにおける）制御装
置、演算装置、複数の記憶レジスタ及び複数の乗算器の
使用を指定して所望の出力セットを発生させるアルゴリ
ズムとして、この仕様を利用する。いくつかの専用ＤＳ
Ｐ（即ち「ＤＳＰ−ＡＳＩＣ」）は、ハードウェア構成
の仕様として、この構造を使用する。

【０００５】ＤＰＳ 超大規模集積（即ち［ＶＬＳＩ］）回路において具体化
されたＤＳＰは、汎用コンピュータの能力を超えたリソ
ースを要求する使用に理想的に適している。このような
使用には、多量のデータ処理が含まれか又はデータの操
作に高速度又は高分解能を要求する。「ホストＤＳＰ」
は広範な処理アプリケーションに適応するように設計さ
れた汎用ＤＳＰである。このために、汎用コンピュータ
に速度増加が求められる。ＤＳＰ−ＡＳＩＣは特殊なア
プリケーションを念頭にして設計されている。従って、
ＤＳＰ−ＡＳＩＣはそのアプリケーション特定用途の具
体化のために少なくともホストＤＳＰに匹敵する速度効
果と共にサイズ及びコスト効果が提供される。

【０００６】ディジタル・フィルタの設計特性はこれら
をＤＳＰに具体化するのに適したものにする。これらの
高度に並列アルゴリズム構造と組み合わされたディジタ
ル・フィルタを説明するために使用される少数の要素
は、ディジタル・フィルタをＤＳＰの状況に容易に組み
込めるようにする。

【０００７】

【発明が解決しようとする課題】ＤＳＰは、ディジタル
・フィルタの汎用コンピュータ具体化によって得られる
ものより高い速度及び分解能ばかりでなく、低いコスト
及び少ないスペースも提供される。ディジタル・フィル
タのＤＳＰ具体化による主な利点は、汎用コンピュータ
に対し、フィルタ要素（加算、乗算及び遅延）がシーケ
ンスで実行される必要性はないということである。即
ち、ＤＳＰの具体化は要素を並列に実行する機会が与え
られる。これは、同一フィルタを具体化するのを汎用コ
ンピュータと比較するとスループットが増加する結果と
なる。

【０００８】周波数シェルフ・フィルタ 図５Ａ及び５Ｂは周波数シェルフ・フィルタの機能をグ
ラフにより示す。周波数シェルフ・フィルタは０又はｆs
/２で一定（０ｄＢ）の周波数応答を有する。ただし、
ｆｓはサンプリング速度の周波数である。低周波数シェ
ルフ・フィルタはｆｓ/２で一定（０ｄＢ）の周波数応答
を有し、単純に０に向かって増加（又は減少）する。高
周波数シェルフ・フィルタは０で一定（０ｄＢ）の周波
数応答を有し、ｆｓ/２に向かって単純に増加（又は減
少）する。

【０００９】周波数シェルフ・フィルタは、オーディオ
信号のディジタル・トーン処理に使用される。図５Ａは
低周波数シェルフ・フィルタの周波数応答を表す。図５
Ｂは高周波数シェルフ・フィルタの周波数応答を表す。
一般的に、各図に表されているブースト及び遮断応答が
対称となるように選択される。図５Ａ及び５Ｂは低周波
数シェルフ・フィルタ及び高周波数シェルフ・フィルタが
共に０又はｆｓ/２で一定（０ｄＢ）の周波数応答に拘
束される。従って、周波数シェルフ・フィルタはディジ
タル的に１次又はより高次のＩＩＲフィルタとして具体
化可能である。

【００１０】ディジタル１次フィルタは、次の伝達関数
Ｈ（ｚ）により表される。

【００１１】

【数１】 ただし、ｂ₀、ｂ₁及びａ₁はフィルタ係数であり、ま
た、項ｚ^-1は１つの時間単位の遅延に関係する。特定の
フィルタの係数は、いくつかの理論的な設計手順、即
ち、バターワース、チェビシェフ、楕円等のうちの１つ
を使用して計算される。設計手順は、周波数応答のよう
なフィルタに関するパラメータに基づき、必要とする係
数についての値を発生する。

【００１２】時間領域において、Ｈ（ｚ）の前記表現
は、次式により与えられる。

【００１３】

【数２】 ディジタル・フィルタとしての前記差分方程式の具体化
には、３つの乗算処理、及び、各フィルタ係数ｂ₀、ｂ₁
及びａ₁の各々に対応する３つの係数メモリ要素が必要
である。

【００１４】等化器フィルタ 図３は等化器の機能をグラフにより示す。等化器は、何
らかの設計周波数ｆ₀を中心とした入力信号周波数（０
〜ｆｓ/２）をブースト（曲線３０４のように１より大
きなゲイン）又は遮断（曲線３０４のような１より大き
なゲイン）させる。ゲインは端点０及びｆｓ/２で一定
（０ｄＢ）である。従って、等化器の周波数応答関数Ｈ
（ｅ^jw）は、Ｈ（ｅ^j0）＝Ｈ（ｅ^jfs/2）＝１となる必
要がある。

【００１５】このような等化器は、日常的に、消費者／
ＰＣ用オーディオ、ビデオ、ＤＶＣ及びホーム・シアタ
ーのような製品におけるオーディオ・トーン・コントロ
ール及びスピーカ及び部屋の等化に使用されている。

【００１６】ディジタル等化器の現在及び将来のアプリ
ケーションは、ＤＳＰの容量強化が必要である。即ち、
付加的なコストを発生させること又はスペース要求を増
大させることなく、現在得られるより多くの等化器処理
ができることが望ましいことになる。

【００１７】以下で詳細に説明する図２Ａ及び図２Ｂ
は、２次ディジタルＩＩＲフィルタに対する直接形式Ｉ
（ＤＦＩ形式）及び直接形式II（ＤＦII形式）の具体化
アーキテクチャーを概要的に示す。ＤＦＩ形式の具体化
は、特定のフィルタを記載する差分方程式に対応する回
路網の実現である。ＤＦII形式又は標準的な具体化は、
差分方程式を実現するために必要とする最小数の遅延要
素を使用するＤＦＩ形式の具体化である。いずれの具体
化においても、２次ＩＩＲディジタル・フィルタは５乗
算要素即ち演算を含むことを注意すべきである。

【００１８】多数の加算要素を費やしたとしても、ディ
ジタル・フィルタの具体化により達成される乗算器の数
の減少は大きな進歩となる。乗算処理は数学的な処理が
複雑なためにＤＳＰを高度にビジーの状態にする傾向が
ある。乗算器を減少させると１出力を発生させるために
フィルタが必要とするクロック・サイクル数が減少す
る。更に、乗算器は加算要素よりも複雑なので、金銭的
な具体化コストが減少する。最後に、同一結果を得るの
に必要とする要素が少ないので、ディジタル・フィルタ
を具体化するＤＳＰの物理的な大きさを減少することが
できる。その結果、ＤＳＰは、チップ・サイズを減少さ
せる代わりに、同一数の乗算器をもって、加算要素の数
の増加を含むアーキテクチャーに対する僅かな変更だけ
で多くのディジタル・フィルタを具体化することができ
る。

【００１９】

【課題を解決するための手段】減少乗算器ディジタル・
フィルタ この発明は、より少ない乗算器によってディジタル等化
器フィルタを具体化することができることを開示する。
この開示は１次フィルタ及び２次フィルタに関して少な
くとも現在の解決法より少ない乗算器を使用する。この
発明は１次ディジタル周波数シェルフ・フィルタに対す
る２つの乗算器によるアプローチを開示する。更に、こ
の発明は２次ディジタル周波数シェルフ・フィルタに対
する３つの乗算器によるアプローチも開示する。

【００２０】両例において、新しいこのフィルタ構造は
少なくとも現在のディジタル等化器構造より少ない乗算
器を使用する。この乗算器の減少は、現在のオーディオ
等化ＤＳＰの容量を３０パーセント程度まで増加させ
る。何らかのディジタルＩＩＲ等化フィルタを具体化す
るために必要とされ、開示された乗算器数の減少は、い
くつかの利点をもたらす。第１の利点は、１次及び２次
ディジタルＩＩＲフィルタにより課せられた計算の必要
条件を軽減することにより、オーディオ等化器ＤＳＰの
処理容量が増加される。即ち、１次構造のための乗算処
理数は３３パーセント減少され、また２次構造のための
乗算処理数は２５パーセント減少される。例えば、現在
及び将来のＤＳＰにとって、この乗算器の効率的な構造
は、ＤＳＰの１１個のフィルタ容量を少なくとも１４個
のフィルタ容量へ増加させる。これは、同一コストで増
加され、かつ差分化された処理機構が得られるようにす
る。例えば、ＤＳＰは、ほぼ同一コストで５バンド・ス
テレオ等化器に代わって、７バンドのステレオ等化器が
得られる。他の実際的な利点は、本発明によれば、ＤＳ
Ｐのマイクロコード具体化において計算が約２０パーセ
ント減少し、又は専用ハードウェアにおいて乗算器が１
個減少し、かついずれの場合も係数メモリ・ワードが１
個減少することにある。これは、計算出力の高速化及び
コストの低減に帰結する。

【００２１】この発明の重要な実施例を示し引用により
明細書に組み込まれる添付図面を参照して、開示した発
明を説明する。

【００２２】

【発明の実施の形態】ここで好ましい実施例を詳細に参
照して、この発明による多数の革新的な教えを説明す
る。しかしながら、このクラスの実施例は、ここで、革
新的な教えとなる多くの効果的な使用のうちの数例のみ
を提供していることを理解すべきである。一般に、この
発明の明細書において行う説明は、特許請求する種々の
発明の如何なるものも必然的に限定するものではない。
それよりも、いくつかの説明は、いくつかの発明の構成
に適用され、それ以外のものを排除するものではない。

【００２３】ディジタル・フィルタ・アーキテクチャー ｚ領域では、等化器のディジタル・フィルタ機能を、次
式によって与えられる伝達関数Ｈ（ｚ）により表わすこ
とができる。

【００２４】

【数３】 ただし、ｂ₀、ｂ₁、ｂ₂、ａ₁及びａ₂はフィルタの係数
であり、またｚ_-1及びｚ_-2は遅延（それぞれ１単位遅延
及び２単位遅延）を表す。入力に関連して出力を表す時
間領域方程式即ち差分方程式は、次式により与えられ
る。

【００２５】

【数４】

【００２６】図２Ａは以上の２次ＩＩＲディジタル・フ
ィルタの差分方程式用のＤＦＩ形式具体化アーキテクチ
ャーを概要的に示す。ＤＦＩ形式では、入力信号及び出
力信号のために個別的な遅延が使用され、また各項に対
して個別的な加算要素が使用される。図２Ｂは２次ＩＩ
Ｒディジタル・フィルタの差分方程式用のＤＦＩ形式具
体化アーキテクチャーを概要的に示す。

【００２７】図２Ａでは、乗算器２０６において入力信
号ｘ_nを係数ｂ₀により乗算する。前記演算と並行し、乗
算器２１２において単位遅延２０８により１時間単位だ
け遅延された入力信号ｘ_n-1を係数ｂ₁により乗算する。
前記演算と並行し、乗算器２１８において単位遅延２０
８及び２１４により２時間単位だけ遅延された入力信号
ｘ_n-2を係数ｂ₂により乗算する。次いで、加算要素２２
０において乗算器２１２の積を乗算器２１８の積に加算
する。更に、加算要素２２２において加算要素２２０か
らの結果を乗算器２０６の積に加算する。前記演算と並
行し、乗算器２２８において単位遅延２２４により１時
間単位だけ遅延された出力信号ｙ_n-1を係数ａ₁により乗
算する。前記演算と並行し、乗算器２３４において単位
遅延２２４及び２３０により２時間領域だけ遅延された
入力信号ｙ_n-2を係数ａ₂により乗算する。加算要素２３
６において乗算器３４の積を乗算器２２８の積に加算す
る。加算要素２３８において加算要素２２２の結果から
加算要素２３６からの結果を引き算する。その結果は出
力信号ｙ_nとなる。

【００２８】更に図２Ｂにおいても、前記差分方程式の
個々の要素が存在する。しかしながら、この具体化では
もっと少ない要素が使用されている。乗算器２０６にお
いて入力信号ｘｎは係数ｂ₀により乗算する。前記演算
と並行し、乗算器２１２において単位遅延２０８により
１単位遅延だけ遅延された入力信号ｘ_n-1を係数ｂ₁によ
り乗算する。前記演算と並行し、乗算器２１８において
単位遅延２０８及び２１４により２時間単位だけ遅延さ
れた入力信号ｘ_n-2を係数ｂ₂により乗算する。次いで、
加算要素２２０において乗算器２１２の積を乗算器２１
８の積に加算する。更に、加算要素２２２において加算
要素２２０の結果を乗算器２０６の積に加算する。前記
演算と並行し、乗算器２２８において単位遅延２０４に
より１時間単位だけ遅延された出力信号ｙ_n-1を係数ａ₁
により乗算する。前記演算と並行し、乗算器２３４にお
いて単位遅延２０８及び２１４により２時間単位だけ遅
延された入力信号ｘ_n-2を係数ａ₂により乗算する。加算
要素２３６において乗算器２３４の積を乗算器２２８の
積に加算する。加算要素２３８において加算要素２２２
の結果から加算要素２３６からの結果を引き算する。そ
の結果は出力信号ｙ _nとなる。

【００２９】ディジタル・フィルタとして前記差分方程
式の具体化は、５つの乗算処理及び各フィルタ係数
ｂ₀、ｂ₁、ｂ₂、ａ₁及びａ₂につき１つに対応する３つ
の係数メモリ要素を必要とする。しかしながら、この数
を４まで減少させる１つの方法が存在する。

【００３０】単位遅延２０８、２１４、２２４及び２３
０は、過去値の入力、出力及び中間値をフィルタ内で得
られるようにする方法を提供する。単位遅延の時間長は
１サンプルを加算するために必要とする時間である。ビ
ット直列加算器により加算されたｋビット・サンプルの
ときは、１単位遅延がｋクロック・サイクルを表す。１
ビット並列加算器により加算されたサンプルのときは、
１単位遅延が１クロック・サイクルを表す。

【００３１】概要 図６Ａ及び６Ｂはそれぞれ１つ少ない乗算器を有する１
次ディジタルＩＩＲ低周波及び高周波シェルフ・フィル
タを示す。現在のＤＦＩ形式及びＤＦＩＩ形式具体化の
１次ディジタルＩＩＲフィルタは３乗算器を必要とす
る。しかしながら、高周波又は低周波シェルフ・フィル
タとして動作するように制約されているときに、この発
明が必要とするのは２乗算器に過ぎない。この発明のフ
ィルタは、他の１次フィルタ具体化と比較すると、２つ
の余分な加算要素を必要とする。しかしながら、（マイ
クロコード又は専用ハードウェアにより）具体化するの
に金銭的なコスト及びシステム・リソースの両方の点
で、加算要素は乗算器よりも遙かに安価なので、乗算と
取引するための加算は望ましいものとなる。

【００３２】図１はこの発明による３つの乗算器の２次
２−４等化器・ディジタルＩＩＲフィルタの具体化を示
す。図１は、図２Ａ及び２Ｂのように、２次ディジタル
ＩＩＲフィルタである。しかしながら、図２Ａ及び２Ｂ
と比較すると、図１のディジタル・フィルタを具体化す
るのにもっと少ない乗算器が使用されている。即ち、５
乗算器に代わって、３乗算器が使用されている。この発
明のフィルタは、図２Ａ及び２Ｂのフィルタ具体化と比
較すると、２つ余分な加算要素を必要とする。しかしな
がら、（マイクロコード又は専用ハードウェアにより）
具体化するのに金銭的なコスト及びシステム・リソース
の両方の点で、加算要素は乗算器よりも遙かに安価なの
で、乗算と取引するための加算は望ましいものとなる。

【００３３】詳細 １つ少ない乗算器を有する１次ＩＩＲフィルタ 通常、１次フィルタに関するディジタルＩＩＲフィルタ
の構造は、３つの乗算器を必要とする。しかしながら、
シェルフ・フィルタとして動作するように制約されてい
るときは、２つの乗算器のみを必要とするように具体化
の複雑さを軽減することができる。

【００３４】ディジタル１次ＩＩＲフィルタは、次式の
伝達関数Ｈ（ｚ）により表される。

【００３５】

【数５】

【００３６】図５Ａ及び５Ｂは低周波及び高周波シェル
フ・フィルタに関する１次シェルフ応答(ブースト又は
遮断）をグラフにより示す。低周波シェルフのときは、
伝達関数Ｈ_LF（ｚ）は、次式により表される。

【００３７】

【数６】 一方、高周波シェルフのときに、伝達関数Ｈ_HF（ｚ）
は、次式により表わされる。

【００３８】

【数７】 従って、低周波シェルフの具体化を説明する差分方程式
は、次式により表わされる。

【００３９】

【数８】 同様に、高周波シェルフ具体化を説明する差分方程式
は、次式により表わされる。

【００４０】

【数９】

【００４１】低周波シェルフ及び高周波シェルフの両者
の場合に、フィルタの出力ｙ_nは係数ｂ₁及びａ₁による
２乗算処理を使用して得られる。図６Ａ及び６Ｂはそれ
ぞれ低周波シェルフ及び高周波シェルフの以上の時間領
域表示に関するシグナル・フロー図を概要的に示す。

【００４２】図６Ａには、１次低周波シェルフ・フィル
タに関する差分方程式の具体化がシグナル・フロー図形
式により示されている。加算要素６０４において単位遅
延６０６により１時間単位だけ遅延された入力信号ｘ
_n-1に対して入力信号ｘ_nに加算し、かつ乗算器６１０に
おいて係数ｂ₁により乗算する。次いで、加算要素６１
２においてこの積を入力信号ｘ_nに加算する。前記演算
と並行し、加算要素６１６において入力信号ｘ_nを単位
遅延６１４により１時間単位だけ遅延された出力信号ｙ
_n-1に加算する。乗算器６２０においてその結果を係数
ａ₁により乗算する。加算要素６２２において加算要素
６１２の結果からこの積を引き算する。その結果は出力
信号ｙ_nとなる。

【００４３】図６Ｂには、１次高周波シェルフ・フィル
タに関する差分方程式の具体化がシグナル・フロー図の
形式により示されている。加算要素６０４において単位
遅延６０６により１時間単位だけ遅延された入力信号ｘ
_n-1から入力信号ｘ_nを引き算する。次いで、加算要素６
１２においてその積を入力信号ｘ_nに加算する。前記演
算と並行し、加算要素６１６において入力信号ｘ_nから
単位遅延６１４により１時間単位だけ遅延された出力信
号ｙ_n-1を引き算する。乗算器６２０においてその結果
を係数ａ₁により乗算する。加算要素６２２においてそ
の積を加算要素６２１の結果に加算する。その結果は出
力信号ｙ_nとなる。

【００４４】代わって、低周波シェルフ及び高周波シェ
ルフの差分方程式の代わりとしてそれぞれｂ₁＝ｂ₀＋ａ
₁−１又はｂ₁＝１＋ａ₁−ｂ₀を選択してもよい。これ
は、低周波シェルフ・フィルタに対して

【００４５】

【数１０】 また、高周波シェルフ・フィルタに対して

【００４６】

【数１１】 の差分方程式を得る。

【００４７】図７Ａには、低周波シェルフ・フィルタに
関する代替の差分方程式の具体化がシグナル・フロー図
の形式により示されている。加算要素６０４において単
位遅延６０６により入力信号ｘ_nを１時間単位だけ遅延
された入力信号ｘ_n-1に加算し、かつ乗算器６１０にお
いて係数ｂ₀により乗算する。次いで、加算要素６１２
において乗算器６１０の積から１時間単位だけ遅延され
た入力信号ｘ_n-1を引き算する。前記演算と並行し、加
算要素６１６において単位遅延６１４により１時間単位
だけ遅延された出力信号ｙ_n-1から入力信号ｘ_n-1を引き
算する。乗算器６２０においてその結果を係数ａ₁によ
り乗算する。加算要素６２２において加算要素６１２の
結果からこの積を引き算する。その結果は出力信号ｙ_n
となる。

【００４８】図７Ｂには、高周波シェルフ・フィルタに
関する代替の差分方程式の具体化がシグナル・フロー図
の形式により示されている。加算要素６０４において入
力信号ｘ_nから単位遅延６０６により１時間単位だけ遅
延された入力信号ｘ_n-1を引き算し、かつ乗算器６１０
において係数ｂ₀により乗算する。次いで、加算要素６
１２において乗算器６１０の積に１時間単位だけ遅延さ
れた入力信号ｘ_n-1を加算する。前記演算と並行し、加
算要素６１６において単位遅延６１４により１時間単位
だけ遅延された出力信号ｙ_n-1から入力信号ｘ_n-1を引き
算する。乗算器６２０においてその結果を係数ａ₁によ
り乗算する。加算要素６２２において加算要素６１２の
結果からこの積を引き算する。その結果は出力信号ｙ_n
となる。

【００４９】現在の１次シェルフ・フィルタとこの発明
により開示された１次シェルフ・フィルタとに関する計
算及びメモリ必要条件を以下のテーブルにより比較す
る。

【００５０】

【表１】

【００５１】（図６Ａ，６Ｂ，７Ａ及び７Ｂ）２次シェ
ルフ応答フィルタに関する乗算器の減少を達成するため
に、同一の置き換え手順に従うことができる。２次低周
波シェルフ・フィルタのときに、伝達関数Ｈ_LF（ｚ）
は、次式により表わされる。

【００５２】

【数１２】

【００５３】以上の２次低周波シェルフの差分方程式の
具体化を図８Ａに概要的に示す。

【００５４】同様に、２次高周波シェルフ・フィルタに
関する伝達関数Ｈ_HF（ｚ）は、次式により表わされる。

【００５５】

【数１３】

【００５６】以上の２次高周波シェルフの差分方程式の
具体化を図８Ｂに概要的に示す。

【００５７】現在の２次シェルフ・フィルタとこの発明
により開示された２次シェルフ・フィルタとに関する計
算及びメモリ必要条件を以下のテーブルにより比較す
る。

【００５８】

【表２】

【００５９】（図８Ａ及び８Ｂ）開示された１次及び２
次周波数シェルフ・フィルタは共に現在具体化されてい
るものより少ない乗算器により具体化される。開示され
た具体化は、より多数の加算処理のために１乗算器及び
係数メモリ装置を除去し、しかも同一出力を発生してい
る。多数の加算要素が代償になっても、乗算処理の減少
は強く望まれる。この効果は、このような多重フィルタ
構造を１ＤＳＰにおいて具体化しようとするときに大き
なものとなる。

【００６０】３乗算器の２次ディジタルＩＩＲ２−４等
化器フィルタ ２−４等化器における基本的な２条件、即ちｗ＝０又は
２、ｆｓ/２によるＨ（ｅ^jw）は、ｚ＝ｅ^jwによる伝達
関数Ｈ（ｚ）が、次式を満足しなければならないことを
意味する。

【００６１】

【数１４】 換言すれば、

【００６２】

【数１５】 この関数から、２つの式ｂ₀＋ｂ₁＋ｂ₂＝１＋ａ₁＋ａ₂
及びｂ₀−ｂ₁＋ｂ₂＝１−ａ₁＋ａ₂が得られる。

【００６３】ここでは引用により関連される、１９９４
年１１月、第９７回オーディオ技術協会会議、３９０６
（ｋ−６）のロバート ブリストウ−ジョンソン著、
「オーディオ・パラメトリック・イコライザ用の２−４
係数を計算する種々の方法の等価物」（Ｒｏｂｅｒｔ
Ｂｒｉｓｔｏｗ−Ｊｏｎｓｏｎ，ＴＨＥ ＥＱＵＩＶＡ
ＬＥＮＣＥ ＯＦ ＶＡＲＩＯＵＳ ＭＥＴＨＯＤ Ｏ
Ｆ ＣＯＭＰＵＴＩＮＧＢＩ−ＱＵＡＤ ＣＯＥＦＦＩ
ＣＩＥＮＴ ＦＯＲ ＡＵＤＩＯ ＰＡＲＡＭＥＴＲＩ
Ｃ ＥＱＵＡＬＩＺＥＲＳ，９７ｔｈ Ｃｏｎｖｅｎｔ
ｉｏｎ ｏｆｔｈｅ Ａｕｄｉｏ Ｅｎｇｉｎｅｅｒｉ
ｎｇ Ｓｏｃｉｅｔｙ，３９０６（ｋ−６），Ｎｏｖｅ
ｍｂｅｒ １９９４）により、２−４等化器フィルタ係
数において、ｂ₁＝ａ₁であることが示された。従って、
上式を書き改めると、ｂ₂＝ａ₂−ｂ₀＋１（又はｂ₀＝ａ
₂−ｂ₂＋１又はａ₂＝ｂ₀＋ｂ₂−1)が得られる。従っ
て、３つの係数ｂ₀、ａ₁及びａ₂を与えると、残りの係
数は単純な加算（又は引き算）により得られる。時間領
域式にｂ₁＝ａ₁及びｂ₂＝ａ₂−ｂ₀＋１を代入すると、
式は、

【００６４】

【数１６】 が得られ、これを

【００６５】

【数１７】 と書き改めることができる。

【００６６】図１はＤＦＩ形式のシグナル・フロー図を
概要的に示しており、このシグナル・フロー図は３係数
ｂ₀，ａ₁及びａ₂を使用した前記差分方程式の具体化を
示す。図１では、加算要素１０８において入力信号ｘ_n
から、単位遅延により遅延された２つの単位遅延１０４
及び１０６により２時間単位だけ遅延された入力信号ｘ
_n-2を引き算し、乗算器１１２においてその結果が係数
ｂ₀により乗算する。次いで加算要素１１４において、
乗算器１１２の積に２時間単位だけ遅延された入力信号
ｘ_n-2を加算する。前記演算と並行し、加算要素１１８
において単位遅延１０４により１時間単位だけ遅延され
た入力信号ｘ_n-1から、単位遅延１１６により１時間単
位だけ遅延された出力信号ｙ_n-1を引き算し、乗算器１
２２においてその結果を係数ａ₁により乗算する。加算
要素１２４において、加算要素１１４からの結果に乗算
器１２０の積を加算する。前記演算と並行し、加算要素
１２８において２時間単位だけ遅延された入力信号ｘ
_n-2から、単位遅延１１６及び１２６により２時間単位
だけ遅延された出力信号ｙ_n-2を引き算し、かつ加算要
素１３２においてその結果を係数ａ₂により乗算する。
乗算器１３０の積は加算要素１３４の結果に加算され
る。その結果は出力信号ｙ_nとなる。

【００６７】同様に、他の同等表現も可能である。例え
ば、ｂ₂＝ａ₂−ｂ₀＋１の代わりに、ｂ₀＝ａ₂−ｂ₂＋１
又はａ₂＝ｂ₀+ｂ₂−1を差分方程式に代入してもよい。
これにより、図１により説明したフィルタの等価出力ｙ
_nを有するディジタル・フィルタが得られる。このアー
キテクチャーは、乗算器数を一定にしたまま、変更可能
である。

【００６８】現在の２次２−４等化器ディジタルＩＩＲ
フィルタと、この発明が開示する２次２−４等化器ディ
ジタルＩＩＲフィルタとに関する計算及びメモリの必要
条件を以下のテーブルにおいて比較する。

【００６９】

【表３】

【００７０】（図１）開示した２次２−４等化器フィル
タ・ディジタルＩＩＲフィルタは、同一形式及び次数に
ついて現在のフィルタ具体化よりも少ない乗算器により
具体化される。開示された具体化は、減少した乗算器及
び係数メモリ要求のために多数の加算処理を必要とす
る。しかしながら、２４ビット係数に対して、加算−シ
フト・アーキテクチャーに具体化された乗算器は、１２
加算処理を必要とする。加算要素によるこのような乗算
器の置き換えは、１１個の加算処理を節減するものとな
る。従って、乗算処理の低減は、多数の加算要素の代償
を払っても、強く望まれる。この利点は、多数のこのよ
うなフィルタ構造を１ＤＳＰに具体化しようとするとき
に大きなものとなる。

【００７１】図４は概要的に量子化ステップを有する図
１の３乗算器２次ディジタルＩＩＲ等化器フィルタのＤ
ＦＩ形式シグナル・フロー図を示す。図１のシグナル・
フロー図は量子化ステップを説明するために僅かに変更
されている。図４では、加算要素１０８において、入力
信号ｘ_nから単位遅延１０４及び１０６による２時間単
位ｘ_n‐₂だけ遅延された入力信号を引き算し、乗算器１
１２においてその結果を係数ｂ₀により乗算する。更
に、量子化器１３６においてその結果を量子化する。加
算要素１１４において、乗算器１１２の積に２時間単位
だけ遅延された入力信号ｘ_nを加算する。前記演算と並
行し、加算要素１１８において単位遅延１０４により１
時間単位だけ遅延された入力信号ｘ_n-1から単位遅延１
１６により１時間単位だけ遅延された出力信号y_n-1を引
き算し、乗算器１２２においてその結果を係数ａ₁によ
り乗算する。前記演算と並行し、加算要素１２８におい
て、２時間単位だけ遅延された入力信号ｘ_n-2から、単
位遅延１１６及び１２６により２時間単位だけ遅延され
た出力信号y_n-2を引き算し、乗算器１３２においてその
結果を係数ａ₂により乗算する。加算要素１２４におい
て乗算器１２０の積の結果に乗算器１３０の積を加算す
る。次いで、その結果は量子化器１３８において量子化
される。更に、加算要素１３４においてその結果を加算
要素１１４の結果に加算する。その結果は出力信号ｙ_n
となる。

【００７２】図９は減少した乗算器ディジタルＩＩＲ等
化器フィルタを使用しているオーディオ・システムの信
号処理のブロック図を示す。等化器、オーディオ・トー
ン・コントロール及びボリューム・コントロールはディ
ジタル信号処理ハードウェアの各部分であり、このディ
ジタル信号処理ハードウェアは更にＤＳＰコントロー
ラ、制御回路及びメモリを含む。等化器がディジタル化
したオーディオ信号を受け取る。この信号はＤＳＰハー
ドウェアにより処理される。ディジタル・アナログ変換
器がこの信号を変換してアナログ・オーディオ信号とし
て出力し、このアナログ・オーディオ信号は電力増幅器
に入力されてスピーカ・システムに渡される。等化器ブ
ロックは３乗算器２次ディジタルＩＩＲフィルタを使用
している。オーディオ・トーン・コントロール・ブロッ
クは２乗算器周波数シェルフ・フィルタを使用してい
る。

【００７３】高次ディジタルＩＩＲ２−４等化器フィル
タ ２−４等化器の基本的な同一条件が満足されている限
り、１次及び２次のフィルタより高次のフィルタにおい
て乗算器の減少を達成することができる。例えば、３次
フィルタの伝達関数Ｈ（ｚ）は、

【００７４】

【数１８】 と記載され得る。この関数から２つの式ｂ₀＋ｂ₁＋ｂ₂
＋ｂ₃＝1＋ａ₁＋ａ₂＋ａ₃及びｂ₀−ｂ₁＋ｂ₂−ｂ₃＝１
−a₁＋ａ₂−ａ₃が得られる。２式を加算すると、ｂ ₂＝1
＋ａ₂−ｂ₀が得られ、また第１の式から第２の式を引き
算すると、ｂ₃＝ａ₁＋ａ₃−ｂ₁が得られる。これらの値
をフィルタに関する時間領域の式に代入すると、

【００７５】

【数１９】 と書き改めることができる。

【００７６】図１０はＤＦＩ形式のシグナル・フロー図
を概要的に示し、このシグナル・フロー図は３係数
ｂ₀、ｂ₁、a₁、ａ₂及びａ₃を使用して前記差分方程式の
具体化を説明している。この３次フィルタと共に高次の
フィルタの他の等価表現も可能である。

【００７７】開示されたクラスの発明の一具体化例によ
れば、１又はそれより多く連続する遅延段階と、全部で
２ｊ＋１より少ない乗算器からなる複数の乗算器段階
と、前記複数の乗算器段階及びｊサンプル深さを超えな
い前記複数の遅延段階のものと相互接続されて１又はそ
れより多くの規制端点値を有する伝達関数を具体化する
複数の加算段階とを備え、減少した数の乗算器により少
なくとも１つの規制端点値を有した所望の伝達関数を具
体化するディジタル・フィルタ・アーキテクチャーが提
供され、前記複数の乗算器段階は、前記伝達関数の前記
規制端点値の前の知識を使用して２ｊ＋１から減少され
た減少係数セットを具体化する。

【００７８】開示されたクラスの発明の一具体化例によ
れば、１又はそれより多くの連続する遅延段階と、全部
で丁度２ｊ−１の乗算器段階からなる複数の乗算器段階
と、前記複数の乗算器段階及びｊサンプル深さを超えな
い前記複数の遅延段階のものと相互接続されて１又はそ
れより多くの規制端点値を有する伝達関数を実現する複
数の加算段階とを備え、減少した数の乗算器により少な
くとも２つの規制端点値を有し、所望の伝達関数を実現
するディジタル・フィルタ・アーキテクチャーが提供さ
れ、前記複数の乗算器段階は、前記伝達関数の前記規制
端点値の前の知識を使用して２ｊ＋１から減少された一
組の２ｊ−１係数のみを具体化する。

【００７９】開示されたクラスの発明の一具体化例によ
れば、それぞれ少なくとも２つの遅延段階を備えた第１
及び第２の遅延チェーンと、前記第２の遅延チェーンの
中間ノードの出力及び前記第１の遅延チェーンの中間ノ
ードの出力を受け取って組み合わせるように接続された
第１の加算段階と、前記第２の遅延チェーンの２倍遅延
出力及び前記第１の遅延チェーンの２倍遅延出力を受け
取って組み合わせるように接続された第２の加算段階
と、前記第１の遅延チェーンの前記２倍遅延出力及び入
力信号を受け取って組み合わせるように接続された第３
の加算段階と、第１のゲイン係数により乗算した前記第
１の加算段階の出力、第２のゲイン係数により乗算した
前記第２の加算段階の出力、前記第３のゲイン係数によ
り乗算した前記第３の加算段階の出力、及び前記第１の
遅延チェーンの前記２倍遅延出力を組み合わせるように
機能的に接続された更なる複数の演算段階とを備え、１
つ少ない乗算器によるディジタルＩＩＲフィルタが提供
され、前記入力信号は前記第１の遅延チェーンの入力に
接続され、かつ前記更なる複数の演算段階の出力は前記
前記第２の遅延チェーンの入力に接続され、更に出力信
号を供給するように接続されている。

【００８０】開示されたクラスの発明の一具体化例によ
れば、それぞれ少なくとも１遅延段階を備えた第１及び
第２の遅延チェーンと、前記第２の遅延チェーンの出力
を受け取って入力信号と組み合わせるように接続された
第１の加算段階と、前記第１の遅延チェーンの出力を受
け取って前記入力信号と組み合わせるように接続された
第２の加算段階と、第１のゲイン係数により乗算した前
記第１の加算段階の出力、第２のゲイン係数により乗算
した前記第２の加算段階の出力、及び前記入力信号を組
み合わせるように機能的に接続された更なる複数の演算
段階とを備え、１つ少ない乗算器によるディジタルＩＩ
Ｒフィルタが提供され、前記入力信号は前記第１の遅延
チェーンの入力に接続され、かつ前記更なる複数の演算
段階の出力は、前記前記第２の遅延チェーンの入力に接
続され、更に出力信号を供給するように接続されてい
る。

【００８１】開示されたクラスの発明の一具体化例によ
れば、それぞれ少なくとも１遅延段階を備えた第１及び
第２の遅延チェーンと、前記第２の遅延チェーンの出力
及び入力信号を受け取って組み合わせるように接続され
た第１の加算段階と、前記第１の遅延チェーンの出力及
び前記入力信号を受け取って組み合わせるように接続さ
れた第２の加算段階と、第１のゲイン係数により乗算し
た前記第１の加算段階の出力、第２のゲイン係数により
乗算した前記第２の加算段階の出力、及び前記入力信号
を組み合わせるように機能的に接続された更なる複数の
演算段階とを備え、１つ少ない乗算器によるディジタル
ＩＩＲフィルタにおいて、１つ少ない乗算器によるディ
ジタルＩＩＲフィルタが提供され、前記入力信号は前記
第１の遅延チェーンの入力に接続され、かつ前記更なる
複数の演算段階の出力は、前記前記第２の遅延チェーン
の入力に接続され、更に出力信号を供給するように接続
されている。

【００８２】開示されたクラスの発明の一具体化例によ
れば、１又はそれより多くの遅延チェーン処理と、全部
で２ｊ＋１より少ない乗算処理からなる複数の乗算処理
と、前記乗算処理とｊサンプル深さを超えない遅延チェ
ーン処理と相互接続されて１又はそれより多くの規制端
点値により伝達関数を具体化する複数の加算とを実行す
るようにプログラムされた、少なくとも１つのプログラ
マブル・プロセッサ及び数値ハードウェアを備えたプロ
グラマブル・システムが提供され、前記乗算処理は、前
記伝達関数の前記規制端点値の以前の知識を使用して２
ｊ＋１から減少された係数セットを具体化する。

【００８３】開示されたクラスの発明の一具体化例によ
れば、アナログ・ソースと、前置増幅器と、１又はそれ
より多くの遅延チェーン段階、全部で２ｊ＋１より少な
い乗算処理からなる複数の乗算器段階、前記複数の乗算
器段階及びｊサンプル深さを超えない遅延チェーン段階
と相互接続されて１又はそれより多くの規制端点値によ
り伝達関数を具体化する複数の加算器段階であって、前
記伝達関数の前記規制端点値の以前の知識を使用して２
ｊ＋１から減少された減少係数セットを具体化する前記
加算段階を有するディジタル等化器と、電力増幅器と、
スピーカとを備えたオーディオ・システムが提供され
る。

【００８４】開示されたクラスの発明の一具体化例によ
れば、ｊサンプルを超えないディジタル信号を遅延する
ステップと、複数の加算処理と、前記遅延ステップとの
組み合わせにより、前記規制端点値の以前の知識を使用
して２ｊ＋１から減少された係数セットにより前記伝達
関数を具体化する２ｊ＋１を超えない乗算処理とを実行
するステップとを備え、少なくとも１つの端点値制約を
有する次数ｊの所望の伝達関数を具体化するように減少
した数の乗算器を有するディジタルＩＩＲフィルタリン
グ方法が提供される。

【００８５】変更及び変形 当該分野に習熟した者により理解されるように、この発
明において説明した発明の概念は、非常に広い範囲のア
プリケーションにわたって変更及び変形されてもよく、
従って特許されるべき要旨の範囲は、与えられた特定の
具体化例の教えによって限定されるものではなく、記載
した特許請求の範囲によってのみ定義される。

【００８６】例えば、減少乗算器フィルタは、主として
オーディオ／ビデオ・アプリケーション用であるが、周
波数応答がｆｓ／２、０又は両方において均一とする制
約を有する任意のアプリケーションにおいて使用可能と
される。これは、１、−１又は両方においてｚ領域の１
に対応する。ｆｓ／２又は０において１の周波数応答に
より、１乗算器の減少が達成される。ｆｓ/２及び０に
おいて１の周波数応答により、２乗算器の減少が達成さ
れる。

【００８７】他の例では、減少した乗算器フィルタは１
次及び２次フィルタに限定されない。高次のフィルタは
以上の制約が満足される限り、前記減少した乗算器フィ
ルタを使用可能にさせる。

【００８８】いくつかの具体化構造はディジタル・フィ
ルタ用に存在している。ＤＦＩ形式及びＤＦＩＩ形式は
差分方程式から導き出される。しかしながら、乗算器に
おける減少はＤＦＩ形式又はＤＦＩＩ形式構造に限定さ
れない。更に、システム機能から直接導き出される構造
は、乗算器を減少させる効果を得ることができる。その
上、他の解決法は、状態変数表示及び線形変換に基づ
く、又はアナログ・フィルタのディジタル・エミュレー
ションに基づいたもののように、乗算器を減少させる効
果を得ることができる。

【００８９】具体化に関するシステム構成の更なる詳細
は、オッペンハイム（Ａｌａｎ Ｖ． Ｏｐｐｅｎｈｅ
ｉｍ）及びシェーファー（Ｒｏｎａｌｄ Ｗ． Ｓｃｈ
ａｆｅｒ）による「離散的な時間信号処理（ＤＩＳＣＲ
ＥＴＥ−ＴＩＭＥ ＳＩＧＮＡＬ ＰＲＯＣＥＳＳＩＮ
Ｇ）」（１９８９）、ジャクソン（Ｌｅｌａｎｄ Ｂ．
Ｊａｃｋｓｏｎ）による「フィルタ及び信号処理」（１
９８６）、ラビナー（Ｌａｗｒｅｎｃｅ Ｒ． Ｒａｂ
ｉｎｅｒ）及びゴールド（Ｂｅｒｎａｒｄ Ｇｏｌｄ）
による（ディジタル信号処理の理論及びアプリケーショ
ン）（１９７５）、及びオッペンハイム及びシェーファ
ーによる「ディジタル信号処理」（１９７５）に見出す
ことができ、ここで、これらは全て引用により組み込ま
れる。

【００９０】以上の説明に関して更に以下の項を開示す
る。

【００９１】（１） 減少した数の乗算器により少なく
とも１つの規制端点値を有した所望の伝達関数を具体化
するディジタル・フィルタを構築する方法において、１
又はそれより多く連続する遅延段階と、全部で２ｊ＋１
より少ない乗算器からなる複数の乗算器段階と、前記複
数の乗算器段階及びｊサンプル深さを超えない前記複数
の遅延段階のものと相互接続されて１又はそれより多く
の規制端点値を有する伝達関数を具体化する複数の加算
段階とを備え、前記複数の乗算器段階は、前記伝達関数
の前記規制端点値の前の知識を使用して２ｊ＋１から減
少された減少係数セットを具体化するディジタル・フィ
ルタを構築する方法。

【００９２】（２） 前記伝達関数は周波数シェルフ関
数である第１項記載の方法。

【００９３】（３）前記各乗算器段階は、プログラマブ
ル・プロセッサにおける乗算処理である第１項記載の方
法。

【００９４】（４） 前記各加算段階は、プログラマブ
ル・プロセッサにおける加算処理である第１項記載の方
法。

【００９５】（５） 前記伝達関数は等化器の関数であ
る第１項記載の方法。

【００９６】（６） ｊ＝２である第１項記載の方法。

【００９７】（７） ２つの前記連続する遅延段階を備
えている第１項記載の方法。

【００９８】（８） 前記加算及び乗算段階は変形した
ＤＦＩ形式構成により構築されている第１項記載の方
法。

【００９９】（９） 減少した数の乗算器により少なく
とも２つの規制端点値を有し、所望の伝達関数を実現す
るディジタル・フィルタを構築する方法において、１又
はそれより多くの連続する遅延段階と、全部で丁度２ｊ
−１の乗算器段階からなる複数の乗算器段階と、前記複
数の乗算器段階及びｊサンプル深さを超えない前記複数
の遅延段階のものと相互接続されて１又はそれより多く
の規制端点値を有する伝達関数を実現する複数の加算段
階とを備え、前記複数の乗算器段階は、前記伝達関数の
前記規制端点値の前の知識を使用して２ｊ＋１から減少
された一組の２ｊ−１係数のみを具体化する方法。

【０１００】（１０） 前記各乗算器段階は、プログラ
マブル・プロセッサにおける乗算処理である第９項記載
の方法。

【０１０１】（１１） 前記各乗算器段階は、プログラ
マブル・プロセッサにおける加算処理である第９項記載
の方法。

【０１０２】（１２） 前記伝達関数は等化器の関数で
ある第９項記載の方法。

【０１０３】（１３） Ｊ＝２である第９項記載の方
法。

【０１０４】（１４） ２つの前記連続する遅延段階を
備えている第９項記載の方法。

【０１０５】（１５） 前記加算及び乗算段階は、変形
したＤＦＩ形式構成により構築されている第９項記載の
方法。

【０１０６】（１６） １つ少ない乗算器によるディジ
タルＩＩＲフィルタにおいて、それぞれ少なくとも２つ
の遅延段階を備えた第１及び第２の遅延チェーンと、前
記第２の遅延チェーンの中間ノードの出力及び前記第１
の遅延チェーンの中間ノードの出力を受け取って組み合
わせるように接続された第１の加算段階と、前記第２の
遅延チェーンの２倍遅延出力及び前記第１の遅延チェー
ンの２倍遅延出力を受け取って組み合わせるように接続
された第２の加算段階と、前記第１の遅延チェーンの前
記２倍遅延出力及び入力信号を受け取って組み合わせる
ように接続された第３の加算段階と、第１のゲイン係数
により乗算した前記第１の加算段階の出力、第２のゲイ
ン係数により乗算した前記第２の加算段階の出力、前記
第３のゲイン係数により乗算した前記第３の加算段階の
出力、及び前記第１の遅延チェーンの前記２倍遅延出力
を組み合わせるように機能的に接続された更なる複数の
演算段階とを備え、前記入力信号は前記第１の遅延チェ
ーンの入力に接続され、かつ前記更なる複数の演算段階
の出力は前記前記第２の遅延チェーンの入力に接続さ
れ、更に出力信号を供給するように接続されているディ
ジタルＩＩＲフィルタ。

【０１０７】（１７）前記第３の加算段階の出力を受け
取って量子化するように接続された第１の量子化段階
と、前記第１及び第２の加算及び乗算段階の和を受け取
って量子化するように接続された第２の量子化段階とを
備えた第１６項記載のディジタルＩＩＲフィルタ。

【０１０８】（１８） １つ少ない乗算器によるディジ
タルＩＩＲフィルタにおいて、それぞれ少なくとも１遅
延段階を備えた第１及び第２の遅延チェーンと、前記第
２の遅延チェーンの出力及び入力信号を受け取って組み
合わせるように接続された第１の加算段階と、前記第１
の遅延チェーンの出力及び前記入力信号を受け取って組
み合わせるように接続された第２の加算段階と、第１の
ゲイン係数により乗算した前記第１の加算段階の出力、
第２のゲイン係数により乗算した前記第２の加算段階の
出力、及び前記入力信号を組み合わせるように機能的に
接続された更なる複数の演算段階とを備え、前記入力信
号は前記第１の遅延チェーンの入力に接続され、かつ前
記更なる複数の演算段階の出力は、前記前記第２の遅延
チェーンの入力に接続され、更に出力信号を供給するよ
うに接続されているディジタルＩＩＲフィルタ。

【０１０９】（１９） １つ少ない乗算器を有するディ
ジタルＩＩＲフィルタにおいて、それぞれ少なくとも１
遅延段階を備えた第１及び第２の遅延チェーンと、前記
第１の遅延チェーン及び前記第２の遅延チェーンの出力
を受け取って入力信号と組み合わせるように接続された
第１の加算段階と、入力信号及び前記第１の遅延チェー
ンの出力を受け取って組み合わせるように接続された第
２の加算段階と、第１のゲイン係数を乗算した前記第１
の加算段階の出力、前記遅延チェーンの出力、及び第２
のゲイン係数により乗算した前記第２の加算段階の出力
を組み合わせるように機能的に接続された更なる複数の
演算段階とを備え、前記入力信号は前記第１の遅延チェ
ーンの入力に接続され、かつ前記更なる複数の演算段階
の出力は前記前記第２の遅延チェーンの入力に接続さ
れ、更に出力信号を供給するように接続されているディ
ジタルＩＩＲフィルタ。

【０１１０】（２０） プログラマブル・システムにお
いて、１又はそれより多くの遅延チェーン処理と、全部
で２ｊ＋１より少ない乗算処理からなる複数の乗算処理
と、前記乗算処理とｊサンプル深さを超えない遅延チェ
ーン処理と相互接続されて１又はそれより多くの規制端
点値により伝達関数を具体化する複数の加算とを実行す
るようにプログラムされた、少なくとも１つのプログラ
マブル・プロセッサ及び数値ハードウェアを備え、前記
乗算処理は、前記伝達関数の前記規制端点値の以前の知
識を使用して２ｊ＋１から減少された係数セットを具体
化する方法。

【０１１１】（２１） 前記プログラマブル・プロセッ
サはディジタル信号プロセッサである第２０項記載の方
法。

【０１１２】（２２） オーディオ・システムにおい
て、アナログ・ソースと、前置増幅器と、１又はそれよ
り多くの遅延チェーン段階、全部で２ｊ＋１より少ない
乗算処理からなる複数の乗算器段階、前記複数の乗算器
段階及びｊサンプル深さを超えない遅延チェーン段階と
相互接続されて１又はそれより多くの規制端点値により
伝達関数を具体化する複数の加算器段階であって、前記
伝達関数の前記規制端点値の以前の知識を使用して２ｊ
＋１から減少された減少係数セットを具体化する前記加
算段階を有するディジタル等化器と、電力増幅器と、ス
ピーカとを備えたオーディオ・システム。

【０１１３】（２３） 前記ディジタル等化器は、

【数２０】 を具体化する２次ディジタルＩＩＲフィルタを備えてい
る第２２項記載のオーディオ・システム。

【０１１４】（２４） （ａ）ｊサンプルを超えないディジタル信号を遅延する
ステップと、（ｂ）複数の加算処理と、前記遅延ステッ
プとの組み合わせにより、前記規制端点値の以前の知識
を使用して２ｊ＋１から減少された係数セットにより前
記伝達関数を具体化する２ｊ＋１を超えない乗算処理と
を実行するステップとを備え、少なくとも１つの端点値
制約を有する次数ｊの所望の伝達関数を具体化するよう
に減少した数の乗算器を有するディジタルＩＩＲフィル
タリング方法。

【０１１５】（２５） 前記伝達関数は周波数シェルフ
関数である第２４項記載の方法。

【０１１６】（２６） ｊ＝２である第２４項記載の方
法。

【０１１７】（２７） 前記加算及び乗算段階は変形し
たＤＦＩ形式構成により構築されている第２４項記載の
方法。

【０１１８】（２８） 現在のディジタルＩＩＲフィル
タ構造において少なくとも利用可能なものより１つ少な
い乗算器を使用した新しいディジタルＩＩＲフィルタを
開示する。特に、開示した解決法は、両方端点値（０及
びｆｓ/２）の一方又は両方を１に規制することによ
り、１次構造のときは３乗算処理の代わりに２乗算処理
を使用し、また２次構造のときは４又は５乗算処理の代
わりに３乗算処理を使用する。

【図面の簡単な説明】

【図１】３乗算器の２次ディジタルＩＩＲフィルタを概
要的に示すＤＦＩ形式のシグナル・フロー図。

【図２】Ａは、２次ディジタルＩＩＲフィルタ用の通常
の直接形式Ｉ（ＤＦＩ形式）具体化アーキテクチャーを
概要的に示す図。Ｂは、２次ディジタルＩＩＲフィルタ
用の通常の直接形式ＩＩ（ＤＦＩ形式）具体化アーキテ
クチャーを概要的に示す図。

【図３】等化器の機能を示すグラフ。

【図４】３乗算器の２次ディジタルＩＩＲ等化器フィル
タを概要的に示すＤＦＩ形式のシグナル・フロー図。

【図５】Ａは、低周波シェルフ・フィルタの機能を示す
グラフ。Ｂは、高周波数シェルフ・フィルタの機能を示
すグラフ。

【図６】Ａは、一つ少ない乗算器を有する１次ディジタ
ルＩＩＲ低周波シェルフ・フィルタを概要的に示すＤＦ
Ｉ形式のシグナル・フロー図。Ｂは、一つ少ない乗算器
を有する１次ディジタルＩＩＲ高周波シェルフ・フィル
タを概要的に示すＤＦＩ形式のシグナル・フロー図。

【図７】Ａは、一つ少ない乗算器を有する１次ディジタ
ルＩＩＲ低周波シェルフ・フィルタを概要的に示す他の
ＤＦＩ形式のシグナル・フロー図。Ｂは、一つ少ない乗
算器を有する１次ディジタルＩＩＲ高周波シェルフ・フ
ィルタを概要的に示す他のＤＦＩ形式のシグナル・フロ
ー図。

【図８】Ａは、一つ少ない乗算器を有する２次ディジタ
ルＩＩＲ低周波シェルフ・フィルタを概要的に示すＤＦ
Ｉ形式のシグナル・フロー図。Ｂは、一つ少ない乗算器
を有する２次ディジタルＩＩＲ高周波シェルフ・フィル
タを概要的に示すＤＦＩ形式のシグナル・フロー図。

【図９】乗算器を減少させたディジタルＩＩＲ等化器フ
ィルタを利用するオーディオ・システムの信号処理のブ
ロック図。

【図１０】５係数ｂ₀、ｂ₁、ａ₁、ａ₂及びａ₃を使用し
た３次差分方程式の実現を説明する概要的なＤＦＩ形式
シグナル・フロー図。

【符号の説明】

１０４、１０６、１１６、１２６、２０８、２１４、２
２４、２３０、６０６、６１４、 遅延要素 １０８、１１４、１２４、１２８，１３４，２２０、２
２２、２３６、２３８、６０４、６１０、６１２、６１
６、６２２ 加算器 １１２、１２２、１３２、２０６、２１２、２１８、２
２８、２３４、６１０、６２０ 乗算器

Claims (1)

【特許請求の範囲】
1. 【請求項１】 減少した数の乗算器により、少なくとも
   １つの規定された端点値を有する所望の伝達関数を具体
   化するディジタル・フィルタ構造であって、 １又はそれより多く連続する遅延段と、 全部で２ｊ＋１より少ない乗算器からなる複数の乗算器
   段と、 前記複数の乗算器段及びｊサンプル深さを超えない前記
   複数の遅延段の一部と相互接続され、１又はそれより多
   くの規定された端点値を有する伝達関数を具体化する複
   数の加算段とを備え、 前記複数の乗算器段は、前記伝達関数の前記規定された
   端点値の前の知識を使用して２ｊ＋１よりも減少された
   減少係数セットを具体化する前記ディジタル・フィルタ
   構造。