JPH11261400A - 電力消費抑止回路 - Google Patents
電力消費抑止回路Info
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- JPH11261400A JPH11261400A JP10328998A JP32899898A JPH11261400A JP H11261400 A JPH11261400 A JP H11261400A JP 10328998 A JP10328998 A JP 10328998A JP 32899898 A JP32899898 A JP 32899898A JP H11261400 A JPH11261400 A JP H11261400A
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- 230000001629 suppression Effects 0.000 claims abstract description 10
- 238000006243 chemical reaction Methods 0.000 claims description 40
- 230000000295 complement effect Effects 0.000 claims description 6
- 230000007704 transition Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 6
- 230000004044 response Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
-
- G—PHYSICS
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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Abstract
(57)【要約】
【課題】電力消費の抑止効果を高めることができると共
に、スタンバイモードから活性化モードへの転換時に迅
速な速度で供給電圧を転換させることができる電力消費
抑止回路を提供する。 【解決手段】活性化モード時にはオンされ、スタンバイ
モード時及びスリープモード時にはオフされるＰＭＯＳ
トランジスタＱ１１及びＮＭＯＳトランジスタＱ１４
と、スタンバイモード時には電圧を選択的に出力するＣ
ＭＯＳインバータCVと、所定の抵抗値を備え、選択的に
オン／オフされるＮＭＯＳトランジスタＱ１５及びＰＭ
ＯＳトランジスタＱ１６と、ＮＭＯＳトランジスタＱ１
５をスタンバイモード時にオンさせ、スリープモード時
にオフさせる制御部Ｓ１と、ＰＭＯＳトランジスタＱ１
６をスタンバイモード時にオンさせ、スリープモード時
にオフさせる制御部Ｓ２と、を含んで構成される。
に、スタンバイモードから活性化モードへの転換時に迅
速な速度で供給電圧を転換させることができる電力消費
抑止回路を提供する。 【解決手段】活性化モード時にはオンされ、スタンバイ
モード時及びスリープモード時にはオフされるＰＭＯＳ
トランジスタＱ１１及びＮＭＯＳトランジスタＱ１４
と、スタンバイモード時には電圧を選択的に出力するＣ
ＭＯＳインバータCVと、所定の抵抗値を備え、選択的に
オン／オフされるＮＭＯＳトランジスタＱ１５及びＰＭ
ＯＳトランジスタＱ１６と、ＮＭＯＳトランジスタＱ１
５をスタンバイモード時にオンさせ、スリープモード時
にオフさせる制御部Ｓ１と、ＰＭＯＳトランジスタＱ１
６をスタンバイモード時にオンさせ、スリープモード時
にオフさせる制御部Ｓ２と、を含んで構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、電力消費抑止回路
に関するものであり、動作モードに応じて供給電圧の大
きさを制御して、電力消費を抑止する電力消費抑止回路
に関するものである。
に関するものであり、動作モードに応じて供給電圧の大
きさを制御して、電力消費を抑止する電力消費抑止回路
に関するものである。
【０００２】
【従来の技術】一般的に、コンピュータ装置等には、外
部から入力される制御信号によって供給電圧の大きさを
制御して、不必要な電力消費を抑止する電力消費抑止回
路が備えられている。この電力消費抑止回路は、例え
ば、通常の電圧を供給する活性化モードと、外部から制
御信号が一定時間入力されないことが検出された場合
に、活性化モード時の電圧よりも低い電圧を供給する低
電力消費モードであるいわゆるスタンバイモード（stan
dby mode）との２つの動作モードに応じた電圧を供給す
る回路構成となっている。これにより、電力消費抑止回
路は、外部から制御信号が入力されている間は活性化モ
ード時の通常の電圧を供給し、外部から制御信号が所定
時間入力されないと、スタンバイモードのための通常電
圧よりも低い電圧を供給する。この後、外部からの制御
信号の入力が検出されると、活性化モードに転換するた
めに、通常の電圧を供給する。
部から入力される制御信号によって供給電圧の大きさを
制御して、不必要な電力消費を抑止する電力消費抑止回
路が備えられている。この電力消費抑止回路は、例え
ば、通常の電圧を供給する活性化モードと、外部から制
御信号が一定時間入力されないことが検出された場合
に、活性化モード時の電圧よりも低い電圧を供給する低
電力消費モードであるいわゆるスタンバイモード（stan
dby mode）との２つの動作モードに応じた電圧を供給す
る回路構成となっている。これにより、電力消費抑止回
路は、外部から制御信号が入力されている間は活性化モ
ード時の通常の電圧を供給し、外部から制御信号が所定
時間入力されないと、スタンバイモードのための通常電
圧よりも低い電圧を供給する。この後、外部からの制御
信号の入力が検出されると、活性化モードに転換するた
めに、通常の電圧を供給する。
【０００３】このように、２つの動作モードに応じて供
給電圧の大きさを制御する従来の電力消費抑止回路の構
成を図４に示す。図４に示した電力消費抑止回路は、電
源電圧（ＶDD）端子と局部電源電圧（ＶDD＿L ）端子と
の間に並列接続される、スイッチング手段であるＰＭＯ
ＳトランジスタＱ１及び電圧変換手段である抵抗Ｒ１
と、アース電圧（ＶSS）端子と局部アース電圧（ＶSS＿
L ）端子との間に並列接続される、スイッチング手段で
あるＮＭＯＳトランジスタ及び電圧変換手段である抵抗
２と、局部電源電圧（ＶDD＿L ）端子と局部アース電圧
（ＶSS＿L ）端子との間に接続される信号伝達部として
のＣＭＯＳインバータCVと、を備える。
給電圧の大きさを制御する従来の電力消費抑止回路の構
成を図４に示す。図４に示した電力消費抑止回路は、電
源電圧（ＶDD）端子と局部電源電圧（ＶDD＿L ）端子と
の間に並列接続される、スイッチング手段であるＰＭＯ
ＳトランジスタＱ１及び電圧変換手段である抵抗Ｒ１
と、アース電圧（ＶSS）端子と局部アース電圧（ＶSS＿
L ）端子との間に並列接続される、スイッチング手段で
あるＮＭＯＳトランジスタ及び電圧変換手段である抵抗
２と、局部電源電圧（ＶDD＿L ）端子と局部アース電圧
（ＶSS＿L ）端子との間に接続される信号伝達部として
のＣＭＯＳインバータCVと、を備える。
【０００４】抵抗Ｒ１，Ｒ２によって、局部電源電圧Ｖ
DD＿L 及び局部アース電圧ＶSS＿Lがそれぞれ発生す
る。スイッチング素子であるＰＭＯＳトランジスタＱ１
は、活性化信号ＡＣＴと相補の関係にあるシフトされた
活性化信号／ＡＣＴによって制御され、ＮＭＯＳトラン
ジスタＱ４は、活性化信号ＡＣＴによって制御される。
DD＿L 及び局部アース電圧ＶSS＿Lがそれぞれ発生す
る。スイッチング素子であるＰＭＯＳトランジスタＱ１
は、活性化信号ＡＣＴと相補の関係にあるシフトされた
活性化信号／ＡＣＴによって制御され、ＮＭＯＳトラン
ジスタＱ４は、活性化信号ＡＣＴによって制御される。
【０００５】活性化モード時には、ＰＭＯＳトランジス
タＱ１は、ローレベルの活性化信号／ＡＣＴがゲート端
子に入力されてオンされることにより、電源電圧（ＶD
D）端子と局部電源電圧（ＶDD＿L ）端子とがショート
される。また、ＮＭＯＳトランジスタＱ４は、ハイレベ
ルの活性化信号ＡＣＴがゲート端子に入力されてオンさ
れることにより、アース電圧（ＶSS）端子と局部アース
電圧（ＶSS＿L ）端子とがショートされる。
タＱ１は、ローレベルの活性化信号／ＡＣＴがゲート端
子に入力されてオンされることにより、電源電圧（ＶD
D）端子と局部電源電圧（ＶDD＿L ）端子とがショート
される。また、ＮＭＯＳトランジスタＱ４は、ハイレベ
ルの活性化信号ＡＣＴがゲート端子に入力されてオンさ
れることにより、アース電圧（ＶSS）端子と局部アース
電圧（ＶSS＿L ）端子とがショートされる。
【０００６】ＣＭＯＳインバータCVは、ＰＭＯＳトラン
ジスタＱ２とＮＭＯＳトランジスタＱ３とで構成され
る。このＣＭＯＳインバータCVを構成するＰＭＯＳトラ
ンジスタＱ２とＮＭＯＳトランジスタＱ３とは、高速な
動作を実現するために、他のＭＯＳトランジスタより相
対的に低い臨界電圧（threshold voltage ）Ｖt を持つ
ように設計されている。このＣＭＯＳインバータCVに入
力される入力信号INの論理値に応じて、ＰＭＯＳトラン
ジスタＱ２又はＮＭＯＳトランジスタＱ３のどちらかが
オンされることにより、電源電圧ＶDD又はアース電圧Ｖ
SSの電圧レベルの出力信号OUT が出力される。
ジスタＱ２とＮＭＯＳトランジスタＱ３とで構成され
る。このＣＭＯＳインバータCVを構成するＰＭＯＳトラ
ンジスタＱ２とＮＭＯＳトランジスタＱ３とは、高速な
動作を実現するために、他のＭＯＳトランジスタより相
対的に低い臨界電圧（threshold voltage ）Ｖt を持つ
ように設計されている。このＣＭＯＳインバータCVに入
力される入力信号INの論理値に応じて、ＰＭＯＳトラン
ジスタＱ２又はＮＭＯＳトランジスタＱ３のどちらかが
オンされることにより、電源電圧ＶDD又はアース電圧Ｖ
SSの電圧レベルの出力信号OUT が出力される。
【０００７】一方、スタンバイモード時には、ＰＭＯＳ
トランジスタＱ１は、ハイレベルの活性化信号／ＡＣＴ
がゲート端子に入力されてオフされ、ＮＭＯＳトランジ
スタＱ４は、ローレベルの活性化信号ＡＣＴがゲート端
子に入力されてオフされることにより、ＣＭＯＳインバ
ータCVからは、局部電源電圧ＶDD＿L 又は局部アース電
圧ＶSS＿L の電圧レベルの出力信号OUT が出力される。
トランジスタＱ１は、ハイレベルの活性化信号／ＡＣＴ
がゲート端子に入力されてオフされ、ＮＭＯＳトランジ
スタＱ４は、ローレベルの活性化信号ＡＣＴがゲート端
子に入力されてオフされることにより、ＣＭＯＳインバ
ータCVからは、局部電源電圧ＶDD＿L 又は局部アース電
圧ＶSS＿L の電圧レベルの出力信号OUT が出力される。
【０００８】図４に示した電力消費抑止回路は、実際に
は、図５に示すように具現化される。図５に示す回路
は、図４に示す電力消費抑止回路の電圧変換手段をＭＯ
Ｓトランジスタで構成した電力消費抑止回路である。即
ち、電源電圧（ＶDD）端子と局部電源電圧（ＶDD＿L ）
端子との間にＮＭＯＳトランジスタＱ５を接続し、アー
ス電圧（ＶSS）端子と局部アース電圧（ＶSS＿L ）端子
との間にＰＭＯＳトランジスタＱ６を接続して、ＮＭＯ
ＳトランジスタＱ５及びＰＭＯＳトランジスタＱ６のゲ
ート端子とソース端子とをそれぞれショートさせること
によって、それぞれ所定の抵抗値を持つ抵抗素子として
動作させるものである。
は、図５に示すように具現化される。図５に示す回路
は、図４に示す電力消費抑止回路の電圧変換手段をＭＯ
Ｓトランジスタで構成した電力消費抑止回路である。即
ち、電源電圧（ＶDD）端子と局部電源電圧（ＶDD＿L ）
端子との間にＮＭＯＳトランジスタＱ５を接続し、アー
ス電圧（ＶSS）端子と局部アース電圧（ＶSS＿L ）端子
との間にＰＭＯＳトランジスタＱ６を接続して、ＮＭＯ
ＳトランジスタＱ５及びＰＭＯＳトランジスタＱ６のゲ
ート端子とソース端子とをそれぞれショートさせること
によって、それぞれ所定の抵抗値を持つ抵抗素子として
動作させるものである。
【０００９】電源電圧ＶDDと局部電源電圧ＶDD＿L との
電位差は、抵抗素子であるＮＭＯＳトランジスタＱ５の
臨界電圧と同じ電位差となる。例えば、ＮＭＯＳトラン
ジスタＱ５の臨界電圧をＶtnとすると、 ＶDD＿L ＝ＶDD−Ｖtn になる。
電位差は、抵抗素子であるＮＭＯＳトランジスタＱ５の
臨界電圧と同じ電位差となる。例えば、ＮＭＯＳトラン
ジスタＱ５の臨界電圧をＶtnとすると、 ＶDD＿L ＝ＶDD−Ｖtn になる。
【００１０】また、アース電圧ＶSSと局部アース電圧Ｖ
SS＿L との電位差は、抵抗素子であるＰＭＯＳトランジ
スタＱ６の臨界電圧と同じ電位差となる。例えば、ＰＭ
ＯＳトランジスタＱ６の臨界電圧をＶtpとすると、 ＶSS＿L ＝ＶSS＋Ｖtp となる。
SS＿L との電位差は、抵抗素子であるＰＭＯＳトランジ
スタＱ６の臨界電圧と同じ電位差となる。例えば、ＰＭ
ＯＳトランジスタＱ６の臨界電圧をＶtpとすると、 ＶSS＿L ＝ＶSS＋Ｖtp となる。
【００１１】活性化モード時には、ローレベルの活性化
信号／ＡＣＴによって、ＰＭＯＳトランジスタＱ１はオ
ンされる。従って、ＰＭＯＳトランジスタＱ１の臨界電
圧による電圧降下を考慮しなければ、局部電源電圧ＶDD
＿L は、電源電圧ＶDDと同じ電圧レベルになる。また、
ハイレベルの活性化信号ＡＣＴによって、ＮＭＯＳトラ
ンジスタＱ４もオンされて、ＮＭＯＳトランジスタＱ４
の臨界電圧による電圧降下を考慮しなければ、局部アー
ス電圧ＶSS＿L は、アース電圧ＶSSと同じ電圧レベルに
なる。
信号／ＡＣＴによって、ＰＭＯＳトランジスタＱ１はオ
ンされる。従って、ＰＭＯＳトランジスタＱ１の臨界電
圧による電圧降下を考慮しなければ、局部電源電圧ＶDD
＿L は、電源電圧ＶDDと同じ電圧レベルになる。また、
ハイレベルの活性化信号ＡＣＴによって、ＮＭＯＳトラ
ンジスタＱ４もオンされて、ＮＭＯＳトランジスタＱ４
の臨界電圧による電圧降下を考慮しなければ、局部アー
ス電圧ＶSS＿L は、アース電圧ＶSSと同じ電圧レベルに
なる。
【００１２】従って、活性化モード時には、ＮＭＯＳト
ランジスタＱ５及びＰＭＯＳトランジスタＱ６は、局部
電源電圧ＶDD＿L 及び局部アース電圧ＶSS＿L の変化に
何の影響も与えない。この状態のときに、ＣＭＯＳイン
バータCVは、入力信号INの論理値によって、電源電圧Ｖ
DDもしくはアース電圧ＶSSの電圧レベルの出力信号OUT
を出力する。
ランジスタＱ５及びＰＭＯＳトランジスタＱ６は、局部
電源電圧ＶDD＿L 及び局部アース電圧ＶSS＿L の変化に
何の影響も与えない。この状態のときに、ＣＭＯＳイン
バータCVは、入力信号INの論理値によって、電源電圧Ｖ
DDもしくはアース電圧ＶSSの電圧レベルの出力信号OUT
を出力する。
【００１３】スタンバイモード時には、活性化信号ＡＣ
Ｔがローレベルとなり、活性化信号／ＡＣＴはハイレベ
ルとなる。この両信号は、ＰＭＯＳトランジスタＱ１と
ＮＭＯＳトランジスタＱ４とをそれぞれオフさせる。こ
れにより、電源電圧（ＶDD）端子と局部電源電圧（ＶDD
＿L ）端子との間には、ＮＭＯＳトランジスタＱ５によ
って電流経路が形成され、アース電圧（ＶSS）端子と局
部アース電圧（ＶSS＿L ）端子との間にも、ＰＭＯＳト
ランジスタＱ６による電流経路が形成される。従って、
ＣＭＯＳインバータCVは、入力信号INの論理値によっ
て、局部電源電圧ＶDD＿L 又は局部アース電圧ＶSS＿L
の電圧レベルの出力信号OUT を出力する。
Ｔがローレベルとなり、活性化信号／ＡＣＴはハイレベ
ルとなる。この両信号は、ＰＭＯＳトランジスタＱ１と
ＮＭＯＳトランジスタＱ４とをそれぞれオフさせる。こ
れにより、電源電圧（ＶDD）端子と局部電源電圧（ＶDD
＿L ）端子との間には、ＮＭＯＳトランジスタＱ５によ
って電流経路が形成され、アース電圧（ＶSS）端子と局
部アース電圧（ＶSS＿L ）端子との間にも、ＰＭＯＳト
ランジスタＱ６による電流経路が形成される。従って、
ＣＭＯＳインバータCVは、入力信号INの論理値によっ
て、局部電源電圧ＶDD＿L 又は局部アース電圧ＶSS＿L
の電圧レベルの出力信号OUT を出力する。
【００１４】
【発明が解決しようとする課題】上述のような従来の電
力消費抑止回路において、ＮＭＯＳトランジスタＱ５及
びＰＭＯＳトランジスタＱ６の臨界電圧Ｖtn，Ｖtpは、
各動作モードにおける電力消費量を考慮して決定され
る。例えば、電力消費の抑止効果を高めるためには、臨
界電圧Ｖtn，Ｖtpを高くし、局部電源電圧ＶDD＿L を極
力低くすれば良い。
力消費抑止回路において、ＮＭＯＳトランジスタＱ５及
びＰＭＯＳトランジスタＱ６の臨界電圧Ｖtn，Ｖtpは、
各動作モードにおける電力消費量を考慮して決定され
る。例えば、電力消費の抑止効果を高めるためには、臨
界電圧Ｖtn，Ｖtpを高くし、局部電源電圧ＶDD＿L を極
力低くすれば良い。
【００１５】しかし、臨界電圧Ｖtn，Ｖtpを高くし過ぎ
ると、スタンバイモードの電圧供給から活性化モードの
電圧供給への転換の所要時間が非常に長くなり、迅速な
転換速度を期待できない。従って、本発明は、良好な供
給電圧の制御により、電力消費の抑止効果を高めること
ができると共に、スタンバイモードから活性化モードへ
の転換時に迅速な速度で供給電圧を転換させることがで
きる電力消費抑止回路を提供することが目的である。
ると、スタンバイモードの電圧供給から活性化モードの
電圧供給への転換の所要時間が非常に長くなり、迅速な
転換速度を期待できない。従って、本発明は、良好な供
給電圧の制御により、電力消費の抑止効果を高めること
ができると共に、スタンバイモードから活性化モードへ
の転換時に迅速な速度で供給電圧を転換させることがで
きる電力消費抑止回路を提供することが目的である。
【００１６】
【課題を解決するための手段】このような目的を達成す
るため、請求項１に記載の発明は、活性化モード、スタ
ンバイモード、及びスリープモードに応じて供給電圧を
切り換えて、電力消費を抑止する電力抑止回路であっ
て、第１動作電圧端子と第２動作電圧端子との間に接続
され、上記活性化モード時にはオンされ、上記スタンバ
イモード及びスリープモード時にはオフされる第１スイ
ッチング手段と、第３動作電圧端子と第４動作電圧端子
との間に接続され、上記活性化モード時にはオンされ、
上記スタンバイモード及スリープモード時にはオフされ
る第２スイッチング手段と、上記第２動作電圧端子と上
記第４動作電圧端子との間に接続され、入力信号のレベ
ルに応じて、上記第２動作電圧と上記第４動作電圧との
どちらかの電圧を選択的に出力する信号伝達部と、所定
の抵抗値を備え、上記第１動作電圧端子と上記第２動作
電圧端子との間に接続され、選択的にオン／オフされる
第１電圧変換手段と、所定の抵抗値を備え、上記第３動
作電圧端子と上記第４動作電圧端子との間に接続され、
選択的にオン／オフされる第２電圧変換手段と、上記ス
タンバイモード時に上記第１電圧変換手段をオンさせ、
上記スリープモード時に上記第１電圧変換手段をオフさ
せる第１制御手段と、上記スタンバイモード時に上記第
２電圧変換手段をオンさせ、上記スリープモード時に上
記第２電圧変換手段をオフさせる第２制御手段と、を含
んで構成される。
るため、請求項１に記載の発明は、活性化モード、スタ
ンバイモード、及びスリープモードに応じて供給電圧を
切り換えて、電力消費を抑止する電力抑止回路であっ
て、第１動作電圧端子と第２動作電圧端子との間に接続
され、上記活性化モード時にはオンされ、上記スタンバ
イモード及びスリープモード時にはオフされる第１スイ
ッチング手段と、第３動作電圧端子と第４動作電圧端子
との間に接続され、上記活性化モード時にはオンされ、
上記スタンバイモード及スリープモード時にはオフされ
る第２スイッチング手段と、上記第２動作電圧端子と上
記第４動作電圧端子との間に接続され、入力信号のレベ
ルに応じて、上記第２動作電圧と上記第４動作電圧との
どちらかの電圧を選択的に出力する信号伝達部と、所定
の抵抗値を備え、上記第１動作電圧端子と上記第２動作
電圧端子との間に接続され、選択的にオン／オフされる
第１電圧変換手段と、所定の抵抗値を備え、上記第３動
作電圧端子と上記第４動作電圧端子との間に接続され、
選択的にオン／オフされる第２電圧変換手段と、上記ス
タンバイモード時に上記第１電圧変換手段をオンさせ、
上記スリープモード時に上記第１電圧変換手段をオフさ
せる第１制御手段と、上記スタンバイモード時に上記第
２電圧変換手段をオンさせ、上記スリープモード時に上
記第２電圧変換手段をオフさせる第２制御手段と、を含
んで構成される。
【００１７】請求項２に記載の発明では、上記第１電圧
変換手段は、上記第１動作電圧端子と上記第２動作電圧
端子との間にソース端子とドレイン端子とが接続したＮ
ＭＯＳトランジスタであり、上記第２電圧変換手段は、
上記第３動作電圧端子と上記第４動作電圧端子との間に
ソース端子とドレイン端子とが接続したＰＭＯＳトラン
ジスタであり、上記第１，第２制御手段は互いに相補の
出力を発生する。
変換手段は、上記第１動作電圧端子と上記第２動作電圧
端子との間にソース端子とドレイン端子とが接続したＮ
ＭＯＳトランジスタであり、上記第２電圧変換手段は、
上記第３動作電圧端子と上記第４動作電圧端子との間に
ソース端子とドレイン端子とが接続したＰＭＯＳトラン
ジスタであり、上記第１，第２制御手段は互いに相補の
出力を発生する。
【００１８】請求項３に記載の発明では、上記スタンバ
イモード時に、上記第２動作電圧は、上記第１動作電圧
が上記第１電圧変換手段の抵抗値に応じた電圧分だけ降
下された電圧であり、上記第４動作電圧は、上記第３動
作電圧が上記第２電圧変換手段の抵抗値に応じた電圧分
だけ上昇された電圧である。請求項４に記載の発明で
は、上記第１制御手段は、スタンバイモード時にオンさ
れて、上記第１電圧変換手段をオンさせるＰＭＯＳトラ
ンジスタと、スリープモード時にオンされて、上記第１
電圧変換手段をオフさせるＮＭＯＳトランジスタと、を
含んで構成され、上記第２制御手段は、上記スタンバイ
モード時にオンされて、上記第２電圧変換手段をオンさ
せるＮＭＯＳトランジスタと、上記スリープモード時に
オンされて、上記第２電圧変換手段をオフさせるＰＭＯ
Ｓトランジスタと、を含んで構成される。
イモード時に、上記第２動作電圧は、上記第１動作電圧
が上記第１電圧変換手段の抵抗値に応じた電圧分だけ降
下された電圧であり、上記第４動作電圧は、上記第３動
作電圧が上記第２電圧変換手段の抵抗値に応じた電圧分
だけ上昇された電圧である。請求項４に記載の発明で
は、上記第１制御手段は、スタンバイモード時にオンさ
れて、上記第１電圧変換手段をオンさせるＰＭＯＳトラ
ンジスタと、スリープモード時にオンされて、上記第１
電圧変換手段をオフさせるＮＭＯＳトランジスタと、を
含んで構成され、上記第２制御手段は、上記スタンバイ
モード時にオンされて、上記第２電圧変換手段をオンさ
せるＮＭＯＳトランジスタと、上記スリープモード時に
オンされて、上記第２電圧変換手段をオフさせるＰＭＯ
Ｓトランジスタと、を含んで構成される。
【００１９】
【発明の実施の形態】以下、本発明に係る電力消費抑止
回路の実施形態を図面に基づいて説明する。図１に示さ
れているように、電源電圧（ＶDD）端子と局部電源電圧
（ＶDD＿L）端子との間には、ソース端子とドレイン端
子とが接続する第１スイッチング手段であるＰＭＯＳト
ランジスタＱ１１が接続される。ＰＭＯＳトランジスタ
Ｑ１１のゲート電位は、第１活性化信号である活性化信
号／ＡＣＴによって制御される。尚、活性化信号／ＡＣ
Ｔと相補の関係にある第２活性化信号である活性化信号
ＡＣＴは、負荷(load)が通常に動作するときに発生する
信号である。
回路の実施形態を図面に基づいて説明する。図１に示さ
れているように、電源電圧（ＶDD）端子と局部電源電圧
（ＶDD＿L）端子との間には、ソース端子とドレイン端
子とが接続する第１スイッチング手段であるＰＭＯＳト
ランジスタＱ１１が接続される。ＰＭＯＳトランジスタ
Ｑ１１のゲート電位は、第１活性化信号である活性化信
号／ＡＣＴによって制御される。尚、活性化信号／ＡＣ
Ｔと相補の関係にある第２活性化信号である活性化信号
ＡＣＴは、負荷(load)が通常に動作するときに発生する
信号である。
【００２０】例えば、活性化信号ＡＣＴがハイレベルで
あるときには、活性化信号／ＡＣＴはローレベルになっ
て、ＰＭＯＳトランジスタＱ１１をオンさせる。このと
き、電源電圧（ＶDD）端子と局部電源電圧（ＶDD＿L ）
端子とはショートされて、両者の電位は同じレベルにな
る。一方、活性化信号ＡＣＴがローレベルであるときに
は、活性化信号／ＡＣＴはハイレベルとなって、ＰＭＯ
ＳトランジスタＱ１１がオフされ、電源電圧（ＶDD）端
子と局部電源電圧（ＶDD＿L ）端子との間が開放され
る。
あるときには、活性化信号／ＡＣＴはローレベルになっ
て、ＰＭＯＳトランジスタＱ１１をオンさせる。このと
き、電源電圧（ＶDD）端子と局部電源電圧（ＶDD＿L ）
端子とはショートされて、両者の電位は同じレベルにな
る。一方、活性化信号ＡＣＴがローレベルであるときに
は、活性化信号／ＡＣＴはハイレベルとなって、ＰＭＯ
ＳトランジスタＱ１１がオフされ、電源電圧（ＶDD）端
子と局部電源電圧（ＶDD＿L ）端子との間が開放され
る。
【００２１】電源電圧（ＶDD）端子と局部電源電圧（Ｖ
DD＿L ）端子との間にソース端子とドレイン端子とが接
続し、所定の抵抗値を備え、選択的にオン／オフされる
第１電圧変換手段であるＮＭＯＳトランジスタＱ１５
が、ＰＭＯＳトランジスタＱ１１と並列に接続される。
ＮＭＯＳトランジスタＱ１５は、第１制御手段である制
御部Ｓ１からの出力信号によって制御される。
DD＿L ）端子との間にソース端子とドレイン端子とが接
続し、所定の抵抗値を備え、選択的にオン／オフされる
第１電圧変換手段であるＮＭＯＳトランジスタＱ１５
が、ＰＭＯＳトランジスタＱ１１と並列に接続される。
ＮＭＯＳトランジスタＱ１５は、第１制御手段である制
御部Ｓ１からの出力信号によって制御される。
【００２２】制御部Ｓ１は、接点ａ，ｂを備える切換ス
イッチから成る。スタンバイモード時には、スタンバイ
モードの電圧供給に切り換えるためのスタンバイ信号の
入力で接点ａ側に切り換えて、電源電圧（ＶDD）端子の
電源電圧ＶDDによるハイレベルの出力信号を発生させ、
スリープモード時には、スリープモードの電圧供給に切
り換えるためのスリープ信号の入力で接点ｂ側に切り換
えて、アース電圧（ＶSS）端子のアース電圧ＶSSによる
ローレベルの出力信号を発生させて、ＮＭＯＳトランジ
スタＱ１５のゲート電位を制御する。これにより、ＮＭ
ＯＳトランジスタＱ１５は、スタンバイモード時にはオ
ンされ、スリープモード時にはオフされる。
イッチから成る。スタンバイモード時には、スタンバイ
モードの電圧供給に切り換えるためのスタンバイ信号の
入力で接点ａ側に切り換えて、電源電圧（ＶDD）端子の
電源電圧ＶDDによるハイレベルの出力信号を発生させ、
スリープモード時には、スリープモードの電圧供給に切
り換えるためのスリープ信号の入力で接点ｂ側に切り換
えて、アース電圧（ＶSS）端子のアース電圧ＶSSによる
ローレベルの出力信号を発生させて、ＮＭＯＳトランジ
スタＱ１５のゲート電位を制御する。これにより、ＮＭ
ＯＳトランジスタＱ１５は、スタンバイモード時にはオ
ンされ、スリープモード時にはオフされる。
【００２３】従って、ＮＭＯＳトランジスタＱ１５の所
定の抵抗値を臨界電圧Ｖtnとすると、スタンバイモード
時には、局部電源電圧（ＶDD＿L ）端子の局部電源電圧
ＶDD＿L は、電源電圧ＶDDが臨界電圧Ｖtn分だけ降下さ
れた電圧、即ち、ＶDD−Ｖtnとなる。また、スリープモ
ード時には、電源電圧（ＶDD）端子と局部電源電圧（Ｖ
DD＿L ）端子との間が開放される。ＮＭＯＳトランジス
タＱ１５は、スタンバイモードから活性化モードに転換
するときの所要時間を短縮するために、比較的低い臨界
電圧Ｖtnを持つため、これによる漏洩電流の影響を排除
することはできないが、スタンバイモードでＮＭＯＳト
ランジスタＱ１５がオンされて供給される電流と比べる
と、その漏洩電流量は極めて少なく、電源電圧（ＶDD）
端子と局部電源電圧（ＶDD＿L ）端子との間では電流は
流れないとみなすことができる。
定の抵抗値を臨界電圧Ｖtnとすると、スタンバイモード
時には、局部電源電圧（ＶDD＿L ）端子の局部電源電圧
ＶDD＿L は、電源電圧ＶDDが臨界電圧Ｖtn分だけ降下さ
れた電圧、即ち、ＶDD−Ｖtnとなる。また、スリープモ
ード時には、電源電圧（ＶDD）端子と局部電源電圧（Ｖ
DD＿L ）端子との間が開放される。ＮＭＯＳトランジス
タＱ１５は、スタンバイモードから活性化モードに転換
するときの所要時間を短縮するために、比較的低い臨界
電圧Ｖtnを持つため、これによる漏洩電流の影響を排除
することはできないが、スタンバイモードでＮＭＯＳト
ランジスタＱ１５がオンされて供給される電流と比べる
と、その漏洩電流量は極めて少なく、電源電圧（ＶDD）
端子と局部電源電圧（ＶDD＿L ）端子との間では電流は
流れないとみなすことができる。
【００２４】一方、アース電圧（ＶSS）端子と局部アー
ス電圧（ＶSS＿L ）端子との間には、ソース端子とドレ
イン端子とが接続する第２スイッチング手段であるＮＭ
ＯＳトランジスタＱ１４と、ソース端子とドレイン端子
とが接続し、所定の抵抗値を備え、選択的にオン／オフ
される第２電圧変換手段であるＰＭＯＳトランジスタＱ
１６とが並列に接続する。ＮＭＯＳトランジスタＱ１４
のゲート電位は、活性化信号ＡＣＴによって制御され
る。
ス電圧（ＶSS＿L ）端子との間には、ソース端子とドレ
イン端子とが接続する第２スイッチング手段であるＮＭ
ＯＳトランジスタＱ１４と、ソース端子とドレイン端子
とが接続し、所定の抵抗値を備え、選択的にオン／オフ
される第２電圧変換手段であるＰＭＯＳトランジスタＱ
１６とが並列に接続する。ＮＭＯＳトランジスタＱ１４
のゲート電位は、活性化信号ＡＣＴによって制御され
る。
【００２５】活性化信号ＡＣＴがハイレベルのときに
は、ＮＭＯＳトランジスタＱ１４はオンされて、アース
電圧（ＶSS）端子と局部アース電圧（ＶSS＿L ）端子と
がショートされ、両者の電位は同じレベルになる。一
方、活性化信号ＡＣＴがローレベルのときには、ＮＭＯ
ＳトランジスタＱ１４はオフされて、アース電圧（ＶS
S）端子と局部アース電圧（ＶSS＿L ）端子との間は開
放される。
は、ＮＭＯＳトランジスタＱ１４はオンされて、アース
電圧（ＶSS）端子と局部アース電圧（ＶSS＿L ）端子と
がショートされ、両者の電位は同じレベルになる。一
方、活性化信号ＡＣＴがローレベルのときには、ＮＭＯ
ＳトランジスタＱ１４はオフされて、アース電圧（ＶS
S）端子と局部アース電圧（ＶSS＿L ）端子との間は開
放される。
【００２６】ＰＭＯＳトランジスタＱ１６のゲート電位
は、第２制御手段である制御部Ｓ２の出力信号によって
制御される。制御部Ｓ２は、接点ｃ、ｄを備える切換ス
イッチから成る。スタンバイモード時にはスタンバイ信
号の入力で接点ｃ側に切り換えて、アース電圧（ＶSS）
端子のアース電圧ＶSSによるローレベルの出力信号を発
生させ、スリープモード時にはスリープ信号の入力で接
点ｄ側に切り換えて、電源電圧（ＶDD）端子の電源電圧
ＶDDによるハイレベルの出力信号を発生させて、ＰＭＯ
ＳトランジスタＱ１６のゲート電位を制御する。これに
より、ＰＭＯＳトランジスタＱ１６は、スタンバイモー
ド時にはオンされ、スリープモード時にはオフされる。
は、第２制御手段である制御部Ｓ２の出力信号によって
制御される。制御部Ｓ２は、接点ｃ、ｄを備える切換ス
イッチから成る。スタンバイモード時にはスタンバイ信
号の入力で接点ｃ側に切り換えて、アース電圧（ＶSS）
端子のアース電圧ＶSSによるローレベルの出力信号を発
生させ、スリープモード時にはスリープ信号の入力で接
点ｄ側に切り換えて、電源電圧（ＶDD）端子の電源電圧
ＶDDによるハイレベルの出力信号を発生させて、ＰＭＯ
ＳトランジスタＱ１６のゲート電位を制御する。これに
より、ＰＭＯＳトランジスタＱ１６は、スタンバイモー
ド時にはオンされ、スリープモード時にはオフされる。
【００２７】従って、ＰＭＯＳトランジスタＱ１６の所
定の抵抗値を臨界電圧Ｖtpとすると、スタンバイモード
時には、局部アース電圧（ＶSS＿L ）端子の局部アース
電圧ＶSS＿L は、アース電圧ＶSSが臨界電圧Ｖtp分だけ
上昇された電圧、即ち、ＶSS＋Ｖtpとなる。また、スリ
ープモード時には、アース電圧（ＶSS）端子と局部アー
ス電圧端（ＶSS＿L ）端子との間が開放される。ＮＭＯ
ＳトランジスタＱ１５のスリープモード時と同様に、Ｐ
ＭＯＳトランジスタＱ１６の漏洩電流を考慮しなけれ
ば、アース電圧（ＶSS）端子と局部アース電圧（ＶSS＿
L ）端子との間では電流は流れないとみなすことができ
る。
定の抵抗値を臨界電圧Ｖtpとすると、スタンバイモード
時には、局部アース電圧（ＶSS＿L ）端子の局部アース
電圧ＶSS＿L は、アース電圧ＶSSが臨界電圧Ｖtp分だけ
上昇された電圧、即ち、ＶSS＋Ｖtpとなる。また、スリ
ープモード時には、アース電圧（ＶSS）端子と局部アー
ス電圧端（ＶSS＿L ）端子との間が開放される。ＮＭＯ
ＳトランジスタＱ１５のスリープモード時と同様に、Ｐ
ＭＯＳトランジスタＱ１６の漏洩電流を考慮しなけれ
ば、アース電圧（ＶSS）端子と局部アース電圧（ＶSS＿
L ）端子との間では電流は流れないとみなすことができ
る。
【００２８】また、局部電源電圧（ＶDD＿L ）端子と局
部アース電圧（ＶSS＿L ）端子との間には、入力信号IN
のレベルに応じて、局部電源電圧ＶDD＿L と局部アース
電圧ＶSS＿L とのどちらかの電圧を選択的に出力する信
号伝達部であるＣＭＯＳインバータCVが接続される。こ
のＣＭＯＳインバータCVは、ＰＭＯＳトランジスタＱ１
２とＮＭＯＳトランジスタＱ１３とが直列に接続されて
構成される。
部アース電圧（ＶSS＿L ）端子との間には、入力信号IN
のレベルに応じて、局部電源電圧ＶDD＿L と局部アース
電圧ＶSS＿L とのどちらかの電圧を選択的に出力する信
号伝達部であるＣＭＯＳインバータCVが接続される。こ
のＣＭＯＳインバータCVは、ＰＭＯＳトランジスタＱ１
２とＮＭＯＳトランジスタＱ１３とが直列に接続されて
構成される。
【００２９】ＣＭＯＳインバータCVを構成する各トラン
ジスタのゲート電位は、入力信号INによって制御され
て、出力信号OUT を発生させる。このときに発生する出
力信号OUT の電位は、活性化モード、スタンバイモード
及びスリープモードのための供給電圧に応じて、その大
きさが異なる。活性化モード時には、通常の電源電圧
（ＶDD）端子又はアース電圧（ＶSS）端子の電圧による
出力信号OUT が発生する。
ジスタのゲート電位は、入力信号INによって制御され
て、出力信号OUT を発生させる。このときに発生する出
力信号OUT の電位は、活性化モード、スタンバイモード
及びスリープモードのための供給電圧に応じて、その大
きさが異なる。活性化モード時には、通常の電源電圧
（ＶDD）端子又はアース電圧（ＶSS）端子の電圧による
出力信号OUT が発生する。
【００３０】これに対して、スタンバイモード時には、
ＮＭＯＳトランジスタＱ１５及びＰＭＯＳトランジスタ
Ｑ１６の作用によって、電位ＶDD−Ｖtn又は電位ＶSS＋
Ｖtpが、ハイレベル又はローレベルの出力信号OUT とし
てそれぞれ発生する。また、スリープモード時には、局
部電源電圧（ＶDD＿L ）端子及び局部アース電圧（ＶSS
＿L ）端子は、オフされたＮＭＯＳトランジスタＱ１
４，Ｑ１５及びＰＭＯＳトランジスタＱ１１，Ｑ１６に
よってハイインピーダンス状態となり、電力消費はほと
んど無い。
ＮＭＯＳトランジスタＱ１５及びＰＭＯＳトランジスタ
Ｑ１６の作用によって、電位ＶDD−Ｖtn又は電位ＶSS＋
Ｖtpが、ハイレベル又はローレベルの出力信号OUT とし
てそれぞれ発生する。また、スリープモード時には、局
部電源電圧（ＶDD＿L ）端子及び局部アース電圧（ＶSS
＿L ）端子は、オフされたＮＭＯＳトランジスタＱ１
４，Ｑ１５及びＰＭＯＳトランジスタＱ１１，Ｑ１６に
よってハイインピーダンス状態となり、電力消費はほと
んど無い。
【００３１】次に、図２を用いて、各制御部の動作につ
いて説明する。図２（Ａ）は、制御部Ｓ１の具体的実施
形態を示す回路図であり、図２（Ｂ）は、制御部Ｓ２の
具体的実施形態を示す回路図である。制御部Ｓ１では、
ＰＭＯＳトランジスタＱ１７及びＮＭＯＳトランジスタ
Ｑ１８のそれぞれのドレイン端子が接続されて、ＮＭＯ
ＳトランジスタＱ１５のゲート端子に接続される。ま
た、ＰＭＯＳトランジスタＱ１７のソース端子は電源電
圧（ＶDD）端子に接続され、ＮＭＯＳトランジスタＱ１
８のソース端子はアース電圧（ＶSS）端子に接続され
る。ＰＭＯＳトランジスタＱ１７とＮＭＯＳトランジス
タＱ１８のそれぞれのゲート端子は、スタンバイ信号／
ＳＢ又はスリープ信号ＳＬＰの入力によって制御され
る。
いて説明する。図２（Ａ）は、制御部Ｓ１の具体的実施
形態を示す回路図であり、図２（Ｂ）は、制御部Ｓ２の
具体的実施形態を示す回路図である。制御部Ｓ１では、
ＰＭＯＳトランジスタＱ１７及びＮＭＯＳトランジスタ
Ｑ１８のそれぞれのドレイン端子が接続されて、ＮＭＯ
ＳトランジスタＱ１５のゲート端子に接続される。ま
た、ＰＭＯＳトランジスタＱ１７のソース端子は電源電
圧（ＶDD）端子に接続され、ＮＭＯＳトランジスタＱ１
８のソース端子はアース電圧（ＶSS）端子に接続され
る。ＰＭＯＳトランジスタＱ１７とＮＭＯＳトランジス
タＱ１８のそれぞれのゲート端子は、スタンバイ信号／
ＳＢ又はスリープ信号ＳＬＰの入力によって制御され
る。
【００３２】また、制御部Ｓ２では、ＰＭＯＳトランジ
スタＱ１９及びＮＭＯＳトランジスタＱ２０のそれぞれ
のドレイン端子が接続されて、ＰＭＯＳトランジスタＱ
１６のゲート端子に接続される。また、ＰＭＯＳトラン
ジスタＱ１９のソース端子は電源電圧（ＶDD）端子に接
続され、ＮＭＯＳトランジスタＱ２０のソース端子はア
ース電圧（ＶSS）端子に接続される。ＰＭＯＳトランジ
スタＱ１９とＮＭＯＳトランジスタＱ２０のそれぞれの
ゲート端子は、スタンバイ信号ＳＢ又はスリープ信号／
ＳＬＰによって制御される。
スタＱ１９及びＮＭＯＳトランジスタＱ２０のそれぞれ
のドレイン端子が接続されて、ＰＭＯＳトランジスタＱ
１６のゲート端子に接続される。また、ＰＭＯＳトラン
ジスタＱ１９のソース端子は電源電圧（ＶDD）端子に接
続され、ＮＭＯＳトランジスタＱ２０のソース端子はア
ース電圧（ＶSS）端子に接続される。ＰＭＯＳトランジ
スタＱ１９とＮＭＯＳトランジスタＱ２０のそれぞれの
ゲート端子は、スタンバイ信号ＳＢ又はスリープ信号／
ＳＬＰによって制御される。
【００３３】スタンバイ信号ＳＢとスタンバイ信号／Ｓ
Ｂとは互いに相補の関係にあり、スリープ信号ＳＬＰと
スリープ信号／ＳＬＰとも互いに相補の関係にある。ま
ず、スタンバイモード時には、制御部Ｓ１では、ローレ
ベルのスタンバイ信号／ＳＢにより、ＮＭＯＳトランジ
スタＱ１８はオフされ、ＰＭＯＳトランジスタＱ１７は
オンされる。従って、ＮＭＯＳトランジスタＱ１５のゲ
ート端子には、ハイレベルの電源電圧（ＶDD）端子の電
源電圧ＶDDが印加されてオンされる。この状態が、図１
の接点ａがオンした状態に相当する。
Ｂとは互いに相補の関係にあり、スリープ信号ＳＬＰと
スリープ信号／ＳＬＰとも互いに相補の関係にある。ま
ず、スタンバイモード時には、制御部Ｓ１では、ローレ
ベルのスタンバイ信号／ＳＢにより、ＮＭＯＳトランジ
スタＱ１８はオフされ、ＰＭＯＳトランジスタＱ１７は
オンされる。従って、ＮＭＯＳトランジスタＱ１５のゲ
ート端子には、ハイレベルの電源電圧（ＶDD）端子の電
源電圧ＶDDが印加されてオンされる。この状態が、図１
の接点ａがオンした状態に相当する。
【００３４】一方、制御部Ｓ２では、ハイレベルのスタ
ンバイ信号ＳＢにより、ＰＭＯＳトランジスタＱ１９は
オフされ、ＮＭＯＳトランジスタＱ２０はオンされる。
従って、ＰＭＯＳトランジスタＱ１６は、ローレベルの
アース電圧（ＶSS）端子のアース電圧ＶSSが印加されて
オンされる。この状態が、図１の接点ｃがオンした状態
に相当する。
ンバイ信号ＳＢにより、ＰＭＯＳトランジスタＱ１９は
オフされ、ＮＭＯＳトランジスタＱ２０はオンされる。
従って、ＰＭＯＳトランジスタＱ１６は、ローレベルの
アース電圧（ＶSS）端子のアース電圧ＶSSが印加されて
オンされる。この状態が、図１の接点ｃがオンした状態
に相当する。
【００３５】次に、スリープモード時には、制御部Ｓ１
では、ハイレベルのスリープ信号ＳＬＰにより、ＰＭＯ
ＳトランジスタＱ１７はオフされ、ＮＭＯＳトランジス
タＱ１８はオンされる。従って、ＮＭＯＳトランジスタ
Ｑ１５は、ローレベルのアース電圧（ＶSS）端子のアー
ス電圧ＶSSが印加されてオフされる。この状態が、図１
の接点ｂがオンした状態に相当する。
では、ハイレベルのスリープ信号ＳＬＰにより、ＰＭＯ
ＳトランジスタＱ１７はオフされ、ＮＭＯＳトランジス
タＱ１８はオンされる。従って、ＮＭＯＳトランジスタ
Ｑ１５は、ローレベルのアース電圧（ＶSS）端子のアー
ス電圧ＶSSが印加されてオフされる。この状態が、図１
の接点ｂがオンした状態に相当する。
【００３６】一方、制御部Ｓ２では、ローレベルのスリ
ープ信号／ＳＬＰにより、ＮＭＯＳトランジスタＱ２０
はオフされ、ＰＭＯＳトランジスタＱ１９はオンされ
る。従って、ＰＭＯＳトランジスタＱ１６のゲート端子
には、ハイレベルの電源電圧（ＶDD）端子の電源電圧Ｖ
DDが印加されてオフされる。この状態が、図１の接点ｄ
がオンした状態に相当する。
ープ信号／ＳＬＰにより、ＮＭＯＳトランジスタＱ２０
はオフされ、ＰＭＯＳトランジスタＱ１９はオンされ
る。従って、ＰＭＯＳトランジスタＱ１６のゲート端子
には、ハイレベルの電源電圧（ＶDD）端子の電源電圧Ｖ
DDが印加されてオフされる。この状態が、図１の接点ｄ
がオンした状態に相当する。
【００３７】このような制御部Ｓ１，Ｓ２によって、所
定の電圧降下及び電圧上昇を発生させるＮＭＯＳトラン
ジスタＱ１５及びＰＭＯＳトランジスタＱ１６を制御す
ることにより、供給電圧の大きさを切換制御することが
出来る。本実施形態の電力消費抑止回路は、電圧変換手
段であるＮＭＯＳトランジスタＱ１５及びＰＭＯＳトラ
ンジスタＱ１６の臨界電圧が、従来の電圧変換手段の臨
界電圧よりも低く設定されるので、スタンバイモード時
の電力消費の抑止効果は従来より十分ではないが、スタ
ンバイモードの電圧供給から活性化モードの電圧供給へ
の転換速度は、従来の転換速度よりも速めることができ
る。
定の電圧降下及び電圧上昇を発生させるＮＭＯＳトラン
ジスタＱ１５及びＰＭＯＳトランジスタＱ１６を制御す
ることにより、供給電圧の大きさを切換制御することが
出来る。本実施形態の電力消費抑止回路は、電圧変換手
段であるＮＭＯＳトランジスタＱ１５及びＰＭＯＳトラ
ンジスタＱ１６の臨界電圧が、従来の電圧変換手段の臨
界電圧よりも低く設定されるので、スタンバイモード時
の電力消費の抑止効果は従来より十分ではないが、スタ
ンバイモードの電圧供給から活性化モードの電圧供給へ
の転換速度は、従来の転換速度よりも速めることができ
る。
【００３８】また、スリープモード時には、スイッチン
グ手段であるＰＭＯＳトランジスタＱ１１及びＮＭＯＳ
トランジスタＱ１４と電圧変換手段であるＮＭＯＳトラ
ンジスタＱ１５及びＰＭＯＳトランジスタＱ１６とが全
てオフされるので、スリープモードから活性化モードの
供給電圧への転換速度は、やや長い時間がかかるが、従
来のスタンバイモードで電力が消費されていた期間の電
力消費を抑止できる。
グ手段であるＰＭＯＳトランジスタＱ１１及びＮＭＯＳ
トランジスタＱ１４と電圧変換手段であるＮＭＯＳトラ
ンジスタＱ１５及びＰＭＯＳトランジスタＱ１６とが全
てオフされるので、スリープモードから活性化モードの
供給電圧への転換速度は、やや長い時間がかかるが、従
来のスタンバイモードで電力が消費されていた期間の電
力消費を抑止できる。
【００３９】上述のように、本実施形態の電力消費抑止
回路は、通常の電圧を供給する活性化モード、活性化モ
ードよりも低い電圧を供給するスタンバイモード及び電
圧を供給しないスリープモードに応じた電圧の供給を切
り換えるものであり、具体的には、外部から制御信号の
入力中には、活性化モードの通常の電圧を供給する。制
御信号が所定時間入力されなくなると、スタンバイモー
ドの電圧を供給して、スタンバイモードにする。さら
に、スタンバイモードが所定時間経過すると、活性化モ
ードに転換される確率が非常に低いと判断して、電力の
供給を停止して、スリープモードにする。
回路は、通常の電圧を供給する活性化モード、活性化モ
ードよりも低い電圧を供給するスタンバイモード及び電
圧を供給しないスリープモードに応じた電圧の供給を切
り換えるものであり、具体的には、外部から制御信号の
入力中には、活性化モードの通常の電圧を供給する。制
御信号が所定時間入力されなくなると、スタンバイモー
ドの電圧を供給して、スタンバイモードにする。さら
に、スタンバイモードが所定時間経過すると、活性化モ
ードに転換される確率が非常に低いと判断して、電力の
供給を停止して、スリープモードにする。
【００４０】このように、本実施形態では、電力消費が
ほとんど無いスリープモードを設定することにより、電
力消費の抑止効果を高めるとともに、スタンバイモード
の電圧供給から活性化モードの電圧供給に転換するとき
の転換速度を速めることができる。次に、第１，第２電
圧変換手段及び制御部Ｓ１，Ｓ２の具体的構成の第２実
施形態について説明する。
ほとんど無いスリープモードを設定することにより、電
力消費の抑止効果を高めるとともに、スタンバイモード
の電圧供給から活性化モードの電圧供給に転換するとき
の転換速度を速めることができる。次に、第１，第２電
圧変換手段及び制御部Ｓ１，Ｓ２の具体的構成の第２実
施形態について説明する。
【００４１】図３（Ａ）は、第１電圧変換手段の第２実
施形態を示す回路図であり、図３（Ｂ）は、第２電圧変
換手段の第２実施形態を示す回路図である。図３（Ａ）
は、電源電圧（ＶDD）端子の電源電圧ＶDDを降下させ
て、局部電源電圧ＶDD＿L を発生させるための第１電圧
変換手段として、ＮＭＯＳトランジスタＱ１５に加えて
ＮＭＯＳトランジスタＱ２１，２２を備えるものであ
る。
施形態を示す回路図であり、図３（Ｂ）は、第２電圧変
換手段の第２実施形態を示す回路図である。図３（Ａ）
は、電源電圧（ＶDD）端子の電源電圧ＶDDを降下させ
て、局部電源電圧ＶDD＿L を発生させるための第１電圧
変換手段として、ＮＭＯＳトランジスタＱ１５に加えて
ＮＭＯＳトランジスタＱ２１，２２を備えるものであ
る。
【００４２】電源電圧（ＶDD）端子と局部電源電圧（Ｖ
DD＿L ）端子との間には、３つのＮＭＯＳトランジスタ
Ｑ１５，Ｑ２１，Ｑ２２が直列に接続される。２つのＮ
ＭＯＳトランジスタＱ２１，Ｑ２２は、ゲート端子とソ
ース端子とが接続されている。ＮＭＯＳトランジスタＱ
１５，Ｑ２１，Ｑ２２の各臨界電圧をＶtnとするとき、
ＮＭＯＳトランジスタＱ１５が、制御部Ｓ１によってＮ
ＭＯＳトランジスタＱ１５がオンされると、局部電源電
圧（ＶDD＿L ）端子の局部電源電圧ＶDD＿L は、ＶDD−
３Ｖtnになる。このように、直列に接続するＮＭＯＳト
ランジスタの数によって、局部電源電圧ＶDD＿L の大き
さが決定される。
DD＿L ）端子との間には、３つのＮＭＯＳトランジスタ
Ｑ１５，Ｑ２１，Ｑ２２が直列に接続される。２つのＮ
ＭＯＳトランジスタＱ２１，Ｑ２２は、ゲート端子とソ
ース端子とが接続されている。ＮＭＯＳトランジスタＱ
１５，Ｑ２１，Ｑ２２の各臨界電圧をＶtnとするとき、
ＮＭＯＳトランジスタＱ１５が、制御部Ｓ１によってＮ
ＭＯＳトランジスタＱ１５がオンされると、局部電源電
圧（ＶDD＿L ）端子の局部電源電圧ＶDD＿L は、ＶDD−
３Ｖtnになる。このように、直列に接続するＮＭＯＳト
ランジスタの数によって、局部電源電圧ＶDD＿L の大き
さが決定される。
【００４３】図３（Ｂ）は、アース電圧（ＶSS）端子の
アース電圧ＶSSを上昇させて、局部アース電圧ＶSS＿L
を発生させるための第２電圧変換手段として、ＰＭＯＳ
トランジスタＱ１６に加えてＰＭＯＳトランジスタＱ２
３，２４を備えるものである。アース電圧（ＶSS）端子
と局部アース電圧（ＶSS＿L ）端子との間に、３つのＰ
ＭＯＳトランジスタＱ１６，Ｑ２３，Ｑ２４が直列に接
続される。２つのＰＭＯＳトランジスタＱ２３，Ｑ２４
は、ゲート端子とドレイン端子とが接続されている。
アース電圧ＶSSを上昇させて、局部アース電圧ＶSS＿L
を発生させるための第２電圧変換手段として、ＰＭＯＳ
トランジスタＱ１６に加えてＰＭＯＳトランジスタＱ２
３，２４を備えるものである。アース電圧（ＶSS）端子
と局部アース電圧（ＶSS＿L ）端子との間に、３つのＰ
ＭＯＳトランジスタＱ１６，Ｑ２３，Ｑ２４が直列に接
続される。２つのＰＭＯＳトランジスタＱ２３，Ｑ２４
は、ゲート端子とドレイン端子とが接続されている。
【００４４】ＰＭＯＳトランジスタＱ１６，Ｑ２３，Ｑ
２４の各臨界電圧をＶtpとするとき、ＰＭＯＳトランジ
スタＱ１６が、制御部Ｓ２によってオンされると、局部
アース電圧（ＶSS＿L ）端子の局部アース電圧ＶSS＿L
は、ＶSS＋３Ｖtpとなる。このように直列に接続するＰ
ＭＯＳトランジスタの数によって、局部アース電圧ＶSS
＿L の大きさが決定される。
２４の各臨界電圧をＶtpとするとき、ＰＭＯＳトランジ
スタＱ１６が、制御部Ｓ２によってオンされると、局部
アース電圧（ＶSS＿L ）端子の局部アース電圧ＶSS＿L
は、ＶSS＋３Ｖtpとなる。このように直列に接続するＰ
ＭＯＳトランジスタの数によって、局部アース電圧ＶSS
＿L の大きさが決定される。
【００４５】このように、電圧変換手段を構成するトラ
ンジスタ数を増加して臨界電圧を変化させて、スタンバ
イモード時に供給される電圧量を制御することにより、
スタンバイモードの電圧供給から活性化モードへの電圧
供給への転換速度を制御することができる。
ンジスタ数を増加して臨界電圧を変化させて、スタンバ
イモード時に供給される電圧量を制御することにより、
スタンバイモードの電圧供給から活性化モードへの電圧
供給への転換速度を制御することができる。
【００４６】
【発明の効果】以上説明したように、本発明に係る電力
消費抑止回路は、活性化モード、スタンバイモードに加
えて、電力供給を停止するスリープモードを設定し、外
部からの制御信号の入力状態に応じて入力されるスタン
バイ信号及びスリープ信号によって制御手段を切り換え
て供給電圧を変えることにより、電力消費の抑止効果を
高めることができる。
消費抑止回路は、活性化モード、スタンバイモードに加
えて、電力供給を停止するスリープモードを設定し、外
部からの制御信号の入力状態に応じて入力されるスタン
バイ信号及びスリープ信号によって制御手段を切り換え
て供給電圧を変えることにより、電力消費の抑止効果を
高めることができる。
【００４７】また、電圧変換手段の抵抗値を従来よりも
低くすることにより、従来のスタンバイモードの電圧供
給から活性化モードへの電圧供給の変換速度よりも迅速
な転換速度で電圧供給を転換させることができる。
低くすることにより、従来のスタンバイモードの電圧供
給から活性化モードへの電圧供給の変換速度よりも迅速
な転換速度で電圧供給を転換させることができる。
【図１】本発明に係る電力消費抑止回路の一実施形態を
示す回路図。
示す回路図。
【図２】（Ａ）は、図１の制御部Ｓ１の具体的実施形態
を示す回路図、（Ｂ）は、図１の制御部Ｓ２の具体的実
施形態を示す回路図。
を示す回路図、（Ｂ）は、図１の制御部Ｓ２の具体的実
施形態を示す回路図。
【図３】（Ａ）は、図１の第１電圧変換手段の第２実施
形態を示す回路図、（Ｂ）は、図１の第２電圧変換手段
の第２実施形態を示す回路図。
形態を示す回路図、（Ｂ）は、図１の第２電圧変換手段
の第２実施形態を示す回路図。
【図４】従来の電力消費抑止回路を示す回路図。
【図５】図４の電圧変換手段をＭＯＳトランジスタで構
成した電力消費抑止回路を示す回路図。
成した電力消費抑止回路を示す回路図。
Ｓ１，Ｓ２ 制御部 Ｑ１１，Ｑ１２，Ｑ１６，Ｑ１７，Ｑ１９，Ｑ２３，Ｑ
２４ ＰＭＯＳトランジスタ Ｑ１３，Ｑ１４，Ｑ１５，Ｑ１８，Ｑ２０，Ｑ２１，Ｑ
２２ ＮＭＯＳトランジスタ
２４ ＰＭＯＳトランジスタ Ｑ１３，Ｑ１４，Ｑ１５，Ｑ１８，Ｑ２０，Ｑ２１，Ｑ
２２ ＮＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハエ−ヨウン ラ 大韓民国、チューンチェオンブク−ド、チ ェオンジュ、フンダク−グ、ボンミェオン −ドン（番地無し)
Claims (4)
- 【請求項１】活性化モード、スタンバイモード、及びス
リープモードに応じて供給電圧を切り換えて、電力消費
を抑止する電力抑止回路であって、 第１動作電圧端子と第２動作電圧端子との間に接続さ
れ、上記活性化モード時にはオンされ、上記スタンバイ
モード及びスリープモード時にはオフされる第１スイッ
チング手段と、 第３動作電圧端子と第４動作電圧端子との間に接続さ
れ、上記活性化モード時にはオンされ、上記スタンバイ
モード及スリープモード時にはオフされる第２スイッチ
ング手段と、 上記第２動作電圧端子と上記第４動作電圧端子との間に
接続され、入力信号のレベルに応じて、上記第２動作電
圧と上記第４動作電圧とのどちらかの電圧を選択的に出
力する信号伝達部と、 所定の抵抗値を備え、上記第１動作電圧端子と上記第２
動作電圧端子との間に接続され、選択的にオン／オフさ
れる第１電圧変換手段と、 所定の抵抗値を備え、上記第３動作電圧端子と上記第４
動作電圧端子との間に接続され、選択的にオン／オフさ
れる第２電圧変換手段と、 上記スタンバイモード時に上記第１電圧変換手段をオン
させ、上記スリープモード時に上記第１電圧変換手段を
オフさせる第１制御手段と、 上記スタンバイモード時に上記第２電圧変換手段をオン
させ、上記スリープモード時に上記第２電圧変換手段を
オフさせる第２制御手段と、を含んで構成されたことを
特徴とする電力消費抑止回路。 - 【請求項２】上記第１電圧変換手段は、上記第１動作電
圧端子と上記第２動作電圧端子との間にソース端子とド
レイン端子とが接続したＮＭＯＳトランジスタであり、 上記第２電圧変換手段は、上記第３動作電圧端子と上記
第４動作電圧端子との間にソース端子とドレイン端子と
が接続したＰＭＯＳトランジスタであり、 上記第１，第２制御手段は互いに相補の出力を発生する
ことを特徴とする請求項１記載の電力消費抑止回路。 - 【請求項３】上記スタンバイモード時に、 上記第２動作電圧は、上記第１動作電圧が上記第１電圧
変換手段の抵抗値に応じた電圧分だけ降下された電圧で
あり、 上記第４動作電圧は、上記第３動作電圧が上記第２電圧
変換手段の抵抗値に応じた電圧分だけ上昇された電圧で
あることを特徴とする請求項１又は請求項２に記載の電
力消費抑止回路。 - 【請求項４】上記第１制御手段は、 スタンバイモード時にオンされて、上記第１電圧変換手
段をオンさせるＰＭＯＳトランジスタと、 スリープモード時にオンされて、上記第１電圧変換手段
をオフさせるＮＭＯＳトランジスタと、を含んで構成さ
れ、 上記第２制御手段は、 上記スタンバイモード時にオンされて、上記第２電圧変
換手段をオンさせるＮＭＯＳトランジスタと、 上記スリープモード時にオンされて、上記第２電圧変換
手段をオフさせるＰＭＯＳトランジスタと、を含んで構
成されたことを特徴とする請求項１〜請求項３のいずれ
か１つに記載の電力消費抑止回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970063285A KR100269643B1 (ko) | 1997-11-27 | 1997-11-27 | 전력소비 억제회로 |
| KR63285/1997 | 1997-11-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11261400A true JPH11261400A (ja) | 1999-09-24 |
Family
ID=19525721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10328998A Pending JPH11261400A (ja) | 1997-11-27 | 1998-11-19 | 電力消費抑止回路 |
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|---|---|
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| JP (1) | JPH11261400A (ja) |
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