JPH11261649A - データ処理装置及びそれを適用したルータ・ブリッジ - Google Patents
データ処理装置及びそれを適用したルータ・ブリッジInfo
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- JPH11261649A JPH11261649A JP10061732A JP6173298A JPH11261649A JP H11261649 A JPH11261649 A JP H11261649A JP 10061732 A JP10061732 A JP 10061732A JP 6173298 A JP6173298 A JP 6173298A JP H11261649 A JPH11261649 A JP H11261649A
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- H04L49/253—Routing or path finding in a switch fabric using establishment or release of connections between ports
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- Small-Scale Networks (AREA)
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Abstract
(57)【要約】
【課題】 パケットのヘッダ解析のためのパケットヘッ
ダ部の読出し動作とパケットの読み書き動作でのメモリ
のアクセス競合を抑止し、パケット処理能力の向上を図
る。 【解決手段】 非同期にアクセス可能なメモリ（１）１
２０とメモリ（２）１３０を設け、ネットワークから受
信したパケットあるいは他のデータ処理装置から転送さ
れてきたパケットをメモリ（１）１２０へ格納すると同
時に、該パケットのヘッダ部のみをメモリ（２）１３０
へも格納する。プロセッサ１５０は、メモリ（２）１３
０からパケットのヘッダ部を読み出して解析を行い、こ
れと並行してネットワークコントローラ１４０やデータ
処理装置間転送回路１３３はメモリ（１）１２０に対し
て別のパケットの読み書きを実行する。
ダ部の読出し動作とパケットの読み書き動作でのメモリ
のアクセス競合を抑止し、パケット処理能力の向上を図
る。 【解決手段】 非同期にアクセス可能なメモリ（１）１
２０とメモリ（２）１３０を設け、ネットワークから受
信したパケットあるいは他のデータ処理装置から転送さ
れてきたパケットをメモリ（１）１２０へ格納すると同
時に、該パケットのヘッダ部のみをメモリ（２）１３０
へも格納する。プロセッサ１５０は、メモリ（２）１３
０からパケットのヘッダ部を読み出して解析を行い、こ
れと並行してネットワークコントローラ１４０やデータ
処理装置間転送回路１３３はメモリ（１）１２０に対し
て別のパケットの読み書きを実行する。
Description
【０００１】
【発明の属する技術分野】本発明は、ルータやブリッジ
の構成要素に用いられるデータ処理装置、及び、該デー
タ処理装置を適用したルータやブリッジに関する。
の構成要素に用いられるデータ処理装置、及び、該デー
タ処理装置を適用したルータやブリッジに関する。
【０００２】
【従来の技術】一般にルータやブリッジの構成要素に用
いられるデータ処理装置は、送受信パケットを格納する
メモリ、該メモリの読み書き制御や別のネットワークに
接続された他のデータ処理装置間のパケットの転送制御
を行うメモリ制御部、ネットワークからパケットを受信
しメモリ制御部を介してメモリへ転送し、また、メモリ
のパケットをメモリ制御部を介して受け取りネットワー
クへ送出するネットワークコントローラ、及び、メモリ
からパケットのヘッダ部を取り込んで解析し、該結果に
よりメモリ制御部やネットワークコントローラに対し
て、メモリからパケットを読み出して他のデータ処理装
置やネットワークへ転送する指示を出すプロセッサなど
で構成される。
いられるデータ処理装置は、送受信パケットを格納する
メモリ、該メモリの読み書き制御や別のネットワークに
接続された他のデータ処理装置間のパケットの転送制御
を行うメモリ制御部、ネットワークからパケットを受信
しメモリ制御部を介してメモリへ転送し、また、メモリ
のパケットをメモリ制御部を介して受け取りネットワー
クへ送出するネットワークコントローラ、及び、メモリ
からパケットのヘッダ部を取り込んで解析し、該結果に
よりメモリ制御部やネットワークコントローラに対し
て、メモリからパケットを読み出して他のデータ処理装
置やネットワークへ転送する指示を出すプロセッサなど
で構成される。
【０００３】このようなデータ処理装置では、ネットワ
ークコントローラとメモリ間のパケット転送処理と、プ
ロセッサによるパケットヘッダ部のメモリからの読み出
し処理、パケットをメモリから読み出して、他のデータ
処理装置に転送する処理などが非同期に発生するため、
メモリのアクセス競合が起こり、これが高速化を阻害す
る最大の要因になっていた。このため、従来は高速のメ
モリ装置を使用するか、もしくは、非同期にプロセッサ
やネットワークコントローラなどから並列アクセス可能
なメモリ装置（デュアルポートメモリ）を使用すること
で、アクセス競合の軽減を図っていた。
ークコントローラとメモリ間のパケット転送処理と、プ
ロセッサによるパケットヘッダ部のメモリからの読み出
し処理、パケットをメモリから読み出して、他のデータ
処理装置に転送する処理などが非同期に発生するため、
メモリのアクセス競合が起こり、これが高速化を阻害す
る最大の要因になっていた。このため、従来は高速のメ
モリ装置を使用するか、もしくは、非同期にプロセッサ
やネットワークコントローラなどから並列アクセス可能
なメモリ装置（デュアルポートメモリ）を使用すること
で、アクセス競合の軽減を図っていた。
【０００４】
【発明が解決しようとする課題】近年のネットワークの
高速化に伴い、ルータやブリッジに用いられるデータ処
理装置は、ネットワークコントローラがメモリから送信
パケットを読み出す処理、並びにメモリへ受信パケット
を書き込む処理なども高速化が必要であり、加えてプロ
セッサとのメモリのアクセス競合を考慮すると、従来の
データ処理装置においては、メモリのアクセス競合によ
って発生する性能低下を吸収するために、搭載できるネ
ットワークコントローラの数を制限したり、またはコス
ト的に非効率であるが、高速のメモリ装置もしくは非同
期にプロセッサやネットワークコントローラなどからア
クセス可能なデュアルポートメモリを使用しなければな
らない問題があった。
高速化に伴い、ルータやブリッジに用いられるデータ処
理装置は、ネットワークコントローラがメモリから送信
パケットを読み出す処理、並びにメモリへ受信パケット
を書き込む処理なども高速化が必要であり、加えてプロ
セッサとのメモリのアクセス競合を考慮すると、従来の
データ処理装置においては、メモリのアクセス競合によ
って発生する性能低下を吸収するために、搭載できるネ
ットワークコントローラの数を制限したり、またはコス
ト的に非効率であるが、高速のメモリ装置もしくは非同
期にプロセッサやネットワークコントローラなどからア
クセス可能なデュアルポートメモリを使用しなければな
らない問題があった。
【０００５】本発明の目的は、本来搭載できるネットワ
ークコントローラの数を制限したり、必要以上に高速の
メモリ装置やデュアルポートのメモリ装置を使用したり
することなく、パケットを格納するメモリのアクセス競
合を抑えて、パケット処理能力を向上せしめるデータ処
理装置、及び該データ処理装置を構成要素とするルータ
やブリッジを提供することにある。
ークコントローラの数を制限したり、必要以上に高速の
メモリ装置やデュアルポートのメモリ装置を使用したり
することなく、パケットを格納するメモリのアクセス競
合を抑えて、パケット処理能力を向上せしめるデータ処
理装置、及び該データ処理装置を構成要素とするルータ
やブリッジを提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、ネットワークから受信したパケットや
他のデータ処理装置から転送されたパケットを格納する
メモリ（第１のメモリ）とは別に、該第１のメモリと非
同期にアクセス可能なメモリ（第２のメモリ）を設け、
パケットを第１のメモリへ格納すると同時に該パケット
のヘッダ部を第２のメモリへも格納（コピー）するよう
にしたことである。プロセッサは第２のメモリを使用し
てパケットのヘッダ部を取り込み、該ヘッダ部を解析す
ればよく、この間、第１のメモリに対するパケットの読
み書きが可能になり、あるパケットのヘッダ解析処理と
他のパケットの転送処理等の並列動作が達成される。
に、本発明では、ネットワークから受信したパケットや
他のデータ処理装置から転送されたパケットを格納する
メモリ（第１のメモリ）とは別に、該第１のメモリと非
同期にアクセス可能なメモリ（第２のメモリ）を設け、
パケットを第１のメモリへ格納すると同時に該パケット
のヘッダ部を第２のメモリへも格納（コピー）するよう
にしたことである。プロセッサは第２のメモリを使用し
てパケットのヘッダ部を取り込み、該ヘッダ部を解析す
ればよく、この間、第１のメモリに対するパケットの読
み書きが可能になり、あるパケットのヘッダ解析処理と
他のパケットの転送処理等の並列動作が達成される。
【０００７】
【発明の実施の形態】以下、図面を参照しながら本発明
の一実施例に係わるシステムを説明する。図１は、本発
明の一実施例に係わるデータ処理装置及び該データ処理
装置を使用したルータ・ブリッジへのブロック図であ
る。図１において、１０はルータ・ブリッジであり、デ
ータ処理装置１００、２００を具備する。データ処理装
置１００は一方のネットワークＮＷ１に接続され、デー
タ処理装置２００は他方のネットワークＮＷ２に接続さ
れ、両データ処理装置１００、２００の間は内部バス１
６０で接続される。データ処理装置１００、２００は、
各々、ネットワークＮＷ１、ＮＷ２へのパケットの送受
信を行う同時に、内部バス１６０を介し、必要に応じて
両者間でパケット転送を行う。データ処理装置１００、
２００の構成は基本的に同様であるので、以下では、デ
ータ処理装置１００について詳述することにする。
の一実施例に係わるシステムを説明する。図１は、本発
明の一実施例に係わるデータ処理装置及び該データ処理
装置を使用したルータ・ブリッジへのブロック図であ
る。図１において、１０はルータ・ブリッジであり、デ
ータ処理装置１００、２００を具備する。データ処理装
置１００は一方のネットワークＮＷ１に接続され、デー
タ処理装置２００は他方のネットワークＮＷ２に接続さ
れ、両データ処理装置１００、２００の間は内部バス１
６０で接続される。データ処理装置１００、２００は、
各々、ネットワークＮＷ１、ＮＷ２へのパケットの送受
信を行う同時に、内部バス１６０を介し、必要に応じて
両者間でパケット転送を行う。データ処理装置１００、
２００の構成は基本的に同様であるので、以下では、デ
ータ処理装置１００について詳述することにする。
【０００８】データ処理装置１００中、ネットワークコ
ントローラ１４０はネットワークＮＷ１へのパケットの
送信および受信を制御するＬＳＩである。なお、接続先
がホストや端末の場合にはＩ／Ｏコントローラが使用さ
れるが、ここではネットワークコントローラで総称す
る。メモリ（１）１１０はネットワークＮＷ１から受信
したパケット、ネットワークＮＷ１へ送信するパケット
を格納する。メモリ（２）１２０はネットワークＮＷ１
から受信したパケットのヘッダ部、ネットワークＮＷ１
へ送信するパケットのヘッダ部を格納する。メモリ制御
部１３０はネットワークコントローラ１４０、プロセッ
サ１５０とメモリ（１）１１０、メモリ（２）１２０の
間に位置し、ネットワークコントローラ１４０やプロセ
ッサ１５０とメモリ１１０、１２０の間でパケットやパ
ケットヘッダ部の格納、読出しなどの制御を行うＬＳＩ
である。該メモリ制御部１３０は、パケットのヘッダ開
始位置及びヘッダ長などのヘッダ情報を格納するヘッダ
情報レジスタ１３１、該ヘッダ情報レジスタ１３１のヘ
ッダ情報をもとにパケットのヘッダ位置を検出するヘッ
ダ位置検出回路１３２、及び、他のデータ処理装置２０
０とパケットの送受信を行うデータ処理装置間転送回路
１３３を具備する。メモリ制御部１３０内のその他の構
成については、本発明に直接関係しないため省略する。
プロセッサ１５０はネットワークコントローラ１４０の
起動制御や状態監視、メモリ（２）１２０からのパケッ
トヘッダ部の取り込み、データ処理装置間転送回路１３
３への起動指示などを行うＬＳＩである。
ントローラ１４０はネットワークＮＷ１へのパケットの
送信および受信を制御するＬＳＩである。なお、接続先
がホストや端末の場合にはＩ／Ｏコントローラが使用さ
れるが、ここではネットワークコントローラで総称す
る。メモリ（１）１１０はネットワークＮＷ１から受信
したパケット、ネットワークＮＷ１へ送信するパケット
を格納する。メモリ（２）１２０はネットワークＮＷ１
から受信したパケットのヘッダ部、ネットワークＮＷ１
へ送信するパケットのヘッダ部を格納する。メモリ制御
部１３０はネットワークコントローラ１４０、プロセッ
サ１５０とメモリ（１）１１０、メモリ（２）１２０の
間に位置し、ネットワークコントローラ１４０やプロセ
ッサ１５０とメモリ１１０、１２０の間でパケットやパ
ケットヘッダ部の格納、読出しなどの制御を行うＬＳＩ
である。該メモリ制御部１３０は、パケットのヘッダ開
始位置及びヘッダ長などのヘッダ情報を格納するヘッダ
情報レジスタ１３１、該ヘッダ情報レジスタ１３１のヘ
ッダ情報をもとにパケットのヘッダ位置を検出するヘッ
ダ位置検出回路１３２、及び、他のデータ処理装置２０
０とパケットの送受信を行うデータ処理装置間転送回路
１３３を具備する。メモリ制御部１３０内のその他の構
成については、本発明に直接関係しないため省略する。
プロセッサ１５０はネットワークコントローラ１４０の
起動制御や状態監視、メモリ（２）１２０からのパケッ
トヘッダ部の取り込み、データ処理装置間転送回路１３
３への起動指示などを行うＬＳＩである。
【０００９】なお、図１は二つのデータ処理装置１０
０、２００のみを示したが、システムによっては、図２
に示すように、三つ以上のネットワークに対応して、三
つ以上のデータ処理装置１００、２００、３００が内部
バス１６０で接続されて、ルータやブリッジ１０を構成
することもある。また、ネットワークコントローラも一
般には二つ以上で構成される。
０、２００のみを示したが、システムによっては、図２
に示すように、三つ以上のネットワークに対応して、三
つ以上のデータ処理装置１００、２００、３００が内部
バス１６０で接続されて、ルータやブリッジ１０を構成
することもある。また、ネットワークコントローラも一
般には二つ以上で構成される。
【００１０】まず、パケットについて説明する。パケッ
トはヘッダ部１１１とデータ部１１２から構成される。
メモリ（１）１１０にはヘッダ部１１１とデータ部１１
２の両方を格納するが、メモリ１２０にはパケットのヘ
ッダ部１１１のみを格納する。図３及び図４にパケット
の具体的構成例を示す。
トはヘッダ部１１１とデータ部１１２から構成される。
メモリ（１）１１０にはヘッダ部１１１とデータ部１１
２の両方を格納するが、メモリ１２０にはパケットのヘ
ッダ部１１１のみを格納する。図３及び図４にパケット
の具体的構成例を示す。
【００１１】図３は、ＬＡＮとして一般化しているイー
サネットのパケットフォーマット（イーサネットフレー
ムと呼ぶ）の具体的構成を示したものである。イーサネ
ットフレームは最大１５１８バイト（１バイト＝８ビッ
ト）からなり、先頭１４バイトがＭＡＣヘッダで、その
後にデータ部及びフレームの誤り検出のためのＦＣＳ
（フレーム・チエック・シーケンス）が続く（図３の
（ａ））。ＭＡＣヘッダは宛先アドレス（ＤＡ）、送信
元アドレス（ＳＡ）及びフレームタイプからなる（図３
の（ｂ））。ＩＰヘッダとＴＣＰヘッダは、フレーム中
のＭＡＣヘッダに続くデータ部の先頭にＩＰヘッダ、Ｔ
ＣＰヘッダの順に置かれる（図３の（ｃ））。ＩＰヘッ
ダはＩＰ制御情報、送信元ＩＰアドレス、宛先ＩＰアド
レスで構成され（図３の（ｄ））、ＴＣＰヘッダは送信
元ポート、宛先ポート、ＴＣＰ制御情報で構成される
（図３の（ｅ））。なお、図４の（ｅ）はＩＰｖ４（バ
ージョン４）の例であり、ＩＰｖ６では、ＩＰアドレス
長が１６バイトになる。
サネットのパケットフォーマット（イーサネットフレー
ムと呼ぶ）の具体的構成を示したものである。イーサネ
ットフレームは最大１５１８バイト（１バイト＝８ビッ
ト）からなり、先頭１４バイトがＭＡＣヘッダで、その
後にデータ部及びフレームの誤り検出のためのＦＣＳ
（フレーム・チエック・シーケンス）が続く（図３の
（ａ））。ＭＡＣヘッダは宛先アドレス（ＤＡ）、送信
元アドレス（ＳＡ）及びフレームタイプからなる（図３
の（ｂ））。ＩＰヘッダとＴＣＰヘッダは、フレーム中
のＭＡＣヘッダに続くデータ部の先頭にＩＰヘッダ、Ｔ
ＣＰヘッダの順に置かれる（図３の（ｃ））。ＩＰヘッ
ダはＩＰ制御情報、送信元ＩＰアドレス、宛先ＩＰアド
レスで構成され（図３の（ｄ））、ＴＣＰヘッダは送信
元ポート、宛先ポート、ＴＣＰ制御情報で構成される
（図３の（ｅ））。なお、図４の（ｅ）はＩＰｖ４（バ
ージョン４）の例であり、ＩＰｖ６では、ＩＰアドレス
長が１６バイトになる。
【００１２】図４は、高速ＬＡＮとして基幹ネットワー
クなどに採用されているＦＤＤＩネットワークのパケッ
トフォーマット（ＦＤＤフレームと呼ぶ）の具体的構成
を示したものである。ＦＤＤＩフレームは最大４４９５
バイトからなり、イーサネットフレームと同様に先頭１
４バイトがＭＡＣヘッダで、その後にデータ部とＦＣＳ
が続く（図４の（ａ））。ＭＡＣヘッダはフレームタイ
プ（ＦＣ：ＦrameＣontrol）、宛先アドレス（ＤＡ）、
送信元アドレス（ＳＡ）からなる（図４の（ｂ））。イ
ーサーネットフレームではＭＡＣヘッダの次のデータ部
の先頭にＩＰヘッダが位置したが、ＦＤＤＩフレームで
は、ＭＡＣヘッダの次のデータ部の先頭に送信側／相手
側プロトコル識別用のＬＬＣヘッダが置かれる（図４の
（ｃ））。ＩＰヘッダ、ＴＣＰヘッダの構成はイーサネ
ットフレームの場合と同じである。
クなどに採用されているＦＤＤＩネットワークのパケッ
トフォーマット（ＦＤＤフレームと呼ぶ）の具体的構成
を示したものである。ＦＤＤＩフレームは最大４４９５
バイトからなり、イーサネットフレームと同様に先頭１
４バイトがＭＡＣヘッダで、その後にデータ部とＦＣＳ
が続く（図４の（ａ））。ＭＡＣヘッダはフレームタイ
プ（ＦＣ：ＦrameＣontrol）、宛先アドレス（ＤＡ）、
送信元アドレス（ＳＡ）からなる（図４の（ｂ））。イ
ーサーネットフレームではＭＡＣヘッダの次のデータ部
の先頭にＩＰヘッダが位置したが、ＦＤＤＩフレームで
は、ＭＡＣヘッダの次のデータ部の先頭に送信側／相手
側プロトコル識別用のＬＬＣヘッダが置かれる（図４の
（ｃ））。ＩＰヘッダ、ＴＣＰヘッダの構成はイーサネ
ットフレームの場合と同じである。
【００１３】図１のヘッダ情報レジスタ１３１には、接
続するネットワークの種類（イーサネット、ＦＤＤＩな
ど）並びに適用対象の種類（ブリッジ、ルータなど）に
応じて、それぞれ異なった値のヘッダ情報を設定する必
要がある。図３及び図４のパケットフォーマットの例に
ついて、ヘッダ情報の設定値（ヘッダ開始位置、ヘッダ
長）を示すと、次のようになる。
続するネットワークの種類（イーサネット、ＦＤＤＩな
ど）並びに適用対象の種類（ブリッジ、ルータなど）に
応じて、それぞれ異なった値のヘッダ情報を設定する必
要がある。図３及び図４のパケットフォーマットの例に
ついて、ヘッダ情報の設定値（ヘッダ開始位置、ヘッダ
長）を示すと、次のようになる。
【００１４】（１）イーサネットに接続する場合 適用対象がブリッジ：ＭＡＣアドレス（プロセッサが
送信元、宛先アドレスを判定に使用）で検出し、ヘッダ
をライトするケース。 ヘッダ開始位置；ＦＦ０００００１を設定（パケットの
１バイト目からヘッダとしてライトする） ヘッダ長；ＦＦ００００１２を設定（ＭＡＣ送信元、宛
先アドレス両方をライトする） 適用対象がルータ：ＩＰアドレス（プロセッサがＩＰ
送信元、ＩＰ宛先アドレスを判定に使用）で検出し、ヘ
ッダをライトするケース。 ヘッダ開始位置；ＦＦ００００２７を設定（ＭＡＣヘッ
ダ１４＋１Ｐ制御情報１２バイトの次からライトする） ヘッダ長；ＦＦ０００００８を設定（ＩＰ送信元、ＩＰ
宛先アドレス両方をライトする）。
送信元、宛先アドレスを判定に使用）で検出し、ヘッダ
をライトするケース。 ヘッダ開始位置；ＦＦ０００００１を設定（パケットの
１バイト目からヘッダとしてライトする） ヘッダ長；ＦＦ００００１２を設定（ＭＡＣ送信元、宛
先アドレス両方をライトする） 適用対象がルータ：ＩＰアドレス（プロセッサがＩＰ
送信元、ＩＰ宛先アドレスを判定に使用）で検出し、ヘ
ッダをライトするケース。 ヘッダ開始位置；ＦＦ００００２７を設定（ＭＡＣヘッ
ダ１４＋１Ｐ制御情報１２バイトの次からライトする） ヘッダ長；ＦＦ０００００８を設定（ＩＰ送信元、ＩＰ
宛先アドレス両方をライトする）。
【００１５】（２）ＦＤＤ１に接続する場合 適用対象がブリッジ：ＭＡＣアドレスで検出し、ヘッ
ダをライトするケース。 ヘッダ開始位置；ＦＦ０００００３を設定（ＦＣ２バイ
トの次からライトする） ヘッダ長；ＦＦ００００１２を設定（ＭＡＣ送信元、宛
先アドレス両方をライトする） 適用対象がルータ：ＩＰアドレスで検出し、ヘッダを
ライトするケース。ヘッダ開始位置；ＦＦ００００３５
を設定（ＭＡＣヘッダ１４＋ＬＬＣヘッダ８＋ＩＰ制御
情報１２バイトの次からライトする） ヘッダ長；ＦＦ０００００８を設定（ＩＰ送信元、ＩＰ
宛先アドレス両方をライトする）。
ダをライトするケース。 ヘッダ開始位置；ＦＦ０００００３を設定（ＦＣ２バイ
トの次からライトする） ヘッダ長；ＦＦ００００１２を設定（ＭＡＣ送信元、宛
先アドレス両方をライトする） 適用対象がルータ：ＩＰアドレスで検出し、ヘッダを
ライトするケース。ヘッダ開始位置；ＦＦ００００３５
を設定（ＭＡＣヘッダ１４＋ＬＬＣヘッダ８＋ＩＰ制御
情報１２バイトの次からライトする） ヘッダ長；ＦＦ０００００８を設定（ＩＰ送信元、ＩＰ
宛先アドレス両方をライトする）。
【００１６】次に、図１のデータ処理装置の動作につい
て説明する。ヘッダ情報レジスタ１３１には、プロセッ
サ１５０により、あらかじめ接続するネットワークの種
類並びに適用対象の種類に応じたヘッダ情報（ヘッダ開
始位置、ヘッダ長）が設定されているものとする。
て説明する。ヘッダ情報レジスタ１３１には、プロセッ
サ１５０により、あらかじめ接続するネットワークの種
類並びに適用対象の種類に応じたヘッダ情報（ヘッダ開
始位置、ヘッダ長）が設定されているものとする。
【００１７】ネットワークコントローラ１４０はネット
ワークＮＷ１からパケットを受信すると、制御信号１２
１を“１”にして、メモリ制御部１３０のヘッダ位置検
出回路１３２に対してデータバス１１６に受信パケット
が出力されていることを示す。制御信号１２１が“０”
のときは、データバス１１６に受信したパケットが出力
されていないことを示す。本実施例では、データバス１
１６はメモリ制御装置１３０を介して、実際にメモリ
（１）１１０に接続しているデータバス１１５とメモリ
（２）１２０に接続しているデータバス１１７に直接接
続する形態をとっている。
ワークＮＷ１からパケットを受信すると、制御信号１２
１を“１”にして、メモリ制御部１３０のヘッダ位置検
出回路１３２に対してデータバス１１６に受信パケット
が出力されていることを示す。制御信号１２１が“０”
のときは、データバス１１６に受信したパケットが出力
されていないことを示す。本実施例では、データバス１
１６はメモリ制御装置１３０を介して、実際にメモリ
（１）１１０に接続しているデータバス１１５とメモリ
（２）１２０に接続しているデータバス１１７に直接接
続する形態をとっている。
【００１８】メモリ制御部１３０のヘッダ位置検出回路
１３２は受信パケットバイトカウンタを内蔵しており、
制御信号１２１が“１”であることを認識すると、受信
パケットバイトカウンタのカウントを開始し、該カウン
ト値（現在受信しているパケット位置）がヘッダ情報レ
ジスタ１３１に設定されているヘッダ開始位置の値と一
致したらメモリ（２）１２０に対してデータのライト指
示１信号１１９を“１”にする。ライト指示１信号１１
９を“１”にすることで、データバス１１７に出力され
ているデータがメモリ（２）１２０にライトされる。ラ
イト指示１信号１１９が“０”のときはメモリ（２）１
２０へのライトは行わない。ヘッダ位置検出回路１３２
は、その後、受信パケットバイトカウンタのカウント値
がヘッダ情報レジスタ１３１に設定されているヘッダ開
始位置とヘッタ長を加算した値（ヘッダ終了位置）に一
致すると、ライト指示１信号１１９を“０”にし、メモ
リ（２）１２０へのライトを終へる。メモリ（２）１２
０に接続されているデータバス１１７とネットワークコ
ントローラ１４０に接続されているデータバス１１６
は、本実施例では直接接続されているので、ネットワー
クコントローラ１４０で受信したパケットは、順次その
ままデータバス１１７に出力されている。よって、ライ
ト指示信号１１９のみを制御することで、受信パケット
中の所望ヘッダ部のみをメモリ（２）１２０にライトす
ることができる。
１３２は受信パケットバイトカウンタを内蔵しており、
制御信号１２１が“１”であることを認識すると、受信
パケットバイトカウンタのカウントを開始し、該カウン
ト値（現在受信しているパケット位置）がヘッダ情報レ
ジスタ１３１に設定されているヘッダ開始位置の値と一
致したらメモリ（２）１２０に対してデータのライト指
示１信号１１９を“１”にする。ライト指示１信号１１
９を“１”にすることで、データバス１１７に出力され
ているデータがメモリ（２）１２０にライトされる。ラ
イト指示１信号１１９が“０”のときはメモリ（２）１
２０へのライトは行わない。ヘッダ位置検出回路１３２
は、その後、受信パケットバイトカウンタのカウント値
がヘッダ情報レジスタ１３１に設定されているヘッダ開
始位置とヘッタ長を加算した値（ヘッダ終了位置）に一
致すると、ライト指示１信号１１９を“０”にし、メモ
リ（２）１２０へのライトを終へる。メモリ（２）１２
０に接続されているデータバス１１７とネットワークコ
ントローラ１４０に接続されているデータバス１１６
は、本実施例では直接接続されているので、ネットワー
クコントローラ１４０で受信したパケットは、順次その
ままデータバス１１７に出力されている。よって、ライ
ト指示信号１１９のみを制御することで、受信パケット
中の所望ヘッダ部のみをメモリ（２）１２０にライトす
ることができる。
【００１９】また、ヘッダ位置検出回路１３２は、デー
タバス１１６に受信したパケットが出力され、制御信号
１２１が“１”になったことを認識した時点でライト指
示２信号１２２を“１”にし、データバス１１５を通し
て受信パケットをメモリ（１）１１０にライトする。そ
して、受信パケット全体がメモリ（１）１１０へ格納さ
れると、ライト指示２信号１２２を“０”にする。
タバス１１６に受信したパケットが出力され、制御信号
１２１が“１”になったことを認識した時点でライト指
示２信号１２２を“１”にし、データバス１１５を通し
て受信パケットをメモリ（１）１１０にライトする。そ
して、受信パケット全体がメモリ（１）１１０へ格納さ
れると、ライト指示２信号１２２を“０”にする。
【００２０】受信したパケットがデータバス１１６に出
力完了した時点で、ネットワークコントローラ１４０は
プロセッサ１５０に対するパケット受信完了信号１１３
を“１”にする。受信が完了していないときは、受信完
了信号１１３は“０”のままである。
力完了した時点で、ネットワークコントローラ１４０は
プロセッサ１５０に対するパケット受信完了信号１１３
を“１”にする。受信が完了していないときは、受信完
了信号１１３は“０”のままである。
【００２１】パケット受信完了信号１１３の”１”を検
出したプロセッサ１５０は、プロセッサバス１１８を使
ってメモリ制御部１３０を介し、メモリ（２）１２０か
ら受信パケットのヘッダ部１１１を読み出す。プロセッ
サ１５０は該ヘッダ部１１１を解析し、例えば、データ
処理装置２００に受信パケットを転送する必要のある場
合には、メモリ制御部１３０内のデータ処理装置間転送
回路１３３に対する起動指示信号１１４を“１”にす
る。データ処理装置間転送回路１３３に起動指示がない
ときは、起動指示信号１１４は“０”である。起動指示
信号１１４の“１”を検出したデータ処理装置間転送回
路１３３は、メモリ（１）１１０に格納されている受信
パケットを読み出し、内部データバス１６０を使ってデ
ータ処理装置２００へ転送する。データ処理装置２００
は、転送されたパケットについて同様に格納し解析し、
例えばネットワークＮＷ２へ送信する。
出したプロセッサ１５０は、プロセッサバス１１８を使
ってメモリ制御部１３０を介し、メモリ（２）１２０か
ら受信パケットのヘッダ部１１１を読み出す。プロセッ
サ１５０は該ヘッダ部１１１を解析し、例えば、データ
処理装置２００に受信パケットを転送する必要のある場
合には、メモリ制御部１３０内のデータ処理装置間転送
回路１３３に対する起動指示信号１１４を“１”にす
る。データ処理装置間転送回路１３３に起動指示がない
ときは、起動指示信号１１４は“０”である。起動指示
信号１１４の“１”を検出したデータ処理装置間転送回
路１３３は、メモリ（１）１１０に格納されている受信
パケットを読み出し、内部データバス１６０を使ってデ
ータ処理装置２００へ転送する。データ処理装置２００
は、転送されたパケットについて同様に格納し解析し、
例えばネットワークＮＷ２へ送信する。
【００２２】以上、ネットワークＮＷ１からパケットが
受信された場合について図１の動作を説明したが、内部
データバス１６０を介して他のデータ処理装置２００な
どからパケットが転送された場合についても、ネットワ
ークコントローラ１４０をデータ処理装置間転送回路１
３３に置き換えれば、動作は基本的に同じである。以下
に簡単に説明する。
受信された場合について図１の動作を説明したが、内部
データバス１６０を介して他のデータ処理装置２００な
どからパケットが転送された場合についても、ネットワ
ークコントローラ１４０をデータ処理装置間転送回路１
３３に置き換えれば、動作は基本的に同じである。以下
に簡単に説明する。
【００２３】データ処理装置間転送回路１３３は、他の
データ処理装置２００などから内部データバス１６０を
介してパケットが転送されてくると、ヘッダ位置検出回
路１３２に対する制御信号を“１”にする。ヘッダ位置
検出回路１３２は、データ処理装置間転送回路１３３か
ら出力されるパケットをメモリ（１）１１０に格納する
と同時に、ヘッダ情報レジスタ１３１のヘッダ情報に従
って該パケットの所望ヘッダ部をメモリ（２）１２０に
格納する。データ処理装置間転送回路１３３は、パケッ
トが転送完了した時点でプロセッサ１５０に対するパケ
ット転送完了信号を“１”にする。プロセッサ１５０
は、プロセッサバス１１８を使ってメモリ（２）１２０
からパケットヘッダ部を読み出し解析し、例えば、当該
パケットをネットワークＮＷ１に送信する必要があれ
ば、ネットワークコントローラ１４０に対する起動指示
信号を“１”にする。ネットワークコントローラ１４０
は、メモリ制御部１３０を介してメモリ（１）１１０か
らパケットを読み出し、ネットワークＮＷ１へ送信す
る。
データ処理装置２００などから内部データバス１６０を
介してパケットが転送されてくると、ヘッダ位置検出回
路１３２に対する制御信号を“１”にする。ヘッダ位置
検出回路１３２は、データ処理装置間転送回路１３３か
ら出力されるパケットをメモリ（１）１１０に格納する
と同時に、ヘッダ情報レジスタ１３１のヘッダ情報に従
って該パケットの所望ヘッダ部をメモリ（２）１２０に
格納する。データ処理装置間転送回路１３３は、パケッ
トが転送完了した時点でプロセッサ１５０に対するパケ
ット転送完了信号を“１”にする。プロセッサ１５０
は、プロセッサバス１１８を使ってメモリ（２）１２０
からパケットヘッダ部を読み出し解析し、例えば、当該
パケットをネットワークＮＷ１に送信する必要があれ
ば、ネットワークコントローラ１４０に対する起動指示
信号を“１”にする。ネットワークコントローラ１４０
は、メモリ制御部１３０を介してメモリ（１）１１０か
らパケットを読み出し、ネットワークＮＷ１へ送信す
る。
【００２４】本実施例によれば、プロセッサ１５０がパ
ケットヘッダ部をメモリ制御部１３０を介してメモリ
（２）１２０から読み出している間、メモリ（１）１１
０はプロセッサ１５０が使用しないので、ネットワーク
コントローラ１４０やデータ処理装置間転送回路１３３
によるパケット送信又はパケット転送のためのアクセス
が可能になり、プロセッサ１５０とのメモリ（１）１１
０へのアクセス競合が起こらないようにすることができ
る。
ケットヘッダ部をメモリ制御部１３０を介してメモリ
（２）１２０から読み出している間、メモリ（１）１１
０はプロセッサ１５０が使用しないので、ネットワーク
コントローラ１４０やデータ処理装置間転送回路１３３
によるパケット送信又はパケット転送のためのアクセス
が可能になり、プロセッサ１５０とのメモリ（１）１１
０へのアクセス競合が起こらないようにすることができ
る。
【００２５】図５に、ヘッダ位置検出回路の動作フロー
の一例を示す。まず、ステップ５００において、ネット
ワークコントローラ１４０あるいはデータ処理装置間転
送回路１３３からパケットを受信・転送されたか否かを
示す制御信号を判定する。この制御信号が“０”の間は
パケットの受信あるいは転送動作が行われていないこと
を示し、パケットの受信あるいは転送動作が行われるま
で、ステップ５００のループを繰り返す。制御信号１が
“１”になると、パケットの受信あるいは転送動作が行
われていることを示し、ステップ５１０に分岐する。
の一例を示す。まず、ステップ５００において、ネット
ワークコントローラ１４０あるいはデータ処理装置間転
送回路１３３からパケットを受信・転送されたか否かを
示す制御信号を判定する。この制御信号が“０”の間は
パケットの受信あるいは転送動作が行われていないこと
を示し、パケットの受信あるいは転送動作が行われるま
で、ステップ５００のループを繰り返す。制御信号１が
“１”になると、パケットの受信あるいは転送動作が行
われていることを示し、ステップ５１０に分岐する。
【００２６】ステップ５１０では、ライト指示２信号１
２２を“１”にする。ライト指示２信号を“１”にする
ことで、メモリ制御部１３０を介して、メモリ（１）１
１０にパケットの格納が開始する。このパケットのメモ
リ１１０への格納処理は、ステップ５７０でライト指示
２信号１２２が“０”になるまで実行される。
２２を“１”にする。ライト指示２信号を“１”にする
ことで、メモリ制御部１３０を介して、メモリ（１）１
１０にパケットの格納が開始する。このパケットのメモ
リ１１０への格納処理は、ステップ５７０でライト指示
２信号１２２が“０”になるまで実行される。
【００２７】次に、ステップ５２０において、あらかじ
めヘッダ情報レジスタ１３１に設定されたヘッダ開始位
置の値と、現在受信あるいは転送されているパケットの
先頭から数えた位置（カレントパケット位置と呼ぶ）を
比較する。ヘッダ開始位置は、パケット中のヘッダ部と
して検出しようする部分を、パケットの先頭からカウン
トしたヘッダの先頭位置を示す。ステップ５２０にてヘ
ッダ開始位置とカレントパケット位置が一致したらステ
ップ５３０に分岐し、一致しなければ、ステップ５４０
に分岐する。ステップ５３０では、ライト指示１信号１
１９を“１”にした後、ステップ５４０に分岐する。こ
のライト指示１信号１１９を“１”にすることで、メモ
リ制御部１３０を介して、メモリ（２）１２０へパケッ
トのヘッダ部のみの格納が開始する。ステップ５４０で
は、ヘッダ終了位置の値と現在受信しているパケットの
先頭から数えた位置（カレントパケット位置）を比較す
る。ヘッダ終了位置は、パケット中のヘッダ部として検
出しようとする部分の、パケットの先頭からカレントし
た最終位置を示し、これはヘッダ情報レジスタ１３１に
設定されたヘッダ開始位置の値にヘッダ長を加算した値
として求める。ステップ５４０にて、ヘッダ終了位置と
カレントパケット位置が一致したらステップ５５０に分
岐し、一致しなければステップ５６０に分岐する。ここ
で、ステップ４２０とステップ４４０を実行すること
で、パケットの所望ヘッダ部が、受信あるいは転送され
たパケットの先頭から数えてどこに位置するかを判定し
ている。ヘッダ終了位置とカレントパケット位置が一致
した場合、ステップ４５０ではライト１信号１１９を
“０”にした後、ステップ５６０に分岐する。ライト指
示１信号１１９を“０”にすることで、メモリ（２）１
２０に対するパケットの所望ヘッダ部のみの格納を終了
する。
めヘッダ情報レジスタ１３１に設定されたヘッダ開始位
置の値と、現在受信あるいは転送されているパケットの
先頭から数えた位置（カレントパケット位置と呼ぶ）を
比較する。ヘッダ開始位置は、パケット中のヘッダ部と
して検出しようする部分を、パケットの先頭からカウン
トしたヘッダの先頭位置を示す。ステップ５２０にてヘ
ッダ開始位置とカレントパケット位置が一致したらステ
ップ５３０に分岐し、一致しなければ、ステップ５４０
に分岐する。ステップ５３０では、ライト指示１信号１
１９を“１”にした後、ステップ５４０に分岐する。こ
のライト指示１信号１１９を“１”にすることで、メモ
リ制御部１３０を介して、メモリ（２）１２０へパケッ
トのヘッダ部のみの格納が開始する。ステップ５４０で
は、ヘッダ終了位置の値と現在受信しているパケットの
先頭から数えた位置（カレントパケット位置）を比較す
る。ヘッダ終了位置は、パケット中のヘッダ部として検
出しようとする部分の、パケットの先頭からカレントし
た最終位置を示し、これはヘッダ情報レジスタ１３１に
設定されたヘッダ開始位置の値にヘッダ長を加算した値
として求める。ステップ５４０にて、ヘッダ終了位置と
カレントパケット位置が一致したらステップ５５０に分
岐し、一致しなければステップ５６０に分岐する。ここ
で、ステップ４２０とステップ４４０を実行すること
で、パケットの所望ヘッダ部が、受信あるいは転送され
たパケットの先頭から数えてどこに位置するかを判定し
ている。ヘッダ終了位置とカレントパケット位置が一致
した場合、ステップ４５０ではライト１信号１１９を
“０”にした後、ステップ５６０に分岐する。ライト指
示１信号１１９を“０”にすることで、メモリ（２）１
２０に対するパケットの所望ヘッダ部のみの格納を終了
する。
【００２８】ステップ５６０では、ネットワークコント
ローラ１４０あるいはデータ処理装置間転送回路１３３
の制御信号が“０”かどうかを判定する。制御信号が
“０”であると、パケットの受信あるいは転送が完了し
たことを意味し、“１”であれば、パケットの受信ある
いは転送が続いていることを意味する。制御信号１２１
が“１”の場合、再びステップ５２０以下を実行する。
制御信号１２１が“０”の場合はステップ５７０に分岐
する。ステップ５７０では、ライト指示２信号１２２を
“０”にして、メモリ１１０へのパケットの格納を終了
する。
ローラ１４０あるいはデータ処理装置間転送回路１３３
の制御信号が“０”かどうかを判定する。制御信号が
“０”であると、パケットの受信あるいは転送が完了し
たことを意味し、“１”であれば、パケットの受信ある
いは転送が続いていることを意味する。制御信号１２１
が“１”の場合、再びステップ５２０以下を実行する。
制御信号１２１が“０”の場合はステップ５７０に分岐
する。ステップ５７０では、ライト指示２信号１２２を
“０”にして、メモリ１１０へのパケットの格納を終了
する。
【００２９】その後、無条件でステップ５００に分岐
し、次のパケットの受信あるいは転送を待つ。そして、
パケットが受信あるいは転送されると、再びステップ５
１０以下の処理を実行する。
し、次のパケットの受信あるいは転送を待つ。そして、
パケットが受信あるいは転送されると、再びステップ５
１０以下の処理を実行する。
【００３０】図６にプロセッサ１５０の動作フローの一
例を示す。まず、ステップ６００において、ネットワー
クコントローラ１４０からのパケット受信完了信号また
はデータ処理装置間転送回路１３３からのパケット転送
完了信号（パケット受信／転送完了信号と呼ぶ）が
“１”になっているか判定する。パケット受信／転送完
了信号が“０”の間は、ネットワークからのパケットの
受信も他のデータ処理装置からのパケットの転送もなか
ったことを示し、ステップ６００をループする。パケッ
ト受信／転送完了信号が“１”になると、ネットワーク
からのパケットの受信または他データ処理装置からのパ
ケットの転送があったことを示し、ステップ６１０に分
岐する。この時点では、受信されたパケットまたは転送
されたパケットはメモリ（１）１１０に格納され、ま
た、当該パケットの所望ヘッダ部はメモリ（２）１２０
に格納されている。ステップ６１０では、プロセッサバ
ス１１８を使って、メモリ（２）１２０からパケットの
所望ヘッダ部をメモリ制御部１３０を介して読み込む。
例を示す。まず、ステップ６００において、ネットワー
クコントローラ１４０からのパケット受信完了信号また
はデータ処理装置間転送回路１３３からのパケット転送
完了信号（パケット受信／転送完了信号と呼ぶ）が
“１”になっているか判定する。パケット受信／転送完
了信号が“０”の間は、ネットワークからのパケットの
受信も他のデータ処理装置からのパケットの転送もなか
ったことを示し、ステップ６００をループする。パケッ
ト受信／転送完了信号が“１”になると、ネットワーク
からのパケットの受信または他データ処理装置からのパ
ケットの転送があったことを示し、ステップ６１０に分
岐する。この時点では、受信されたパケットまたは転送
されたパケットはメモリ（１）１１０に格納され、ま
た、当該パケットの所望ヘッダ部はメモリ（２）１２０
に格納されている。ステップ６１０では、プロセッサバ
ス１１８を使って、メモリ（２）１２０からパケットの
所望ヘッダ部をメモリ制御部１３０を介して読み込む。
【００３１】次に、ステップ６２０において、読み込ん
だヘッダ部を解析して、当該パケットの宛先（他のデー
タ処理装置、ネットワークなど）を判定する。具体的に
は、読み込んだヘッダ部のアドレスを元に、プロセッサ
１５０に具備されているルーチングテーブルを検索する
ことで判定する。このヘッダ部の解析結果により、それ
ぞれステップ６３０、６４０、６５０に分岐する。
だヘッダ部を解析して、当該パケットの宛先（他のデー
タ処理装置、ネットワークなど）を判定する。具体的に
は、読み込んだヘッダ部のアドレスを元に、プロセッサ
１５０に具備されているルーチングテーブルを検索する
ことで判定する。このヘッダ部の解析結果により、それ
ぞれステップ６３０、６４０、６５０に分岐する。
【００３２】ステップ６３０は、受信パケットの宛先が
特定のデータ処理装置に接続されていないケースであ
り、この場合には、データ処理装置転送回路１３３に対
して、メモリ（１）１１０の該当する受信パケットを全
データ処理装置へ転送するように指示する。ステップ６
４０は、受信パケットの宛先が他の特定のデータ処理装
置に接続されているケースであり、この場合には、デー
タ処理装置間転送回路１３３に対して、メモリ（１）１
１０の該当する受信パケットを当該データ処理装置のみ
へ転送するように指示する。ステップ６５０は、受信ま
たは転送されてきたパケットの宛先が自データ処理装置
のネットワークコントローラに接続されているケースで
あり、この場合には、当該ネットワークコントローラに
対して、メモリ（１）１１０の該当するパケットを送信
するように指示する。
特定のデータ処理装置に接続されていないケースであ
り、この場合には、データ処理装置転送回路１３３に対
して、メモリ（１）１１０の該当する受信パケットを全
データ処理装置へ転送するように指示する。ステップ６
４０は、受信パケットの宛先が他の特定のデータ処理装
置に接続されているケースであり、この場合には、デー
タ処理装置間転送回路１３３に対して、メモリ（１）１
１０の該当する受信パケットを当該データ処理装置のみ
へ転送するように指示する。ステップ６５０は、受信ま
たは転送されてきたパケットの宛先が自データ処理装置
のネットワークコントローラに接続されているケースで
あり、この場合には、当該ネットワークコントローラに
対して、メモリ（１）１１０の該当するパケットを送信
するように指示する。
【００３３】ステップ６３０、６４０、６５０の実行
後、無条件にステップ６００に分岐し、パケット受信／
転送完了信号が“１”になるのを待つ。そして、パケッ
ト受信／転送完了信号が“１”になると、再びステップ
６１０以下を実行する。
後、無条件にステップ６００に分岐し、パケット受信／
転送完了信号が“１”になるのを待つ。そして、パケッ
ト受信／転送完了信号が“１”になると、再びステップ
６１０以下を実行する。
【００３４】以下、本発明の一実施例について説明した
が、ヘッダ情報レジスタ１３１に設定するヘッダ情報
は、あらかじめプロセッサ１５０においてヘッダ開始位
置とヘッダ長からヘッダ終了位置を求めるなどすること
で、ヘッダ開始位置とヘッダ終了位置の組としてもよ
く、この場合にはヘッダ位置検出回路側の加算機能を省
略できる。
が、ヘッダ情報レジスタ１３１に設定するヘッダ情報
は、あらかじめプロセッサ１５０においてヘッダ開始位
置とヘッダ長からヘッダ終了位置を求めるなどすること
で、ヘッダ開始位置とヘッダ終了位置の組としてもよ
く、この場合にはヘッダ位置検出回路側の加算機能を省
略できる。
【００３５】また、実施例の説明では、メモリ（１）１
１０及びメモリ（２）１２０の記憶領域の構成について
は特に触れなかったが、ネットワークコントローラ側か
らの受信パケットやそのヘッダ部を格納する領域と、デ
ータ処理装置間転送回路側からの転送パケットやそのヘ
ッダ部を格納する領域とを、それぞれ別構成としてもよ
く、このようにするとパケットの管理が容易になる。
１０及びメモリ（２）１２０の記憶領域の構成について
は特に触れなかったが、ネットワークコントローラ側か
らの受信パケットやそのヘッダ部を格納する領域と、デ
ータ処理装置間転送回路側からの転送パケットやそのヘ
ッダ部を格納する領域とを、それぞれ別構成としてもよ
く、このようにするとパケットの管理が容易になる。
【００３６】
【発明の効果】本発明によれば、パケットのヘッダ部を
メモリから読み出す処理と、パケットをメモリへ格納あ
るいはメモリから読み出す処理の並列動作が可能であ
り、パケットを格納するメモリへのアクセス競合による
システムの性能低下が発生しないため、性能低下による
システムに搭載できるネットワークコントローラ数等の
制限が緩和され、また、ある程度サイクルタイムの遅
い、もしくはシングルポートのメモリ装置を使用できる
ようになる。
メモリから読み出す処理と、パケットをメモリへ格納あ
るいはメモリから読み出す処理の並列動作が可能であ
り、パケットを格納するメモリへのアクセス競合による
システムの性能低下が発生しないため、性能低下による
システムに搭載できるネットワークコントローラ数等の
制限が緩和され、また、ある程度サイクルタイムの遅
い、もしくはシングルポートのメモリ装置を使用できる
ようになる。
【図１】本発明の一実施例に係わるデータ処理装置の構
成図である。
成図である。
【図２】データ処理装置を適用したルータ・ブリッジの
一般的構成図である。
一般的構成図である。
【図３】パケットフォーマットの具体例を示す図であ
る。
る。
【図４】パケットフォーマットの本の具体例を示す図で
ある。
ある。
【図５】図１のヘッダ位置検出回路の動作フロー例を示
す図である。
す図である。
【図６】図１のプロセッサの動作フロー例を示す図であ
る。
る。
１０ ルータ・ブリッジ １００，２００ データ処理装置 １１０ パケット格納メモリ １２０ パケットヘッダ部格納メモリ １３０ メモリ制御部 １３１ ヘッダ位置検出回路 １３２ ヘッダ情報レジスタ １３３ データ処理装置間転送回路 １４０ ネットワークコントローラ １５０ プロセッサ １１１ パケットヘッダ部 １１２ パケットデータ部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松山 信仁 神奈川県秦野市堀山下１番地 株式会社日 立インフォメーションテクノロジー内 (72)発明者 須貝 和雄 神奈川県海老名市下今泉810番地 株式会 社日立製作所サーバ開発本部内 (72)発明者 山河 勇喜禎 神奈川県秦野市堀山下１番地 株式会社日 立インフォメーションテクノロジー内
Claims (3)
- 【請求項１】 ネットワークから受信したパケットを他
のデータ処理装置へ転送し、他のデータ処理装置から転
送されたパケットをネットワークへ送信する処理を行う
データ処理装置において、 パケットを格納する第１のメモリと、該第１のメモリと
非同期にアクセス可能でパケットのヘッダ部を格納する
第２のメモリとを具備し、 ネットワークから受信したパケットや他のデータ処理装
置から転送されたパケットを第１のメモリへ格納する処
理並びにパケットをネットワークや他のデータ処理装置
へ送信・転送するために前記第１のメモリからパケット
を読み出す処理と、パケットのヘッダ部を解析してネッ
トワークから受信したパケットを他のデータ処理装置へ
転送する制御や他のデータ処理装置から転送されたパケ
ットをネットワークへ送信する制御を行うために前記第
２のメモリからパケットヘッダ部を読み出す処理とを並
列に実行可能としたことを特徴とするデータ処理装置。 - 【請求項２】 請求項１記載のデータ処理装置におい
て、パケットのヘッダ情報を格納する手段を具備し、前
記ヘッダ情報をもとに、第１のメモリへパケットを格納
すると同時に当該パケットのヘッダ部を第２のメモリへ
格納することを特徴とするデータ処理装置。 - 【請求項３】 請求項１もしくは２記載のデータ処理装
置を複数個、データバスを介して接続したことを特徴と
するルータ・ブリッジ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10061732A JPH11261649A (ja) | 1998-03-12 | 1998-03-12 | データ処理装置及びそれを適用したルータ・ブリッジ |
| US09/266,635 US6560233B1 (en) | 1998-03-12 | 1999-03-11 | Data processing apparatus and network relaying apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10061732A JPH11261649A (ja) | 1998-03-12 | 1998-03-12 | データ処理装置及びそれを適用したルータ・ブリッジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11261649A true JPH11261649A (ja) | 1999-09-24 |
Family
ID=13179682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10061732A Pending JPH11261649A (ja) | 1998-03-12 | 1998-03-12 | データ処理装置及びそれを適用したルータ・ブリッジ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6560233B1 (ja) |
| JP (1) | JPH11261649A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020049948A (ko) * | 2000-12-20 | 2002-06-26 | 엘지전자 주식회사 | 패킷 스위칭 시스템 |
| KR100424473B1 (ko) * | 2001-10-19 | 2004-03-26 | 삼성전자주식회사 | 멀티미디어 서비스 제공하는 이동통신 단말기에서의오디오 헤더 파싱방법 |
| JP2006135574A (ja) * | 2004-11-05 | 2006-05-25 | Fujitsu Ltd | パケット伝送装置 |
| JP2006324815A (ja) * | 2005-05-17 | 2006-11-30 | Nec Access Technica Ltd | 通信装置、データ読出方法およびデータ読出プログラム |
| JP2007166302A (ja) * | 2005-12-14 | 2007-06-28 | Denso Corp | 車載ネットワーク中継装置 |
| JP2007195240A (ja) * | 2007-03-16 | 2007-08-02 | Sanyo Electric Co Ltd | パケット処理装置、通信装置 |
| JP2009088622A (ja) * | 2007-09-27 | 2009-04-23 | Oki Semiconductor Co Ltd | バッファメモリを有するパケット転送装置および方法 |
| JP2009218743A (ja) * | 2008-03-07 | 2009-09-24 | Canon Inc | Ｉｐプロトコル処理装置及びその処理方法 |
| JP2010009352A (ja) * | 2008-06-27 | 2010-01-14 | Fujitsu Ltd | データ転送装置、情報処理装置、データ転送方法 |
| US7843968B2 (en) | 2002-09-30 | 2010-11-30 | Sanyo Electric Co., Ltd. | Communication apparatus and applications thereof |
| JP2011193142A (ja) * | 2010-03-12 | 2011-09-29 | Toshiba Corp | 無線通信装置及び無線通信システム |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6741594B1 (en) * | 2000-06-15 | 2004-05-25 | Advanced Micro Devices, Inc. | Arrangement for identifying data packet types from multiple protocol formats on a network switch port |
| FI20001553A7 (fi) * | 2000-06-29 | 2001-12-30 | Nokia Corp | Menetelmä ja laite datapakettien reititykseen viestintäverkoissa |
| US6963565B1 (en) * | 2000-08-14 | 2005-11-08 | Advanced Micro Devices, Inc. | Apparatus and method for identifying data packet at wire rate on a network switch port |
| US7085802B1 (en) * | 2000-10-06 | 2006-08-01 | International Business Machines Corporation | Device for connecting two workstations with several links |
| US20020188732A1 (en) * | 2001-06-06 | 2002-12-12 | Buckman Charles R. | System and method for allocating bandwidth across a network |
| JP2003008627A (ja) * | 2001-06-20 | 2003-01-10 | Nec Corp | データ転送装置 |
| US7095715B2 (en) * | 2001-07-02 | 2006-08-22 | 3Com Corporation | System and method for processing network packet flows |
| US20030033519A1 (en) * | 2001-08-13 | 2003-02-13 | Tippingpoint Technologies,Inc. | System and method for programming network nodes |
| US7239639B2 (en) * | 2001-12-27 | 2007-07-03 | 3Com Corporation | System and method for dynamically constructing packet classification rules |
| US7953087B1 (en) * | 2001-12-28 | 2011-05-31 | The Directv Group, Inc. | Content filtering using static source routes |
| US6954798B2 (en) * | 2002-08-28 | 2005-10-11 | Matsushita Electric Works, Ltd. | Content-based routing of data from a provider to a requestor |
| US7542465B2 (en) * | 2003-03-28 | 2009-06-02 | Broadcom Corporation | Optimization of decoder instance memory consumed by the jitter control module |
| US20040264479A1 (en) * | 2003-06-30 | 2004-12-30 | Makaram Raghunandan | Method for generating a trie having a reduced number of trie blocks |
| US7697528B2 (en) * | 2005-11-01 | 2010-04-13 | Nortel Networks Limited | Multilink trunking for encapsulated traffic |
| US7773516B2 (en) * | 2006-11-16 | 2010-08-10 | Breakingpoint Systems, Inc. | Focused function network processor |
| US7904582B2 (en) * | 2007-08-27 | 2011-03-08 | Alaxala Networks Corporation | Network relay apparatus |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5640599A (en) * | 1991-12-30 | 1997-06-17 | Apple Computer, Inc. | Interconnect system initiating data transfer over launch bus at source's clock speed and transfering data over data path at receiver's clock speed |
| US5465331A (en) * | 1992-12-23 | 1995-11-07 | International Business Machines Corporation | Apparatus having three separated and decentralized processors for concurrently and independently processing packets in a communication network |
| US6172990B1 (en) * | 1997-06-19 | 2001-01-09 | Xaqti Corporation | Media access control micro-RISC stream processor and method for implementing the same |
| US5938736A (en) * | 1997-06-30 | 1999-08-17 | Sun Microsystems, Inc. | Search engine architecture for a high performance multi-layer switch element |
| US5978951A (en) * | 1997-09-11 | 1999-11-02 | 3Com Corporation | High speed cache management unit for use in a bridge/router |
| US6032190A (en) * | 1997-10-03 | 2000-02-29 | Ascend Communications, Inc. | System and method for processing data packets |
| US6160809A (en) * | 1997-12-17 | 2000-12-12 | Compaq Computer Corporation | Distributed packet data with centralized snooping and header processing router |
-
1998
- 1998-03-12 JP JP10061732A patent/JPH11261649A/ja active Pending
-
1999
- 1999-03-11 US US09/266,635 patent/US6560233B1/en not_active Expired - Lifetime
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020049948A (ko) * | 2000-12-20 | 2002-06-26 | 엘지전자 주식회사 | 패킷 스위칭 시스템 |
| KR100424473B1 (ko) * | 2001-10-19 | 2004-03-26 | 삼성전자주식회사 | 멀티미디어 서비스 제공하는 이동통신 단말기에서의오디오 헤더 파싱방법 |
| US7843968B2 (en) | 2002-09-30 | 2010-11-30 | Sanyo Electric Co., Ltd. | Communication apparatus and applications thereof |
| JP2006135574A (ja) * | 2004-11-05 | 2006-05-25 | Fujitsu Ltd | パケット伝送装置 |
| US7496034B2 (en) | 2004-11-05 | 2009-02-24 | Fujitsu Limited | Packet processing device implementing scheduling and priority for improved efficiency |
| JP2006324815A (ja) * | 2005-05-17 | 2006-11-30 | Nec Access Technica Ltd | 通信装置、データ読出方法およびデータ読出プログラム |
| JP2007166302A (ja) * | 2005-12-14 | 2007-06-28 | Denso Corp | 車載ネットワーク中継装置 |
| JP2007195240A (ja) * | 2007-03-16 | 2007-08-02 | Sanyo Electric Co Ltd | パケット処理装置、通信装置 |
| JP2009088622A (ja) * | 2007-09-27 | 2009-04-23 | Oki Semiconductor Co Ltd | バッファメモリを有するパケット転送装置および方法 |
| JP2009218743A (ja) * | 2008-03-07 | 2009-09-24 | Canon Inc | Ｉｐプロトコル処理装置及びその処理方法 |
| JP2010009352A (ja) * | 2008-06-27 | 2010-01-14 | Fujitsu Ltd | データ転送装置、情報処理装置、データ転送方法 |
| JP2011193142A (ja) * | 2010-03-12 | 2011-09-29 | Toshiba Corp | 無線通信装置及び無線通信システム |
Also Published As
| Publication number | Publication date |
|---|---|
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