JPH11261655A - サンプリング周波数制御を有する通信信号レシーバ - Google Patents

サンプリング周波数制御を有する通信信号レシーバ

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JPH11261655A
JPH11261655A JP33134498A JP33134498A JPH11261655A JP H11261655 A JPH11261655 A JP H11261655A JP 33134498 A JP33134498 A JP 33134498A JP 33134498 A JP33134498 A JP 33134498A JP H11261655 A JPH11261655 A JP H11261655A
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Abstract

(57)【要約】 【課題】 サンプリングのタイミング調節機能を有して
おり且つ放射される電磁干渉（ＥＭＩ）の量を減少させ
た通信信号レシーバを提供する。 【解決手段】 本レシーバは、サンプリングクロック信
号に応答して入力変調キャリア波形をサンプルしデジタ
ル化させたレプリカを発生するアナログフロントエンド
回路を有している。該サンプリングのタイミングはタイ
ミング信号に応答する。該デジタル化したレプリカを解
析してサンプリング、従ってタイミング信号の適宜の調
節を決定する。該サンプリングの周波数は、サンプリン
グの位相を調節することなしに、調節されるに従いタイ
ミング信号に従って変化される。特に、サンプリングの
周波数は、入力クロック信号から遷移を除去することに
よって変化されてサンプリングクロック信号を発生す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、アナログ通信信号
におけるデジタルデータのサンプリング技術に関するも
のであって、更に詳細には、サンプリング周波数を制御
する回路を具備するサンプリング回路及び方法に関する
ものである。
【０００２】
【従来の技術】通信信号として、変調したキャリア波形
内においてデジタルデータを送信することは公知であ
る。デジタルデータを回復するためにアナログ・デジタ
ル変換器（ＡＤＣ）に対するサンプリング点を与えるた
めに通信信号内にタイミング情報が含まれている。送信
中において、変調されたキャリア波形に歪みが発生す
る。従って、受信した場合に、該信号は信号対ノイズ比
を改善するためにフィルタせねばならない。
【０００３】従来のモデムにおいては、例えば、信号フ
ィルタ処理及びタイミング回復作業は別々の機能的ユニ
ットによって行われている。アナログ・デジタル変換回
路（「アナログフロントエンド」）は、サンプリングク
ロックに応答して受信した変調されているキャリア波形
をサンプリングし、該キャリア波形をデジタル化したレ
プリカへ変換する。プロセサがプログラムを実行して、
変調キャリア波形から回復したサンプリング信号を使用
してデジタル化したレプリカからデジタルデータを回復
する。更に、制御機能（通常、プロセサ内において実行
される）が回復したタイミング信号を解析し、且つ、そ
れに応答して、アナログフロントエンドによってサンプ
リングの位相を調節する。
【０００４】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、レシーバ即ち受信機から発生される電磁干
渉（ＥＭＩ）の量を減少させる回路でサンプリングのタ
イミング調節機能を実施する改良した通信信号レシーバ
を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明の一実施形態にお
いては、本レシーバは、サンプリングクロック信号に応
答して入力変調キャリア波形をサンプルしデジタル化し
たレプリカを発生するアナログフロントエンド回路を有
している。該サンプリングのタイミングはサンプリング
タイミング信号に応答する。該デジタル化したレプリカ
を解析して、サンプリングに対し、従ってタイミング信
号に対して適宜の調節を決定する。該サンプリングの周
波数は、サンプリングの位相を調節することなしに、調
節されたサンプリングタイミング信号に従って変化され
る。特に、サンプリングの周波数は、サンプリングクロ
ック信号を発生するために入力クロック信号から遷移を
除去することによって変化される。
【０００６】
【発明の実施の形態】図１−１は本発明の一実施例に基
づく通信信号レシーバ（受信機）１０を示している。ア
ナログ・デジタル変換器（ＡＤＣ）１２が、サンプリン
グクロック信号１６に応答して入力変調キャリア波形１
４をサンプルし、入力変調キャリア波形１４のデジタル
レプリカ１５を発生させる。
【０００７】サンプリングクロック信号１６はオシレー
タ２２から出力される周期クロック信号２０に応答し且
つプロセサ２６によって発生されるパターン信号２４に
応答してコーダ１００によって発生される。プロセサ２
６はデジタル化されたレプリカ１５を解析してパターン
信号２４を発生する特別目的プログラムを実行する。パ
ターン信号２４に応答するコーダ１００の動作について
図２Ａ乃至２Ｃに示した例示的なタイミング線図を参照
して説明する。注意すべきことであるが、コーダ１００
はプロセサ外部のコンポーネント上で完全に実現する
か、又はクロック発生回路の選択した部分又は、多分、
クロック発生回路の全てをプロセサと集積化させること
が可能である。
【０００８】入力クロック信号１０２（図２Ａ）が端子
１０４においてクロック発生回路１００によって受取ら
れる。例えば、該入力クロック信号は安定なクリスタル
オシレータの出力とすることが可能である。変調器１０
６が入力クロック信号１０２を変調して変調クロック信
号１０８（図２Ｂ）を発生する。特に、該変調器は、入
力クロック信号１０２の「Ｌ」個の遷移当たりに該入力
クロック信号の選択した数（ｘ）の遷移を除去する。更
に、変調クロック信号１０８の遷移は規則的な点におい
て発生するので、マイクロプロセサが該変調クロック信
号に同期することは容易である。
【０００９】図２Ａ及び２Ｂに示した実施例を参照する
と、変調器１０６が入力クロック信号１０２の９個の遷
移のうちから２個の遷移１１０及び１１２を除去して変
調クロック信号１０８を発生していることを理解するこ
とが可能である。最後に、特定のシステムによって必要
とされる場合には、割算器１１４が変調クロック信号１
０８をＭで割算し、尚Ｍは、ジッタのない「純粋な」ク
ロック信号１１６（図２Ｃ）を発生するためにＬ−ｘへ
余りなしで割算することの可能な整数である。純粋なク
ロック信号１１６は、アナログフロントエンドの性能を
劣化させることなしに、マイクロプロセサアナログフロ
ントエンドによって使用することが可能である。
【００１０】クロック信号１１６は、入力クロック信号
１０２から還元させた周波数を有している。しかしなが
ら、注意すべきことであるが、入力クロック信号の帯域
幅全体がＥＭＩ拡散のために使用可能であるので、ＥＭ
Ｉ放射を悪化させることなしに、より高い周波数の入力
クロック信号を使用することが可能である。即ち、本発
明を使用して、入力クロック信号の周波数を、ＥＭＩ放
射を同時的に増加させることなしに増加させることが可
能である。又、後に更に詳細に説明するように、入力ク
ロック信号が速ければ速いほど、特定の所望の周波数の
ジッタのないクロック信号に対してより大きなＥＭＩ抑
圧を達成することが可能である。
【００１１】図３は本発明の一実施例３００をより詳細
に示したブロック図である。回路３００について、図４
Ａ乃至４Ｅにおける例示的なタイミング線図を参照して
説明する。入力クロック信号３０２（図４Ａ）が入力端
子３０４におけるクロック発生回路３００によって受取
られる。入力クロック信号３０２がデジタル変調器３０
６の第一入力端３０４と反転回路３０８の両方へ供給さ
れる。反転回路３０８は、入力クロック信号３０２を約
半分のクロックサイクル（「約」というのは、反転回路
３０８も入力クロック信号３０２に関して遅延効果を有
しているからである）反転し且つその結果得られる反転
された遅延クロック信号３１０（図４Ｂ）をデジタル変
調器３０６の第二入力端３１２へ供給する。
【００１２】パターン発生器３１４も入力クロック信号
３０２を受取り且つパターン信号３１６（図４Ｃ）を発
生し、パターン信号３１６は入力クロック信号３０２に
応答して遷移３１８及び３２０を有している。該デジタ
ル変調器は第一入力端子３０４において受取られた入力
クロック信号３０２及び第二入力端子３１２において受
取られた反転入力クロック信号３１０のうちの一つを高
周波数クロック信号３２０（図４Ｄ）として出力端子３
２２へ供給する。更に、パターン信号３１６における各
遷移に応答して、デジタル変調器３０６が入力クロック
信号３０２及び反転入力クロック信号３１０のうちの他
方を出力端子３２２へ供給する。デジタル変調器３０６
はグリッチなしでこのスイッチング動作を行う。
【００１３】パターン発生器３１４によって発生された
パターン信号３１６は入力クロック信号３０２の特定数
（それは、プログラムすることが可能である）のサイク
ルに対応する数の「フレーム」から構成されている。重
要なことであるが、パターン信号３１６は各フレーム毎
に同数の遷移を有している。パターン信号３１６の各遷
移は高周波数クロック信号３２４をして１個の遷移を
「スキップ」させる効果を有している。
【００１４】高周波数クロック信号３２４が割算器３２
６へ供給され、それは割算されたクロック信号３２８を
供給し、それはサンプリングクロック信号１６としてＡ
ＤＣ１２（図１）によって使用される。特に、割算器３
２６はパターン信号３１６のフレームを構成する入力ク
ロック信号３０２の遷移の数へ余りなしで割算すること
の可能な数によって高周波数クロック信号３２４を割算
する。クロック信号３２８がジッタがないことのために
必要なことは、パターン信号３１６が各フレーム毎に同
数の遷移を有しているということである。この点に関し
て、パターン信号３１６は、確定的パターン、ランダム
（又は擬似ランダムパターン）、又は両者の組合せによ
って特性付けることが可能である。（本明細書全体に亘
って使用されるように、「ランダム」という用語は「擬
似ランダム」をも包含するものとして解釈すべきであ
る。） 例えば、図５を参照すると、そこに示した高周波数クロ
ック信号３２４Ａを発生するために使用されるパターン
信号は確定的であり且つ入力クロック信号３０２の６４
個の遷移毎に繰返されている。即ち、パターン信号３１
６Ａは６４遷移フレームを有している。該パターン信号
は、デジタル変調器３２２をしてパターン信号の各６４
遷移フレームにおいてスキップされた入力クロック信号
３０２の二つの遷移を持った高周波数クロック信号３２
４Ａを発生させる。図５のパターン信号を発生させるた
めに、図３のパターン発生器３１４はＰＡＬで構成した
シーケンサとすることが可能であり、該シーケンサは入
力クロック信号３０２か又は入力クロック信号３０２の
割算したものの何れかに応答して次の状態へシーケンス
動作する。
【００１５】図６は図５の高周波数クロック信号３２４
Ａを３２で割算した割算器３２６から得られたジッタの
ないクロック信号３２８を示している。図７は「純粋
な」入力クロック信号３０２の周波数スペクトルの一例
を示している。図８は対応する図５の変調高周波数クロ
ック信号の周波数スペクトルを示しており、その場合に
１０ｄＢの改良が得られている。
【００１６】別の実施例として、図９に示した高周波数
クロック信号３２４Ｂを発生するために使用されるパタ
ーン信号は入力クロック信号３０２の６４個の遷移当た
り３個の遷移を有している。任意の与えられたフレーム
に対して、高周波数クロック信号を発生するためにスキ
ップされた入力クロック信号３０２の三つの遷移は第一
組から選択され、その場合に、該スキップされた遷移は
入力クロック信号３０２フレームの遷移１，２５，３５
であり、且つ第二組の場合には、スキップされた遷移は
入力クロック信号３０２フレームの遷移２５，３５，４
２である。該フレームに対する第一組又は第二組の何れ
かを選択するためにランダムシーケンスが使用される。
図１０は高周波数クロック信号３２４Ｂの周波数スペク
トルを示しており、１５ｄＢの改良が得られていること
を示している。
【００１７】図１１は図３回路の一つの可能な実現例の
ブロック図である。インバータ５０８、インバータ５２
８、ＸＯＲ装置５３０が一体となって「二重周波数」ク
ロック（即ち、それは、入力端子５０４において供給さ
れる入力クロック信号５０２の各遷移、即ち上昇及び下
降、に対し１個のパルスを有している）を供給する効果
を有している。このことは、図１２Ａ乃至１２Ｆにおけ
るタイミング線図を参照することによって理解すること
が可能である。図１２Ａは入力クロック信号５０２を示
している。図１２Ｂ（信号５２４）は、それがインバー
タ５０８及び５２８を介して通過された後の入力クロッ
ク信号５０２を示しており、インバータ５０８及び５２
８が入力クロック信号５０２を遅延させる効果を有する
ものであることを理解することが可能である。図１２Ｃ
（信号５２６）はＸＯＲ装置５３０によって遅延された
クロック５２４とＸＯＲ処理、即ち排他的ＯＲ処理され
た入力クロック５０２を示している。信号５２６がＤ型
フリップフロップ５３２のＣｐクロック入力端へ供給さ
れる。
【００１８】次に、Ｄ型フリップフロップ５３２のＤ入
力端へ供給される信号５３６はインバータ５３２によっ
て供給される信号５３０をパターン発生器５１４によっ
て供給されるパターン信号５１６とＸＯＲ装置５３４に
よってＸＯＲ処理されたものである。最初にインバータ
５３２によって供給される信号５３０について検討する
と、この信号は入力クロック信号５０２を反転し且つ遅
延させたものであることを理解することが可能である。
しばらくの間、ＸＯＲ装置５３４の効果を無視すると、
Ｄ型フリップフロップ５３２のＱ出力端５２２へ供給さ
れる信号５２２が入力クロック信号５０２の各遷移（即
ち、信号５２６のパルスによって示されるように、上昇
及び下降）において反転され且つサンプルされた入力ク
ロック信号５０２である。簡単に説明すると、ＸＯＲ装
置５３４の効果を無視すると、Ｄ型フリップフロップ５
３２の出力端５２２に供給される信号５２２は入力クロ
ック信号５０２と同一である。
【００１９】次に、パターン発生器５１４の動作及びそ
のＤ型フリップフロップ５３２のＱ出力端に供給される
信号５２２へ与える効果について説明する。該パターン
発生器は入力クロック信号５０２を受取り且つパターン
発生器５１４の分割器（割算器）５３８は入力クロック
信号５０２を分割即ち割算する。例えば、分割器５３８
は入力クロック信号を２で割算して分割した入力クロッ
ク信号５４０（図１２Ｆ）を発生することが可能であ
る。この場合には、分割された入力クロック信号５４０
は入力クロック信号５０２の各二つの上昇遷移に対して
一つの上昇遷移を有している。同様に、分割された入力
クロック信号５４０は入力クロック信号５０２の各二つ
の下降遷移に対して一つの下降遷移を有している。この
ことは、図１２Ｆを参照することによって理解すること
が可能であり、そこでは、図示した分割された入力クロ
ック信号５４０は２の係数で割算された入力クロック信
号５０２である。
【００２０】パターン信号発生について図３及び図４Ｃ
を参照して上に説明しているので、図１１パターン発生
器は、その状態がシーケンサクロック信号５４０によっ
て前進されるシーケンサ５４２を使用しているものであ
り、且つシーケンサクロック信号５４０が入力クロック
信号５０２の分割されたものであるという点を除いて、
その説明を繰返しここで行うことはしない。
【００２１】図１１を参照すると、ＸＯＲ装置５３４の
効果について説明する。特に、パターン発生器５１４に
よって発生されたパターン信号５１６において遷移が存
在する場合には、ＸＯＲ装置５３４は信号５３０を反転
させる効果を有している（該信号は、入力クロック信号
５０４の反転し且つ遅延したものである）。従って、Ｄ
型フリップフロップ５３２のＱ出力端に供給される高周
波数クロック信号５２２が「二重周波数」信号５２６の
各上昇遷移における信号５３６と同一であるので、パタ
ーン信号５１６はＤ型フリップフロップ５３２をして、
そのＱ出力端において、パターン信号５１６の各遷移に
おいて一つの遷移が排除されている点を除いて、入力ク
ロック信号５０２と同一である高周波数クロック信号５
２２を供給させる効果を有している。
【００２２】高周波数クロック信号５２２はマイクロプ
ロセサによって直接的に使用することが可能である。高
周波数クロック信号５２２も分割器（割算器）５４４に
よって分割され、マイクロプロセサアナログフロントエ
ンドによって使用することの可能なジッタのないクロッ
ク信号を得ることが可能である。
【００２３】一実施例においては、シーケンサ５４２に
よって発生されるパターン信号５１６のシーケンス長は
１２８に選択され、分割器５３８が入力クロック信号５
０２を分割する除数Ｄは４に選択されており、且つパタ
ーン信号５１６の各シーケンス内の遷移の数は３２に選
択されている。分割器５４４が高周波数クロック信号５
２２を分割即ち割算することの可能な非単位除数を選択
する公式について以下に説明する。
【００２４】特に、次式によってより小さな除数「Ｍ」
を決定することが可能である。
【００２５】Ｍ＝（Ｄ×Ｌ）−（Ｘ／２） 尚、Ｄ：分割器５３８が入力クロック信号５０２を分割
する除数； Ｌ：繰返しの前にシーケンサ５４２によって発生される
パターン信号５１６のシーケンス長； Ｘ：シーケンス当たりのパターン信号５１６における遷
移数。
【００２６】今説明した実施例の場合には、除数「Ｍ」
は以下の如くである。
【００２７】 Ｍ＝（４×１２８）−（３２／２）＝４９６ 及び、１６ｄＢＥＭＩの改善が得られる。
【００２８】別の実施例においては、パラメータは以下
の如くに選択される。即ち、Ｌ＝３３；Ｄ＝１；Ｘ＝
２、その結果除数「Ｍ」は３２となる。この実施例のシ
ーケンサ５４２は次のような規則に従って動作し、即ち
シーケンス＃はモジュロ１３２カウンタであり、それは
分割された入力クロック信号５４０の各上昇遷移におい
て前進される。
【００２９】０≦シーケンス＃≦６３である場合には、
シーケンサの出力は１であり、そうでなく、６４≦シー
ケンス＃≦９２である場合には、シーケンサの出力は０
であり、そうでなく、９３≦シーケンス＃≦１１８であ
る場合には、シーケンサの出力は１であり、そうでな
く、１１９≦シーケンス＃≦１３１である場合には、シ
ーケンサの出力は０である。
【００３０】一般的に、マイクロプロセサアナログフロ
ントエンドの高周波数要求を満足させるためには除数
「Ｍ」は比較的低いものであることが望ましい。更に、
パターン信号における各遷移が高周波数クロック５２２
をして入力クロック信号５０２よりも低いものとさせる
ことを理解することが可能である。そのために、高周波
数クロック信号５２２における所要のスペクトルの広が
りを得ながら、パターン信号５１６においての遷移数
「Ｘ」を最小とすることが望ましい。
【００３１】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、制御回路を制御するパラメータの幾つか又
は全て（例えば、整数定数、動作モード、パターン発生
器機能、パターン信号遷移点）はプログラム可能なもの
とすることが可能であり、且つ、そうであるから、マイ
クロプロセサなどの外部回路からロードさせることが可
能である。
【図面の簡単な説明】
【図１】 どの様にしてサンプリングクロック信号がコ
ーダによって発生されるかを示した概略ブロック図。
【図１−１】 本発明に基づく通信信号レシーバの一実
施例を示した概略ブロック図。
【図２】 図１の回路の動作を示したタイミング線
図。
【図３】 コーダの実施例３００をより詳細に示した概
略ブロック図。
【図４】 図３の回路の動作を示したタイミング線
図。
【図５】 図３の回路によって発生させることの可能な
高周波数クロック信号を示した概略図。
【図６】 図５の高周波数クロック信号を３２によって
割算した分割器（図３）から得られるジッタのないクロ
ック信号を示した概略図。
【図７】 「純粋な」入力クロック信号の周波数スペク
トルの一例を示した概略図。
【図８】 対応する図５の変調高周波数クロック信号の
周波数スペクトルを示しており特に１０ｄＢの改良を実
現した周波数スペクトルを示した概略図。
【図９】 図３の回路によって発生することの可能な高
周波数クロック信号であって、図３のパターン発生器に
よって発生されるパターン信号が入力クロック信号の６
４個の遷移当たり３個の遷移を持っている状態を示した
概略図。
【図１０】 二つの特定の確定的シーケンスのうちの一
つがパターン信号としてランダムに選択されることから
得られる高周波数クロック信号の周波数スペクトルを示
した概略図。
【図１１】 図３の回路の一つの可能な実現例を示した
概略ブロック図。
【図１２】 （ａ）乃至（ｆ）は図１１の回路の動作を
示した各タイミング線図。
【符号の説明】
１２ アナログ・デジタル変換器 １４ 入力変調キャリア波形 １５ デジタルレプリカ １６ サンプリングクロック信号 ２０ 周期的クロック信号 ２２ オシレータ ２４ パターン信号 ２６ プロセサ １００ コーダ（ｃｏｄｅｒ）

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 通信信号レシーバにおいて、アナログデ
    ータ信号をサンプルし且つ該アナログデータ信号をサン
    プリングクロック信号の遷移に応答して前記アナログデ
    ータ信号のデジタルレプリカへ変換させるサンプリング
    回路が設けられており、 前記デジタルサンプルの少なくとも一部を解析し且つ前
    記解析に応答して前記サンプリングのタイミングに対す
    る調節を決定する調節決定回路が設けられており、前記
    調節決定回路は前記決定された調節を表わす調節信号を
    発生し、 前記サンプリングクロック信号を発生するクロック発生
    回路が設けられており、前記クロック発生回路は、前記
    調節信号に応答して前記サンプリングクロック信号の周
    波数を修正する回路を具備しており、前記サンプリング
    クロック信号が、 （ａ）第一論理状態から第二論理状態へ且つ前記第一論
    理状態へ交番する遷移を持った第一クロック信号を受取
    る第一回路と、 （ｂ）ｘ及びＬが整数であって且つ０＜ｘ＜Ｌであると
    して、前記第一クロック信号のＬ個の遷移の連続する組
    のうちの各々からｘ個の遷移を除去することによって変
    調クロック信号を発生する第二回路と、 （ｃ）Ｍが余りなしでＬ−ｘへ均等に分割可能な整数で
    あり、前記サンプリングクロック信号が前記変調クロッ
    ク信号の任意の組のＭ個の遷移に対し正確に１個の遷移
    を有するように、前記サンプリングクロック信号を発生
    するために前記変調クロック信号をＭで割算する回路
    と、を有することを特徴とする通信信号レシーバ。
  2. 【請求項２】 請求項１において、回路（ｂ）が、前記
    第一クロック信号の遷移に応答するパターン信号を発生
    する回路を有しており、前記回路（ｂ）が前記パターン
    信号に応答して前記ｘ個の遷移を除去することを特徴と
    する通信信号レシーバ。
  3. 【請求項３】 請求項２において、前記第一クロック信
    号のＬ個の遷移の前記連続する組のうちの各々に対し
    て、前記パターン信号がそれに対応する正確にｘ個の遷
    移を有しており、且つ回路（ｂ）によって前記第一クロ
    ック信号の前記Ｌ個の遷移の連続した組の各々から除去
    したｘ個の遷移が前記パターン信号における前記ｘ個の
    遷移と１対１に対応していることを特徴とする通信信号
    レシーバ。
  4. 【請求項４】 請求項１において、前記第一クロック信
    号のＬ個の遷移の前記連続した組の各々から回路（ｂ）
    によって除去したｘ個の遷移が前記Ｌ個の遷移の間でラ
    ンダムに分布されていることを特徴とする通信信号レシ
    ーバ。
  5. 【請求項５】 請求項１において、前記第一クロック信
    号のＬ個の遷移の前記連続する組の各々から回路（ｂ）
    によって除去されたｘ個の遷移が予め定められているこ
    とを特徴とする通信信号レシーバ。
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