JPH11265587A - 不揮発性半導体メモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 多値データを書き込む際、書き込み状態を短
時間で確認できるようにする。 【解決手段】 メモリセルトランジスタ１が接続される
ビット線３に、メモリセルトランジスタ１と並列に電流
制限回路１０を接続する。電流制限回路１０の電流容量
を書き込みデータの内容に応じて変更し、ビット線３か
らメモリセルトランジスタ１に流れる読み出し電流ｉr1
とビット線３から電流制限回路１０へ流れる読み出し電
流ｉr2との和が、所定の値に収束した時点で書き込み動
作を停止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フローティングゲ
ートを有するメモリセルトランジスタによって多値デー
タの記憶を可能にする不揮発性半導体メモリ装置に関す
る。

【０００２】

【従来の技術】電気的に消去可能なプログラマブルＲＯ
Ｍ(EEPROM:Electrically Erasable Programmable ROM)
においては、フローティングゲートとコントロールゲー
トとを有する２重ゲート構造のトランジスタによってメ
モリセルが形成される。このような２重ゲート構造のメ
モリセルトランジスタの場合、フローティングゲートの
ドレイン領域側に発生するホットエレクトロンをソース
側へ加速し、その加速電子の一部をフローティングゲー
トへ注入することによってデータの書き込みが行われ
る。そして、フローティングゲートに電荷が注入された
か否かによるメモリセルトランジスタの動作特性の差を
検出すること、即ち、しきい値の変化を検出すること
で、データの読み出しが行われる。

【０００３】図６は、２重ゲート構造のメモリセルトラ
ンジスタを有する半導体メモリ装置の構成を示す回路図
であり、図７は、その動作を説明するタイミング図であ
る。この図においては、メモリセルを４行×１列に配置
した場合を示し、列選択の回路は省略してある。メモリ
セルトランジスタ１は、電気的に独立したフローティン
グゲート及びフローティングゲートに一部が重なるコン
トロールゲートを有する。このメモリセルトランジスタ
１は、コントロールゲートに印加される電位に応答して
オン／オフするものであり、フローティングゲートに蓄
積される電荷の量に応じてそのしきい値を変動させる。
ワード線２は、メモリセルトランジスタ１の各行に対応
して配置され、各メモリセルトランジスタ１のコントロ
ールゲートにそれぞれ接続される。ビット線３は、メモ
リセルトランジスタ１の列に対応して配置され、各メモ
リセルトランジスタ１のドレインが共通に接続されると
共に、後述する比較回路８に接続される。ソース線４
は、各メモリセルトランジスタ１の間に配置され、各メ
モリセルトランジスタ１のソースが共通に接続される。

【０００４】行選択回路５は、各ワード線２に接続さ
れ、ロウアドレス情報に基づいて生成した行選択信号Ｌ
Ｓ１〜ＬＳ４を各ワード線２に供給する。この行選択信
号ＬＳ１〜ＬＳ４は、選択クロックφcに応答し、４行
のワード線２の何れか１本を選択的に活性化するもので
あり、活性化されたワード線２に接続されたメモリセル
トランジスタ１のコントロールゲートがオンされる。
尚、メモリセルトランジスタ１を複数列配置する場合に
は、カラムアドレス情報に基づいて所望の列を選択する
ように構成する。これにより、複数のメモリセルトラン
ジスタ１の内の１つが、ロウアドレス情報（及びカラム
アドレス情報）に従って指定され、比較回路８に接続さ
れる。

【０００５】読み出し制御回路６は、ビット線３に接続
され、選択クロックφcに同期した読み出しクロックφr
に応答し、ビット線３に読み出し動作のための電位Ｖrd
を供給してプリチャージする。読み出し制御回路６は、
ビット線３のプリチャージが完了した後に電位Ｖrdの供
給を遮断するが、メモリセルトランジスタ１が選択され
るまでは、ビット線３が電気的にフローティングの状態
となるため、その電位Ｖrdが保持される。書き込み制御
回路７は、ソース線４に接続され、選択クロックφcに
同期した書き込みクロックφwに応答して書き込み動作
のための電位Ｖwsを供給する。また、書き込み制御回路
７は、ソース線４に対して書き込み電位Ｖwsを供給して
いる期間以外では、接地電位Ｖgを供給する。そして、
書き込み制御回路７から書き込み電位Ｖwsが供給されて
いる期間において、読み出し制御回路６は、ビット線３
に対して接地電位Ｖgを供給する。

【０００６】比較回路８は、読み出し動作において、ビ
ット線３の電位ＶBLと所定の基準電位Ｖrefとを比較
し、ビット線３の電位ＶBLが基準電位Ｖrefまで下がっ
た時点で立ち上がる比較出力Ｃを発生する。時間判定回
路９は、読み出しクロックφrの立ち上がりから比較出
力Ｃの立ち上がりまでの時間を計測し、その計測結果と
書き込みデータに対応して設定される時間情報との一致
を検出して書き込み停止信号Ｅを出力する。

【０００７】メモリセルトランジスタ１に対して多値デ
ータを書き込む際には、書き込みの精度を高めるため、
電荷の注入（書き込み）と注入量の確認（読み出し）と
が短い周期で繰り返される。即ち、メモリセルトランジ
スタ１への書き込みを少しずつ行いながら、その都度読
み出しを行い、記憶させようとしているデータの内容に
読み出し結果が一致した時点で書き込みを停止するよう
に構成される。例えば、図７に示すように、選択クロッ
クφcに同期した書き込みクロックφwの立ち上がってい
る期間が書き込み期間Ｗとなり、選択クロックφcに同
期した読み出しクロックφrの立ち上がっている期間が
読み出し期間Ｒとなる。

【０００８】データの書き込みにおいては、メモリセル
トランジスタ１に対して、ビット線３から接地電位Ｖg
（例えば０Ｖ）が印加され、ソース線４から書き込み電
位Ｖws（例えば１４Ｖ）が印加される。これにより、選
択的にコントロールゲートをオンさせた特定のメモリセ
ルトランジスタ１で、ソース領域からドレイン領域へ向
かって書き込み電流ｉpが流れて、フローティングゲー
トへの電荷の注入が行われる。一方、書き込んだデータ
の読み出しにおいては、ビット線３が読み出し電位Ｖrd
（例えば５Ｖ）にプリチャージされた後、ソース線４が
接地電位Ｖg（例えば０Ｖ）に接続される。そして、特
定のメモリセルトランジスタ１のコントロールゲートを
選択的にオンさせると、そのメモリセルトランジスタ１
のドレイン領域からソース領域へ向かって読み出し電流
ｉrが流れる。このとき、メモリセルトランジスタ１で
は、書き込まれたデータ（フローティングゲートに蓄積
された電荷量）に応じてしきい値が変化しているため、
そのしきい値の変化がビット線３の電位ＶBLの降下速度
の差となって現れる。即ち、メモリセルトランジスタ１
のしきい値が低く、選択時のオン抵抗値が小さいときに
は、ビット線３の電位ＶBLの降下が速くなるのに対し、
逆に、しきい値が高く、選択時のオン抵抗値が高いとき
には、ビット線３の電位ＶBLの降下が遅くなる。そこ
で、ビット線３の電位ＶBLが所定の電位Ｖrefまで下が
ったことを比較回路８で検出し、読み出し動作の開始か
ら比較回路８の検出タイミングまでの時間を時間判定回
路９により計測するように構成している。

【０００９】例えば、１つのメモリセルトランジスタ１
で４値を記憶する場合、メモリセルトランジスタ１のし
きい値は、４種類に設定される。そして、その４種類の
しきい値に対応して読み出されるビット線３の電位ＶBL
の変動も、図８に示すように４種類となる。即ち、メモ
リセルトランジスタ１に対して、全く書き込みが成され
ていない場合には、ビット線３の電位ＶBLは、曲線ａに
示すように、読み出し動作の開始のタイミングｔ0から
素早く降下し、最も速いタイミングｔ1で所定の基準電
位Ｖrefになる。そして、メモリセルトランジスタ１に
対して「１／３」または「２／３」のデータの書き込み
が成されている場合、曲線ｂまたはｃに示すように、ビ
ット線３の電位ＶBLは、曲線ａに比べてゆっくりと降下
し、タイミングｔ1よりも遅いタイミングｔ2またはｔ3
で所定の基準電位Ｖrefになる。尚、メモリセルトラン
ジスタ１に完全な書き込みが成されており、選択時でも
オンしない場合には、直線ｄに示すように、ビット線３
の電位ＶBLはプリチャージされた電位Ｖrdを維持する。
そこで、ビット線３の電位ＶBLが、読み出し動作を開始
してから基準電位Ｖrefとなるまでの時間を計測し、そ
の時間とタイミングｔ0からタイミングｔ1〜ｔ3までの
時間との一致を検出して書き込み動作を停止するように
している。

【００１０】

【発明が解決しようとする課題】ビット線３の電位ＶBL
の降下時間を計測して書き込みデータの確認（読み出
し）を行う場合、読み出し動作に要する時間は、最も降
下速度が遅くなる条件によって決められる。図８に示す
ような４値のデータを書き込む場合、書き込みデータの
読み出しには、少なくとも、タイミングｔ0からタイミ
ングｔ3までの時間が必要になる。このような読み出し
動作の遅れは、書き込み動作と読み出し動作とを繰り返
す多値データの書き込みにおいて、その動作に要する時
間を長くする。特に、メモリセルトランジスタ１の微細
化により電流容量が少なくなったり、低電圧駆動をする
場合には、読み出し動作において流れる電流が少なくな
るため、書き込み動作に要する時間はさらに長くなる。

【００１１】そこで本発明は、書き込みデータの確認に
要する時間を短縮し、多値データの書き込みを短時間で
完了できるようにすることを目的とする。

【００１２】

【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、電気的に独立したフローティングゲートを有し、こ
のフローティングゲートに蓄積される電荷の量に応じて
オン抵抗値を変化させるメモリセルトランジスタと、上
記メモリセルトランジスタにソース側から書き込み電流
を供給してフローティングゲートへ電荷を注入させる書
き込み制御回路と、上記メモリセルトランジスタにドレ
イン側から読み出し電流を供給する読み出し制御回路
と、上記読み出し制御回路に対して上記メモリセルトラ
ンジスタと並列に接続され、書き込みデータの内容に応
じて電流容量を変化させる電流制限回路と、を備え、上
記読み出し制御回路から上記メモリセルトランジスタへ
流れる電流と上記電流制限回路へ流れる電流との和が所
定の量に達するまで、上記書き込み回路からの書き込み
電流の供給と上記読み出し制御回路からの読み出し電流
の供給とを交互に繰り返すことにある。

【００１３】本発明によれば、メモリセルトランジスタ
のオン抵抗値が大きいときには、電流制限回路の電流容
量が大きくなり、書き込み制御回路から電流制限回路へ
流れる電流の量が増加する。そして、書き込み制御回路
から流れ出す電流の総和は、メモリセルトランジスタの
オン抵抗値にかかわらず、最終的に、ほぼ一定の量に収
束する。従って、メモリセルトランジスタのオン抵抗値
が大きい場合でも、読み出し動作に要する時間が長くな
ることはない。

【００１４】

【発明の実施の形態】図１は、本発明の不揮発性半導体
メモリ装置の第１の実施形態を示す回路図である。この
図において、メモリセルトランジスタ１、ワード線２、
ビット線３及びソース線４は、図６と同一の構成であ
り、これらに接続されるロウデコーダ５、読み出し制御
回路６、書き込み制御回路７及び比較回路８について
も、図６と同一の構成である。

【００１５】本発明の特徴とするところは、ビット線３
に電流制限回路１０を接続し、ビット線３からメモリセ
ルトランジスタ１を通してソース線４側へ読み出し電流
を流すと共に、ビット線３から電流制限回路１０へも読
み出し電流を流すようにしたことにある。このとき、電
流制限回路１０の電流容量を、メモリセルトランジスタ
１に書き込むデータの内容に応じて変化させるようにし
ている。これにより、書き込みが完了した時点での読み
出し電流の総和は、書き込みデータの内容に関係なく一
定となるため、読み出し動作は短い時間で完了する。

【００１６】電流制限回路１０は、電流制御素子として
のトランジスタ１１及びこのトランジスタ１１のオン／
オフを制御するデコーダ１２により構成される。トラン
ジスタ１１は、それぞれ一定の電流容量を有し、メモリ
セルトランジスタ１に書き込もうとする多値データのス
テップ数に応じた数だけビット線３と接地点との間に並
列に接続される。本実施形態では、４値を記憶する場合
に対応して、電流容量を３段階で変更できるように２つ
のトランジスタ１１を並列に接続している。デコーダ１
２は、選択クロックφcの立ち上がりに応答し、書き込
みデータの内容に従う数だけトランジスタ１１をオンさ
せる。例えば、「０」「１／３」「２／３」「１」の４
値のうち、「１／３」を記憶する場合にはトランジスタ
１１を１つだけオンさせ、「２／３」を記憶する場合に
はトランジスタ１１を２つともオンさせるように構成さ
れる。これにより、「１／３」が記憶されたメモリセル
トランジスタ１に読み出し電流を流したときのビット線
３の電位ＶBLの変動特性は、図２に示すように、曲線ｂ
から曲線ａへ変化する。同様に、「２／３」が記憶され
たメモリセルトランジスタ１に読み出し電流を流したと
きのビット線３の電位ＶBLの変動特性も曲線ｃから曲線
ａへ変化する。尚、メモリセルトランジスタ１に対して
「１」を記憶する場合には、メモリセルトランジスタ１
に読み出し電流が流れないように十分な書き込みを行え
ばよいため、電流制御回路１０を動作させて書き込みデ
ータを確認する必要はない。

【００１７】時間判定回路９'は、読み出しクロックφr
の立ち上がりから比較回路８の比較結果Ｃの立ち上がり
までの時間を計測し、その計測結果を所定の基準値と対
比することにより、計測結果が基準値を超えた時点で書
き込み停止信号Ｅを立ち上げる。メモリセルトランジス
タ１は、書き込みが繰り返される毎にしきい値が高くな
って、読み出し動作におけるオン抵抗値が高くなるた
め、読み出し動作では、ビット線３の電位ＶBLの降下が
段階的に遅くなる。書き込み動作の初期の段階では、ビ
ット線３から電流制限回路１０へ流れる書き込み電流の
分だけビット線３の電位ＶBLの降下が速くなっており、
この降下速度が所定の降下速度となるまで書き込み動作
を繰り返すように構成される。従って、書き込みデータ
の読み出しに要する時間は、書き込み完了時点が最も長
くなる。図６に示す時間判定回路９においては、判定の
基準値を書き込みデータに対応付けて可変に設定してい
るが、この時間判定回路９'では、一定に固定される。
例えば、図２において、タイミングｔ0からタイミング
ｔ1までの間の時間に対応する値を基準値とし、全ての
場合において、ビット線３の電位ＶBLの降下が曲線ａに
一致した時点で書き込み動作を停止するように構成され
る。

【００１８】図３は、時間判定回路９'の一例を示すブ
ロック図である。時間判定回路９'は、カウンタ９ａ、
ラッチ９ｂ及び比較器９ｃにより構成される。カウンタ
９ａは、読み出しクロックφrの立ち上がりのタイミン
グでリセットされ、選択クロックφcよりも十分に短い
周期を有するクロックＣＫをカウントし、一定の周期で
増加するカウント値を出力する。ラッチ９ｂは、比較回
路８の判定結果Ｃの立ち上がりのタイミングでカウンタ
９ａのカウント値を取り込んで保持する。そして、比較
器９ｃは、ラッチ９ｂに保持されたカウント値と所定の
基準値とを比較し、カウント値が基準値を超えたときに
立ち上がる書き込み停止信号Ｅを発生する。

【００１９】図２に従う場合、曲線ａにおいて、読み出
し開始のタイミングｔ0からビット線３の電位ＶBLが基
準電位Ｖrefとなるタイミングｔ1までの時間とクロック
ＣＫの周期とに対応して基準値が設定される。即ち、図
２に示すタイミングｔ0からタイミングｔ1までにクロッ
クＣＫによってカウンタ９ａがカウントアップされる数
が基準値として設定される。ラッチ９ｂに保持されるカ
ウント値は、ビット線３の電位ＶBLが実際に基準電位Ｖ
refまで降下するのに要する時間に対応するものであ
り、書き込み動作を開始した時点では、基準値よりも小
さくなっている。書き込み動作が繰り返されると、ビッ
ト線３の電位ＶBLが基準電位Ｖrefまで降下するのに要
する時間が長くなるため、ラッチ９ｂに保持されるカウ
ント値が大きくなる。そして、ラッチ９ｂに保持された
カウント値が基準値を超えたとき、即ち、ビット線３の
電位ＶBLが基準電位Ｖrefまで降下するのに要する時間
が図２のタイミングｔ0〜ｔ1の間の時間よりも長くなっ
たときに書き込み停止信号Ｅが立ち上げられる。これに
より、各メモリセルトランジスタ１のフローティングゲ
ートには、所望の書き込みデータに対応した電荷が注入
される。

【００２０】図４は、本発明の第２の実施形態を示すブ
ロック図である。この実施形態において、電流制限回路
２０以外は、図１と同一の構成である。電流制限回路２
０は、電流制御素子としての１つのトランジスタ２１及
びそのゲートに可変電位を供給する可変電位源２２によ
り構成される。トランジスタ２１は、ビット線３と接地
点との間に接続され、そのオン抵抗値をゲートに印加さ
れる電位、詳しくは、ゲート・ソース間に印加される電
位差に応答して変化させる。可変電位源２２は、書き込
みデータを取り込み、その内容に応じた電位をトランジ
スタ２１のゲートに印加する。これにより、トランジス
タ２１の電流容量が書き込みデータの内容に応じて可変
に設定され、図１の電流制限回路１０と同一の動作を実
現できる。

【００２１】図５は、本発明の第３の実施形態を示すブ
ロック図である。本実施形態においては、メモリセルト
ランジスタ１と並列に配置したダミーセルトランジスタ
１３を用いて基準電位Ｖrefを取り出すように構成して
いる。ダミーセルトランジスタ１３は、メモリセルトラ
ンジスタ１と同一の構造を有し、消去状態のままで各メ
モリセルトランジスタ１と並列に配置される。これらの
ダミーセルトランジスタ１３は、コントロールゲートが
メモリセルトランジスタ１と共通のワード線２にそれぞ
れ接続され、同一行のメモリセルトランジスタ１と同時
に選択される。ダミービット線１４は、ダミーセルトラ
ンジスタ１３の配列に沿って配置され、ダミーセルトラ
ンジスタ１３のドレインが接続されると共に、比較回路
８の反転入力に接続される。このダミービット線１４の
電位が、基準電位Ｖrefとなる。

【００２２】読み出し制御回路６'は、ビット線３及び
ダミービット線１４に接続され、ビット線３及びダミー
ビット線１４に対し、それぞれ読み出し電位Ｖrdを供給
してプリチャージする。比較回路８は、図１の比較回路
８と同一のものであり、ビット線３の電位ＶBLとダミー
ビット線１４の電位である基準電位Ｖrefとを比較す
る。判定回路１５は、読み出しクロックφrに対して一
定の位相差を有する遅延読み出しクロックφdrの立ち上
がりのタイミングで比較回路８の比較結果Ｃを取り込
み、ビット線３の電位ＶBLが基準電位Ｖrefよりも高く
なったときに書き込み停止信号Ｅを立ち上げる。ダミー
ビット線１４から得られる基準電位Ｖrefは、消去状態
のダミーセルトランジスタ１３に流れる読み出し電流に
よって接地電位Ｖgまで降下する。その降下速度は、電
流制限回路１０へ読み出し電流を流さない状態で、書き
込みが成されていないメモリセルトランジスタ１に読み
出し電流を流したときの降下速度、即ち、図２に示す曲
線ａに一致する。そこで、ビット線３の電位ＶBLの降下
と基準電位Ｖrefの降下とを比較するため、読み出しク
ロックφrの立ち上がりから所定の期間経過した後に比
較回路８の判定結果Ｃを取り込むようにしている。第３
の実施形態のように、ダミーセルトランジスタ１３を用
いて基準電位Ｖrefを取り出すように構成すれば、電源
電位の変動や温度変化の影響を受けにくくなり、安定し
た判定動作を実現できる。

【００２３】以上の実施例においては、メモリセルトラ
ンジスタ１を４行×１列で配置した場合を例示している
が、メモリセルトランジスタ１を５行以上あるいは複数
列とすることも容易である。この場合には、複数のビッ
ト線とビット線の電位ＶBLを判定する差動アンプとの間
に列選択のための選択回路が設けられる。また、メモリ
セルトランジスタ１に記憶させる多値データは、４値に
限るものではなく、８値（３ビット分）、１６値（４ビ
ット分）あるいはそれ以上でも可能である。その場合、
電流制限回路１０、２０は、記憶データのステップ数に
応じた段階で電流容量を変化させるように構成すればよ
い。

【００２４】

【発明の効果】本発明によれば、書き込み動作と読み出
し動作とを繰り返してメモリセルに多値データを記憶さ
せる場合、読み出し動作に要する時間を短縮することが
でき、結果的に書き込み時間を短縮することができる。

【図面の簡単な説明】

【図１】本発明の不揮発性半導体メモリ装置の第１の実
施形態を示す回路図である。

【図２】読み出し動作の際のビット線の電位の降下の様
子を示す特性図である。

【図３】時間判定回路の構成の一例を示すブロック図で
ある。

【図４】本発明の不揮発性半導体メモリ装置の第２の実
施形態を示す回路図である。

【図５】本発明の不揮発性半導体メモリ装置の第３の実
施形態を示す回路図である。

【図６】従来の不揮発性半導体メモリ装置の構成を示す
回路図である。

【図７】従来の不揮発性半導体メモリ装置の動作を説明
するタイミング図である。

【図８】読み出し動作の際のビット線の電位の降下の状
態を示す特性図である。

【符号の説明】

１ メモリセルトランジスタ ２ ワード線 ３ ビット線 ４ ソース線 ５ ロウデコーダ ６、６' 読み出し制御回路 ７ 書き込み制御回路 ８ 比較回路 ９、９' 時間判定回路 １０、２０ 電流制限回路 １１、２１ トランジスタ（電流制御素子） １２ デコーダ １３ ダミーセルトランジスタ １４ ダミービット線 １５ 判定回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 電気的に独立したフローティングゲート
   を有し、このフローティングゲートに蓄積される電荷の
   量に応じてオン抵抗値を変化させるメモリセルトランジ
   スタと、上記メモリセルトランジスタにソース側から書
   き込み電流を供給してフローティングゲートへ電荷を注
   入させる書き込み制御回路と、上記メモリセルトランジ
   スタにドレイン側から読み出し電流を供給する読み出し
   制御回路と、上記読み出し制御回路に対して上記メモリ
   セルトランジスタと並列に接続され、書き込みデータの
   内容に応じて電流容量を変化させる電流制限回路と、を
   備え、上記読み出し制御回路から上記メモリセルトラン
   ジスタへ流れる電流と上記電流制限回路へ流れる電流と
   の和が所定の量に達するまで、上記書き込み回路からの
   書き込み電流の供給と上記読み出し制御回路からの読み
   出し電流の供給とを交互に繰り返すことを特徴とする不
   揮発性半導体メモリ装置。
2. 【請求項２】 上記電流制限回路は、一定の電流容量を
   有し、それぞれ上記読み出し制御回路に並列に接続され
   る複数の電流制御トランジスタを含み、上記複数の電流
   制御トランジスタが上記書き込みデータの内容に応じて
   選択的にオンすることを特徴とする請求項１に記載の不
   揮発性半導体メモリ装置。
3. 【請求項３】 上記電流制限回路は、上記読み出し制御
   回路に接続され、ゲート・ソース間に印加される電位差
   に応じて電流容量を変化させる電流制御トランジスタを
   含み、上記書き込みデータの内容に応じた電位差が上記
   電流制御トランジスタのゲート・ソース間に与えられる
   ことを特徴とする請求項１に記載の不揮発性半導体メモ
   リ装置。
4. 【請求項４】 上記メモリセルトランジスタと同一の構
   造を成し、上記メモリセルトランジスタと並列に接続さ
   れるダミーセルトランジスタと、上記読み出し制御回路
   から上記メモリセルトランジスタ及び上記電流制限回路
   へ読み出し電流を流したときに上記メモリセルトランジ
   スタのドレイン側に生じる電位変動を、上記読み出し制
   御回路から上記ダミーセルトランジスタへ読み出し電流
   を流したときに上記ダミーセルトランジスタのドレイン
   側に生じる電位変動と比較する比較回路と、をさらに備
   え、上記比較回路の比較結果に応答して、上記書き込み
   回路からの書き込み電流の供給及び上記読み出し制御回
   路からの読み出し電流の供給の繰り返しを停止すること
   を特徴とする請求項１に記載の不揮発性半導体メモリ装
   置。