JPH11265589A - ナンドタイプセルアレーを含む不揮発性メモリ装置のプログラム方法 - Google Patents
ナンドタイプセルアレーを含む不揮発性メモリ装置のプログラム方法Info
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- JPH11265589A JPH11265589A JP36574498A JP36574498A JPH11265589A JP H11265589 A JPH11265589 A JP H11265589A JP 36574498 A JP36574498 A JP 36574498A JP 36574498 A JP36574498 A JP 36574498A JP H11265589 A JPH11265589 A JP H11265589A
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Abstract
(57)【要約】
【課題】 プログラム順序と関係なしにプログラムする
ことができるメモリ装置を提供する。 【解決手段】 ナンドセルアレーを含む非揮発性半導体
メモリ装置のプログラム方法に関するものである。プロ
グラム動作時、パス電圧は、非選択されたワードライン
に供給され、パス電圧より低い電圧は、選択されたワー
ドラインとリファレンス選択回路との間に位置し、選択
されたワードラインと隣接なワードラインだけに供給さ
れる。
ことができるメモリ装置を提供する。 【解決手段】 ナンドセルアレーを含む非揮発性半導体
メモリ装置のプログラム方法に関するものである。プロ
グラム動作時、パス電圧は、非選択されたワードライン
に供給され、パス電圧より低い電圧は、選択されたワー
ドラインとリファレンス選択回路との間に位置し、選択
されたワードラインと隣接なワードラインだけに供給さ
れる。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体メ
モリ装置に関するものであり、より詳しくは、ナンド
（ＮＡＮＤ）タイプセルアレーを含む、電気的に消去可
能な、かつ、プログラム可能な書き込み専用メモリ、す
なわち、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅ
ｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ
Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）装置のプログラミ
ング方法に関するものである。
モリ装置に関するものであり、より詳しくは、ナンド
（ＮＡＮＤ）タイプセルアレーを含む、電気的に消去可
能な、かつ、プログラム可能な書き込み専用メモリ、す
なわち、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅ
ｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ
Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）装置のプログラミ
ング方法に関するものである。
【０００２】
【従来の技術】メモリ容量を増加させるため、ナンド
（ＮＡＮＤ）構造のメモリセル（以下、ナンドセルスト
リング（ＮＡＮＤ ｃｅｌｌ ｓｔｒｉｎｇ）と称す
る）を含むＥＥＰＲＯＭ装置が開発された。
（ＮＡＮＤ）構造のメモリセル（以下、ナンドセルスト
リング（ＮＡＮＤ ｃｅｌｌ ｓｔｒｉｎｇ）と称す
る）を含むＥＥＰＲＯＭ装置が開発された。
【０００３】図１は、ビットラインに各々連結されたナ
ンドセルストリングを示す図面である。図１を参照する
と、ナンドセルストリング１０２・１０４は、２つの選
択トランジスターＭｓｓ、Ｍｇｓとドレーン−ソース電
流通路がストリング選択トランジスターＭｓｓのソース
と接地選択トランジスターＭｇｓの接地（ソース）の間
に直列に連結されたメモリセルトランジスターＭ１〜Ｍ
ｉを含む。
ンドセルストリングを示す図面である。図１を参照する
と、ナンドセルストリング１０２・１０４は、２つの選
択トランジスターＭｓｓ、Ｍｇｓとドレーン−ソース電
流通路がストリング選択トランジスターＭｓｓのソース
と接地選択トランジスターＭｇｓの接地（ソース）の間
に直列に連結されたメモリセルトランジスターＭ１〜Ｍ
ｉを含む。
【０００４】各メモリセルトランジスターＭ１〜Ｍｉ
は、そのチャンネルによって分離されたドレーン領域及
びソース領域を含む、さらに、これらのフローティング
ゲートは、チャンネル表面のトンネル酸化膜上に形成さ
れ、その制御ゲートは、フローティングゲート表面の絶
縁膜の間に形成される。ストリング選択トランジスター
Ｍｓｓのドレインは、ビットラインＢＬ１又はビットラ
インＢＬ２と連結され、接地選択トランジスターＭｇｓ
のソースは、共通のソースライン（図示せず）と連結さ
れる。共通ソースラインは、プログラム時又は読出動作
時には、接地される。ストリング選択トランジスターＭ
ｓｓ及び接地選択トランジスターのゲートは、ストリン
グ選択ラインＳＳＬ及び接地選択ラインＧＳＬに、各々
連結される。メモリセルトランジスターＭ１〜Ｍｉのゲ
ートはワードラインＷＬ１〜ＷＬＩに各々連結される。
は、そのチャンネルによって分離されたドレーン領域及
びソース領域を含む、さらに、これらのフローティング
ゲートは、チャンネル表面のトンネル酸化膜上に形成さ
れ、その制御ゲートは、フローティングゲート表面の絶
縁膜の間に形成される。ストリング選択トランジスター
Ｍｓｓのドレインは、ビットラインＢＬ１又はビットラ
インＢＬ２と連結され、接地選択トランジスターＭｇｓ
のソースは、共通のソースライン（図示せず）と連結さ
れる。共通ソースラインは、プログラム時又は読出動作
時には、接地される。ストリング選択トランジスターＭ
ｓｓ及び接地選択トランジスターのゲートは、ストリン
グ選択ラインＳＳＬ及び接地選択ラインＧＳＬに、各々
連結される。メモリセルトランジスターＭ１〜Ｍｉのゲ
ートはワードラインＷＬ１〜ＷＬＩに各々連結される。
【０００５】上述のようなナンド構造は、メモリセルト
ランジスター当たりビットラインと連結されるコンタク
トホールの数が減少することによって、ＥＥＰＲＯＭ装
置におけるメモリ容量の高密度化が達成できる。
ランジスター当たりビットラインと連結されるコンタク
トホールの数が減少することによって、ＥＥＰＲＯＭ装
置におけるメモリ容量の高密度化が達成できる。
【０００６】従来のナンド構造ＥＥＰＲＯＭ装置のプロ
グラム動作は、次のようである。
グラム動作は、次のようである。
【０００７】一般的に、ナンド構造ＥＥＰＲＯＭ装置の
メモリトランジスターをプログラムする前に消去動作が
行われる。この動作から、メモリセルトランジスターＭ
１〜Ｍｉの消去は、消去電圧（例えば、２０Ｖ）を半導
体基板に印加し、例えば、０Ｖの基準電圧（即ち、接地
電圧Ｖｇｓ）をワードラインＷＬ１〜ＷＬｉに印加する
ことによって行われる。メモリセルトランジスターＭ１
〜Ｍｉのゲートに貯蔵される電子は、Ｆ−Ｎトンネリン
グ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉ
ｎｇ）によって抽出され、メモリセルトランジスターＭ
１〜Ｍｉは、ディプリションモード（ｄｅｐｌｅｔｉｏ
ｎ ｍｏｄｅ）トランジスターに変わる。このとき、消
去されたメモリトランジスターは、論理‘０’データを
貯蔵すると仮定する。
メモリトランジスターをプログラムする前に消去動作が
行われる。この動作から、メモリセルトランジスターＭ
１〜Ｍｉの消去は、消去電圧（例えば、２０Ｖ）を半導
体基板に印加し、例えば、０Ｖの基準電圧（即ち、接地
電圧Ｖｇｓ）をワードラインＷＬ１〜ＷＬｉに印加する
ことによって行われる。メモリセルトランジスターＭ１
〜Ｍｉのゲートに貯蔵される電子は、Ｆ−Ｎトンネリン
グ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉ
ｎｇ）によって抽出され、メモリセルトランジスターＭ
１〜Ｍｉは、ディプリションモード（ｄｅｐｌｅｔｉｏ
ｎ ｍｏｄｅ）トランジスターに変わる。このとき、消
去されたメモリトランジスターは、論理‘０’データを
貯蔵すると仮定する。
【０００８】続いて、図２に図示されたようなプログラ
ム又は書き込み動作が行われる。図２は、従来のプログ
ラム動作時のタイミング図である。例えば、メモリセル
トランジスターＭ５がプログラムされると仮定する。こ
の動作から、図２に図示されたように、まず、電源電圧
Ｖｃｃ及び接地電圧Ｖｓｓがストリング選択ラインＳＳ
Ｌ及び接地選択ラインＧＳＬに各々印加される。さら
に、ビットラインＢＬ１、ＢＬ２、各々にはプログラム
されるデータ状態によって接地電圧Ｖｓｓ（データ
０）、又は電源電圧Ｖｃｃ（データ１）が印加される。
ここで、ビットラインＢＬ１には電源電圧Ｖｃｃが印加
され、ビットラインＢＬ２には接地電圧Ｖｓｓが印加さ
れると仮定する。続いて、パス（ｐａｓｓ）電圧（Ｖｐ
ａｓｓ）（例えば、８Ｖ）がワードラインＷＬ１〜ＷＬ
４及びＷＬ６〜ＷＬｉ、即ち、選択されたワードライン
ＷＬ５を除外した非選択されたワードラインに印加さ
れ、半導体基板には基準電圧（例えば、接地電圧Ｖｓ
ｓ）が印加される。所定時間が経過された後、選択され
たワードラインＷＬ５と隣接なワードラインＷＬ４、Ｗ
Ｌ６にはパス電圧Ｖｐａｓｓより低い電圧（例えば、接
地電圧Ｖｓｓ）が印加される。次に、プログラム電圧Ｖ
ｐｇｍ（例えば、１８Ｖ）が選択されたワードラインＷ
Ｌ５に印加される。
ム又は書き込み動作が行われる。図２は、従来のプログ
ラム動作時のタイミング図である。例えば、メモリセル
トランジスターＭ５がプログラムされると仮定する。こ
の動作から、図２に図示されたように、まず、電源電圧
Ｖｃｃ及び接地電圧Ｖｓｓがストリング選択ラインＳＳ
Ｌ及び接地選択ラインＧＳＬに各々印加される。さら
に、ビットラインＢＬ１、ＢＬ２、各々にはプログラム
されるデータ状態によって接地電圧Ｖｓｓ（データ
０）、又は電源電圧Ｖｃｃ（データ１）が印加される。
ここで、ビットラインＢＬ１には電源電圧Ｖｃｃが印加
され、ビットラインＢＬ２には接地電圧Ｖｓｓが印加さ
れると仮定する。続いて、パス（ｐａｓｓ）電圧（Ｖｐ
ａｓｓ）（例えば、８Ｖ）がワードラインＷＬ１〜ＷＬ
４及びＷＬ６〜ＷＬｉ、即ち、選択されたワードライン
ＷＬ５を除外した非選択されたワードラインに印加さ
れ、半導体基板には基準電圧（例えば、接地電圧Ｖｓ
ｓ）が印加される。所定時間が経過された後、選択され
たワードラインＷＬ５と隣接なワードラインＷＬ４、Ｗ
Ｌ６にはパス電圧Ｖｐａｓｓより低い電圧（例えば、接
地電圧Ｖｓｓ）が印加される。次に、プログラム電圧Ｖ
ｐｇｍ（例えば、１８Ｖ）が選択されたワードラインＷ
Ｌ５に印加される。
【０００９】このようなプログラム動作から、電源電圧
ＶｃｃのビットラインＢＬ１と連結されたストリング１
０２内のストリング選択トランジスターＭｓｓは、ター
ンオフされて、セルストリング１０２は、フロート（ｆ
ｌｏａｔ）される。従って、プログラム電圧Ｖｐｇｍが
ストリング１０２内のトランジスターＭ５の制御ゲート
に印加されるとき、ストリング１０２内の選択されたセ
ルトランジスターＭ５のソース、ドレーン、そしてチャ
ンネルの電位は、キャパシタカップリング（ｃａｐａｃ
ｉｔｏｒ ｃｏｕｐｌｉｎｇ）によって上昇する。即
ち、制御ゲートの電位及びソース−ドレーン−チャンネ
ル電位の差は、Ｆ−Ｎトンネリングが発生されるほど、
増加されない。従って、選択されたセルトランジスター
Ｍ５は、消去された状態をそのまま維持させる。
ＶｃｃのビットラインＢＬ１と連結されたストリング１
０２内のストリング選択トランジスターＭｓｓは、ター
ンオフされて、セルストリング１０２は、フロート（ｆ
ｌｏａｔ）される。従って、プログラム電圧Ｖｐｇｍが
ストリング１０２内のトランジスターＭ５の制御ゲート
に印加されるとき、ストリング１０２内の選択されたセ
ルトランジスターＭ５のソース、ドレーン、そしてチャ
ンネルの電位は、キャパシタカップリング（ｃａｐａｃ
ｉｔｏｒ ｃｏｕｐｌｉｎｇ）によって上昇する。即
ち、制御ゲートの電位及びソース−ドレーン−チャンネ
ル電位の差は、Ｆ−Ｎトンネリングが発生されるほど、
増加されない。従って、選択されたセルトランジスター
Ｍ５は、消去された状態をそのまま維持させる。
【００１０】反面、ストリング１０４内の選択されたセ
ルトランジスターＭ５のソース、ドレーン、そしてチャ
ンネル電位は、ストリング１０４内のストリング選択ト
ランジスターＭｓｓが接地電圧ＶｓｓのビットラインＢ
Ｌ２と連結されているため、接地電圧Ｖｇｓと同一であ
り、ストリング選択トランジスターＭｓｓはターンオン
される。そのため、プログラム電圧Ｖｐｇｍがストリン
グ１０４内のトランジスターＭ５の制御ゲートに印加さ
れるとき、電子は、Ｆ−Ｎトンネリングによって、トラ
ンジスターＭ５のフローティングゲートに捕獲され蓄積
される。フローティングゲート上の多くの量の電子の捕
獲と蓄積は、セルトランジジスターＭ５のスレショルド
電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）を上昇さ
せる（例えば、約６〜７Ｖ）原因になる。従って、スト
リング１０４内の選択されたセルトランジスターＭ５
は、エンハンスメントモード（ｅｎｈａｎｃｅｍｅｎｔ
ｍｏｄｅ）トランジスターに変化され、ストリング１
０４内のトランジスターＭ５は、プログラムされる。こ
のとき、プログラムされたメモリセルトランジスター
は、論理‘１’データを貯蔵させる。
ルトランジスターＭ５のソース、ドレーン、そしてチャ
ンネル電位は、ストリング１０４内のストリング選択ト
ランジスターＭｓｓが接地電圧ＶｓｓのビットラインＢ
Ｌ２と連結されているため、接地電圧Ｖｇｓと同一であ
り、ストリング選択トランジスターＭｓｓはターンオン
される。そのため、プログラム電圧Ｖｐｇｍがストリン
グ１０４内のトランジスターＭ５の制御ゲートに印加さ
れるとき、電子は、Ｆ−Ｎトンネリングによって、トラ
ンジスターＭ５のフローティングゲートに捕獲され蓄積
される。フローティングゲート上の多くの量の電子の捕
獲と蓄積は、セルトランジジスターＭ５のスレショルド
電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）を上昇さ
せる（例えば、約６〜７Ｖ）原因になる。従って、スト
リング１０４内の選択されたセルトランジスターＭ５
は、エンハンスメントモード（ｅｎｈａｎｃｅｍｅｎｔ
ｍｏｄｅ）トランジスターに変化され、ストリング１
０４内のトランジスターＭ５は、プログラムされる。こ
のとき、プログラムされたメモリセルトランジスター
は、論理‘１’データを貯蔵させる。
【００１１】上述のようなプログラム動作時、選択され
たセルトランジスター及びストリング選択トランジスタ
ーＭｓｓの間に位置し、選択されたセルトランジスター
に隣接な非選択されたトランジスターは、Ｆ−Ｎトンネ
リングを誘導するため、消去された状態に残すべきであ
る。このため、プログラム方法は、接地選択トランジジ
スターＭｇｓに隣接なセルトランジスターＭ１からスト
リング選択トランジスターＭｓｓに隣接なセルトランジ
スターＭｉに順次的に行うべきである。
たセルトランジスター及びストリング選択トランジスタ
ーＭｓｓの間に位置し、選択されたセルトランジスター
に隣接な非選択されたトランジスターは、Ｆ−Ｎトンネ
リングを誘導するため、消去された状態に残すべきであ
る。このため、プログラム方法は、接地選択トランジジ
スターＭｇｓに隣接なセルトランジスターＭ１からスト
リング選択トランジスターＭｓｓに隣接なセルトランジ
スターＭｉに順次的に行うべきである。
【００１２】
【発明が解決しようとする課題】従って、本発明の目的
は、プログラム順序に対する制約のない非揮発性ＮＡＮ
Ｄ構造のＥＥＰＲＯＭ装置のプログラム方法を提供する
ことである。
は、プログラム順序に対する制約のない非揮発性ＮＡＮ
Ｄ構造のＥＥＰＲＯＭ装置のプログラム方法を提供する
ことである。
【００１３】
【課題を解決するための手段】上述のような本発明の目
的を達成するための本発明の特徴によると、電気消去式
プログラム可能なＲＯＭは、複数のメモリセルトランジ
スター及び複数のワードラインを含む、メモリセルトラ
ンジスター、各々はソース、ドレーンチャンネル、フロ
ーティングゲート及び制御ゲートを含む。セルトランジ
スターの制御ゲートは、ワードラインと連結される。セ
ルトランジスターのソース−ドレーンチャンネルは、セ
ルストリングを選択するためのストリング選択回路と、
基準電位を供給するための基準選択回路の間に直列に連
結される。
的を達成するための本発明の特徴によると、電気消去式
プログラム可能なＲＯＭは、複数のメモリセルトランジ
スター及び複数のワードラインを含む、メモリセルトラ
ンジスター、各々はソース、ドレーンチャンネル、フロ
ーティングゲート及び制御ゲートを含む。セルトランジ
スターの制御ゲートは、ワードラインと連結される。セ
ルトランジスターのソース−ドレーンチャンネルは、セ
ルストリングを選択するためのストリング選択回路と、
基準電位を供給するための基準選択回路の間に直列に連
結される。
【００１４】メモリ装置のプログラム方法は、ストリン
グ選択回路によってセルストリングを選択する段階と、
ワードラインのうち、１つを選択する段階と、非選択さ
れたワードラインでパス電圧を供給する段階と、選択さ
れたワードラインと基準選択回路の間に位置し、選択さ
れたワードラインと隣接なワードラインにパス電圧より
低い電圧を供給する段階と、プログラム電圧を選択され
たワードラインに供給する。この実施形態において、パ
ス電圧より低い電圧は、接地電位である
グ選択回路によってセルストリングを選択する段階と、
ワードラインのうち、１つを選択する段階と、非選択さ
れたワードラインでパス電圧を供給する段階と、選択さ
れたワードラインと基準選択回路の間に位置し、選択さ
れたワードラインと隣接なワードラインにパス電圧より
低い電圧を供給する段階と、プログラム電圧を選択され
たワードラインに供給する。この実施形態において、パ
ス電圧より低い電圧は、接地電位である
【００１５】本発明によるプログラム方法によると、選
択されたセルトランジスターとストリング選択トランジ
スターの間に位置し、選択されたセルトランジスターと
隣接な非選択されたセルトランジスターは、消去された
状態に残る。従って、ナンドセルアレーは、プログラム
順序と関係なしにプログラムすることができる。
択されたセルトランジスターとストリング選択トランジ
スターの間に位置し、選択されたセルトランジスターと
隣接な非選択されたセルトランジスターは、消去された
状態に残る。従って、ナンドセルアレーは、プログラム
順序と関係なしにプログラムすることができる。
【００１６】以下、本発明の望ましい実施形態による参
照図面、図３を参照して説明する。
照図面、図３を参照して説明する。
【００１７】図１は、本発明が適用されるビットライン
ＢＬ１、ＢＬ２が、各々連結された２つのＥＥＰＲＯＭ
ナンドセルストリング（ＮＡＮＤ ｃｅｌｌ ｓｔｒｉ
ｎｇｓ）１０２、１０４を示す回路図である。図面に図
示されたように、各ナンドセルストリング１０２、１０
４は、選択トランジスターＭｓｓを含むストリング選択
回路、選択トランジスターＭｇｓを含む基準選択回路及
び、メモリセルトランジスターＭ１〜Ｍｉを含む。各セ
ルストリング１０２又は１０４内のメモリセルトランジ
スターＭ１〜Ｍｉのドレーン−ソース経路は、ストリン
グ選択回路と基準選択回路の間、即ちストリング選択ト
ランジスター（ｓｔｒｉｎｇ ｓｅｌｅｃｔ ｔｒａｎ
ｓｉｓｔｏｒ）Ｍｓｓのソースと接地選択トランジスタ
ー（ｇｒｏｕｎｄ ｓｅｌｅｃｔ ｔｒａｎｓｉｓｔｏ
ｒ）Ｍｇｓのドレーンの間に直列に連結されている。ス
トリング選択回路は、セルストリング１０２・１０４を
選択し、基準選択回路は、基準電位（例えば、接地電位
Ｖｓｓ）をセルストリング１０２、１０４に供給する。
ＢＬ１、ＢＬ２が、各々連結された２つのＥＥＰＲＯＭ
ナンドセルストリング（ＮＡＮＤ ｃｅｌｌ ｓｔｒｉ
ｎｇｓ）１０２、１０４を示す回路図である。図面に図
示されたように、各ナンドセルストリング１０２、１０
４は、選択トランジスターＭｓｓを含むストリング選択
回路、選択トランジスターＭｇｓを含む基準選択回路及
び、メモリセルトランジスターＭ１〜Ｍｉを含む。各セ
ルストリング１０２又は１０４内のメモリセルトランジ
スターＭ１〜Ｍｉのドレーン−ソース経路は、ストリン
グ選択回路と基準選択回路の間、即ちストリング選択ト
ランジスター（ｓｔｒｉｎｇ ｓｅｌｅｃｔ ｔｒａｎ
ｓｉｓｔｏｒ）Ｍｓｓのソースと接地選択トランジスタ
ー（ｇｒｏｕｎｄ ｓｅｌｅｃｔ ｔｒａｎｓｉｓｔｏ
ｒ）Ｍｇｓのドレーンの間に直列に連結されている。ス
トリング選択回路は、セルストリング１０２・１０４を
選択し、基準選択回路は、基準電位（例えば、接地電位
Ｖｓｓ）をセルストリング１０２、１０４に供給する。
【００１８】各メモリセルトランジスターＭ１〜Ｍｉ
は、そのチャンネルによって分離されるドレイン及びソ
ース領域を含む。さらに、そのフローティングゲート
は、チャンネルを覆うトンネル酸化膜（ｔｕｎｎｅｌ
ｏｘｉｄｅ ｆｉｌｍ）上に形成され、その制御ゲート
はフローティングゲートを覆う絶縁膜（ｄｉｅｌｅｃｔ
ｒｉｃ ｆｉｌｍ）の間に形成される。ストリング選択
トランジスターＭｓｓのドレーンは、ビットラインＢＬ
１又はＢＬ２と連結され、接地選択トランジスターＭｇ
ｓのソースは、共通ソースライン（図示せず）と連結さ
れる。共通ソースラインは、プログラム又は読出動作時
接地される。ストリング選択トランジスターＭｓｓ及び
接地選択トランジスターＭｇｓのゲートは、各々ストリ
ング選択ラインＳＳＬ及び接地選択ラインＧＳＬと連結
される。メモリセルトランジスターＭ１〜Ｍｉのゲート
は、ワードラインＷＬ１〜ＷＬｉと各々連結される。
は、そのチャンネルによって分離されるドレイン及びソ
ース領域を含む。さらに、そのフローティングゲート
は、チャンネルを覆うトンネル酸化膜（ｔｕｎｎｅｌ
ｏｘｉｄｅ ｆｉｌｍ）上に形成され、その制御ゲート
はフローティングゲートを覆う絶縁膜（ｄｉｅｌｅｃｔ
ｒｉｃ ｆｉｌｍ）の間に形成される。ストリング選択
トランジスターＭｓｓのドレーンは、ビットラインＢＬ
１又はＢＬ２と連結され、接地選択トランジスターＭｇ
ｓのソースは、共通ソースライン（図示せず）と連結さ
れる。共通ソースラインは、プログラム又は読出動作時
接地される。ストリング選択トランジスターＭｓｓ及び
接地選択トランジスターＭｇｓのゲートは、各々ストリ
ング選択ラインＳＳＬ及び接地選択ラインＧＳＬと連結
される。メモリセルトランジスターＭ１〜Ｍｉのゲート
は、ワードラインＷＬ１〜ＷＬｉと各々連結される。
【００１９】図３は、本発明の実施形態によるプログラ
ム動作、タイミング図である。
ム動作、タイミング図である。
【００２０】ナンド構造ＥＥＰＲＯＭ装置のメモリトラ
ンジスターのプログラムを行う前に、一般的に消去動作
が行われる。この動作から、メモリセルトランジスター
Ｍ１〜Ｍｉの消去は、消去電位（例えば、２０Ｖ）を半
導体基板に印加し、基準電位（ｒｅｆｅｒｅｎｃｅ ｐ
ｏｔｅｎｔｉａｌ）（例えば、０Ｖ、即ち接地電位Ｖｓ
ｓ）をワードラインＷＬ１〜ＷＬｉに印加することによ
って行われる。チャージキャリア（即ち、電子）は、メ
モリセルトランジスターＭ１〜Ｍｉのフローティングゲ
ートに貯蔵され、Ｆ−Ｎトンネリングによって励起され
て、メモリセルトランジスターＭ１〜Ｍｉは、ディプリ
ションモードトランジスターに変わる。
ンジスターのプログラムを行う前に、一般的に消去動作
が行われる。この動作から、メモリセルトランジスター
Ｍ１〜Ｍｉの消去は、消去電位（例えば、２０Ｖ）を半
導体基板に印加し、基準電位（ｒｅｆｅｒｅｎｃｅ ｐ
ｏｔｅｎｔｉａｌ）（例えば、０Ｖ、即ち接地電位Ｖｓ
ｓ）をワードラインＷＬ１〜ＷＬｉに印加することによ
って行われる。チャージキャリア（即ち、電子）は、メ
モリセルトランジスターＭ１〜Ｍｉのフローティングゲ
ートに貯蔵され、Ｆ−Ｎトンネリングによって励起され
て、メモリセルトランジスターＭ１〜Ｍｉは、ディプリ
ションモードトランジスターに変わる。
【００２１】消去動作を行ってから、図３に図示された
ようなプログラム又は書き込み動作が行われる。例え
ば、トランジスターＭ５がプログラムされると仮定す
る。この動作から、まず、電源電圧Ｖｃｃ及び接地電圧
Ｖｓｓがストリング選択ラインＳＳＬ及び接地選択ライ
ンＧＳＬに、各々印加される。各ビットラインＢＬ１、
ＢＬ２にはプログラムされるデータ状態によって接地電
圧Ｖｓｓ（データ‘０’）又は電源電圧Ｖｃｃ（データ
‘１’）が印加される。続いて、選択されたワードライ
ンＷＬ５を除外したワードラインＷＬ１〜ＷＬ４及びＷ
Ｌ６〜ＷＬｉ（即ち、非選択されたワードライン）にパ
ス（ｐａｓｓ）電圧Ｖｓｓ（例えば、８Ｖ）が印加さ
れ、半導体基板には、基準電位（例えば、接地電圧Ｖｓ
ｓ）が印加される。所定の時間が経過した後、選択され
たワードラインＷＬ５及び接地選択ラインＧＳＬの間に
位置し、選択されたワードラインＷＬ５に隣接のワード
ラインＷＬ４だけパス電圧Ｖｓｓより低い電圧（例え
ば、接地電圧Ｖｓｓ）が印加される。従って、選択され
たトランジスターＭ５とストリング選択トランジスター
Ｍｓｓの間に位置し、選択されたトランジスターＭ５に
隣接の非選択されたトランジスターＭ６は、この動作で
プログラムされた状態と関係なしに伝導状態で残る。こ
れは、選択されたセルトランジスターとストリング選択
トランジスターＭｓｓの間に位置する選択されたセルト
ランジスターに隣接な非選択されたセルトランジスター
は消去状態を維持させることを意味する。その結果、ナ
ンドセルアレーのプログラムは、ランダムな順序で行わ
せることができる。そのため、プログラム電圧Ｖｐｇｍ
（例えば、１８Ｖ）が選択されたワードラインＷＬ５に
印加される。
ようなプログラム又は書き込み動作が行われる。例え
ば、トランジスターＭ５がプログラムされると仮定す
る。この動作から、まず、電源電圧Ｖｃｃ及び接地電圧
Ｖｓｓがストリング選択ラインＳＳＬ及び接地選択ライ
ンＧＳＬに、各々印加される。各ビットラインＢＬ１、
ＢＬ２にはプログラムされるデータ状態によって接地電
圧Ｖｓｓ（データ‘０’）又は電源電圧Ｖｃｃ（データ
‘１’）が印加される。続いて、選択されたワードライ
ンＷＬ５を除外したワードラインＷＬ１〜ＷＬ４及びＷ
Ｌ６〜ＷＬｉ（即ち、非選択されたワードライン）にパ
ス（ｐａｓｓ）電圧Ｖｓｓ（例えば、８Ｖ）が印加さ
れ、半導体基板には、基準電位（例えば、接地電圧Ｖｓ
ｓ）が印加される。所定の時間が経過した後、選択され
たワードラインＷＬ５及び接地選択ラインＧＳＬの間に
位置し、選択されたワードラインＷＬ５に隣接のワード
ラインＷＬ４だけパス電圧Ｖｓｓより低い電圧（例え
ば、接地電圧Ｖｓｓ）が印加される。従って、選択され
たトランジスターＭ５とストリング選択トランジスター
Ｍｓｓの間に位置し、選択されたトランジスターＭ５に
隣接の非選択されたトランジスターＭ６は、この動作で
プログラムされた状態と関係なしに伝導状態で残る。こ
れは、選択されたセルトランジスターとストリング選択
トランジスターＭｓｓの間に位置する選択されたセルト
ランジスターに隣接な非選択されたセルトランジスター
は消去状態を維持させることを意味する。その結果、ナ
ンドセルアレーのプログラムは、ランダムな順序で行わ
せることができる。そのため、プログラム電圧Ｖｐｇｍ
（例えば、１８Ｖ）が選択されたワードラインＷＬ５に
印加される。
【００２２】上述のプログラム動作から、電源電圧Ｖｃ
ｃのビットラインＢＬ１と連結されたストリング１０２
内のストリング選択トランジスターＭｓｓは、ターンオ
フされて、セルストリング１０２は、フロート（ｆｌｏ
ａｔ）される。従って、プログラム電圧Ｖｐｇｍがスト
リング１０２内のトランジスターＭ５制御ゲートに印加
されるとき、選択されたセルトランジスターＭ５のソー
ス、ドレーン、そしチャンネルの電位は、キャパシタカ
ップリング（ｃａｐａｃｉｔｏｒ ｃｏｕｐｌｉｎｇ）
によって上昇する。即ち、制御ゲートソースの間の電位
の差が、Ｆ−Ｎトンネリングが発生されるほど、大きく
はない。従って、ストリング１０２内の選択されたセル
トランジスターＭ５は、消去された状態を維持する。
ｃのビットラインＢＬ１と連結されたストリング１０２
内のストリング選択トランジスターＭｓｓは、ターンオ
フされて、セルストリング１０２は、フロート（ｆｌｏ
ａｔ）される。従って、プログラム電圧Ｖｐｇｍがスト
リング１０２内のトランジスターＭ５制御ゲートに印加
されるとき、選択されたセルトランジスターＭ５のソー
ス、ドレーン、そしチャンネルの電位は、キャパシタカ
ップリング（ｃａｐａｃｉｔｏｒ ｃｏｕｐｌｉｎｇ）
によって上昇する。即ち、制御ゲートソースの間の電位
の差が、Ｆ−Ｎトンネリングが発生されるほど、大きく
はない。従って、ストリング１０２内の選択されたセル
トランジスターＭ５は、消去された状態を維持する。
【００２３】しかしながら、接地電圧Ｖｓｓのビットラ
インＢＬ２と連結されたストリング１０４内のストリン
グ選択トランジスターＭｓｓは、ターンオンされること
によって、ストリング１０４内の選択されたセルトラン
ジスターＭ５のソース、ドレーン、そしてチャンネル電
位は、接地電圧Ｖｓｓと一致する。そのため、プログラ
ム電圧Ｖｐｇｍがストリング１０４内のトランジスター
Ｍ５の制御ゲートに印加されるとき、電子はＦ−Ｎトン
ネリングによってストリング１０４内のトランジスター
Ｍ５のフローティングゲート内に蓄積される。その結
果、ストリング１０４内の選択されたセルトランジスタ
ーＭ５は、エンハンスメントモード（ｅｎｈａｎｃｅｍ
ｅｎｔ ｍｏｄｅ）トランジスターに変化され、ストリ
ング１０４内のトランジスターＭ５は、プログラムされ
る。
インＢＬ２と連結されたストリング１０４内のストリン
グ選択トランジスターＭｓｓは、ターンオンされること
によって、ストリング１０４内の選択されたセルトラン
ジスターＭ５のソース、ドレーン、そしてチャンネル電
位は、接地電圧Ｖｓｓと一致する。そのため、プログラ
ム電圧Ｖｐｇｍがストリング１０４内のトランジスター
Ｍ５の制御ゲートに印加されるとき、電子はＦ−Ｎトン
ネリングによってストリング１０４内のトランジスター
Ｍ５のフローティングゲート内に蓄積される。その結
果、ストリング１０４内の選択されたセルトランジスタ
ーＭ５は、エンハンスメントモード（ｅｎｈａｎｃｅｍ
ｅｎｔ ｍｏｄｅ）トランジスターに変化され、ストリ
ング１０４内のトランジスターＭ５は、プログラムされ
る。
【００２４】本発明によると、選択されたセルトランジ
スターとストリング選択トランジスターＭｓｓの間に位
置し、選択されたセルトランジスターと隣接な非選択さ
れたセルトランジスターは、消去された状態に残る。従
って、ナンドセルアレーのプログラム動作時、プログラ
ム順序と無関係である。
スターとストリング選択トランジスターＭｓｓの間に位
置し、選択されたセルトランジスターと隣接な非選択さ
れたセルトランジスターは、消去された状態に残る。従
って、ナンドセルアレーのプログラム動作時、プログラ
ム順序と無関係である。
【００２５】以上、例示的な実施形態を利用して本発明
を説明したが、本発明の範囲は、開示された実施形態に
限定されない。本発明の範囲に多様な変形例及びその類
似な構成を含ませる。従って、請求範囲は、そのような
変形例及びその類似な構成全部を含むことで、できるだ
け幅広く解釈されなければならない。
を説明したが、本発明の範囲は、開示された実施形態に
限定されない。本発明の範囲に多様な変形例及びその類
似な構成を含ませる。従って、請求範囲は、そのような
変形例及びその類似な構成全部を含むことで、できるだ
け幅広く解釈されなければならない。
【００２６】
【発明の効果】本発明によると、ナンドセルアレーのプ
ログラム動作時、プログラム順序に制約されることがな
い。
ログラム動作時、プログラム順序に制約されることがな
い。
【図１】 一般的なＥＥＰＲＯＭ装置のナンドセルスト
リング構成を示す回路図である。
リング構成を示す回路図である。
【図２】 図１に図示されたＥＥＰＲＯＭ装置の従来技
術によるプログラム動作時タイミング図である。
術によるプログラム動作時タイミング図である。
【図３】 本発明の実施形態によるプログラム動作時タ
イミング図である。
イミング図である。
１０２、１０４：ナンドセルストリング ＢＬ１、ＢＬ２：ビットライン
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (2)
- 【請求項１】 複数のメモリセルトランジスター及び複
数のワードラインを含み、各メモリセルトランジスター
は、ソース、ドレーン、チャンネル、フローティングゲ
ート及び制御ゲートを含み、前記メモリセルトランジス
ターの前記制御ゲートは、前記ワードラインと連結さ
れ、前記メモリセルトランジスターのソース−ドレイン
チャンネルは、前記セルストリングを選択するためのス
トリング選択回路と、基準電位を供給するための基準選
択回路の間に直列に連結された電気消去式プログラマブ
ルＲＯＭのプログラム方法において、 前記ストリング選択回路によってセルストリングを選択
する段階と、 前記ワードラインのうちの１つを選択する段階と、 非選択されたワードラインでパス電圧を供給する段階
と、 前記選択されたワードラインと前記基準選択回路の間に
位置し、前記選択されたワードラインと隣接な前記ワー
ドラインに前記パス電圧より低い電圧を供給する段階
と、 プログラム電圧を前記選択されたワードラインに供給す
る段階とを含むことを特徴とする電気消去式プログラム
可能なＲＯＭのプログラム方法。 - 【請求項２】 前記パス電圧より低い電圧は、接地電位
であることを特徴とする請求項１に記載の電気消去式プ
ログラム可能なＲＯＭのプログラム方法。
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|---|---|---|---|
| KR1019970077279A KR100496797B1 (ko) | 1997-12-29 | 1997-12-29 | 반도체메모리장치의프로그램방법 |
| KR199777279 | 1997-12-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11265589A true JPH11265589A (ja) | 1999-09-28 |
| JP3843187B2 JP3843187B2 (ja) | 2006-11-08 |
Family
ID=19529537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36574498A Expired - Fee Related JP3843187B2 (ja) | 1997-12-29 | 1998-12-22 | ナンドタイプセルアレーを含む不揮発性メモリ装置のプログラム方法 |
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|---|---|
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| KR (1) | KR100496797B1 (ja) |
| DE (1) | DE19857610C2 (ja) |
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| JP2010518538A (ja) * | 2007-02-07 | 2010-05-27 | モサイド・テクノロジーズ・インコーポレーテッド | ソース側非対称プリチャージプログラム方式 |
| KR101208695B1 (ko) | 2010-12-29 | 2012-12-06 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치의 프로그램 방법 |
| US8711630B2 (en) | 2010-12-29 | 2014-04-29 | Hynix Semiconductor Inc. | Programming method of non-volatile memory device |
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| KR100502412B1 (ko) * | 2002-10-23 | 2005-07-19 | 삼성전자주식회사 | 불 휘발성 반도체 메모리 장치 및 그것의 프로그램 방법 |
| US6859397B2 (en) * | 2003-03-05 | 2005-02-22 | Sandisk Corporation | Source side self boosting technique for non-volatile memory |
| JP4205477B2 (ja) * | 2003-04-24 | 2009-01-07 | ダイキョーニシカワ株式会社 | 樹脂製フロアパネル構造 |
| US7099193B2 (en) | 2003-09-08 | 2006-08-29 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device, electronic card and electronic apparatus |
| KR100632942B1 (ko) | 2004-05-17 | 2006-10-12 | 삼성전자주식회사 | 불 휘발성 메모리 장치의 프로그램 방법 |
| KR100680462B1 (ko) | 2005-04-11 | 2007-02-08 | 주식회사 하이닉스반도체 | 비휘발성 메모리 장치 및 그것의 핫 일렉트론 프로그램디스터브 방지방법 |
| JP4012211B2 (ja) * | 2005-04-20 | 2007-11-21 | 株式会社東芝 | 半導体集積回路装置およびその書き込み方法 |
| KR100621634B1 (ko) | 2005-05-06 | 2006-09-07 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 프로그램 방법 |
| KR100704021B1 (ko) * | 2005-11-08 | 2007-04-04 | 삼성전자주식회사 | 신뢰성을 향상시키는 불휘발성 반도체 메모리 장치의데이터 소거방법 |
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| US7355889B2 (en) * | 2005-12-19 | 2008-04-08 | Sandisk Corporation | Method for programming non-volatile memory with reduced program disturb using modified pass voltages |
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| US7492633B2 (en) * | 2006-06-19 | 2009-02-17 | Sandisk Corporation | System for increasing programming speed for non-volatile memory by applying counter-transitioning waveforms to word lines |
| JP2008052808A (ja) * | 2006-08-24 | 2008-03-06 | Toshiba Corp | 不揮発性半導体記憶装置及びそのデータの読出方法並びにメモリカード |
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| US7961511B2 (en) * | 2006-09-26 | 2011-06-14 | Sandisk Corporation | Hybrid programming methods and systems for non-volatile memory storage elements |
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| US7433241B2 (en) * | 2006-12-29 | 2008-10-07 | Sandisk Corporation | Programming non-volatile memory with reduced program disturb by removing pre-charge dependency on word line data |
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| KR101358752B1 (ko) | 2007-08-06 | 2014-02-06 | 삼성전자주식회사 | 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템 및그것의 프로그램 방법 |
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| KR101416740B1 (ko) | 2007-11-26 | 2014-07-09 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 읽기 방법 |
| US8238161B2 (en) | 2008-11-17 | 2012-08-07 | Samsung Electronics Co., Ltd. | Nonvolatile memory device |
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| KR0172441B1 (ko) * | 1995-09-19 | 1999-03-30 | 김광호 | 불휘발성 반도체 메모리의 프로그램 방법 |
| KR0169412B1 (ko) * | 1995-10-16 | 1999-02-01 | 김광호 | 불휘발성 반도체 메모리 장치 |
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1997
- 1997-12-29 KR KR1019970077279A patent/KR100496797B1/ko not_active Expired - Fee Related
-
1998
- 1998-12-14 DE DE19857610A patent/DE19857610C2/de not_active Expired - Lifetime
- 1998-12-22 US US09/218,775 patent/US5973962A/en not_active Expired - Lifetime
- 1998-12-22 JP JP36574498A patent/JP3843187B2/ja not_active Expired - Fee Related
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| US8711630B2 (en) | 2010-12-29 | 2014-04-29 | Hynix Semiconductor Inc. | Programming method of non-volatile memory device |
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| KR100496797B1 (ko) | 2005-09-05 |
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