JPH11265593A - 負電圧チャージポンプ回路 - Google Patents
負電圧チャージポンプ回路Info
- Publication number
- JPH11265593A JPH11265593A JP6581798A JP6581798A JPH11265593A JP H11265593 A JPH11265593 A JP H11265593A JP 6581798 A JP6581798 A JP 6581798A JP 6581798 A JP6581798 A JP 6581798A JP H11265593 A JPH11265593 A JP H11265593A
- Authority
- JP
- Japan
- Prior art keywords
- type
- charge pump
- circuit
- negative voltage
- voltage charge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of DC power input into DC power output
- H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
- H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
- H02M3/06—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of DC power input into DC power output
- H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
- H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
- H02M3/06—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of DC power input into DC power output
- H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
- H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
- H02M3/06—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/071—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps adapted to generate a negative voltage output from a positive voltage source
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of DC power input into DC power output
- H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
- H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
- H02M3/06—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
- H02M3/075—Charge pumps of the Schenkel-type including a plurality of stages and two sets of clock signals, one set for the odd and one set for the even numbered stages
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
- Semiconductor Integrated Circuits (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 昇圧特性を向上させた負電圧チャージポンプ
回路を提供する。 【解決手段】 電流路の一端を入力端とし、電流路の他
端とゲートと基板電位を接続して出力端とするＮ型ＭＯ
ＳＦＥＴ ＭＮ０〜ＭＮ３を直列接続し、各Ｎ型ＭＯＳ
ＦＥＴの接続点に容量素子Ｃ１〜Ｃ３を介してクロック
信号ＦＡ，ＦＢを入力する。各Ｎ型ＭＯＳＦＥＴ ＭＮ
０〜ＭＮ３の基板電位は、Ｐ型半導体基板及び各Ｎ型Ｍ
ＯＳＦＥＴの間でＮ型ウェルにより分離される。
回路を提供する。 【解決手段】 電流路の一端を入力端とし、電流路の他
端とゲートと基板電位を接続して出力端とするＮ型ＭＯ
ＳＦＥＴ ＭＮ０〜ＭＮ３を直列接続し、各Ｎ型ＭＯＳ
ＦＥＴの接続点に容量素子Ｃ１〜Ｃ３を介してクロック
信号ＦＡ，ＦＢを入力する。各Ｎ型ＭＯＳＦＥＴ ＭＮ
０〜ＭＮ３の基板電位は、Ｐ型半導体基板及び各Ｎ型Ｍ
ＯＳＦＥＴの間でＮ型ウェルにより分離される。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、負電圧チャージポ
ンプ回路、特に昇圧特性を向上させた負電圧チャージポ
ンプ回路に関する。
ンプ回路、特に昇圧特性を向上させた負電圧チャージポ
ンプ回路に関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置の一種に電気的
にデータの書き換えが可能なフラッシュメモリがある。
このフラッシュメモリのメモリ素子は図１４に示すよう
に、Ｐ型半導体基板４０１上にＮ型のソース拡散層４０
２とＮ型のドレイン拡散層４０３を設け、外部から電気
的に絶縁された浮遊ゲート４０４とメモリ素子をスイッ
チング制御するための制御ゲート４０５を有し、浮遊ゲ
ート４０４に蓄積された電荷の状態によりデータを記憶
するようになっている。
にデータの書き換えが可能なフラッシュメモリがある。
このフラッシュメモリのメモリ素子は図１４に示すよう
に、Ｐ型半導体基板４０１上にＮ型のソース拡散層４０
２とＮ型のドレイン拡散層４０３を設け、外部から電気
的に絶縁された浮遊ゲート４０４とメモリ素子をスイッ
チング制御するための制御ゲート４０５を有し、浮遊ゲ
ート４０４に蓄積された電荷の状態によりデータを記憶
するようになっている。
【０００３】図１４に示すメモリ素子のデータ消去時に
は、ソース拡散層４０２に例えば５Ｖを印加し、制御ゲ
ート４０５に例えば−１０Ｖを印加し、ドレイン拡散層
４０３を浮遊状態として、浮遊ゲート４０４の電子をソ
ース拡散層４０２に引き抜くことによりデータの消去を
行う。
は、ソース拡散層４０２に例えば５Ｖを印加し、制御ゲ
ート４０５に例えば−１０Ｖを印加し、ドレイン拡散層
４０３を浮遊状態として、浮遊ゲート４０４の電子をソ
ース拡散層４０２に引き抜くことによりデータの消去を
行う。
【０００４】他のメモリ素子のデータ消去方式としては
図１５に示すように、Ｐ型半導体基板４０１上にＮ型ウ
ェル４２２とＰ型ウェル４２１を形成し、これら２つの
ウェル４２１，４２２は、それぞれＮ型拡散層４１２と
Ｐ型拡散層４１１により電位が与えられ、Ｐ型ウェル４
２１上にＮ型のソース拡散層４０２とＮ型のドレイン拡
散層４０３を設け、外部から電気的に絶縁された浮遊ゲ
ート４０４とメモリ素子をスイッチング制御するための
制御ゲート４０５を有しているものがある。
図１５に示すように、Ｐ型半導体基板４０１上にＮ型ウ
ェル４２２とＰ型ウェル４２１を形成し、これら２つの
ウェル４２１，４２２は、それぞれＮ型拡散層４１２と
Ｐ型拡散層４１１により電位が与えられ、Ｐ型ウェル４
２１上にＮ型のソース拡散層４０２とＮ型のドレイン拡
散層４０３を設け、外部から電気的に絶縁された浮遊ゲ
ート４０４とメモリ素子をスイッチング制御するための
制御ゲート４０５を有しているものがある。
【０００５】図１５に示すメモリ素子のデータ消去時に
は、ソース拡散層４０２及びドレイン拡散層４０３を浮
遊状態にし、制御ゲート４０５に例えば−１０Ｖを印加
し、メモリセルの基板部分となるＰ型ウェル４２１に例
えば５Ｖを印加して、浮遊ゲート４０４の電子をメモリ
セルの基板部分となるＰ型ウェル４２１に引き抜くこと
によりデータの消去を行う。
は、ソース拡散層４０２及びドレイン拡散層４０３を浮
遊状態にし、制御ゲート４０５に例えば−１０Ｖを印加
し、メモリセルの基板部分となるＰ型ウェル４２１に例
えば５Ｖを印加して、浮遊ゲート４０４の電子をメモリ
セルの基板部分となるＰ型ウェル４２１に引き抜くこと
によりデータの消去を行う。
【０００６】これら不揮発性半導体記憶装置の使用形態
において、一般に外部から供給される電圧は、接地電圧
（以下、ＧＮＤという）と、５Ｖや３Ｖなどの動作電圧
（以下、Ｖｃｃという）であり、上記の消去動作に必要
な負電圧は、不揮発性半導体記憶装置の内部において負
電圧チャージポンプ回路により供給されるのが一般的で
ある。
において、一般に外部から供給される電圧は、接地電圧
（以下、ＧＮＤという）と、５Ｖや３Ｖなどの動作電圧
（以下、Ｖｃｃという）であり、上記の消去動作に必要
な負電圧は、不揮発性半導体記憶装置の内部において負
電圧チャージポンプ回路により供給されるのが一般的で
ある。
【０００７】負電圧チャージポンプ回路の従来例として
は、例えば特開平８−１０３０７０号公報及びＩＥＥＥ
Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃ
ｉｒｃｕｉｔ， Ｖｏｌ．２７， Ｎｏ．１１， Ｎｏ
ｖｅｍｂｅｒ １９９２，ｐｐ．１５４０−１５４６
”Ａ ５−Ｖ−Ｏｎｌｙ Ｏｐｅｒａｔｉｏｎ ０．
６−μｍ Ｆｌａｓｈ ＥＥＰＲＯＭ ｗｉｔｈ Ｒｏ
ｗ ＤｅｃｏｄｅｒＳｃｈｅｍｅ ｉｎ Ｔｒｉｐｌｅ
−Ｗｅｌｌ Ｓｔｒｕｃｔｕｒｅ”に開示されている。
は、例えば特開平８−１０３０７０号公報及びＩＥＥＥ
Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃ
ｉｒｃｕｉｔ， Ｖｏｌ．２７， Ｎｏ．１１， Ｎｏ
ｖｅｍｂｅｒ １９９２，ｐｐ．１５４０−１５４６
”Ａ ５−Ｖ−Ｏｎｌｙ Ｏｐｅｒａｔｉｏｎ ０．
６−μｍ Ｆｌａｓｈ ＥＥＰＲＯＭ ｗｉｔｈ Ｒｏ
ｗ ＤｅｃｏｄｅｒＳｃｈｅｍｅ ｉｎ Ｔｒｉｐｌｅ
−Ｗｅｌｌ Ｓｔｒｕｃｔｕｒｅ”に開示されている。
【０００８】図１６、図１７は、特開平８−１０３０７
０号公報に開示された負電圧チャージポンプ回路を示す
回路図と、その入力クロック波形図である。
０号公報に開示された負電圧チャージポンプ回路を示す
回路図と、その入力クロック波形図である。
【０００９】図１６に示す負電圧チャージポンプ回路
は、Ｐ型ＭＯＳＦＥＴ ＭＰ０〜ＭＰ４をダイオード接
続し、その一端をＧＮＤに接続し、他端を負電圧チャー
ジポンプ回路の出力端Ｖｎｃｐとし、Ｐ型ＭＯＳＦＥＴ
ＭＰ１〜ＭＰ４のそれぞれのゲートとドレインには、
容量素子Ｃ１〜Ｃ４を介して図１７に示すクロック信号
ＦＡまたはＦＢが供給され、Ｐ型ＭＯＳＦＥＴ ＭＰ０
〜ＭＰ２が配置されるＮ型ウェルにはＶｃｃ電圧が、Ｐ
型ＭＯＳＦＥＴ ＭＰ３，ＭＰ４が配置されるＮ型ウェ
ルには、ＧＮＤ電圧がそれぞれ供給される。
は、Ｐ型ＭＯＳＦＥＴ ＭＰ０〜ＭＰ４をダイオード接
続し、その一端をＧＮＤに接続し、他端を負電圧チャー
ジポンプ回路の出力端Ｖｎｃｐとし、Ｐ型ＭＯＳＦＥＴ
ＭＰ１〜ＭＰ４のそれぞれのゲートとドレインには、
容量素子Ｃ１〜Ｃ４を介して図１７に示すクロック信号
ＦＡまたはＦＢが供給され、Ｐ型ＭＯＳＦＥＴ ＭＰ０
〜ＭＰ２が配置されるＮ型ウェルにはＶｃｃ電圧が、Ｐ
型ＭＯＳＦＥＴ ＭＰ３，ＭＰ４が配置されるＮ型ウェ
ルには、ＧＮＤ電圧がそれぞれ供給される。
【００１０】図１６に示す従来例では、負電圧チャージ
ポンプ回路をＰ型ＭＯＳＦＥＴで構成した場合のバック
バイアス特性によるしきい値電圧の上昇に起因した昇圧
効率の低下を回避するため、出力端Ｖｎｃｐに近い側の
Ｐ型ＭＯＳＦＥＴの基板電位、すなわちＮ型ウェルの電
位をＧＮＤレベルとしている。
ポンプ回路をＰ型ＭＯＳＦＥＴで構成した場合のバック
バイアス特性によるしきい値電圧の上昇に起因した昇圧
効率の低下を回避するため、出力端Ｖｎｃｐに近い側の
Ｐ型ＭＯＳＦＥＴの基板電位、すなわちＮ型ウェルの電
位をＧＮＤレベルとしている。
【００１１】図１８、図１９はＩＥＥＥ Ｊｏｕｒｎａ
ｌ ｏｆ Ｓｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔ，
Ｖｏｌ．２７， Ｎｏ．１１， Ｎｏｖｅｍｂｅｒ １
９９２， ｐｐ．１５４０−１５４６ ”Ａ ５−Ｖ−
Ｏｎｌｙ Ｏｐｅｒａｔｉｏｎ ０．６−μｍ Ｆｌａ
ｓｈ ＥＥＰＲＯＭ ｗｉｔｈ Ｒｏｗ Ｄｅｃｏｄｅ
ｒ Ｓｃｈｅｍｅ ｉｎ Ｔｒｉｐｌｅ−Ｗｅｌｌ Ｓ
ｔｒｕｃｔｕｒｅ”に開示された負電圧チャージポンプ
回路を示す回路図と、その入力クロック波形図である。
ｌ ｏｆ Ｓｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔ，
Ｖｏｌ．２７， Ｎｏ．１１， Ｎｏｖｅｍｂｅｒ １
９９２， ｐｐ．１５４０−１５４６ ”Ａ ５−Ｖ−
Ｏｎｌｙ Ｏｐｅｒａｔｉｏｎ ０．６−μｍ Ｆｌａ
ｓｈ ＥＥＰＲＯＭ ｗｉｔｈ Ｒｏｗ Ｄｅｃｏｄｅ
ｒ Ｓｃｈｅｍｅ ｉｎ Ｔｒｉｐｌｅ−Ｗｅｌｌ Ｓ
ｔｒｕｃｔｕｒｅ”に開示された負電圧チャージポンプ
回路を示す回路図と、その入力クロック波形図である。
【００１２】図１８に示す負電圧チャージポンプ回路
は、Ｐ型ＭＯＳＦＥＴ ＭＰ１〜ＭＰ５を直列接続し、
その一端をＧＮＤに接続し、他端を負電圧チャージポン
プ回路の出力端Ｖｎｃｐとし、Ｐ型ＭＯＳＦＥＴ ＭＰ
１〜ＭＰ４のゲートは、それぞれＰ型ＭＯＳＦＥＴ Ｍ
Ｐ１１〜ＭＰ１４を介してそれぞれのドレインに接続さ
れ、Ｐ型ＭＯＳＦＥＴ ＭＰ２〜ＭＰ５のドレインに
は、容量素子Ｃ１からＣ４を介して図１９に示すクロッ
ク信号Ｆ１またはＦ３が供給され、Ｐ型ＭＯＳＦＥＴ
ＭＰ１〜ＭＰ４のゲートには、容量素子Ｃ１１からＣ１
４を介して図１９に示すクロック信号Ｆ２またはＦ４が
供給されるようになっている。
は、Ｐ型ＭＯＳＦＥＴ ＭＰ１〜ＭＰ５を直列接続し、
その一端をＧＮＤに接続し、他端を負電圧チャージポン
プ回路の出力端Ｖｎｃｐとし、Ｐ型ＭＯＳＦＥＴ ＭＰ
１〜ＭＰ４のゲートは、それぞれＰ型ＭＯＳＦＥＴ Ｍ
Ｐ１１〜ＭＰ１４を介してそれぞれのドレインに接続さ
れ、Ｐ型ＭＯＳＦＥＴ ＭＰ２〜ＭＰ５のドレインに
は、容量素子Ｃ１からＣ４を介して図１９に示すクロッ
ク信号Ｆ１またはＦ３が供給され、Ｐ型ＭＯＳＦＥＴ
ＭＰ１〜ＭＰ４のゲートには、容量素子Ｃ１１からＣ１
４を介して図１９に示すクロック信号Ｆ２またはＦ４が
供給されるようになっている。
【００１３】図１８に示す従来例では、図１６の従来例
と比較して、Ｐ型ＭＯＳＦＥＴ ＭＰ１１〜ＭＰ１４お
よび容量素子Ｃ１１〜Ｃ１４を追加して図１９に示すよ
うな４つの異なるタイミングのクロック信号を供給する
ことにより、電荷を伝達するＰ型ＭＯＳＦＥＴのＭＰ１
〜ＭＰ４のゲート電圧の振幅を大きくすることが可能と
なり、負電圧チャージポンプ回路をＰ型ＭＯＳＦＥＴで
構成した場合のバックバイアス特性によるしきい値電圧
の上昇に起因した昇圧効率の低下を回避するようにして
いる。
と比較して、Ｐ型ＭＯＳＦＥＴ ＭＰ１１〜ＭＰ１４お
よび容量素子Ｃ１１〜Ｃ１４を追加して図１９に示すよ
うな４つの異なるタイミングのクロック信号を供給する
ことにより、電荷を伝達するＰ型ＭＯＳＦＥＴのＭＰ１
〜ＭＰ４のゲート電圧の振幅を大きくすることが可能と
なり、負電圧チャージポンプ回路をＰ型ＭＯＳＦＥＴで
構成した場合のバックバイアス特性によるしきい値電圧
の上昇に起因した昇圧効率の低下を回避するようにして
いる。
【００１４】
【発明が解決しようとする課題】しかしながら、以上説
明したＰ型ＭＯＳＦＥＴにより構成された負電圧チャー
ジポンプ回路では、図１６に示す従来例のようにＰ型Ｍ
ＯＳＦＥＴが形成されたＮ型ウェルの電位をＧＮＤレベ
ルとしても、例えば負電圧出力として−１０Ｖを得る場
合、Ｐ型ＭＯＳＦＥＴには、最大で１０Ｖのバックバイ
アスが印加されることになり、バックバイアス特性によ
るしきい値電圧の上昇に起因した昇圧効率の低下を完全
に回避することは不可能であるという問題がある。
明したＰ型ＭＯＳＦＥＴにより構成された負電圧チャー
ジポンプ回路では、図１６に示す従来例のようにＰ型Ｍ
ＯＳＦＥＴが形成されたＮ型ウェルの電位をＧＮＤレベ
ルとしても、例えば負電圧出力として−１０Ｖを得る場
合、Ｐ型ＭＯＳＦＥＴには、最大で１０Ｖのバックバイ
アスが印加されることになり、バックバイアス特性によ
るしきい値電圧の上昇に起因した昇圧効率の低下を完全
に回避することは不可能であるという問題がある。
【００１５】この問題を回避するために図１８に示す従
来例のように、ゲート電圧の振幅を大きくとれる回路構
成を採用した場合でも、バックバイアス特性によるしき
い値電圧の上昇に起因した昇圧効率の低下を完全に回避
することは不可能であるという問題がある。
来例のように、ゲート電圧の振幅を大きくとれる回路構
成を採用した場合でも、バックバイアス特性によるしき
い値電圧の上昇に起因した昇圧効率の低下を完全に回避
することは不可能であるという問題がある。
【００１６】これらのバックバイアス特性によるしきい
値電圧の上昇に起因した昇圧効率の低下は出力する負電
圧の絶対値が大きいほど顕著であり、また動作電圧Ｖｃ
ｃが５Ｖから３Ｖに、さらに２Ｖへと低電圧化され、ク
ロック信号の振幅自体が小さくなると、昇圧効率の低下
は顕著となるという問題がある。
値電圧の上昇に起因した昇圧効率の低下は出力する負電
圧の絶対値が大きいほど顕著であり、また動作電圧Ｖｃ
ｃが５Ｖから３Ｖに、さらに２Ｖへと低電圧化され、ク
ロック信号の振幅自体が小さくなると、昇圧効率の低下
は顕著となるという問題がある。
【００１７】本発明の目的は、昇圧特性を向上させた負
電圧チャージポンプ回路を提供することにある。
電圧チャージポンプ回路を提供することにある。
【００１８】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る負電圧チャージポンプ回路は、入力ダ
イオード回路と、昇圧単位回路とを有する負電圧チャー
ジポンプ回路であって、前記入力ダイオード回路は、ト
ランジスタの電流路の一端を入力端とし、前記電流路の
他端とゲートとトランジスタの基板電位とを接続して出
力端とするダイオード素子とからなるものであり、前記
昇圧単位回路は、トランジスタの電流路の一端を入力端
とし、前記電流路の他端とゲートとトランジスタの基板
電位とを接続して出力端とするダイオード素子と、該ダ
イオード素子の前記入力端に一端を接続した容量素子と
の組合わせからなるものであり、前記入力ダイオード回
路は、入力端を第１の電源に接続し、出力端を前記昇圧
単位回路の入力端に接続し、前記昇圧単位回路は、前記
ダイオード素子の極性が同一となるように複数接続し、
前記隣接する昇圧単位回路は、前記容量素子の他端に互
いに逆相の第１と第２のクロック信号を入力し、前記複
数の昇圧単位回路の最終段の出力端から出力電圧を出力
するものであり、前記入力ダイオード回路及び前記複数
の単位昇圧回路を構成するダイオード素子の基板電位
は、それぞれ分離されて設定されたものである。
め、本発明に係る負電圧チャージポンプ回路は、入力ダ
イオード回路と、昇圧単位回路とを有する負電圧チャー
ジポンプ回路であって、前記入力ダイオード回路は、ト
ランジスタの電流路の一端を入力端とし、前記電流路の
他端とゲートとトランジスタの基板電位とを接続して出
力端とするダイオード素子とからなるものであり、前記
昇圧単位回路は、トランジスタの電流路の一端を入力端
とし、前記電流路の他端とゲートとトランジスタの基板
電位とを接続して出力端とするダイオード素子と、該ダ
イオード素子の前記入力端に一端を接続した容量素子と
の組合わせからなるものであり、前記入力ダイオード回
路は、入力端を第１の電源に接続し、出力端を前記昇圧
単位回路の入力端に接続し、前記昇圧単位回路は、前記
ダイオード素子の極性が同一となるように複数接続し、
前記隣接する昇圧単位回路は、前記容量素子の他端に互
いに逆相の第１と第２のクロック信号を入力し、前記複
数の昇圧単位回路の最終段の出力端から出力電圧を出力
するものであり、前記入力ダイオード回路及び前記複数
の単位昇圧回路を構成するダイオード素子の基板電位
は、それぞれ分離されて設定されたものである。
【００１９】また、前記トランジスタは、Ｐ型半導体基
板上に設けられたＮ型ウェルと、前記Ｎ型ウェル内に設
けられ前記Ｐ型半導体基板と分離されたＰ型ウェル内と
に形成されたＮ型ＭＯＳＦＥＴで構成されたものであ
る。
板上に設けられたＮ型ウェルと、前記Ｎ型ウェル内に設
けられ前記Ｐ型半導体基板と分離されたＰ型ウェル内と
に形成されたＮ型ＭＯＳＦＥＴで構成されたものであ
る。
【００２０】また、前記ダイオード素子は、前記Ｎ型Ｍ
ＯＳＦＥＴが形成されるＰ型ウェルと、Ｐ型ウェルが形
成されるＮ型ウェル間のＰＮ接合による寄生ダイオード
からなるものである。
ＯＳＦＥＴが形成されるＰ型ウェルと、Ｐ型ウェルが形
成されるＮ型ウェル間のＰＮ接合による寄生ダイオード
からなるものである。
【００２１】また、前記昇圧単位回路を構成する前記Ｎ
型ＭＯＳＦＥＴのゲート電圧をソース、ドレイン電圧と
は分離してソース、ドレイン電圧よりも高電圧に制御す
ることにより、電流駆動能力を向上させたものである。
型ＭＯＳＦＥＴのゲート電圧をソース、ドレイン電圧と
は分離してソース、ドレイン電圧よりも高電圧に制御す
ることにより、電流駆動能力を向上させたものである。
【００２２】また、前記電流路における電荷の逆流は、
前記Ｎ型ＭＯＳＦＥＴを非導通とすることにより防止す
るものである。
前記Ｎ型ＭＯＳＦＥＴを非導通とすることにより防止す
るものである。
【００２３】また、前記電流路における電荷の逆流は、
前記Ｎ型ＭＯＳＦＥＴのゲート電圧を低下させることに
より防止するものである。
前記Ｎ型ＭＯＳＦＥＴのゲート電圧を低下させることに
より防止するものである。
【００２４】
【発明の実施の形態】次に図面を参照して本発明の実施
の形態を説明する。
の形態を説明する。
【００２５】（実施形態１）図１は、本発明の実施形態
１に係る負電圧チャージポンプ回路を示す回路図であ
る。
１に係る負電圧チャージポンプ回路を示す回路図であ
る。
【００２６】図１に示す本発明の実施形態１に係る負電
圧チャージポンプ回路は、入力端を接地電位ＧＮＤに接
続されたＮ型ＭＯＳＦＥＴ ＭＮ０により構成される入
力ダイオード回路ＣＰ０と、Ｎ型ＭＯＳＦＥＴ ＭＮ
１，ＭＮ２，ＭＮ３と容量素子Ｃ１，Ｃ２，Ｃ３との組
合わせにより構成される３つの昇圧単位回路ＣＰ１，Ｃ
Ｐ２，ＣＰ３とにより構成され、最終段の昇圧単位回路
ＣＰ３の出力端を負電圧チャージポンプ回路の出力端Ｖ
ｎｃｐとしている。
圧チャージポンプ回路は、入力端を接地電位ＧＮＤに接
続されたＮ型ＭＯＳＦＥＴ ＭＮ０により構成される入
力ダイオード回路ＣＰ０と、Ｎ型ＭＯＳＦＥＴ ＭＮ
１，ＭＮ２，ＭＮ３と容量素子Ｃ１，Ｃ２，Ｃ３との組
合わせにより構成される３つの昇圧単位回路ＣＰ１，Ｃ
Ｐ２，ＣＰ３とにより構成され、最終段の昇圧単位回路
ＣＰ３の出力端を負電圧チャージポンプ回路の出力端Ｖ
ｎｃｐとしている。
【００２７】また、図１に示すダイオードＤ１，Ｄ２，
Ｄ３，Ｄ４は、後述する各Ｎ型ＭＯＳＦＥＴ ＭＮ０，
ＭＮ１，ＭＮ２，ＭＮ３が形成されるＰ型ウェルと、Ｐ
型ウェルが形成されるＮ型ウェル間のＰＮ接合による寄
生ダイオードを表わしており、接点Ａ４はＮ型ウェルに
相当し、実施形態１では動作電圧Ｖｃｃが供給されてい
る。
Ｄ３，Ｄ４は、後述する各Ｎ型ＭＯＳＦＥＴ ＭＮ０，
ＭＮ１，ＭＮ２，ＭＮ３が形成されるＰ型ウェルと、Ｐ
型ウェルが形成されるＮ型ウェル間のＰＮ接合による寄
生ダイオードを表わしており、接点Ａ４はＮ型ウェルに
相当し、実施形態１では動作電圧Ｖｃｃが供給されてい
る。
【００２８】図２は、図１に示す負電圧チャージポンプ
回路を半導体基板上に実現した場合のＮ型ＭＯＳＦＥＴ
ＭＮ０，ＭＮ１部分の構造断面図であり、図１と図２
を参照して構成を説明する。
回路を半導体基板上に実現した場合のＮ型ＭＯＳＦＥＴ
ＭＮ０，ＭＮ１部分の構造断面図であり、図１と図２
を参照して構成を説明する。
【００２９】本発明に係る実施形態１に係る負電圧チャ
ージポンプ回路を構成するＮ型ＭＯＳＦＥＴ ＭＮ０〜
ＭＮ３は図２に示すように、Ｐ型半導体基板１２４上に
形成されたＮ型ウェル１２３と、Ｎ型ウェル１２３内に
Ｐ型半導体基板１２４から分離されると共に相互に分離
されて設けられた複数のＰ型ウェル１２１，１２２上に
形成される。
ージポンプ回路を構成するＮ型ＭＯＳＦＥＴ ＭＮ０〜
ＭＮ３は図２に示すように、Ｐ型半導体基板１２４上に
形成されたＮ型ウェル１２３と、Ｎ型ウェル１２３内に
Ｐ型半導体基板１２４から分離されると共に相互に分離
されて設けられた複数のＰ型ウェル１２１，１２２上に
形成される。
【００３０】入力ダイオード回路ＣＰ０を構成するＮ型
ＭＯＳＦＥＴ ＭＮ０は、Ｎ型ウェル１２３によりＰ型
半導体基板１２４から分離されたＰ型ウェル１２１内に
設けられ、入力端となる電流路の一端を構成するＮ型拡
散層１１２は接地電位ＧＮＤに接続され、電流路の他端
を構成するＮ型拡散層１１３とゲート電極１４１と自身
の基板電位となるＰ型ウェル１２１に電位を与えるため
のＰ型拡散層１１４は、共通に接続されて出力端を構成
し、その出力端の接続点をＡ１とする。
ＭＯＳＦＥＴ ＭＮ０は、Ｎ型ウェル１２３によりＰ型
半導体基板１２４から分離されたＰ型ウェル１２１内に
設けられ、入力端となる電流路の一端を構成するＮ型拡
散層１１２は接地電位ＧＮＤに接続され、電流路の他端
を構成するＮ型拡散層１１３とゲート電極１４１と自身
の基板電位となるＰ型ウェル１２１に電位を与えるため
のＰ型拡散層１１４は、共通に接続されて出力端を構成
し、その出力端の接続点をＡ１とする。
【００３１】次段に接続される昇圧単位回路ＣＰ１は、
Ｎ型ウェル１２３によりＰ型半導体基板１２４から分離
されたＰ型ウェル１２２内に設けられ、入力端となる電
流路の一端を構成するＮ型拡散層１１５は接続点Ａ１に
接続され、電流路の他端を構成するＮ型拡散層１１６と
ゲート電極１４２と自身の基板電位となるＰ型ウェル１
２２に電位を与えるためのＰ型拡散層１１７は、共通に
接続され出力端を構成し、その出力端の接続点をＡ２と
する。
Ｎ型ウェル１２３によりＰ型半導体基板１２４から分離
されたＰ型ウェル１２２内に設けられ、入力端となる電
流路の一端を構成するＮ型拡散層１１５は接続点Ａ１に
接続され、電流路の他端を構成するＮ型拡散層１１６と
ゲート電極１４２と自身の基板電位となるＰ型ウェル１
２２に電位を与えるためのＰ型拡散層１１７は、共通に
接続され出力端を構成し、その出力端の接続点をＡ２と
する。
【００３２】さらに、昇圧単位回路ＣＰ１の入力端とな
る接続点Ａ１には、容量素子Ｃ１の一端が接続され、容
量素子Ｃ１の他端には、クロック信号ＦＡが入力され
る。
る接続点Ａ１には、容量素子Ｃ１の一端が接続され、容
量素子Ｃ１の他端には、クロック信号ＦＡが入力され
る。
【００３３】残りの他の昇圧単位回路ＣＰ２，ＣＰ３も
同様の構成で実現されるが、容量素子Ｃ１，Ｃ２，Ｃ３
に供給されるのクロック信号は、隣接する昇圧単位回路
で逆相になるように例えば図１７に示すようなクロック
信号ＦＡまたはＦＢが入力される。
同様の構成で実現されるが、容量素子Ｃ１，Ｃ２，Ｃ３
に供給されるのクロック信号は、隣接する昇圧単位回路
で逆相になるように例えば図１７に示すようなクロック
信号ＦＡまたはＦＢが入力される。
【００３４】Ｎ型拡散層１１１はＮ型ウェル１２３に電
位を供給するために設けられ、実施形態１では、動作電
圧Ｖｃｃが入力される。
位を供給するために設けられ、実施形態１では、動作電
圧Ｖｃｃが入力される。
【００３５】フィールド絶縁膜１３１，１３２〜１３６
は、各拡散層を分離する目的で形成される。
は、各拡散層を分離する目的で形成される。
【００３６】図１に示すダイオードＤ１，Ｄ２，Ｄ３，
Ｄ４は、各Ｎ型ＭＯＳＦＥＴが形成されるＰ型ウェル
と、Ｐ型ウェルが形成されるＮ型ウェル間のＰＮ接合を
表わしており、例えば図２に示すＮ型ＭＯＳＦＥＴ Ｍ
Ｎ０の基板電位となるＰ型ウェル１２１とＮ型ウェル１
２３の間のＰＮ接合が図１に示すダイオードＤ１を表現
している。
Ｄ４は、各Ｎ型ＭＯＳＦＥＴが形成されるＰ型ウェル
と、Ｐ型ウェルが形成されるＮ型ウェル間のＰＮ接合を
表わしており、例えば図２に示すＮ型ＭＯＳＦＥＴ Ｍ
Ｎ０の基板電位となるＰ型ウェル１２１とＮ型ウェル１
２３の間のＰＮ接合が図１に示すダイオードＤ１を表現
している。
【００３７】容量素子Ｃ１〜Ｃ３は、容量素子として機
能するのであれば、構造は特に限定されないが、一例と
しては、Ｎ型ウェル内に形成されたＰ型ＭＯＳＦＥＴの
ゲート容量により実現され、例えば容量素子Ｃ１におい
て、接続点Ａ１側をＰ型ＭＯＳＦＥＴのゲート電極に接
続し、クロック信号をＰ型ＭＯＳＦＥＴのソース及びド
レイン拡散層に入力することにより構築される。
能するのであれば、構造は特に限定されないが、一例と
しては、Ｎ型ウェル内に形成されたＰ型ＭＯＳＦＥＴの
ゲート容量により実現され、例えば容量素子Ｃ１におい
て、接続点Ａ１側をＰ型ＭＯＳＦＥＴのゲート電極に接
続し、クロック信号をＰ型ＭＯＳＦＥＴのソース及びド
レイン拡散層に入力することにより構築される。
【００３８】または、図１３に示すように、Ｐ型半導体
基板５０５のフィールド絶縁膜５０６間に設けられたＮ
型ウェル５０４内に形成され、Ｐ型拡散層領域５０１に
よるソース、ドレイン拡散層領域とゲート電極５０２を
有するＰ型ＭＯＳＦＥＴの基板部分にＰ型ウェル５０３
を設けることにより、Ｐ型ＭＯＳＦＥＴはディプリーシ
ョントランジスタとして機能するため、ゲート電圧の依
存性の少ない効率的な容量素子として構築するようにし
てもよい。
基板５０５のフィールド絶縁膜５０６間に設けられたＮ
型ウェル５０４内に形成され、Ｐ型拡散層領域５０１に
よるソース、ドレイン拡散層領域とゲート電極５０２を
有するＰ型ＭＯＳＦＥＴの基板部分にＰ型ウェル５０３
を設けることにより、Ｐ型ＭＯＳＦＥＴはディプリーシ
ョントランジスタとして機能するため、ゲート電圧の依
存性の少ない効率的な容量素子として構築するようにし
てもよい。
【００３９】また、図１４及び図１５に示すフラッシュ
メモリ素子の浮遊ゲートと制御ゲート間の容量により実
現することも可能であり、例えば容量素子Ｃ１におい
て、フィールド絶縁膜上に浮遊ゲート４０４を形成し、
浮遊ゲート４０４上に絶縁膜を介して制御ゲート４０５
を形成し、浮遊ゲート４０４を接続点Ａ１に接続し、制
御ゲート４０５にフロック信号ＦＡを入力することによ
り、容量素子Ｃ１を構築するようにしてもよい。
メモリ素子の浮遊ゲートと制御ゲート間の容量により実
現することも可能であり、例えば容量素子Ｃ１におい
て、フィールド絶縁膜上に浮遊ゲート４０４を形成し、
浮遊ゲート４０４上に絶縁膜を介して制御ゲート４０５
を形成し、浮遊ゲート４０４を接続点Ａ１に接続し、制
御ゲート４０５にフロック信号ＦＡを入力することによ
り、容量素子Ｃ１を構築するようにしてもよい。
【００４０】ここで、浮遊ゲート４０４を接続点Ａ１側
にするのは、浮遊ゲート４０４は一般にはＮ型の多結晶
シリコンにより形成されその不純物濃度が低いため、制
御ゲート４０５の電圧に対して相対的に正の高電圧が浮
遊ゲート４０４に印加されると、浮遊ゲート４０４を構
成するＮ型の多結晶シリコンが空乏化して浮遊ゲート４
０４と制御ゲート４０５間の容量値が小さくなる。この
空乏化を防止するために相対的に低電圧側となる接続点
Ａ１側に浮遊ゲート４０４を接続することが望ましい。
にするのは、浮遊ゲート４０４は一般にはＮ型の多結晶
シリコンにより形成されその不純物濃度が低いため、制
御ゲート４０５の電圧に対して相対的に正の高電圧が浮
遊ゲート４０４に印加されると、浮遊ゲート４０４を構
成するＮ型の多結晶シリコンが空乏化して浮遊ゲート４
０４と制御ゲート４０５間の容量値が小さくなる。この
空乏化を防止するために相対的に低電圧側となる接続点
Ａ１側に浮遊ゲート４０４を接続することが望ましい。
【００４１】次に、図３を参照して本発明の実施形態１
の動作を説明する。図３は、縦軸を電圧、横軸を時間と
した電圧波形図であり、図１のクロック信号ＦＡ，ＦＢ
と接続点Ａ１，Ａ２の波形を示している。
の動作を説明する。図３は、縦軸を電圧、横軸を時間と
した電圧波形図であり、図１のクロック信号ＦＡ，ＦＢ
と接続点Ａ１，Ａ２の波形を示している。
【００４２】以下の動作の説明では、説明を簡単にする
ためにＮ型ＭＯＳＦＥＴ ＭＮ０，ＭＮ１と容量素子Ｃ
１，Ｃ２及び接続点Ａ１，Ａ２のみに着目して説明し、
接続点Ａ２から出力端Ｖｎｃｐ方向への電流経路は図示
略している。
ためにＮ型ＭＯＳＦＥＴ ＭＮ０，ＭＮ１と容量素子Ｃ
１，Ｃ２及び接続点Ａ１，Ａ２のみに着目して説明し、
接続点Ａ２から出力端Ｖｎｃｐ方向への電流経路は図示
略している。
【００４３】初期状態Ｔ０において、クロック信号Ｆ
Ａ，ＦＢと接続点Ａ１，Ａ２は、接地電位の０Ｖとす
る。
Ａ，ＦＢと接続点Ａ１，Ａ２は、接地電位の０Ｖとす
る。
【００４４】時間Ｔ１において、クロック信号ＦＡが０
Ｖから５Ｖに変化すると、接続点Ａ１の電位は、容量素
子Ｃ１により押し上げられる。
Ｖから５Ｖに変化すると、接続点Ａ１の電位は、容量素
子Ｃ１により押し上げられる。
【００４５】この押し上げられた直後の接続点Ａ１の電
圧ＶＡ１（Ｔ１）は、接続点Ａ１の寄生容量をＣａ１と
すると、 ＶＡ１（Ｔ１）＝０Ｖ＋５Ｖ×Ｃ１／（Ｃ１＋Ｃａ１） となるが、ここでは説明を簡単にするために、Ｃａ１＝
０とし、ＶＡ１（Ｔ１）は５Ｖとする。なお、接続点Ａ
２についても同様に寄生容量Ｃａ２＝０とする。
圧ＶＡ１（Ｔ１）は、接続点Ａ１の寄生容量をＣａ１と
すると、 ＶＡ１（Ｔ１）＝０Ｖ＋５Ｖ×Ｃ１／（Ｃ１＋Ｃａ１） となるが、ここでは説明を簡単にするために、Ｃａ１＝
０とし、ＶＡ１（Ｔ１）は５Ｖとする。なお、接続点Ａ
２についても同様に寄生容量Ｃａ２＝０とする。
【００４６】時間Ｔ１に５Ｖまで押し上げられた接続点
Ａ１は、図２に示すＮ型ＭＯＳＦＥＴ ＭＮ０のＮ型拡
散層１１３、Ｐ型ウェル１２１及びゲート電極１４１に
接続されており、一方、Ｎ型拡散層１１２がＧＮＤレベ
ルであるため、Ｐ型ウェル１２１とＮ型拡散層１１２間
のＰＮ接合の順方向電流およびＮ型ＭＯＳＦＥＴ ＭＮ
０のチャネル電流の２つの伝導形態で接続点Ａ１からＧ
ＮＤに電流が流れ、接続点Ａ１の電圧は低下する。
Ａ１は、図２に示すＮ型ＭＯＳＦＥＴ ＭＮ０のＮ型拡
散層１１３、Ｐ型ウェル１２１及びゲート電極１４１に
接続されており、一方、Ｎ型拡散層１１２がＧＮＤレベ
ルであるため、Ｐ型ウェル１２１とＮ型拡散層１１２間
のＰＮ接合の順方向電流およびＮ型ＭＯＳＦＥＴ ＭＮ
０のチャネル電流の２つの伝導形態で接続点Ａ１からＧ
ＮＤに電流が流れ、接続点Ａ１の電圧は低下する。
【００４７】この２種類の伝導形態のうちＰＮ接合の順
方向電流については、Ｐ型ウェル１２１とＮ型拡散層１
１２の電位差だけで決定されるため、ＭＯＳＦＥＴのバ
ックバイアス特性によるしきい値電圧の上昇に起因した
昇圧効率の低下などの悪影響は受けない。
方向電流については、Ｐ型ウェル１２１とＮ型拡散層１
１２の電位差だけで決定されるため、ＭＯＳＦＥＴのバ
ックバイアス特性によるしきい値電圧の上昇に起因した
昇圧効率の低下などの悪影響は受けない。
【００４８】また、チャネル電流についても、前記ＰＮ
接合の順方向電流によりＮ型ＭＯＳＦＥＴ ＭＮ０の基
板電位となるＰ型ウェル１２１とソース拡散層として動
作するＮ型拡散層１１２間の電位差は、Ｐ型ウェル側が
高電位となり、Ｎ型ＭＯＳＦＥＴ ＭＮ０には、バック
バイアスが逆方向に印加された状態であり、しきい値電
圧の上昇はない。
接合の順方向電流によりＮ型ＭＯＳＦＥＴ ＭＮ０の基
板電位となるＰ型ウェル１２１とソース拡散層として動
作するＮ型拡散層１１２間の電位差は、Ｐ型ウェル側が
高電位となり、Ｎ型ＭＯＳＦＥＴ ＭＮ０には、バック
バイアスが逆方向に印加された状態であり、しきい値電
圧の上昇はない。
【００４９】前記ＰＮ接合の順方向接合耐圧およびＮ型
ＭＯＳＦＥＴ ＭＮ０のしきい値電圧を仮に１Ｖとする
と、時間Ｔ１において、５Ｖまで押し上げられた接続点
Ａ１の電位は、前記２種類の伝導形態により１Ｖまで低
下する。
ＭＯＳＦＥＴ ＭＮ０のしきい値電圧を仮に１Ｖとする
と、時間Ｔ１において、５Ｖまで押し上げられた接続点
Ａ１の電位は、前記２種類の伝導形態により１Ｖまで低
下する。
【００５０】次に時間Ｔ２において、クロック信号ＦＡ
が５Ｖから０Ｖに、クロック信号ＦＢが０Ｖから５Ｖに
変化した場合、まず接続点Ａ１の電圧ＶＡ１（Ｔ２）
は、容量素子Ｃ１により押し下げられ、 ＶＡ１（Ｔ２）＝１Ｖ−５Ｖ×Ｃ１／（Ｃ１＋Ｃａ１）
＝−４Ｖ 接続点Ａ２の電圧ＶＡ２（Ｔ２）は容量素子Ｃ２により
押し上げられ、 ＶＡ２（Ｔ２）＝０Ｖ＋５Ｖ×Ｃ２／（Ｃ２＋Ｃａ２）
＝５Ｖ となる。
が５Ｖから０Ｖに、クロック信号ＦＢが０Ｖから５Ｖに
変化した場合、まず接続点Ａ１の電圧ＶＡ１（Ｔ２）
は、容量素子Ｃ１により押し下げられ、 ＶＡ１（Ｔ２）＝１Ｖ−５Ｖ×Ｃ１／（Ｃ１＋Ｃａ１）
＝−４Ｖ 接続点Ａ２の電圧ＶＡ２（Ｔ２）は容量素子Ｃ２により
押し上げられ、 ＶＡ２（Ｔ２）＝０Ｖ＋５Ｖ×Ｃ２／（Ｃ２＋Ｃａ２）
＝５Ｖ となる。
【００５１】すると、接続点Ａ１とＡ２間に設けられた
Ｎ型ＭＯＳＦＥＴ ＭＮ１の基板を構成するＰ型ウェル
１２２とＮ型拡散層１１５間のＰＮ接合の順方向電流お
よびＮ型ＭＯＳＦＥＴ ＭＮ１のチャネル電流により接
続点Ａ２からＡ１に電流が流れ、前記ＰＮ接合の順方向
接合耐圧およびＮ型ＭＯＳＦＥＴ ＭＮ１のしきい値電
圧を１Ｖとすると、接続点Ａ２は５Ｖから１Ｖに、接続
点Ａ１は−４Ｖから０Ｖに変化する。
Ｎ型ＭＯＳＦＥＴ ＭＮ１の基板を構成するＰ型ウェル
１２２とＮ型拡散層１１５間のＰＮ接合の順方向電流お
よびＮ型ＭＯＳＦＥＴ ＭＮ１のチャネル電流により接
続点Ａ２からＡ１に電流が流れ、前記ＰＮ接合の順方向
接合耐圧およびＮ型ＭＯＳＦＥＴ ＭＮ１のしきい値電
圧を１Ｖとすると、接続点Ａ２は５Ｖから１Ｖに、接続
点Ａ１は−４Ｖから０Ｖに変化する。
【００５２】次に時間Ｔ３において、クロック信号ＦＡ
が０Ｖから５Ｖに、クロック信号ＦＢが５Ｖから０Ｖに
変化した場合、まず接続点Ａ１の電圧ＶＡ１（Ｔ３）は
容量素子Ｃ１により押し上げられ、 ＶＡ１（Ｔ３）＝０Ｖ＋５Ｖ×Ｃ１／（Ｃ１＋Ｃａ１）
＝５Ｖ 接続点Ａ２の電圧ＶＡ２（Ｔ３）は容量素子Ｃ２により
押し下げられ、 ＶＡ２（Ｔ３）＝１Ｖ−５Ｖ×Ｃ２／（Ｃ２＋Ｃａ２）
＝−４Ｖ となる。
が０Ｖから５Ｖに、クロック信号ＦＢが５Ｖから０Ｖに
変化した場合、まず接続点Ａ１の電圧ＶＡ１（Ｔ３）は
容量素子Ｃ１により押し上げられ、 ＶＡ１（Ｔ３）＝０Ｖ＋５Ｖ×Ｃ１／（Ｃ１＋Ｃａ１）
＝５Ｖ 接続点Ａ２の電圧ＶＡ２（Ｔ３）は容量素子Ｃ２により
押し下げられ、 ＶＡ２（Ｔ３）＝１Ｖ−５Ｖ×Ｃ２／（Ｃ２＋Ｃａ２）
＝−４Ｖ となる。
【００５３】すると、接続点Ａ１は、時間Ｔ１の時と同
様に接続点Ａ１からＧＮＤに電流が流れて１Ｖまで低下
し、接続点ＶＡ２は−４Ｖのままである。
様に接続点Ａ１からＧＮＤに電流が流れて１Ｖまで低下
し、接続点ＶＡ２は−４Ｖのままである。
【００５４】次に時間Ｔ４において、クロック信号ＦＡ
が５Ｖから０Ｖに、クロック信号ＦＢが０Ｖから５Ｖに
変化した場合、まず接続点Ａ１の電圧ＶＡ１（Ｔ４）は
容量素子Ｃ１により押し下げられ、 ＶＡ１（Ｔ４）＝１Ｖ−５Ｖ×Ｃ１／（Ｃ１＋Ｃａ１）
＝−４Ｖ 接続点Ａ２の電圧ＶＡ２（Ｔ４）は容量素子Ｃ２により
押し上げられ、 ＶＡ２（Ｔ４）＝−４Ｖ＋５Ｖ×Ｃ２／（Ｃ２＋Ｃａ
２）＝１Ｖ となる。
が５Ｖから０Ｖに、クロック信号ＦＢが０Ｖから５Ｖに
変化した場合、まず接続点Ａ１の電圧ＶＡ１（Ｔ４）は
容量素子Ｃ１により押し下げられ、 ＶＡ１（Ｔ４）＝１Ｖ−５Ｖ×Ｃ１／（Ｃ１＋Ｃａ１）
＝−４Ｖ 接続点Ａ２の電圧ＶＡ２（Ｔ４）は容量素子Ｃ２により
押し上げられ、 ＶＡ２（Ｔ４）＝−４Ｖ＋５Ｖ×Ｃ２／（Ｃ２＋Ｃａ
２）＝１Ｖ となる。
【００５５】すると、時間Ｔ２の時と同様に接続点Ａ２
からＡ１に電流が流れ接続点Ａ２は１Ｖから−１Ｖに、
接続点Ａ１は−４Ｖから−２Ｖに変化する。
からＡ１に電流が流れ接続点Ａ２は１Ｖから−１Ｖに、
接続点Ａ１は−４Ｖから−２Ｖに変化する。
【００５６】時間Ｔ４以降も前記動作原理により、接続
点Ａ２の電圧は順次負電圧方向に遷移し、最終的には時
間Ｔ７以降に示すように、クロック信号ＦＡとＦＢの動
作に同期して、接続点Ａ１は１Ｖと−４Ｖの間を遷移
し、接続点Ａ２は−３Ｖと−８Ｖの間を遷移する。
点Ａ２の電圧は順次負電圧方向に遷移し、最終的には時
間Ｔ７以降に示すように、クロック信号ＦＡとＦＢの動
作に同期して、接続点Ａ１は１Ｖと−４Ｖの間を遷移
し、接続点Ａ２は−３Ｖと−８Ｖの間を遷移する。
【００５７】以上の説明では、接続点Ａ２以降の回路が
ないものとしたが、その得られる負電圧としては−８Ｖ
であり、昇圧単位回路を複数段接続することにより、よ
り絶対値で大きな負電圧を得ることができる。
ないものとしたが、その得られる負電圧としては−８Ｖ
であり、昇圧単位回路を複数段接続することにより、よ
り絶対値で大きな負電圧を得ることができる。
【００５８】次に、本発明の負電圧チャージポンプ回路
を半導体基板上に形成する場合のＮ型ＭＯＳＦＥＴの望
ましいレイアウト方法について説明する。図４は、例え
ばＮ型ＭＯＳＦＥＴ ＭＮ１を１本ゲートのレイアウト
方法で半導体基板上に構成した場合を示す平面レイアウ
ト図、図５は、図４のＡ−Ａ’線断面図である。
を半導体基板上に形成する場合のＮ型ＭＯＳＦＥＴの望
ましいレイアウト方法について説明する。図４は、例え
ばＮ型ＭＯＳＦＥＴ ＭＮ１を１本ゲートのレイアウト
方法で半導体基板上に構成した場合を示す平面レイアウ
ト図、図５は、図４のＡ−Ａ’線断面図である。
【００５９】図４及び図５に示すように、Ｎ型ＭＯＳＦ
ＥＴ ＭＮ１は、Ｎ型ウェル２０８によりＰ型半導体基
板２０９から分離されたＰ型ウェル２０３内に設けら
れ、入力端となる電流路の一端を構成するＮ型拡散層領
域２０１Ａは、金属配線層２０６により接続点Ａ１に接
続され、電流路の他端を構成するＮ型拡散層領域２０１
Ｂとトランジスタの周囲に配置されＰ型ウェル２０３の
電位を供給するＰ型拡散層領域２０２とゲート電極２０
４は、金属配線層２０７により出力端Ａ２に接続され
る。
ＥＴ ＭＮ１は、Ｎ型ウェル２０８によりＰ型半導体基
板２０９から分離されたＰ型ウェル２０３内に設けら
れ、入力端となる電流路の一端を構成するＮ型拡散層領
域２０１Ａは、金属配線層２０６により接続点Ａ１に接
続され、電流路の他端を構成するＮ型拡散層領域２０１
Ｂとトランジスタの周囲に配置されＰ型ウェル２０３の
電位を供給するＰ型拡散層領域２０２とゲート電極２０
４は、金属配線層２０７により出力端Ａ２に接続され
る。
【００６０】Ｎ型ＭＯＳＦＥＴ ＭＮ１の動作時におけ
る電流経路としては、Ｐ型ウェル２０３が高電圧側、Ｎ
型拡散層領域２０１Ａが低電圧側となり、Ｐ型ウェル２
０３からＮ型拡散層領域２０１Ａへ電流が流れるため、
この経路の抵抗を小さくすることが昇圧回路の特性向上
に有効的であり、Ｐ型拡散層２０２をトランジスタの周
囲に配置してＰ型ウェル２０３の抵抗を下げるようにレ
イアウトする。
る電流経路としては、Ｐ型ウェル２０３が高電圧側、Ｎ
型拡散層領域２０１Ａが低電圧側となり、Ｐ型ウェル２
０３からＮ型拡散層領域２０１Ａへ電流が流れるため、
この経路の抵抗を小さくすることが昇圧回路の特性向上
に有効的であり、Ｐ型拡散層２０２をトランジスタの周
囲に配置してＰ型ウェル２０３の抵抗を下げるようにレ
イアウトする。
【００６１】図６は、例えばＮ型ＭＯＳＦＥＴ ＭＮ１
を２本ゲートのレイアウト方法で半導体基板上に構成し
た場合を示す平面レイアウト図、図７は、図６のＡ−
Ａ’線断面図である。
を２本ゲートのレイアウト方法で半導体基板上に構成し
た場合を示す平面レイアウト図、図７は、図６のＡ−
Ａ’線断面図である。
【００６２】図６及び図７に示す例の特徴は、２本ゲー
トで構成されたトランジスタのゲート電極２０４で挟ま
れた部分のＮ型拡散層領域を出力端側のＮ型拡散層領域
２０１Ｂとし、ゲート電極２０４の外側の拡散層領域を
入力端側のＮ型拡散層領域２０１Ａとしている点にあ
る。
トで構成されたトランジスタのゲート電極２０４で挟ま
れた部分のＮ型拡散層領域を出力端側のＮ型拡散層領域
２０１Ｂとし、ゲート電極２０４の外側の拡散層領域を
入力端側のＮ型拡散層領域２０１Ａとしている点にあ
る。
【００６３】図６及び図７に示す例では、図４及び図５
の説明と同様にＰ型ウェル２０３から入力端側のＮ型拡
散層領域２０１Ａへの電流経路の抵抗を小さくするため
に、Ｎ型拡散層領域２０１Ａをゲート電極２０４の外側
に配置している。
の説明と同様にＰ型ウェル２０３から入力端側のＮ型拡
散層領域２０１Ａへの電流経路の抵抗を小さくするため
に、Ｎ型拡散層領域２０１Ａをゲート電極２０４の外側
に配置している。
【００６４】図８は、図４〜図７で説明した単体トラン
ジスタを複数直列に接続して負電圧チャージポンプ回路
を構成する場合の一例を示す平面レイアウト図、図９
は、８のＢ−Ｂ’線断面図である。
ジスタを複数直列に接続して負電圧チャージポンプ回路
を構成する場合の一例を示す平面レイアウト図、図９
は、８のＢ−Ｂ’線断面図である。
【００６５】図８及び図９に示す例では、２つのトラン
ジスタを直列に接続する場合の例であり、Ｐ型半導体基
板３０５に形成されたＮ型ウェル３０３の内部に分離し
て配置されたＰ型ウェル３０１と３０２を設け、Ｐ型ウ
ェル３０１と３０２の内部に図４〜図７で説明したレイ
アウト方法によりトランジスタをレイアウトする。さら
に異なるＰウェル間、またはＰウェル３０１、３０２と
Ｐ型半導体基板３０５間の表面リーク電流を防止するた
め、各Ｐウェルを１つ単位に囲むようにＮ型拡散層領域
３０４を配置し、Ｎ型拡散層領域３０４にＮ型ウェル３
０３の電位、例えば電源電圧Ｖｃｃを供給する。
ジスタを直列に接続する場合の例であり、Ｐ型半導体基
板３０５に形成されたＮ型ウェル３０３の内部に分離し
て配置されたＰ型ウェル３０１と３０２を設け、Ｐ型ウ
ェル３０１と３０２の内部に図４〜図７で説明したレイ
アウト方法によりトランジスタをレイアウトする。さら
に異なるＰウェル間、またはＰウェル３０１、３０２と
Ｐ型半導体基板３０５間の表面リーク電流を防止するた
め、各Ｐウェルを１つ単位に囲むようにＮ型拡散層領域
３０４を配置し、Ｎ型拡散層領域３０４にＮ型ウェル３
０３の電位、例えば電源電圧Ｖｃｃを供給する。
【００６６】（実施形態２）図１０は、本発明の実施形
態２に係る負電圧チャージポンプ回路を示す回路図、図
１１は、本発明の実施形態２に係る負電圧チャージポン
プ回路に供給されるクロック信号ＦＡ，ＦＢ，ＦＣ，Ｆ
Ｄの入力クロック波形図である。
態２に係る負電圧チャージポンプ回路を示す回路図、図
１１は、本発明の実施形態２に係る負電圧チャージポン
プ回路に供給されるクロック信号ＦＡ，ＦＢ，ＦＣ，Ｆ
Ｄの入力クロック波形図である。
【００６７】図１０及び図１１に示す本発明の実施形態
２は、図１に示す実施形態１に対して、Ｎ型ＭＯＳＦＥ
Ｔ ＭＮ１１，ＭＮ１２，ＭＮ１３と容量素子Ｃ１１，
Ｃ１２，Ｃ１３を追加し、図１８の従来例と同様に動作
時におけるＮ型ＭＯＳＦＥＴＭＮ１，ＭＮ２，ＭＮ３の
ゲート電圧（接続点Ａ１１，Ａ１２，Ａ１３の電圧）を
ソース、ドレイン電圧とは分離してソース、ドレイン電
圧よりも高電圧に制御することにより、電流駆動能力を
向上させている。
２は、図１に示す実施形態１に対して、Ｎ型ＭＯＳＦＥ
Ｔ ＭＮ１１，ＭＮ１２，ＭＮ１３と容量素子Ｃ１１，
Ｃ１２，Ｃ１３を追加し、図１８の従来例と同様に動作
時におけるＮ型ＭＯＳＦＥＴＭＮ１，ＭＮ２，ＭＮ３の
ゲート電圧（接続点Ａ１１，Ａ１２，Ａ１３の電圧）を
ソース、ドレイン電圧とは分離してソース、ドレイン電
圧よりも高電圧に制御することにより、電流駆動能力を
向上させている。
【００６８】本発明の負電圧チャージポンプ回路は先に
説明した通り、電荷の移動手段としてＮ型ＭＯＳＦＥＴ
が形成されるＰ型ウェルとＮ型拡散層間のＰＮ接合にお
ける順方向電流を利用しているため、Ｐ型ウェル抵抗の
影響を受けやすいが、図１０に示す実施形態２のように
Ｎ型ＭＯＳＦＥＴ ＭＮ１，ＭＮ２，ＭＮ３のゲート電
圧を追加押し上げすることにより、通常のＭＯＳトラン
ジスタのチャネル電流による電荷移動の効率を向上さ
せ、電流駆動能力を向上させることができるという利点
を有している。
説明した通り、電荷の移動手段としてＮ型ＭＯＳＦＥＴ
が形成されるＰ型ウェルとＮ型拡散層間のＰＮ接合にお
ける順方向電流を利用しているため、Ｐ型ウェル抵抗の
影響を受けやすいが、図１０に示す実施形態２のように
Ｎ型ＭＯＳＦＥＴ ＭＮ１，ＭＮ２，ＭＮ３のゲート電
圧を追加押し上げすることにより、通常のＭＯＳトラン
ジスタのチャネル電流による電荷移動の効率を向上さ
せ、電流駆動能力を向上させることができるという利点
を有している。
【００６９】（実施形態３）図１２は、本発明の実施形
態３に係る負電圧チャージポンプ回路を示す回路図であ
る。
態３に係る負電圧チャージポンプ回路を示す回路図であ
る。
【００７０】図１２に示す本発明の実施形態３は、図１
０の実施例に対してＮ型ＭＯＳＦＥＴ ＭＮ２１，ＭＮ
２２，ＭＮ２３を追加し、図１０と同様の効果がある
が、さらに次の問題点を改善したものである。
０の実施例に対してＮ型ＭＯＳＦＥＴ ＭＮ２１，ＭＮ
２２，ＭＮ２３を追加し、図１０と同様の効果がある
が、さらに次の問題点を改善したものである。
【００７１】例えば、Ｎ型ＭＯＳＦＥＴ ＭＮ１を介し
て電荷を移動させる場合に着目すると、クロック信号Ｆ
Ａをロウレベル、クロック信号ＦＢをハイレベル、クロ
ック信号ＦＣをハイレベルとすることにより、接続点Ａ
２からＡ１方向に電流が流れ電荷が移動する。
て電荷を移動させる場合に着目すると、クロック信号Ｆ
Ａをロウレベル、クロック信号ＦＢをハイレベル、クロ
ック信号ＦＣをハイレベルとすることにより、接続点Ａ
２からＡ１方向に電流が流れ電荷が移動する。
【００７２】その後、クロック信号ＦＣをロウレベルに
変化させ、Ｎ型ＭＯＳＦＥＴ ＭＮ１のゲート電位であ
る接続点Ａ１１の電位を押し下げ、その後、クロック信
号ＦＡをハイレベルのままで、クロック信号ＦＢをロウ
レベルにすることにより、接続点Ａ１１の電位は、Ｎ型
ＭＯＳＦＥＴ ＭＮ１１を介して接続点Ａ２と同レベル
まで押し下げられ、Ｎ型ＭＯＳＦＥＴ ＭＮ１を非道通
状態として電荷の逆流を防止するが、このときのＮ型Ｍ
ＯＳＦＥＴ ＭＮ１１のゲート電圧である接続点Ａ１の
電位が低い場合には、接続点Ａ１１の電位が十分に低下
しない場合がある。
変化させ、Ｎ型ＭＯＳＦＥＴ ＭＮ１のゲート電位であ
る接続点Ａ１１の電位を押し下げ、その後、クロック信
号ＦＡをハイレベルのままで、クロック信号ＦＢをロウ
レベルにすることにより、接続点Ａ１１の電位は、Ｎ型
ＭＯＳＦＥＴ ＭＮ１１を介して接続点Ａ２と同レベル
まで押し下げられ、Ｎ型ＭＯＳＦＥＴ ＭＮ１を非道通
状態として電荷の逆流を防止するが、このときのＮ型Ｍ
ＯＳＦＥＴ ＭＮ１１のゲート電圧である接続点Ａ１の
電位が低い場合には、接続点Ａ１１の電位が十分に低下
しない場合がある。
【００７３】この場合には電荷の逆流が発生するため、
これを防止する目的でＮ型ＭＯＳＦＥＴ ＭＮ２１，Ｍ
Ｎ２２，ＭＮ２３を設け、接続点Ａ１１，Ａ１２，Ａ１
３の電位（Ｎ型ＭＯＳＦＥＴ ＭＮ１，ＭＮ２，ＭＮ３
のゲート電圧）を低下させる場合の補助機能を担わせる
ことにより、電荷の逆流を防止することができるという
利点がある。
これを防止する目的でＮ型ＭＯＳＦＥＴ ＭＮ２１，Ｍ
Ｎ２２，ＭＮ２３を設け、接続点Ａ１１，Ａ１２，Ａ１
３の電位（Ｎ型ＭＯＳＦＥＴ ＭＮ１，ＭＮ２，ＭＮ３
のゲート電圧）を低下させる場合の補助機能を担わせる
ことにより、電荷の逆流を防止することができるという
利点がある。
【００７４】
【発明の効果】以上説明したように本発明によれば、ト
ランジスタの電流路の一端を入力端とし前記電流路の他
端とゲートと自身の基板電位とを接続して出力端とする
ダイオード素子からなる入力ダイオード回路と、トラン
ジスタの電流路の一端を入力端とし前記電流路の他端と
ゲートと自身の基板電位とを接続して出力端とするダイ
オード素子とこのダイオード素子の前記入力端に一端を
接続した容量素子とから成る昇圧単位回路とを備え、前
記入力ダイオード回路の入力端を第１の電源に接続し出
力端を前記昇圧単位回路の入力端に接続し、さらに、前
記ダイオード素子の極性が同一となるように前記昇圧単
位回路を複数接続し、隣接する昇圧単位回路の前記容量
素子の他端に互いに逆相の第１と第２のクロック信号を
入力し、前記複数の昇圧単位回路の最終段の出力端から
出力電圧を出力する負電圧チャージポンプ回路におい
て、前記入力ダイオード回路及び前記複数の単位昇圧回
路を構成するダイオード素子の基板電位は、それぞれ分
離されて設けられるように構成されているため、バック
バイアス効果によるしきい値電圧の上昇に起因する昇圧
能力の低下を防止し、電源電圧が低い場合でも十分な負
電圧を供給することができる。
ランジスタの電流路の一端を入力端とし前記電流路の他
端とゲートと自身の基板電位とを接続して出力端とする
ダイオード素子からなる入力ダイオード回路と、トラン
ジスタの電流路の一端を入力端とし前記電流路の他端と
ゲートと自身の基板電位とを接続して出力端とするダイ
オード素子とこのダイオード素子の前記入力端に一端を
接続した容量素子とから成る昇圧単位回路とを備え、前
記入力ダイオード回路の入力端を第１の電源に接続し出
力端を前記昇圧単位回路の入力端に接続し、さらに、前
記ダイオード素子の極性が同一となるように前記昇圧単
位回路を複数接続し、隣接する昇圧単位回路の前記容量
素子の他端に互いに逆相の第１と第２のクロック信号を
入力し、前記複数の昇圧単位回路の最終段の出力端から
出力電圧を出力する負電圧チャージポンプ回路におい
て、前記入力ダイオード回路及び前記複数の単位昇圧回
路を構成するダイオード素子の基板電位は、それぞれ分
離されて設けられるように構成されているため、バック
バイアス効果によるしきい値電圧の上昇に起因する昇圧
能力の低下を防止し、電源電圧が低い場合でも十分な負
電圧を供給することができる。
【図１】本発明の実施形態１に係る負電圧チャージポン
プ回路を示す回路図である。
プ回路を示す回路図である。
【図２】本発明の実施形態１に係る負電圧チャージポン
プ回路を半導体基板上に構成した場合を示す断面図であ
る。
プ回路を半導体基板上に構成した場合を示す断面図であ
る。
【図３】本発明の実施形態１に係る負電圧チャージポン
プ回路における電圧波形図である。
プ回路における電圧波形図である。
【図４】図１に示すＮ型ＭＯＳＦＥＴ ＭＮ１を半導体
基板上に構成する場合の一例を示す平面レイアウト図で
ある。
基板上に構成する場合の一例を示す平面レイアウト図で
ある。
【図５】図４のＡ−Ａ’線断面図である。
【図６】図１に示すＮ型ＭＯＳＦＥＴ ＭＮ１を半導体
基板上に構成する場合の他の例を示す平面レイアウト図
である。
基板上に構成する場合の他の例を示す平面レイアウト図
である。
【図７】図６のＡ−Ａ’線断面図である。
【図８】Ｎ型ＭＯＳＦＥＴを複数直列接続する場合の例
を示す平面レイアウト図である。
を示す平面レイアウト図である。
【図９】図８のＢ−Ｂ’線断面図である。
【図１０】本発明の実施形態２に係る負電圧チャージポ
ンプ回路を示す回路図である。
ンプ回路を示す回路図である。
【図１１】図１０の実施形態２に印加されるクロック信
号の電圧波形図である。
号の電圧波形図である。
【図１２】本発明の実施形態３に係る負電圧チャージポ
ンプ回路を示す回路図である。
ンプ回路を示す回路図である。
【図１３】容量素子の一例を示す構造断面図である。
【図１４】フラッシュメモリ素子の構造断面図である。
【図１５】フラッシュメモリ素子の構造断面図である。
【図１６】従来の負電圧チャージポンプ回路を示す回路
図である。
図である。
【図１７】図１６の従来例に印加されるクロック信号の
電圧波形図である。
電圧波形図である。
【図１８】従来の負電圧チャージポンプ回路の回路図で
ある。
ある。
【図１９】図１７の従来例に印加されるクロック信号の
電圧波形図である。
電圧波形図である。
ＭＮ０，ＭＮ１〜ＭＮ２３ Ｎ型ＭＯＳＦＥＴ Ｃ１，Ｃ２〜Ｃ１３ 容量素子 Ｄ１，Ｄ２〜Ｄ４ 寄生ダイオード ＦＡ，ＦＢ，ＦＣ，ＦＤ クロック信号
Claims (6)
- 【請求項１】 入力ダイオード回路と、昇圧単位回路と
を有する負電圧チャージポンプ回路であって、 前記入力ダイオード回路は、トランジスタの電流路の一
端を入力端とし、前記電流路の他端とゲートとトランジ
スタの基板電位とを接続して出力端とするダイオード素
子とからなるものであり、 前記昇圧単位回路は、トランジスタの電流路の一端を入
力端とし、前記電流路の他端とゲートとトランジスタの
基板電位とを接続して出力端とするダイオード素子と、
該ダイオード素子の前記入力端に一端を接続した容量素
子との組合わせからなるものであり、 前記入力ダイオード回路は、入力端を第１の電源に接続
し、出力端を前記昇圧単位回路の入力端に接続し、 前記昇圧単位回路は、前記ダイオード素子の極性が同一
となるように複数接続し、 前記隣接する昇圧単位回路は、前記容量素子の他端に互
いに逆相の第１と第２のクロック信号を入力し、前記複
数の昇圧単位回路の最終段の出力端から出力電圧を出力
するものであり、 前記入力ダイオード回路及び前記複数の単位昇圧回路を
構成するダイオード素子の基板電位は、それぞれ分離さ
れて設定されたものであることを特徴とする負電圧チャ
ージポンプ回路。 - 【請求項２】 前記トランジスタは、Ｐ型半導体基板上
に設けられたＮ型ウェルと、前記Ｎ型ウェル内に設けら
れ前記Ｐ型半導体基板と分離されたＰ型ウェル内とに形
成されたＮ型ＭＯＳＦＥＴで構成されたものであること
を特徴とする請求項１に記載の負電圧チャージポンプ回
路。 - 【請求項３】 前記ダイオード素子は、前記Ｎ型ＭＯＳ
ＦＥＴが形成されるＰ型ウェルと、Ｐ型ウェルが形成さ
れるＮ型ウェル間のＰＮ接合による寄生ダイオードから
なるものであることを特徴とする請求項１叉は２に記載
の負電圧チャージポンプ回路。 - 【請求項４】 前記昇圧単位回路を構成する前記Ｎ型Ｍ
ＯＳＦＥＴのゲート電圧をソース、ドレイン電圧とは分
離してソース、ドレイン電圧よりも高電圧に制御するこ
とにより、電流駆動能力を向上させたものであることを
特徴とする請求項２に記載の負電圧チャージポンプ回
路。 - 【請求項５】 前記電流路における電荷の逆流は、前記
Ｎ型ＭＯＳＦＥＴを非導通とすることにより防止するも
のであることを特徴とする請求項２に記載の負電圧チャ
ージポンプ回路。 - 【請求項６】 前記電流路における電荷の逆流は、前記
Ｎ型ＭＯＳＦＥＴのゲート電圧を低下させることにより
防止するものであることを特徴とする請求項２に記載の
負電圧チャージポンプ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06581798A JP3385960B2 (ja) | 1998-03-16 | 1998-03-16 | 負電圧チャージポンプ回路 |
| US09/267,158 US6175264B1 (en) | 1998-03-16 | 1999-03-12 | Charge pump for generating negative voltage without change of threshold due to undesirable back-gate biasing effect |
| TW088103999A TW428362B (en) | 1998-03-16 | 1999-03-15 | Charge pump for generating negative voltage without change of thereshold due to undesirable back-gate biasing effect |
| CN99103332A CN1103509C (zh) | 1998-03-16 | 1999-03-16 | 用于产生负电压的电荷泵 |
| KR1019990008815A KR100327642B1 (ko) | 1998-03-16 | 1999-03-16 | 바람직하지 않은 백-게이트 바이어스 효과에 의한 문턱값의변화없이 음의 전압을 발생시키는 차아지 펌프 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06581798A JP3385960B2 (ja) | 1998-03-16 | 1998-03-16 | 負電圧チャージポンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11265593A true JPH11265593A (ja) | 1999-09-28 |
| JP3385960B2 JP3385960B2 (ja) | 2003-03-10 |
Family
ID=13297969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06581798A Expired - Fee Related JP3385960B2 (ja) | 1998-03-16 | 1998-03-16 | 負電圧チャージポンプ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6175264B1 (ja) |
| JP (1) | JP3385960B2 (ja) |
| KR (1) | KR100327642B1 (ja) |
| CN (1) | CN1103509C (ja) |
| TW (1) | TW428362B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100483298B1 (ko) * | 2001-01-09 | 2005-04-15 | 미쓰비시덴키 가부시키가이샤 | 차지 펌프 회로 및 이것을 이용한 비휘발성 메모리의 동작방법 |
| US6992522B2 (en) | 2001-02-26 | 2006-01-31 | Nec Electronics Corporation | Negative voltage boosting circuit |
| US7391269B2 (en) | 2004-09-29 | 2008-06-24 | Oki Electric Industry Co., Ltd. | Amplifying circuit |
| JP2019075865A (ja) * | 2017-10-13 | 2019-05-16 | ローム株式会社 | チャージポンプ回路 |
| JP2019092303A (ja) * | 2017-11-15 | 2019-06-13 | ローム株式会社 | 負昇圧チャージポンプ |
Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3195256B2 (ja) * | 1996-10-24 | 2001-08-06 | 株式会社東芝 | 半導体集積回路 |
| US6570435B1 (en) * | 1999-11-18 | 2003-05-27 | Texas Instruments Incorporated | Integrated circuit with current limited charge pump and method |
| US6696883B1 (en) * | 2000-09-20 | 2004-02-24 | Cypress Semiconductor Corp. | Negative bias charge pump |
| DE10048188A1 (de) * | 2000-09-28 | 2002-04-11 | Patent Treuhand Ges Fuer Elektrische Gluehlampen Mbh | Selbstverriegelnde Schaltungsanordnung |
| US6452438B1 (en) * | 2000-12-28 | 2002-09-17 | Intel Corporation | Triple well no body effect negative charge pump |
| US7057511B2 (en) | 2001-02-12 | 2006-06-06 | Symbol Technologies, Inc. | Method, system, and apparatus for communicating with a RFID tag population |
| US6736474B1 (en) * | 2001-12-12 | 2004-05-18 | John W. Tiede | Charge pump circuit |
| TW564434B (en) * | 2002-02-22 | 2003-12-01 | Ememory Technology Inc | Charge pump circuit without body effects |
| US6888400B2 (en) * | 2002-08-09 | 2005-05-03 | Ememory Technology Inc. | Charge pump circuit without body effects |
| US6861894B2 (en) * | 2002-09-27 | 2005-03-01 | Sandisk Corporation | Charge pump with Fibonacci number multiplication |
| JP4336489B2 (ja) * | 2002-11-18 | 2009-09-30 | 株式会社ルネサステクノロジ | 半導体集積回路 |
| US7173477B1 (en) * | 2003-12-19 | 2007-02-06 | Cypress Semiconductor Corp. | Variable capacitance charge pump system and method |
| US7256642B2 (en) * | 2004-03-19 | 2007-08-14 | Semiconductor Energy Laboratory Co., Ltd. | Booster circuit, semiconductor device, and electronic apparatus |
| JP4557577B2 (ja) * | 2004-03-26 | 2010-10-06 | 三洋電機株式会社 | チャージポンプ回路 |
| US7030683B2 (en) * | 2004-05-10 | 2006-04-18 | Sandisk Corporation | Four phase charge pump operable without phase overlap with improved efficiency |
| US7072193B2 (en) * | 2004-05-19 | 2006-07-04 | Toppoly Optoelectronics Corp. | Integrated charge pump DC/DC conversion circuits using thin film transistors |
| US7382177B2 (en) * | 2004-10-25 | 2008-06-03 | Micron Technology, Inc. | Voltage charge pump and method of operating the same |
| WO2006132757A2 (en) * | 2005-06-03 | 2006-12-14 | Atmel Corporation | High efficiency bi-directional charge pump circuit |
| FR2886783B1 (fr) * | 2005-06-03 | 2008-02-01 | Atmel Corp | Pompe a charge bi-directionnelle a haut rendement |
| JP4849907B2 (ja) * | 2006-02-22 | 2012-01-11 | セイコーインスツル株式会社 | チャージポンプ回路 |
| US7855591B2 (en) * | 2006-06-07 | 2010-12-21 | Atmel Corporation | Method and system for providing a charge pump very low voltage applications |
| US7504876B1 (en) | 2006-06-28 | 2009-03-17 | Cypress Semiconductor Corporation | Substrate bias feedback scheme to reduce chip leakage power |
| US8089822B1 (en) | 2007-02-12 | 2012-01-03 | Cypress Semiconductor Corporation | On-chip power-measurement circuit using a low drop-out regulator |
| US8115597B1 (en) * | 2007-03-07 | 2012-02-14 | Impinj, Inc. | RFID tags with synchronous power rectifier |
| TWI328925B (en) * | 2007-04-11 | 2010-08-11 | Au Optronics Corp | Negative voltage converter |
| KR100928932B1 (ko) | 2007-08-08 | 2009-11-30 | 엘에스산전 주식회사 | 무선 주파수 식별 태그 칩용 전압 증배기 및 이를 이용한무선 주파수 식별 태그 |
| US8040175B2 (en) * | 2007-10-24 | 2011-10-18 | Cypress Semiconductor Corporation | Supply regulated charge pump system |
| WO2010019286A2 (en) | 2008-04-07 | 2010-02-18 | Alien Technology Corporation | Subset selection of rfid tags using light |
| JP5112539B2 (ja) * | 2011-06-01 | 2013-01-09 | 株式会社東芝 | 半導体集積回路 |
| US8947158B2 (en) * | 2012-09-03 | 2015-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
| TWI643435B (zh) | 2013-08-21 | 2018-12-01 | 日商半導體能源研究所股份有限公司 | 電荷泵電路以及具備電荷泵電路的半導體裝置 |
| KR102267237B1 (ko) | 2014-03-07 | 2021-06-18 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 전자 기기 |
| US9312280B2 (en) | 2014-07-25 | 2016-04-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| CN106485290B (zh) | 2015-08-24 | 2019-08-13 | 瑞章科技有限公司 | 增强标签反向散射能量的装置及方法 |
| JP7024290B2 (ja) * | 2017-09-29 | 2022-02-24 | 日本電気株式会社 | 無線通信システム、基地局、無線通信方法、およびプログラム |
| US10707749B2 (en) * | 2018-07-31 | 2020-07-07 | Samsung Electronics Co., Ltd. | Charge pump, and high voltage generator and flash memory device having the same |
| US10847227B2 (en) | 2018-10-16 | 2020-11-24 | Silicon Storage Technology, Inc. | Charge pump for use in non-volatile flash memory devices |
| US10826389B1 (en) | 2019-05-28 | 2020-11-03 | Samsung Electronics Co., Ltd. | Charge pump device and image sensor including the same |
| US12273105B2 (en) * | 2022-04-28 | 2025-04-08 | Olympus Medical Systems Corp. | Voltage generation circuit, image sensor, scope, and voltage generation method |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3307453B2 (ja) * | 1993-03-18 | 2002-07-24 | ソニー株式会社 | 昇圧回路 |
| JP2718375B2 (ja) | 1994-09-30 | 1998-02-25 | 日本電気株式会社 | チャージポンプ回路 |
| JPH08256473A (ja) * | 1995-03-16 | 1996-10-01 | Toshiba Corp | 昇圧回路 |
| JPH09162713A (ja) * | 1995-12-11 | 1997-06-20 | Mitsubishi Electric Corp | 半導体集積回路 |
| DE19601369C1 (de) | 1996-01-16 | 1997-04-10 | Siemens Ag | Vorrichtung zur Spannungsvervielfachung, insb. verwendbar zur Erzeugung der Löschspannung für ein EEPROM |
| JP3394133B2 (ja) * | 1996-06-12 | 2003-04-07 | 沖電気工業株式会社 | 昇圧回路 |
| JP3488587B2 (ja) * | 1997-01-09 | 2004-01-19 | 株式会社東芝 | 昇圧回路及びこれを備えたｉｃカード |
-
1998
- 1998-03-16 JP JP06581798A patent/JP3385960B2/ja not_active Expired - Fee Related
-
1999
- 1999-03-12 US US09/267,158 patent/US6175264B1/en not_active Expired - Lifetime
- 1999-03-15 TW TW088103999A patent/TW428362B/zh not_active IP Right Cessation
- 1999-03-16 KR KR1019990008815A patent/KR100327642B1/ko not_active Expired - Fee Related
- 1999-03-16 CN CN99103332A patent/CN1103509C/zh not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100483298B1 (ko) * | 2001-01-09 | 2005-04-15 | 미쓰비시덴키 가부시키가이샤 | 차지 펌프 회로 및 이것을 이용한 비휘발성 메모리의 동작방법 |
| US6992522B2 (en) | 2001-02-26 | 2006-01-31 | Nec Electronics Corporation | Negative voltage boosting circuit |
| US7391269B2 (en) | 2004-09-29 | 2008-06-24 | Oki Electric Industry Co., Ltd. | Amplifying circuit |
| JP2019075865A (ja) * | 2017-10-13 | 2019-05-16 | ローム株式会社 | チャージポンプ回路 |
| JP2019092303A (ja) * | 2017-11-15 | 2019-06-13 | ローム株式会社 | 負昇圧チャージポンプ |
Also Published As
| Publication number | Publication date |
|---|---|
| TW428362B (en) | 2001-04-01 |
| KR100327642B1 (ko) | 2002-03-08 |
| KR19990077927A (ko) | 1999-10-25 |
| CN1229302A (zh) | 1999-09-22 |
| US6175264B1 (en) | 2001-01-16 |
| CN1103509C (zh) | 2003-03-19 |
| JP3385960B2 (ja) | 2003-03-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3385960B2 (ja) | 負電圧チャージポンプ回路 | |
| JP2718375B2 (ja) | チャージポンプ回路 | |
| US6130572A (en) | NMOS negative charge pump | |
| US5081371A (en) | Integrated charge pump circuit with back bias voltage reduction | |
| US9225237B2 (en) | Charge pump circuit comprising multiple—gate transistors and method of operating the same | |
| US7102422B1 (en) | Semiconductor booster circuit having cascaded MOS transistors | |
| US7728652B2 (en) | Semiconductor integrated circuit | |
| US5986947A (en) | Charge pump circuits having floating wells | |
| KR100286721B1 (ko) | 반도체 소자용 부스터 회로 | |
| US6385124B2 (en) | Semiconductor device including a memory cell array | |
| US7439795B2 (en) | Charge pump circuit with reduced parasitic capacitance | |
| EP0843402B1 (en) | BiCMOS negative charge pump | |
| CN102377334B (zh) | 电荷泵电路、非易失性存储器、数据处理装置和微计算机应用系统 | |
| US7602231B2 (en) | Charge-pump circuit | |
| US20070069800A1 (en) | Negative charge-pump with circuit to eliminate parasitic diode turn-on | |
| JP2000123587A (ja) | プリチャージ回路を備えたチャージポンプ回路 | |
| JP2000057790A (ja) | 電圧発生回路 | |
| JP4730638B2 (ja) | 半導体装置 | |
| JPH09266281A (ja) | 昇圧回路 | |
| US6552397B1 (en) | Charge pump device formed on silicon-on-insulator and operation method | |
| JP3408948B2 (ja) | 高電圧発生回路 | |
| KR100804705B1 (ko) | 비휘발성 메모리 소자를 이용한 저전압 차지 펌프 회로 | |
| JP2000100187A (ja) | チャージポンプ回路 | |
| JP2010257559A (ja) | 高電圧発生回路およびそれを備える不揮発性半導体記憶装置 | |
| JPH08263991A (ja) | 半導体不揮発性記憶装置の高電圧発生回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080110 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090110 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100110 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110110 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110110 Year of fee payment: 8 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110110 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110110 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120110 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130110 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130110 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140110 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |