JPH11265920A - 高速テスト機能を備えた高速ａｓｉｃ及びこれを用いたテスト方法 - Google Patents
高速テスト機能を備えた高速ａｓｉｃ及びこれを用いたテスト方法Info
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- JPH11265920A JPH11265920A JP10344011A JP34401198A JPH11265920A JP H11265920 A JPH11265920 A JP H11265920A JP 10344011 A JP10344011 A JP 10344011A JP 34401198 A JP34401198 A JP 34401198A JP H11265920 A JPH11265920 A JP H11265920A
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Abstract
(57)【要約】
【課題】 高速ＡＳＩＣを低速でテストする。
【解決手段】 ＡＳＩＣとラムバスＤＲＡＭとのデータ
のやり取りとそのテストとを分離する。そのため、ＡＳ
ＩＣとラムバスＤＲＡＭと間のデータの授受のための動
作クロックを任意に設定して与えることができる動作ク
ロック供給部を用いる一方、ＡＳＩＣから送るデータと
ランバスＤＲＡＭから送られてきたデータとを比較する
回路を別途設ける。
のやり取りとそのテストとを分離する。そのため、ＡＳ
ＩＣとラムバスＤＲＡＭと間のデータの授受のための動
作クロックを任意に設定して与えることができる動作ク
ロック供給部を用いる一方、ＡＳＩＣから送るデータと
ランバスＤＲＡＭから送られてきたデータとを比較する
回路を別途設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、高速の特定用途向
けＩＣ（application specific IC : ＡＳＩＣ）、例え
ばラムバスを使用したＡＳＩＣ、すなわちラムバスＡＳ
ＩＣに関し、特に低周波数テストシステムを用いて５０
０Ｍｈｚ以上の高速テストを実現した、高速テスト機能
を備えたラムバスＡＳＩＣ及びこれに対するテスト方法
に関する。
けＩＣ（application specific IC : ＡＳＩＣ）、例え
ばラムバスを使用したＡＳＩＣ、すなわちラムバスＡＳ
ＩＣに関し、特に低周波数テストシステムを用いて５０
０Ｍｈｚ以上の高速テストを実現した、高速テスト機能
を備えたラムバスＡＳＩＣ及びこれに対するテスト方法
に関する。
【０００２】
【従来の技術】以下、添付図面に基づき従来の技術のラ
ムバスＡＳＩＣセル（以下ＲＡＣという）について説明
する。図１はラムバスメモリの基本システムの構成図及
びその動作タイミング図であり、図２は従来の技術のＡ
ＳＩＣチップ及びテスト回路の構成図である。図１はラ
ムバスメモリの基本システムの構造で、マスタデバイス
とスレーブデバイスおよびこれらを連結するラムバスチ
ャネルで構成されている。マスタデバイスとしてはＡＳ
ＩＣコア３とラムバスインタフェース４とから構成され
るＡＳＩＣチップ１を採用し、スレーブデバイスとして
はラムバスインタフェース５とＤＲＡＭコア６とから構
成されるラムバスＤＲＡＭチップ２を採用している。ラ
ムバスＤＲＡＭチップ２のラムバスインタフェース５と
ＡＳＩＣチップ１のラムバスインタフェース４との間の
データ入出力は高速で行われ、ＡＳＩＣチップ１のＡＳ
ＩＣコア３でのデータ入出力は低速で行われる。
ムバスＡＳＩＣセル（以下ＲＡＣという）について説明
する。図１はラムバスメモリの基本システムの構成図及
びその動作タイミング図であり、図２は従来の技術のＡ
ＳＩＣチップ及びテスト回路の構成図である。図１はラ
ムバスメモリの基本システムの構造で、マスタデバイス
とスレーブデバイスおよびこれらを連結するラムバスチ
ャネルで構成されている。マスタデバイスとしてはＡＳ
ＩＣコア３とラムバスインタフェース４とから構成され
るＡＳＩＣチップ１を採用し、スレーブデバイスとして
はラムバスインタフェース５とＤＲＡＭコア６とから構
成されるラムバスＤＲＡＭチップ２を採用している。ラ
ムバスＤＲＡＭチップ２のラムバスインタフェース５と
ＡＳＩＣチップ１のラムバスインタフェース４との間の
データ入出力は高速で行われ、ＡＳＩＣチップ１のＡＳ
ＩＣコア３でのデータ入出力は低速で行われる。
【０００３】スレーブデバイスのラムバスＤＲＡＭチッ
プ２との高速のデータ入出力のためにマスターデバイス
にはラムバスインターフェース４が配置されるが、ラム
バスインターフェースとしてはラムバスＡＳＩＣセル
（ＲＡＣ）が用いられる。このマスタデバイスにあるＲ
ＡＣだけが、ラムバスＤＲＡＭに対してトランザクショ
ン要求を出すことができる。マスタデバイスには、一般
的なＡＳＩＣデバイス、メモリコントローラ、グラフィ
ックエンジン、マイクロプロセッサ等がある。スレーブ
デバイスはマスタデバイスのＲＡＣからの要求に対して
絶えず応答する。
プ２との高速のデータ入出力のためにマスターデバイス
にはラムバスインターフェース４が配置されるが、ラム
バスインターフェースとしてはラムバスＡＳＩＣセル
（ＲＡＣ）が用いられる。このマスタデバイスにあるＲ
ＡＣだけが、ラムバスＤＲＡＭに対してトランザクショ
ン要求を出すことができる。マスタデバイスには、一般
的なＡＳＩＣデバイス、メモリコントローラ、グラフィ
ックエンジン、マイクロプロセッサ等がある。スレーブ
デバイスはマスタデバイスのＲＡＣからの要求に対して
絶えず応答する。
【０００４】次に、かかる基本構成を有するラムバスメ
モリシステムの動作テストについて説明する。図２に示
すように、ラムバスメモリシステムの動作テストのため
に、ラムバスＡＳＩＣチップ１０用の高速テスト設備シ
ステム２０が用意されている。この高速テスト設備シス
テム２０は、ラムバスＡＳＩＣチップ１０のそれぞれの
Ｉ／Ｏピンに連結され、それぞれのＩ／Ｏピンを介して
５００Ｍｈｚ以上の速度でデータをドライブ又は比較す
ることができる。高速テスト設備システム２０のデータ
ドライバは、ラムバスＡＳＩＣチップ１０のＡＳＩＣコ
ア１１を動作させるためのテストパターンをＡＳＩＣコ
アの入力ピンを介してＡＳＩＣコア１１へ与え、ＡＳＩ
Ｃコア１１からＲＡＣ１２を経て５００Ｍｈｚ以上の速
度でデータを出力する。ＲＡＣ１２を介して出力される
５００Ｍｈｚ以上のデータは高速テスト設備システム２
０の比較チャネルを介して入力される。そして、入力さ
れたデータは、高速テスト設備システム２０のメモリに
格納されていた予定パターンデータ(expected pattern
data）と比較してテストされる。このようなテスト方法
によりラムバスＡＳＩＣチップ１０がＲＡＣ１２を介し
て５００Ｍｈｚ以上のデータを出力することができるか
否かを判断する高速入出力のテストが行われる。
モリシステムの動作テストについて説明する。図２に示
すように、ラムバスメモリシステムの動作テストのため
に、ラムバスＡＳＩＣチップ１０用の高速テスト設備シ
ステム２０が用意されている。この高速テスト設備シス
テム２０は、ラムバスＡＳＩＣチップ１０のそれぞれの
Ｉ／Ｏピンに連結され、それぞれのＩ／Ｏピンを介して
５００Ｍｈｚ以上の速度でデータをドライブ又は比較す
ることができる。高速テスト設備システム２０のデータ
ドライバは、ラムバスＡＳＩＣチップ１０のＡＳＩＣコ
ア１１を動作させるためのテストパターンをＡＳＩＣコ
アの入力ピンを介してＡＳＩＣコア１１へ与え、ＡＳＩ
Ｃコア１１からＲＡＣ１２を経て５００Ｍｈｚ以上の速
度でデータを出力する。ＲＡＣ１２を介して出力される
５００Ｍｈｚ以上のデータは高速テスト設備システム２
０の比較チャネルを介して入力される。そして、入力さ
れたデータは、高速テスト設備システム２０のメモリに
格納されていた予定パターンデータ(expected pattern
data）と比較してテストされる。このようなテスト方法
によりラムバスＡＳＩＣチップ１０がＲＡＣ１２を介し
て５００Ｍｈｚ以上のデータを出力することができるか
否かを判断する高速入出力のテストが行われる。
【０００５】
【発明が解決しようとする課題】上記の従来の技術のラ
ムバスＡＳＩＣチップのテストには次のような問題点が
あった。ラムバスＡＳＩＣチップのＲＡＣの動作速度が
速くなるに従って、それに対応した高速のテストシステ
ムが要求されるので、ラムバスＡＳＩＣチップのテスト
時にコストの側面で不利である。このため、価格競争力
が低下するという問題点があった。本発明は上記の問題
点を解決するためになされたものであり、その目的とす
るところは、低周波数テストシステムを用いて５００Ｍ
ｈｚ以上の高速テストを実現できる、高速テスト機能を
備えたラムバスＡＳＩＣ及びこれを用いたテスト方法を
提供することにある。
ムバスＡＳＩＣチップのテストには次のような問題点が
あった。ラムバスＡＳＩＣチップのＲＡＣの動作速度が
速くなるに従って、それに対応した高速のテストシステ
ムが要求されるので、ラムバスＡＳＩＣチップのテスト
時にコストの側面で不利である。このため、価格競争力
が低下するという問題点があった。本発明は上記の問題
点を解決するためになされたものであり、その目的とす
るところは、低周波数テストシステムを用いて５００Ｍ
ｈｚ以上の高速テストを実現できる、高速テスト機能を
備えたラムバスＡＳＩＣ及びこれを用いたテスト方法を
提供することにある。
【０００６】
【課題を解決するための手段】低周波数テストシステム
を用いて５００Ｍｈｚ以上の高速テストを実現した本発
明の高速テスト機能のラムバスＡＳＩＣは、第１のデー
タ入出力速度を有するＲＡＣを含み、マスタデバイスを
構成するラムバスＡＳＩＣチップと、スレーブデバイス
を構成するラムバスＤＲＡＭと、ラムバスＡＳＩＣチッ
プに各々のＩ／Ｏピンを介して第１のデータ入出力速度
より低い第２の速度でデータをドライブする、又は比較
するテスト比較器と、テスト比較器の周波数制御によっ
てデータの書き込み／読み出し時に動作クロックを変化
させてラムバスＡＳＩＣチップのＲＡＣへクロックを供
給する動作クロック供給部と、テスト比較器によりラム
バスＤＲＡＭに最初のデータを書き込み、かつそのデー
タを読み出す際、その信号を一時格納し、比較してデー
タ入出力の異常可否に関する信号をテスト比較器へ出力
するテストロジック部とを備えることを特徴とする。
を用いて５００Ｍｈｚ以上の高速テストを実現した本発
明の高速テスト機能のラムバスＡＳＩＣは、第１のデー
タ入出力速度を有するＲＡＣを含み、マスタデバイスを
構成するラムバスＡＳＩＣチップと、スレーブデバイス
を構成するラムバスＤＲＡＭと、ラムバスＡＳＩＣチッ
プに各々のＩ／Ｏピンを介して第１のデータ入出力速度
より低い第２の速度でデータをドライブする、又は比較
するテスト比較器と、テスト比較器の周波数制御によっ
てデータの書き込み／読み出し時に動作クロックを変化
させてラムバスＡＳＩＣチップのＲＡＣへクロックを供
給する動作クロック供給部と、テスト比較器によりラム
バスＤＲＡＭに最初のデータを書き込み、かつそのデー
タを読み出す際、その信号を一時格納し、比較してデー
タ入出力の異常可否に関する信号をテスト比較器へ出力
するテストロジック部とを備えることを特徴とする。
【０００７】本発明の高速テスト機能のラムバスＡＳＩ
Ｃのテスト方法は、テスト比較器の制御用の動作クロッ
クをＲＡＣの最大動作速度に合わせて設定する段階と、
スレーブデバイスに任意のデータを書き込み、書き込ま
れるデータを圧縮してテストロジック部に格納する段階
と、スレーブデバイスに書き込まれたデータを再び読み
出し、これを圧縮してテストロジック部に格納する段階
と、テストロジック部に格納された書き込みデータと読
み出しデータとを比較する段階と、比較の結果、格納さ
れた２つのデータ値が同一である場合には、ＲＡＣを介
するデータ入出力が正常的に行われたと判断する段階
と、比較の結果、逆に２つのデータが同一でない場合
は、クロック供給器のクロック周波数を低くして繰り返
してテストする段階とを備えることを特徴とする。
Ｃのテスト方法は、テスト比較器の制御用の動作クロッ
クをＲＡＣの最大動作速度に合わせて設定する段階と、
スレーブデバイスに任意のデータを書き込み、書き込ま
れるデータを圧縮してテストロジック部に格納する段階
と、スレーブデバイスに書き込まれたデータを再び読み
出し、これを圧縮してテストロジック部に格納する段階
と、テストロジック部に格納された書き込みデータと読
み出しデータとを比較する段階と、比較の結果、格納さ
れた２つのデータ値が同一である場合には、ＲＡＣを介
するデータ入出力が正常的に行われたと判断する段階
と、比較の結果、逆に２つのデータが同一でない場合
は、クロック供給器のクロック周波数を低くして繰り返
してテストする段階とを備えることを特徴とする。
【０００８】
【発明の実施の形態】以下、添付図面に基づき本発明の
ラムバスメモリを詳しく説明する。図３は本発明実施形
態のラムバスＡＳＩＣチップ及びテスト回路の構成図で
あり、図４は本発明実施形態によるラムバスＡＳＩＣチ
ップのテストロジック部の構成図である。図５は本発明
実施形態のラムバスＡＳＩＣチップのテスト方法を示す
フローチャートである。本実施形態は、マスタデバイス
と、スレーブデバイスと、マスタデバイスとスレーブデ
バイスとを連結するラムバスチャネルとから構成される
ラムバスメモリシステムの、マスタデバイスの高速のデ
ータ入出力機能を効率よくテストするためのものであ
る。すなわち、本実施形態は、ラムバスＡＳＩＣチップ
にテストロジック部３５を設けて、動作テストを容易に
行うようにしたものであり、その構成は次の通りであ
る。本実施形態におけるマスタデバイスであるラムバス
ＡＳＩＣチップ３１は、従来のラムバスＡＳＩＣと基本
的には同じであり、そのほかににテストロジック部３５
を含む。スレーブデバイスは従来同様ＲＡＣとＤＲＡＭ
コアからなるラムバスＤＲＡＭチップ３３からなる。テ
スト比較器３２は、１００Ｍｈｚの速度でデータをドラ
イブし、比較するデータドライバおよび比較チャネルを
備えている。そのデータドライバおよび比較チャネル
は、従来同様ラムバスＡＳＩＣチップ３１に各々のＩ／
Ｏピンを介して接続される。
ラムバスメモリを詳しく説明する。図３は本発明実施形
態のラムバスＡＳＩＣチップ及びテスト回路の構成図で
あり、図４は本発明実施形態によるラムバスＡＳＩＣチ
ップのテストロジック部の構成図である。図５は本発明
実施形態のラムバスＡＳＩＣチップのテスト方法を示す
フローチャートである。本実施形態は、マスタデバイス
と、スレーブデバイスと、マスタデバイスとスレーブデ
バイスとを連結するラムバスチャネルとから構成される
ラムバスメモリシステムの、マスタデバイスの高速のデ
ータ入出力機能を効率よくテストするためのものであ
る。すなわち、本実施形態は、ラムバスＡＳＩＣチップ
にテストロジック部３５を設けて、動作テストを容易に
行うようにしたものであり、その構成は次の通りであ
る。本実施形態におけるマスタデバイスであるラムバス
ＡＳＩＣチップ３１は、従来のラムバスＡＳＩＣと基本
的には同じであり、そのほかににテストロジック部３５
を含む。スレーブデバイスは従来同様ＲＡＣとＤＲＡＭ
コアからなるラムバスＤＲＡＭチップ３３からなる。テ
スト比較器３２は、１００Ｍｈｚの速度でデータをドラ
イブし、比較するデータドライバおよび比較チャネルを
備えている。そのデータドライバおよび比較チャネル
は、従来同様ラムバスＡＳＩＣチップ３１に各々のＩ／
Ｏピンを介して接続される。
【０００９】ラムバスＡＳＩＣチップ３１とテスト比較
器３２との間に、テスト比較器３２の周波数制御により
ＡＳＩＣチップ３２とラムバスＤＲＡＭ３３との間の動
作クロックを２５０Ｍｈｚ〜３５０Ｍｈｚの間の任意に
選択する特定の周波数だけ変化させてラムバスＡＳＩＣ
チップ３１のＲＡＣへクロックを供給する動作クロック
供給部３４が接続されている。例えば、２５０Ｍｈｚず
つ周波数を減少させることができるようになっている。
その動作クロック供給部３４の最高動作周波数はテスト
に必要な周波数より高く設定してある。テスト比較器３
２は１００Ｍｈｚの低速の入出力速度を有するデータド
ライバ及び比較チャネルのほかにラムバスＡＳＩＣチッ
プ３１に電流を供給する電流供給源を含む。ラムバスＡ
ＳＩＣチップ３１は、テストロジック部３５のほかに、
従来同様、ＡＳＩＣコア３８、送信ＦＩＦＯ３６、受信
ＦＩＦＯ３７、ＲＡＣ３９などを含む。
器３２との間に、テスト比較器３２の周波数制御により
ＡＳＩＣチップ３２とラムバスＤＲＡＭ３３との間の動
作クロックを２５０Ｍｈｚ〜３５０Ｍｈｚの間の任意に
選択する特定の周波数だけ変化させてラムバスＡＳＩＣ
チップ３１のＲＡＣへクロックを供給する動作クロック
供給部３４が接続されている。例えば、２５０Ｍｈｚず
つ周波数を減少させることができるようになっている。
その動作クロック供給部３４の最高動作周波数はテスト
に必要な周波数より高く設定してある。テスト比較器３
２は１００Ｍｈｚの低速の入出力速度を有するデータド
ライバ及び比較チャネルのほかにラムバスＡＳＩＣチッ
プ３１に電流を供給する電流供給源を含む。ラムバスＡ
ＳＩＣチップ３１は、テストロジック部３５のほかに、
従来同様、ＡＳＩＣコア３８、送信ＦＩＦＯ３６、受信
ＦＩＦＯ３７、ＲＡＣ３９などを含む。
【００１０】送信ＦＩＦＯ３６は、最初にラムバスＤＲ
ＡＭ３３にデータを書き込む際、ＲＡＣを介してデータ
を先入れ先出しする動作を行うメモリである。受信ＦＩ
ＦＯ３７は、ラムバスＤＲＡＭ３３に書き込まれたデー
タを、入出力動作速度をテストするためにＲＡＣ３９を
介して読み出して順次にＡＳＩＣコア３８へ出力するメ
モリである。
ＡＭ３３にデータを書き込む際、ＲＡＣを介してデータ
を先入れ先出しする動作を行うメモリである。受信ＦＩ
ＦＯ３７は、ラムバスＤＲＡＭ３３に書き込まれたデー
タを、入出力動作速度をテストするためにＲＡＣ３９を
介して読み出して順次にＡＳＩＣコア３８へ出力するメ
モリである。
【００１１】テストロジック部３５の詳細構成は図４の
通りである。まず、ラムバスＤＲＡＭ３３に最初のデー
タを書き込むために送信されるデータを圧縮し、ラムバ
スＤＲＡＭ３３に書き込まれた後に再び読み出されて受
信されるデータを圧縮するデータ圧縮手段４１と、デー
タ圧縮手段４１により圧縮された送信データと受信デー
タを逆多重化して出力するデマルチプレクサ４２と、デ
マルチプレクサ４２から出力される送信データを格納す
る送信データレジスタ４３と、デマルチプレクサ４２か
ら出力される受信データを格納する受信データレジスタ
４４と、送信データレジスタ４３及び受信データレジス
タ４４に格納されたデータを比較して、データ入出力動
作に関するテスト信号を出力する比較器４５と、比較器
４５の出力をラッチしてデータ入出力動作のテストに関
する判断信号をテスト比較器３２へ出力するフリップフ
ロップ４６とから構成される。
通りである。まず、ラムバスＤＲＡＭ３３に最初のデー
タを書き込むために送信されるデータを圧縮し、ラムバ
スＤＲＡＭ３３に書き込まれた後に再び読み出されて受
信されるデータを圧縮するデータ圧縮手段４１と、デー
タ圧縮手段４１により圧縮された送信データと受信デー
タを逆多重化して出力するデマルチプレクサ４２と、デ
マルチプレクサ４２から出力される送信データを格納す
る送信データレジスタ４３と、デマルチプレクサ４２か
ら出力される受信データを格納する受信データレジスタ
４４と、送信データレジスタ４３及び受信データレジス
タ４４に格納されたデータを比較して、データ入出力動
作に関するテスト信号を出力する比較器４５と、比較器
４５の出力をラッチしてデータ入出力動作のテストに関
する判断信号をテスト比較器３２へ出力するフリップフ
ロップ４６とから構成される。
【００１２】かかる本実施形態の高速テスト機能のラム
バスＡＳＩＣセルの動作速度テスト方法は次の通りであ
る。基本的に本実施形態では、テスト動作時にマスタデ
バイスとスレーブデバイスとの双方のＲＡＣによるデー
タの授受は高速で行い、テスト比較器３２とマスタデバ
イスとの間のデータの授受は低速で行う。図５に示すよ
うに、まず、テスト比較器３２の制御により動作クロッ
ク供給部３４のクロックをＲＡＣ３９の最大動作速度に
合わせて設定する（clk=RAC Max.Mhz)（５０１Ｓ）。ス
レーブデバイス、すなわちラムバスＤＲＡＭ３３に任意
のデータをＡＳＩＣコア３８、送信ＦＩＦＯ３６、ＲＡ
Ｃ３９を経て書き込み（５０２Ｓ）、同時にその書き込
まれるデータを圧縮してテストロジック部３５の送信デ
ータレジスタ４３に格納する（５０３Ｓ）。次いで、ラ
ムバスＤＲＡＭ３３に書き込まれたデータをラムバスＤ
ＲＡＭのＲＡＣからラムバスＡＳＩＣチップ３１のＲＡ
Ｃ３９、受信ＦＩＦＯ３７を経て読み出す（５０４
Ｓ）。そして、その読み出したデータを圧縮してテスト
ロジック部３５の受信データレジスタ４４に格納する
（５０５Ｓ）。次いで、送信データレジスタ４３、受信
データレジスタ４４に格納されたデータを比較器４５で
比較する（５０６Ｓ）。比較の結果、もしも２つのレジ
スタの値が同一であれば、ＲＡＣ３９を介するデータ入
出力が正常的になされたと判断する（５１０Ｓ）。比較
の結果、逆に２つのレジスタの値が同一でない場合は、
動作クロック供給部３４の供給クロックの周波数を一定
の幅で低くして同じテスト過程を繰り返し行う（５０７
Ｓ、５０８Ｓ）。最終的に、２つのレジスタへ格納され
た値の比較の結果が同一でなければ、このラムバスＡＳ
ＩＣチップ３１はＲＡＣ３９の入出力機能が正常になさ
れてないと判断して、最終的に失敗として処理する（５
１１Ｓ）。このような本実施形態のラムバスＡＳＩＣセ
ルの動作速度テストは、ＲＡＣを介して入力させるデー
タと出力されたデータをそれぞれ一旦レジスタに格納
し、その格納したデータを比較するので、低速のテスト
ドライバを用いて５００Ｍｈｚ以上の高速で動作するＲ
ＡＣのテストを行うことができる。
バスＡＳＩＣセルの動作速度テスト方法は次の通りであ
る。基本的に本実施形態では、テスト動作時にマスタデ
バイスとスレーブデバイスとの双方のＲＡＣによるデー
タの授受は高速で行い、テスト比較器３２とマスタデバ
イスとの間のデータの授受は低速で行う。図５に示すよ
うに、まず、テスト比較器３２の制御により動作クロッ
ク供給部３４のクロックをＲＡＣ３９の最大動作速度に
合わせて設定する（clk=RAC Max.Mhz)（５０１Ｓ）。ス
レーブデバイス、すなわちラムバスＤＲＡＭ３３に任意
のデータをＡＳＩＣコア３８、送信ＦＩＦＯ３６、ＲＡ
Ｃ３９を経て書き込み（５０２Ｓ）、同時にその書き込
まれるデータを圧縮してテストロジック部３５の送信デ
ータレジスタ４３に格納する（５０３Ｓ）。次いで、ラ
ムバスＤＲＡＭ３３に書き込まれたデータをラムバスＤ
ＲＡＭのＲＡＣからラムバスＡＳＩＣチップ３１のＲＡ
Ｃ３９、受信ＦＩＦＯ３７を経て読み出す（５０４
Ｓ）。そして、その読み出したデータを圧縮してテスト
ロジック部３５の受信データレジスタ４４に格納する
（５０５Ｓ）。次いで、送信データレジスタ４３、受信
データレジスタ４４に格納されたデータを比較器４５で
比較する（５０６Ｓ）。比較の結果、もしも２つのレジ
スタの値が同一であれば、ＲＡＣ３９を介するデータ入
出力が正常的になされたと判断する（５１０Ｓ）。比較
の結果、逆に２つのレジスタの値が同一でない場合は、
動作クロック供給部３４の供給クロックの周波数を一定
の幅で低くして同じテスト過程を繰り返し行う（５０７
Ｓ、５０８Ｓ）。最終的に、２つのレジスタへ格納され
た値の比較の結果が同一でなければ、このラムバスＡＳ
ＩＣチップ３１はＲＡＣ３９の入出力機能が正常になさ
れてないと判断して、最終的に失敗として処理する（５
１１Ｓ）。このような本実施形態のラムバスＡＳＩＣセ
ルの動作速度テストは、ＲＡＣを介して入力させるデー
タと出力されたデータをそれぞれ一旦レジスタに格納
し、その格納したデータを比較するので、低速のテスト
ドライバを用いて５００Ｍｈｚ以上の高速で動作するＲ
ＡＣのテストを行うことができる。
【００１３】
【発明の効果】本発明の高速テスト機能のラムバスＡＳ
ＩＣ及びこれを用いたテスト方法は、低速のテスト比較
器を用いて５００Ｍｈｚ以上の高速のデータ入出力をテ
スト可能であるため、テストのときに高速に応じたテス
ト装置を用意する必要がないのでコストを節減させ得る
効果がある。さらに、ＲＡＣ速度に係わらずにテスト可
能なので、最後のユーザも効率よくＡＳＩＣチップのＲ
ＡＣテストをすることが可能であるという効果がある。
ＩＣ及びこれを用いたテスト方法は、低速のテスト比較
器を用いて５００Ｍｈｚ以上の高速のデータ入出力をテ
スト可能であるため、テストのときに高速に応じたテス
ト装置を用意する必要がないのでコストを節減させ得る
効果がある。さらに、ＲＡＣ速度に係わらずにテスト可
能なので、最後のユーザも効率よくＡＳＩＣチップのＲ
ＡＣテストをすることが可能であるという効果がある。
【図１】 ラムバスメモリの基本システムの構成図及び
動作タイミング図。
動作タイミング図。
【図２】 従来の技術のラムバスＡＳＩＣチップ及びテ
スト回路の構成図。
スト回路の構成図。
【図３】 本発明の実施形態によるラムバスＡＳＩＣチ
ップ及びテスト回路の構成図。
ップ及びテスト回路の構成図。
【図４】 本発明の実施形態によるラムバスＡＳＩＣチ
ップのテストロジック構成図。
ップのテストロジック構成図。
【図５】 本発明の実施形態によるラムバスＡＳＩＣチ
ップのテスト方法を示すフローチャート。
ップのテスト方法を示すフローチャート。
３１ ラムバスＡＳＩＣチップ ３２ テスト比較器 ３３ ラムバスＤＲＡＭ ３４ 動作クロック供給部 ３５ テストロジック部
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/82 Ｔ
Claims (3)
- 【請求項１】 第１のデータ入出力速度を有する高速Ａ
ＳＩＣセルを含み、マスタデバイスを構成するＡＳＩＣ
チップと、 スレーブデバイスを構成するラムバスＤＲＡＭと、 ＡＳＩＣチップに各々のＩ／Ｏピンを介して第１のデー
タ入出力速度より低い第２の速度でデータをドライブ
し、比較するテスト比較器と、 テスト比較器の周波数制御によってデータの書き込み／
読み出し時に動作クロックを変化させてＡＳＩＣチップ
の高速ＡＳＩＣセルへクロックを供給する動作クロック
供給部と、 テスト比較器によりラムバスＤＲＡＭに最初のデータを
書き込み、かつそのデータを読み出す際、その信号を一
時格納し、比較してデータ入出力の異常か否に関する信
号をテスト比較器へ出力するテストロジック部とを備え
ることを特徴とする高速テスト機能を備えた高速ＡＳＩ
Ｃ。 - 【請求項２】 テストロジック部は、 ラムバスＤＲＡＭに最初のデータを書き込むために送信
されるデータを圧縮し、ラムバスＤＲＡＭに書き込まれ
た後にそのデータを読み出して受信したデータを圧縮す
るデータ圧縮手段と、 データ圧縮手段により圧縮された送信データと受信デー
タを逆多重化して出力するデマルチプレクサと、 デマルチプレクサから出力される送信データを格納する
送信データレジスタと、 デマルチプレクサから出力される受信データを格納する
受信データレジスタと、 送信データレジスタ及び受信データレジスタへそれぞれ
格納されたデータを比較して、データ入出力動作に関す
るテスト信号を出力する比較器と、 比較器の出力をラッチしてデータ入出力動作のテストに
関する判断信号をテスト比較器へ出力するフリップフロ
ップとから構成されることを特徴とする高速テスト機能
のラムバスＡＳＩＣ。 - 【請求項３】 テスト比較器の制御用の動作クロックを
高速ＡＳＩＣセルの最大動作速度に合わせて設定する段
階と、 スレーブデバイスに任意のデータを書き込み、書き込ま
れるデータを圧縮してテストロジック部に格納する段階
と、 スレーブデバイスに書き込まれたデータを再び読み出
し、これを圧縮してテストロジック部に格納する段階
と、 テストロジック部に格納された書き込みデータと読み出
しデータとを比較する段階と、 比較の結果、格納された２つのデータ値が同一である場
合には、高速ＡＳＩＣセルを介するデータ入出力が正常
的に行われたと判断する段階と、 比較の結果、逆に２つのデータが同一でない場合は、ク
ロック供給器のクロック周波数を低くして繰り返してテ
ストする段階とを備えることを特徴とする高速テスト機
能のラムバスＡＳＩＣを用いたテスト方法。
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| JP3368219B2 JP3368219B2 (ja) | 2003-01-20 |
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- 1998-12-03 JP JP34401198A patent/JP3368219B2/ja not_active Expired - Fee Related
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