JPH11265992A - ダイナミックランダムアクセスメモリの形成方法 - Google Patents
ダイナミックランダムアクセスメモリの形成方法Info
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- JPH11265992A JPH11265992A JP11010404A JP1040499A JPH11265992A JP H11265992 A JPH11265992 A JP H11265992A JP 11010404 A JP11010404 A JP 11010404A JP 1040499 A JP1040499 A JP 1040499A JP H11265992 A JPH11265992 A JP H11265992A
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- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
- H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
- H10D64/663—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a silicide layer contacting the layer of silicon, e.g. polycide gates
-
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- H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
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- H10D64/01304—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H10D64/01306—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon
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-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P10/00—Bonding of wafers, substrates or parts of devices
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- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 減少したシート抵抗を有する確実なポリサイ
ドゲートを提供する。 【解決手段】 ポリと金属シリコン化物層との間の金属
の豊富な境界面の減少は、金属シリコン化物層にその場
でドーピングすることによって達成される。
ドゲートを提供する。 【解決手段】 ポリと金属シリコン化物層との間の金属
の豊富な境界面の減少は、金属シリコン化物層にその場
でドーピングすることによって達成される。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的に半導体製
造に関し、かつさらに特定すれば、ポリシリコン−シリ
サイドゲートを有するトランジスタに関する。
造に関し、かつさらに特定すれば、ポリシリコン−シリ
サイドゲートを有するトランジスタに関する。
【０００２】
【従来の技術】デバイスの製造において、絶縁層、半導
体及び導体層が基板上に形成される。該層は、機構及び
スペースを製造するためにパターニングされる。形状及
びスペースは、トランジスタ、キャパシタ及び抵抗のよ
うなデバイスを形成するようにパターニングされる。こ
れらのデバイスは、それから所望の電気的機能を達成す
るように相互接続され、集積回路（ＩＣ）を製造する。
体及び導体層が基板上に形成される。該層は、機構及び
スペースを製造するためにパターニングされる。形状及
びスペースは、トランジスタ、キャパシタ及び抵抗のよ
うなデバイスを形成するようにパターニングされる。こ
れらのデバイスは、それから所望の電気的機能を達成す
るように相互接続され、集積回路（ＩＣ）を製造する。
【０００３】シート抵抗を減少するために、金属酸化物
半導体（ＭＯＳ）トランジスタは、ポリサイドゲートを
利用する。ポリサイドゲートは、多量にドーピングされ
たポリシリコン（ポリ）上におけるタングステンシリコ
ン化物（ＷＳｉx）のような金属シリコン化物からな
る。典型的にはポリは、りん（Ｐ）によってドーピング
される。ポリは、そのシート抵抗を低下させるために高
いドーパント濃度を含むべきである。
半導体（ＭＯＳ）トランジスタは、ポリサイドゲートを
利用する。ポリサイドゲートは、多量にドーピングされ
たポリシリコン（ポリ）上におけるタングステンシリコ
ン化物（ＷＳｉx）のような金属シリコン化物からな
る。典型的にはポリは、りん（Ｐ）によってドーピング
される。ポリは、そのシート抵抗を低下させるために高
いドーパント濃度を含むべきである。
【０００４】しかしながら多量にドーピングされたポリ
上における金属シリコン化物は、化学量論的な制御の問
題を提示し、これらの問題は、金属の豊富な境界面の形
で現われる。金属の豊富な境界面は、後続の熱処理に抗
しないので不所望である。その結果、境界面は酸化され
る。酸化は表面の荒れを引起こし、かつある種の場合
に、シリコン化物膜の剥離を引起こす。従来金属の豊富
な境界面の不利な効果は、多量にドーピングされたポリ
と金属シリコン化物との間のポリの真性の（ドーピング
されていない）層を提供することによって避けられる。
ドーピングされていないポリ層の追加は、ゲートスタッ
クの高さを増加し、ゲートスタックの縦横比を増加す
る。基本原則の減少は縦横比をさらに増加し、その結
果、プロセスの問題を生じる。さらに、ドーピングされ
ていないポリ層の追加はゲート抵抗を増大し、これによ
りデバイスパフォーマンスが増大する。金属の豊富な境
界面を避ける別の技術は、ポリのドーパント濃度を低下
することにある。典型的にはポリ層のＰ濃度は、１０20
原子／ｃｍ3以下に維持するべきである。このような技
術もまた、ゲート抵抗を不所望に増加する。
上における金属シリコン化物は、化学量論的な制御の問
題を提示し、これらの問題は、金属の豊富な境界面の形
で現われる。金属の豊富な境界面は、後続の熱処理に抗
しないので不所望である。その結果、境界面は酸化され
る。酸化は表面の荒れを引起こし、かつある種の場合
に、シリコン化物膜の剥離を引起こす。従来金属の豊富
な境界面の不利な効果は、多量にドーピングされたポリ
と金属シリコン化物との間のポリの真性の（ドーピング
されていない）層を提供することによって避けられる。
ドーピングされていないポリ層の追加は、ゲートスタッ
クの高さを増加し、ゲートスタックの縦横比を増加す
る。基本原則の減少は縦横比をさらに増加し、その結
果、プロセスの問題を生じる。さらに、ドーピングされ
ていないポリ層の追加はゲート抵抗を増大し、これによ
りデバイスパフォーマンスが増大する。金属の豊富な境
界面を避ける別の技術は、ポリのドーパント濃度を低下
することにある。典型的にはポリ層のＰ濃度は、１０20
原子／ｃｍ3以下に維持するべきである。このような技
術もまた、ゲート抵抗を不所望に増加する。
【０００５】
【発明が解決しようとする課題】前記のことから、減少
したシート抵抗を有する確実なポリサイドゲートを提供
することが望まれる。
したシート抵抗を有する確実なポリサイドゲートを提供
することが望まれる。
【０００６】
【課題を解決するための手段】本発明は、減少した厚さ
及びさらに低いシート抵抗を有する確実なゲート導体の
形成に関する。一実施態様において、減少した厚さ及び
さらに低いシート抵抗は、ドーピングされたポリ層上に
現場でドーピングされた金属シリコン化物層を堆積させ
ることによって達成される。金属シリコン化物層におけ
るドーパントは、金属の豊富な境界面に関連する問題を
減少する。このことにより、真性のキャップポリ層なし
で又はポリがさらに低いドーパント濃度を有する必要な
く、金属シリコン化物層を堆積させることができるよう
になる。
及びさらに低いシート抵抗を有する確実なゲート導体の
形成に関する。一実施態様において、減少した厚さ及び
さらに低いシート抵抗は、ドーピングされたポリ層上に
現場でドーピングされた金属シリコン化物層を堆積させ
ることによって達成される。金属シリコン化物層におけ
るドーパントは、金属の豊富な境界面に関連する問題を
減少する。このことにより、真性のキャップポリ層なし
で又はポリがさらに低いドーパント濃度を有する必要な
く、金属シリコン化物層を堆積させることができるよう
になる。
【０００７】
【実施例】本発明は、減少したシート抵抗を有する確実
なポリサイドゲートに関する。本発明の議論を容易にす
るために、メモリＩＣに関連して説明する。しかしなが
ら本発明は、それより著しく広く、かつ一般的にＩＣに
適用することができる。ＤＲＡＭセルの説明を行なう。
なポリサイドゲートに関する。本発明の議論を容易にす
るために、メモリＩＣに関連して説明する。しかしなが
ら本発明は、それより著しく広く、かつ一般的にＩＣに
適用することができる。ＤＲＡＭセルの説明を行なう。
【０００８】図１によれば、トレンチキャパシタタイプ
のＤＲＡＭセル１００が示されている。このようなトレ
ンチキャパシタＤＲＡＭセルは、例えばネスビット他(N
esbit et al.)、Ａ ０．６μｍ2 ２５６Ｍｂ Ｔｒｅ
ｎｃｈ ＤＲＡＭ ＣｅｌｌＷｉｔｈ Ｓｅｌｆ−Ａｌ
ｉｇｎｅｄ Ｂｕｒｉｅｄ Ｓｔｒａｐ（ＢＥＳＴ）、
ＩＥＤＭ９３−６２７に記載されており、これは、あら
ゆる目的のために引用によってここに組込まれる。トレ
ンチキャパシタＤＲＡＭセルは、示されているが、本発
明は、このようなものに限定されていない。例えばスタ
ックキャパシタＤＲＡＭセルも利用することができる。
典型的にはこのようなセルのアレイは、ＤＲＡＭ−ＩＣ
を形成するために、ワード線及びビット線によって相互
接続されている。
のＤＲＡＭセル１００が示されている。このようなトレ
ンチキャパシタＤＲＡＭセルは、例えばネスビット他(N
esbit et al.)、Ａ ０．６μｍ2 ２５６Ｍｂ Ｔｒｅ
ｎｃｈ ＤＲＡＭ ＣｅｌｌＷｉｔｈ Ｓｅｌｆ−Ａｌ
ｉｇｎｅｄ Ｂｕｒｉｅｄ Ｓｔｒａｐ（ＢＥＳＴ）、
ＩＥＤＭ９３−６２７に記載されており、これは、あら
ゆる目的のために引用によってここに組込まれる。トレ
ンチキャパシタＤＲＡＭセルは、示されているが、本発
明は、このようなものに限定されていない。例えばスタ
ックキャパシタＤＲＡＭセルも利用することができる。
典型的にはこのようなセルのアレイは、ＤＲＡＭ−ＩＣ
を形成するために、ワード線及びビット線によって相互
接続されている。
【０００９】実例としてＤＲＡＭセル１００は、基板１
０１中に形成されたトレンチキャパシタ１６０を含んで
いる。トレンチは、典型的にはｎ−タイプのような第１
の導電性を有するドーパントによって多量にドーピング
されたポリシリコン（ポリ）１６１によって満たされて
いる。ドーピングされたポリは、“蓄積ノード(storage
node)”と称するキャパシタの電極として使われる。選
択的に第１の導電性のドーパントによってドーピングさ
れた埋込プレート１６５は、トレンチの下側の部分を囲
んでいる。埋込プレートは、キャパシタのもう１つの電
極として使われる。トレンチの上側の部分に、寄生漏れ
を減少するカラー１６８がある。ノード誘電体１６３
は、キャパシタの２つのプレートを分離する。第１の導
電性のドーパントを含む埋込ウエル１７０は、アレイ内
におけるＤＲＡＭセルの埋込プレートを接続するために
設けられている。埋込ウエルの上に、ｐ−タイプのよう
な第２の導電性を有するドーパントを含むウエル１７３
がある。ｐ−ウエルは、トランジスタ１１０の垂直漏れ
を減少するために反対の導電性の接合部を形成するため
に十分なドーパント濃度を含んでいる。
０１中に形成されたトレンチキャパシタ１６０を含んで
いる。トレンチは、典型的にはｎ−タイプのような第１
の導電性を有するドーパントによって多量にドーピング
されたポリシリコン（ポリ）１６１によって満たされて
いる。ドーピングされたポリは、“蓄積ノード(storage
node)”と称するキャパシタの電極として使われる。選
択的に第１の導電性のドーパントによってドーピングさ
れた埋込プレート１６５は、トレンチの下側の部分を囲
んでいる。埋込プレートは、キャパシタのもう１つの電
極として使われる。トレンチの上側の部分に、寄生漏れ
を減少するカラー１６８がある。ノード誘電体１６３
は、キャパシタの２つのプレートを分離する。第１の導
電性のドーパントを含む埋込ウエル１７０は、アレイ内
におけるＤＲＡＭセルの埋込プレートを接続するために
設けられている。埋込ウエルの上に、ｐ−タイプのよう
な第２の導電性を有するドーパントを含むウエル１７３
がある。ｐ−ウエルは、トランジスタ１１０の垂直漏れ
を減少するために反対の導電性の接合部を形成するため
に十分なドーパント濃度を含んでいる。
【００１０】トランジスタは、ポリサイドゲートスタッ
ク１１２を含んでいる。時には“ゲート導体”（ＧＣ）
と称するゲートスタックは、ＤＲＡＭアレイにおいてワ
ード線として使われる。ワード線は、キャパシタに接続
されるので、“活性ワード線”と称する。図示したよう
に、ゲートスタックは、ドーパントにより多量にドーピ
ングされたポリ層１２０を含む。一実施態様において、
ポリ層１２０は、Ｐドーパントによって多量にドーピン
グされている。ほう素（Ｂ）又はひ素（Ａｓ）の利用も
有用である。シート抵抗を低く維持するために、ポリの
ドーパント濃度は、十分に高くする。多量にドーピング
されたポリ１２０の上に、真性ポリ層１２１及び金属シ
リコン化物層１２２が設けられている。真性ポリ層は、
シリコン化物と多量にドーピングされたポリ層との間の
金属の豊富な境界面を避けるためにバッファ層として使
われる。ドーパントは、後続の熱処理の間に多量にドー
ピングされたポリ層から真性ポリ層へ拡散するが、ポリ
は、金属シリコン化物層を初期に堆積する間に、真性で
ある。金属シリコン化物層の上に、例えばエッチング停
止層として使われる窒化物層がある。
ク１１２を含んでいる。時には“ゲート導体”（ＧＣ）
と称するゲートスタックは、ＤＲＡＭアレイにおいてワ
ード線として使われる。ワード線は、キャパシタに接続
されるので、“活性ワード線”と称する。図示したよう
に、ゲートスタックは、ドーパントにより多量にドーピ
ングされたポリ層１２０を含む。一実施態様において、
ポリ層１２０は、Ｐドーパントによって多量にドーピン
グされている。ほう素（Ｂ）又はひ素（Ａｓ）の利用も
有用である。シート抵抗を低く維持するために、ポリの
ドーパント濃度は、十分に高くする。多量にドーピング
されたポリ１２０の上に、真性ポリ層１２１及び金属シ
リコン化物層１２２が設けられている。真性ポリ層は、
シリコン化物と多量にドーピングされたポリ層との間の
金属の豊富な境界面を避けるためにバッファ層として使
われる。ドーパントは、後続の熱処理の間に多量にドー
ピングされたポリ層から真性ポリ層へ拡散するが、ポリ
は、金属シリコン化物層を初期に堆積する間に、真性で
ある。金属シリコン化物層の上に、例えばエッチング停
止層として使われる窒化物層がある。
【００１１】ゲートに隣接して、多量にドーピングされ
た拡散領域１１３及び１１４が設けられている。拡散領
域は、ポリ層と同じであり、かつウエル１７３のものと
反対の導電性を有するドーパントを含んでいる。拡散領
域は、例えばｎ−タイプドーパントによって多量にドー
ピングされている。電流流通の方向に依存して、拡散領
域１１３及び１１４は、それぞれ“ドレイン”又は“ソ
ース”と称する。ここにおいて用いる場合、用語“ドレ
イン”及び“ソース”は、互いに交換可能である。トラ
ンジスタとキャパシタとの間の接続は、“ノード拡散”
と称する拡散領域１２５を介して達成される。
た拡散領域１１３及び１１４が設けられている。拡散領
域は、ポリ層と同じであり、かつウエル１７３のものと
反対の導電性を有するドーパントを含んでいる。拡散領
域は、例えばｎ−タイプドーパントによって多量にドー
ピングされている。電流流通の方向に依存して、拡散領
域１１３及び１１４は、それぞれ“ドレイン”又は“ソ
ース”と称する。ここにおいて用いる場合、用語“ドレ
イン”及び“ソース”は、互いに交換可能である。トラ
ンジスタとキャパシタとの間の接続は、“ノード拡散”
と称する拡散領域１２５を介して達成される。
【００１２】ＤＲＡＭセルをその他のセル又はデバイス
から絶縁するために、浅いトレンチ絶縁体（ＳＴＩ）１
８０が設けられている。図示したように、ワード線１２
０は、トレンチ上方に形成され、かつＳＴＩによってこ
こから絶縁されている。ワード線１２０は、ＤＲＡＭセ
ルに電気的に連結されていないので、“パッシングワー
ド線(passing wordline)”と称する。このような構成
は、折り返しビット線アーキテクチャ(folded bitline
architechture)と称する。開放及び開放−折返しを含む
その他の構成も有用である。
から絶縁するために、浅いトレンチ絶縁体（ＳＴＩ）１
８０が設けられている。図示したように、ワード線１２
０は、トレンチ上方に形成され、かつＳＴＩによってこ
こから絶縁されている。ワード線１２０は、ＤＲＡＭセ
ルに電気的に連結されていないので、“パッシングワー
ド線(passing wordline)”と称する。このような構成
は、折り返しビット線アーキテクチャ(folded bitline
architechture)と称する。開放及び開放−折返しを含む
その他の構成も有用である。
【００１３】ワード線上にレベル間誘電体層１８９が形
成されている。ビット線をなす導体層は、レベル間誘電
体層の上に形成される。ビット線接触開口部１８６は、
ソース１１３をビット線１９０に接触させるために、レ
ベル間誘電体層に設けられている。
成されている。ビット線をなす導体層は、レベル間誘電
体層の上に形成される。ビット線接触開口部１８６は、
ソース１１３をビット線１９０に接触させるために、レ
ベル間誘電体層に設けられている。
【００１４】前に議論したように、多量にドーピングさ
れたポリとシリコン化物層との間のポリバッファ層の利
用は、ゲートスタックの厚さを増加する。この増加した
厚さは、さらに高い縦横比の機構を製造し、プロセスの
困難を生じるので、不所望である。
れたポリとシリコン化物層との間のポリバッファ層の利
用は、ゲートスタックの厚さを増加する。この増加した
厚さは、さらに高い縦横比の機構を製造し、プロセスの
困難を生じるので、不所望である。
【００１５】図２ａ〜ｃは、本発明によるポリサイドゲ
ートスタックの形成のプロセスを示している。図２ａに
よれば、ＩＣの一部を表わす基板の横断面が示されてい
る。このようなＩＣは、例えばランダムアクセスメモリ
（ＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、シンク
ロナスＤＲＡＭ（ＳＤＲＡＭ）、スタティックＲＡＭ
（ＳＲＡＭ）及び読み出し専用メモリ（ＲＯＭ）を含む
メモリＩＣである。ＩＣは、プログラミング可能な論理
アレイ（ＰＬＡ）、アプリケーション固有のＩＣ（ＡＳ
ＩＣ）、埋め込まれたＤＲＡＭ−論理ＩＣ（埋め込まれ
たＤＲＡＭ）又はその他の任意の論理デバイスのような
論理デバイスであってもよい。
ートスタックの形成のプロセスを示している。図２ａに
よれば、ＩＣの一部を表わす基板の横断面が示されてい
る。このようなＩＣは、例えばランダムアクセスメモリ
（ＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、シンク
ロナスＤＲＡＭ（ＳＤＲＡＭ）、スタティックＲＡＭ
（ＳＲＡＭ）及び読み出し専用メモリ（ＲＯＭ）を含む
メモリＩＣである。ＩＣは、プログラミング可能な論理
アレイ（ＰＬＡ）、アプリケーション固有のＩＣ（ＡＳ
ＩＣ）、埋め込まれたＤＲＡＭ−論理ＩＣ（埋め込まれ
たＤＲＡＭ）又はその他の任意の論理デバイスのような
論理デバイスであってもよい。
【００１６】典型的には多数のＩＣが、シリコンウエハ
のような半導体基板上に並列に製造される。プロセスの
後で、ＩＣを複数の個別のチップに分離するためにウエ
ハを裁断する。次いでチップを、例えばコンピュータシ
ステム、コピー機、プリンタ及びファクシミリシステム
を含む事務機器、セルラフォン、パーソナルデジタルア
シスタント（ＰＤＡ）、及びその他の電子製品のような
消費者製品で利用するために、最終製品になるようにパ
ッケージングされる。
のような半導体基板上に並列に製造される。プロセスの
後で、ＩＣを複数の個別のチップに分離するためにウエ
ハを裁断する。次いでチップを、例えばコンピュータシ
ステム、コピー機、プリンタ及びファクシミリシステム
を含む事務機器、セルラフォン、パーソナルデジタルア
シスタント（ＰＤＡ）、及びその他の電子製品のような
消費者製品で利用するために、最終製品になるようにパ
ッケージングされる。
【００１７】基板２０１は、例えばシリコンウエハであ
る。シリコンオンインシュレータ（ＳＯＩ）、シリコン
オンサファイヤ（ＳＯＳ）、ガリウム、ガリウムひ素及
びＩＩＩ−Ｖ族化合物のようなその他の基板も有用であ
る。一実施態様において、基板は、第１の導電性を有す
るドーパントによってわずかにドーピングされている。
図示したような基板は、その他のデバイス層デバイス機
構を含んでいないが、ここにおいて利用する場合、用語
“基板”は、この上に１つ又は複数のデバイス層及びデ
バイス機構を有する基板を含んでいてもよい。一実施態
様において、基板は、Ｂのようなｐ−タイプのドーパン
ト（ｐ-）によってわずかにドーピングされている。Ｂ
の濃度は、ほぼ１．５×１０16原子／ｃｍ3である。
る。シリコンオンインシュレータ（ＳＯＩ）、シリコン
オンサファイヤ（ＳＯＳ）、ガリウム、ガリウムひ素及
びＩＩＩ−Ｖ族化合物のようなその他の基板も有用であ
る。一実施態様において、基板は、第１の導電性を有す
るドーパントによってわずかにドーピングされている。
図示したような基板は、その他のデバイス層デバイス機
構を含んでいないが、ここにおいて利用する場合、用語
“基板”は、この上に１つ又は複数のデバイス層及びデ
バイス機構を有する基板を含んでいてもよい。一実施態
様において、基板は、Ｂのようなｐ−タイプのドーパン
ト（ｐ-）によってわずかにドーピングされている。Ｂ
の濃度は、ほぼ１．５×１０16原子／ｃｍ3である。
【００１８】基板は、例えばここに形成された複数のト
レンチキャパシタ（図示せず）を含んでいる。トレンチ
キャパシタは、例えば図１に示されたようなものであ
る。一実施態様において、トレンチキャパシタは、ｎ−
チャネルＤＲＡＭセルのための蓄積キャパシタとして使
われる。埋込ｎ−ウエルは、キャパシタの埋込ｎ−タイ
ププレートを一緒に接続するために設けられている。ｐ
−ウエルは、ｎ−チャネルＤＲＡＭアクセストランジス
タのために設けられている。ｐ−ウエルの濃度は、ほぼ
５×１０17〜８×１０17ｃｍ-3である。追加的にｎ−タ
イプのウエルは、支援回路において利用されるもののよ
うなｐ−チャネルトランジスタのために設けられてい
る。別の拡散領域は、必要に応じて基板に設けることが
できる。
レンチキャパシタ（図示せず）を含んでいる。トレンチ
キャパシタは、例えば図１に示されたようなものであ
る。一実施態様において、トレンチキャパシタは、ｎ−
チャネルＤＲＡＭセルのための蓄積キャパシタとして使
われる。埋込ｎ−ウエルは、キャパシタの埋込ｎ−タイ
ププレートを一緒に接続するために設けられている。ｐ
−ウエルは、ｎ−チャネルＤＲＡＭアクセストランジス
タのために設けられている。ｐ−ウエルの濃度は、ほぼ
５×１０17〜８×１０17ｃｍ-3である。追加的にｎ−タ
イプのウエルは、支援回路において利用されるもののよ
うなｐ−チャネルトランジスタのために設けられてい
る。別の拡散領域は、必要に応じて基板に設けることが
できる。
【００１９】プロセスのこの点において、基板は、平坦
な表面２１０を含んでいる。表面上に犠牲酸化物層（図
示せず）が形成されている。犠牲酸化物層は、その後に
形成されるトランジスタのゲート閾値電圧（Ｖｔ）を調
節するために、イオン注入のためのスクリーン酸化物と
して使われる。Ｖｔ調節注入は、例えばゲートのチャネ
ル領域にドーパントを選択的に注入するために、通常の
リソグラフ及びマスキング技術を利用する。このような
技術は、スクリーン酸化物層上におけるフォトレジスト
層の堆積、及び光源とマスクを用いたその選択的な露光
を含む。ポジティブレジストを利用するか又はネガティ
ブのものを利用するかに依存して、レジスト層の露光さ
れた又は露光されない部分が、その下の基板の領域を選
択的に露出するために、現像の間に除去される。次いで
所望のＶｔを達成するために、露出した領域にイオンを
注入する。
な表面２１０を含んでいる。表面上に犠牲酸化物層（図
示せず）が形成されている。犠牲酸化物層は、その後に
形成されるトランジスタのゲート閾値電圧（Ｖｔ）を調
節するために、イオン注入のためのスクリーン酸化物と
して使われる。Ｖｔ調節注入は、例えばゲートのチャネ
ル領域にドーパントを選択的に注入するために、通常の
リソグラフ及びマスキング技術を利用する。このような
技術は、スクリーン酸化物層上におけるフォトレジスト
層の堆積、及び光源とマスクを用いたその選択的な露光
を含む。ポジティブレジストを利用するか又はネガティ
ブのものを利用するかに依存して、レジスト層の露光さ
れた又は露光されない部分が、その下の基板の領域を選
択的に露出するために、現像の間に除去される。次いで
所望のＶｔを達成するために、露出した領域にイオンを
注入する。
【００２０】Ｖｔ注入の後に、レジスト及びスクリーン
酸化物層は、例えばウエットエッチングによって除去さ
れる。次いで薄い酸化物層２２０が、基板表面上に形成
される。酸化物層は、ゲート酸化物として使われる。一
実施態様では、ゲート酸化物層が熱酸化によって成長す
る。ゲート酸化物の厚さは、例えばほぼ６〜１０ｎｍで
ある。
酸化物層は、例えばウエットエッチングによって除去さ
れる。次いで薄い酸化物層２２０が、基板表面上に形成
される。酸化物層は、ゲート酸化物として使われる。一
実施態様では、ゲート酸化物層が熱酸化によって成長す
る。ゲート酸化物の厚さは、例えばほぼ６〜１０ｎｍで
ある。
【００２１】ゲート酸化物上にポリ層２３０が堆積され
る。ポリ層は、例えば化学蒸着法（ＣＶＤ）によって堆
積される。その代わりに、アモルファスシリコン層をポ
リの代わりに利用してもよい。典型的にはポリ層は、そ
の抵抗率を減少するためにドーパントを含んでいる。こ
のようなドーパントは、例えばりん（Ｐ）、ひ素（Ａ
ｓ）又はほう素（Ｂ）を含む。ポリ層は、その形成の間
に又はその後にドーピングすることができる。ＣＶＤプ
ロセスの間のドーパントの組み込みは、現場でのドーピ
ングとして周知である。
る。ポリ層は、例えば化学蒸着法（ＣＶＤ）によって堆
積される。その代わりに、アモルファスシリコン層をポ
リの代わりに利用してもよい。典型的にはポリ層は、そ
の抵抗率を減少するためにドーパントを含んでいる。こ
のようなドーパントは、例えばりん（Ｐ）、ひ素（Ａ
ｓ）又はほう素（Ｂ）を含む。ポリ層は、その形成の間
に又はその後にドーピングすることができる。ＣＶＤプ
ロセスの間のドーパントの組み込みは、現場でのドーピ
ングとして周知である。
【００２２】一実施態様において、ポリ層は、Ｐドーパ
ントによってドーピングされている。ポリは、現場でド
ーピングされる。Ｐドーパントの濃度は、ほぼ１０19〜
５×１０21原子／ｃｍ3、有利にはほぼ１０20〜１０21
原子／ｃｍ3、かつさらに有利にはほぼ５×１０20であ
る。ポリは、シリコン先駆物質としてＳｉＨ4及びＰド
ーパント源としてＰＨ3を使用して、例えばほぼ６００
〜６５０℃の温度及びほぼ１００〜１８０トルの圧力
で、ＣＶＤ反応器内において堆積される。ドーピングさ
れたポリの厚さは、ほぼ１０〜２００ｎｍ、有利にはほ
ぼ４０〜１５０ｎｍ、かつさらに有利にはほぼ５０〜１
００ｎｍである。もちろん実際の厚さは、種々の要因に
依存して変化することがある。例えば最小の厚さは、作
業機能の目的のために必要であり、かつこれは、設計の
要求に依存している。この最小の厚さは、ある種の場合
において、ほぼ１０ｎｍであってもよい。
ントによってドーピングされている。ポリは、現場でド
ーピングされる。Ｐドーパントの濃度は、ほぼ１０19〜
５×１０21原子／ｃｍ3、有利にはほぼ１０20〜１０21
原子／ｃｍ3、かつさらに有利にはほぼ５×１０20であ
る。ポリは、シリコン先駆物質としてＳｉＨ4及びＰド
ーパント源としてＰＨ3を使用して、例えばほぼ６００
〜６５０℃の温度及びほぼ１００〜１８０トルの圧力
で、ＣＶＤ反応器内において堆積される。ドーピングさ
れたポリの厚さは、ほぼ１０〜２００ｎｍ、有利にはほ
ぼ４０〜１５０ｎｍ、かつさらに有利にはほぼ５０〜１
００ｎｍである。もちろん実際の厚さは、種々の要因に
依存して変化することがある。例えば最小の厚さは、作
業機能の目的のために必要であり、かつこれは、設計の
要求に依存している。この最小の厚さは、ある種の場合
において、ほぼ１０ｎｍであってもよい。
【００２３】図２ｂによれば、ポリ層２３０の上に金属
シリコン化物層２４０が堆積されている。金属シリコン
化物は、例えばタングステンシリコン化物（ＷＳ
ｉx）、モリブデンシリコン化物（ＭｏＳｉx）、タンタ
ルシリコン化物（ＴａＳｉx）、チタンシリコン化物
（ＴｉＳｉx）、コバルトシリコン化物（ＣｏＳｉx）又
はその他の金属シリコン化物を含む。一実施態様によれ
ば、金属シリコン化物は、ｐ−又はｎ−タイプいずれか
のドーパントを含む。このようなドーパントは、例えば
Ｐ、Ａｓ又はＢを含む。適用できるならば、ドーパント
のタイプは、ドーピングされたポリ層２３０と同じであ
る。金属シリコン化物層の典型的な濃度は、ほぼ１０19
〜５×１０21原子／ｃｍ3、有利にはほぼ１０20〜１０
21原子／ｃｍ3、かつさらに有利にはほぼ５×１０20原
子／ｃｍ3である。金属シリコン化物の現場でのドーピ
ングは、そのアモルファス状態において堆積される傾向
を潜在的に増加する。そのアモルファス状態における金
属シリコン化物の堆積は、膜の粒子寸法を増加し、それ
によりその抵抗を減少する。
シリコン化物層２４０が堆積されている。金属シリコン
化物は、例えばタングステンシリコン化物（ＷＳ
ｉx）、モリブデンシリコン化物（ＭｏＳｉx）、タンタ
ルシリコン化物（ＴａＳｉx）、チタンシリコン化物
（ＴｉＳｉx）、コバルトシリコン化物（ＣｏＳｉx）又
はその他の金属シリコン化物を含む。一実施態様によれ
ば、金属シリコン化物は、ｐ−又はｎ−タイプいずれか
のドーパントを含む。このようなドーパントは、例えば
Ｐ、Ａｓ又はＢを含む。適用できるならば、ドーパント
のタイプは、ドーピングされたポリ層２３０と同じであ
る。金属シリコン化物層の典型的な濃度は、ほぼ１０19
〜５×１０21原子／ｃｍ3、有利にはほぼ１０20〜１０
21原子／ｃｍ3、かつさらに有利にはほぼ５×１０20原
子／ｃｍ3である。金属シリコン化物の現場でのドーピ
ングは、そのアモルファス状態において堆積される傾向
を潜在的に増加する。そのアモルファス状態における金
属シリコン化物の堆積は、膜の粒子寸法を増加し、それ
によりその抵抗を減少する。
【００２４】現場でドーピングされた金属シリコン化物
は、ドーピングされない金属シリコン化物膜を堆積する
ために利用された通常のＣＶＤ技術によって堆積され
る。ドーパント源は、堆積される膜のその場のドーピン
グを提供するために、ＣＶＤプロセスに含まれる。
は、ドーピングされない金属シリコン化物膜を堆積する
ために利用された通常のＣＶＤ技術によって堆積され
る。ドーパント源は、堆積される膜のその場のドーピン
グを提供するために、ＣＶＤプロセスに含まれる。
【００２５】一実施態様において、ドーピングされた金
属シリコン化物層は、ＰドーピングされたＷＳｉxを含
む。ＷＳｉxは、その場でドーピングされる。Ｐドーパ
ントの濃度は、ほぼ１０19〜５×１０21原子／ｃｍ3、
有利にはほぼ１０20〜１０21原子／ｃｍ3、かつさらに
有利にはほぼ５×１０20原子／ｃｍ3である。ドーピン
グされた金属シリコン化物の厚さは、ほぼ５０〜２００
ｎｍ、有利にはほぼ８０ｎｍである。もちろん実際の厚
さは、設計及びパラメータに依存して変化することがで
きる。
属シリコン化物層は、ＰドーピングされたＷＳｉxを含
む。ＷＳｉxは、その場でドーピングされる。Ｐドーパ
ントの濃度は、ほぼ１０19〜５×１０21原子／ｃｍ3、
有利にはほぼ１０20〜１０21原子／ｃｍ3、かつさらに
有利にはほぼ５×１０20原子／ｃｍ3である。ドーピン
グされた金属シリコン化物の厚さは、ほぼ５０〜２００
ｎｍ、有利にはほぼ８０ｎｍである。もちろん実際の厚
さは、設計及びパラメータに依存して変化することがで
きる。
【００２６】通常のＷ、Ｓｉ及びドーパント先駆物質
は、ドーピングされたＷＳｉx膜を形成するために利用
される。通常のＳｉ先駆物質は、例えばシラン（ＳｉＨ
4）、ジシラン（Ｓｉ2Ｈ6）又はジクロロシラン（Ｓｉ
Ｈ2Ｃｌ2）を含み、Ｗ先駆物質は、タングステンヘキサ
フルオライド（ＷＦ6）、タングステンヘキサクロライ
ド（ＷＣｌ6）又はタングステンヘキサカルボニル（Ｗ
［ＣＯ］6）を含む。ホスフィン（ＰＨ3又はＰＯＣ
ｌ4）は、例えばＰドーパント源を提供するために利用
される。一実施態様において、ＰＨ3は、Ｐドーピング
されたＷＳｉx膜を形成するためにＷＦ6及びＳｉＨ4に
加えられる。先駆物質は、サンタクララ(Santa Clar
a)、ＣＡ在、アプライドマテリアル(Applied Material
s)によって製造されたセンチュラ(Centura)ＣＶＤ反応
器のようなＣＶＤ反応器に導入される。ＣＶＤプロセス
のための典型的な温度及び圧力は、それぞれほぼ４５０
〜６００℃及びほぼ１〜５トルである。有利には温度
は、ほぼ５５０℃であり、かつ圧力は、ほぼ１．５トル
である。
は、ドーピングされたＷＳｉx膜を形成するために利用
される。通常のＳｉ先駆物質は、例えばシラン（ＳｉＨ
4）、ジシラン（Ｓｉ2Ｈ6）又はジクロロシラン（Ｓｉ
Ｈ2Ｃｌ2）を含み、Ｗ先駆物質は、タングステンヘキサ
フルオライド（ＷＦ6）、タングステンヘキサクロライ
ド（ＷＣｌ6）又はタングステンヘキサカルボニル（Ｗ
［ＣＯ］6）を含む。ホスフィン（ＰＨ3又はＰＯＣ
ｌ4）は、例えばＰドーパント源を提供するために利用
される。一実施態様において、ＰＨ3は、Ｐドーピング
されたＷＳｉx膜を形成するためにＷＦ6及びＳｉＨ4に
加えられる。先駆物質は、サンタクララ(Santa Clar
a)、ＣＡ在、アプライドマテリアル(Applied Material
s)によって製造されたセンチュラ(Centura)ＣＶＤ反応
器のようなＣＶＤ反応器に導入される。ＣＶＤプロセス
のための典型的な温度及び圧力は、それぞれほぼ４５０
〜６００℃及びほぼ１〜５トルである。有利には温度
は、ほぼ５５０℃であり、かつ圧力は、ほぼ１．５トル
である。
【００２７】堆積の間の金属シリコン化物膜へのドーパ
ントの添加は、金属の豊富な境界面の形成を減少する。
金属の豊富な境界面の減少に関する機構は明らかではな
いが、ドーパントは、金属反応の効率を増強することが
信じられている。例えばＷＦ 6反応の効率が増強され
る。ドーパントは、堆積プロセスにおいて組込まれるの
で、ＷＦ6反応の効率は、堆積プロセスを通して増強さ
れる。それ故にＷは、ＷＳｉx膜を通して比較的均一に
分配され、金属の豊富な境界面を回避する。
ントの添加は、金属の豊富な境界面の形成を減少する。
金属の豊富な境界面の減少に関する機構は明らかではな
いが、ドーパントは、金属反応の効率を増強することが
信じられている。例えばＷＦ 6反応の効率が増強され
る。ドーパントは、堆積プロセスにおいて組込まれるの
で、ＷＦ6反応の効率は、堆積プロセスを通して増強さ
れる。それ故にＷは、ＷＳｉx膜を通して比較的均一に
分配され、金属の豊富な境界面を回避する。
【００２８】金属の豊富な境界面なしに多量にドーピン
グされた層上に金属シリコン化物膜を堆積する能力は、
真性キャップポリ層なしに多量にドーピングされた層上
に金属シリコン化物膜を堆積することを可能にする。こ
のことは、さらに小さな縦横比を有するゲートスタック
を製造する場合に、さらに小さな基本原則によってとく
に有利である。さらに小さな抵抗も達成され、デバイス
の特性を増大する。
グされた層上に金属シリコン化物膜を堆積する能力は、
真性キャップポリ層なしに多量にドーピングされた層上
に金属シリコン化物膜を堆積することを可能にする。こ
のことは、さらに小さな縦横比を有するゲートスタック
を製造する場合に、さらに小さな基本原則によってとく
に有利である。さらに小さな抵抗も達成され、デバイス
の特性を増大する。
【００２９】ドーピングされたシリコン化物層を利用す
るので、ポリ層もドーピングしないでよい。ドーピング
されていないアモルファスシリコンは、ポリの代わりに
利用することができる。ドーピングされていないポリ又
はアモルファスシリコンの厚さは、例えば２０〜５０ｎ
ｍであることができる。
るので、ポリ層もドーピングしないでよい。ドーピング
されていないアモルファスシリコンは、ポリの代わりに
利用することができる。ドーピングされていないポリ又
はアモルファスシリコンの厚さは、例えば２０〜５０ｎ
ｍであることができる。
【００３０】後続のプロセスの間に熱にさらすことは、
金属シリコン化物及びポリ層内へのドーパントの拡散を
引起こす。選択的に層内にドーパントを拡散させるため
に、焼きなましが行なわれる。焼きなましは、膜の特性
を増強又は最適化するように選定されている。焼きなま
しは、例えばほぼ大気圧においてほぼ１０００℃の温度
で行なわれる。焼きなましの環境は、例えば酸素
（Ｏ2）、アルゴン（Ａｒ）又は窒素（Ｎ2）を含んでい
る。ポリ層が、シリコン化物層のものより低いドーパン
ト濃度を含む場合、焼きなましは、ポリ層におけるドー
パントのドーパント濃度を増加する。ドーパント源とし
て使われるドーピングされたシリコン化物層を設けるこ
とによって、金属の豊富な境界面を引起こすものよりも
低いドーパント濃度でポリ層を形成することができる。
したがってゲートスタックのポリ層は、金属の豊富な境
界面を避けるためにその厚さを増加することなく、さら
に高いドーパント濃度を含むことができる。その結果、
低いシート抵抗を有する確実なゲートスタックが設けら
れる。
金属シリコン化物及びポリ層内へのドーパントの拡散を
引起こす。選択的に層内にドーパントを拡散させるため
に、焼きなましが行なわれる。焼きなましは、膜の特性
を増強又は最適化するように選定されている。焼きなま
しは、例えばほぼ大気圧においてほぼ１０００℃の温度
で行なわれる。焼きなましの環境は、例えば酸素
（Ｏ2）、アルゴン（Ａｒ）又は窒素（Ｎ2）を含んでい
る。ポリ層が、シリコン化物層のものより低いドーパン
ト濃度を含む場合、焼きなましは、ポリ層におけるドー
パントのドーパント濃度を増加する。ドーパント源とし
て使われるドーピングされたシリコン化物層を設けるこ
とによって、金属の豊富な境界面を引起こすものよりも
低いドーパント濃度でポリ層を形成することができる。
したがってゲートスタックのポリ層は、金属の豊富な境
界面を避けるためにその厚さを増加することなく、さら
に高いドーパント濃度を含むことができる。その結果、
低いシート抵抗を有する確実なゲートスタックが設けら
れる。
【００３１】金属シリコン化物層の上に、後続のプロセ
スのためのエッチング停止層が形成される。エッチング
停止層は、例えばシリコン窒化物からなる。
スのためのエッチング停止層が形成される。エッチング
停止層は、例えばシリコン窒化物からなる。
【００３２】図２ｃによれば、ゲートスタック層は、ゲ
ート導体２８０を形成するためにパターニングされる。
ゲート導体のパターニングは、通常のリソグラフ及びエ
ッチング技術を利用して達成される。このような技術
は、レジスト層の堆積、及び露光源とマスクによるレジ
スト層の選択的な露光を含む。レジストの一部は、保護
されないゲートスタックの部分を残すために、現像の後
に除去される。ゲートスタックの保護されない部分は、
例えば反応イオンエッチング（ＲＩＥ）によって除去さ
れる。
ート導体２８０を形成するためにパターニングされる。
ゲート導体のパターニングは、通常のリソグラフ及びエ
ッチング技術を利用して達成される。このような技術
は、レジスト層の堆積、及び露光源とマスクによるレジ
スト層の選択的な露光を含む。レジストの一部は、保護
されないゲートスタックの部分を残すために、現像の後
に除去される。ゲートスタックの保護されない部分は、
例えば反応イオンエッチング（ＲＩＥ）によって除去さ
れる。
【００３３】スペーサ（図示せず）は、ゲート導体の側
壁に選択的に形成することができる。スペーサ形成の後
に、トランジスタのゲートに隣接する拡散領域を形成す
るために、ドーパントが注入される。スペーサは、重な
る容量を減少する拡散領域の下側重なり拡散を定義す
る。
壁に選択的に形成することができる。スペーサ形成の後
に、トランジスタのゲートに隣接する拡散領域を形成す
るために、ドーパントが注入される。スペーサは、重な
る容量を減少する拡散領域の下側重なり拡散を定義す
る。
【００３４】窒化物層２８８は、基板の表面上に堆積さ
れ、移動イオン障壁のために使われ、かつ境界のないビ
ット線接触を形成するためにエッチング停止として使わ
れる。誘電体層２９０は、導体層２９３とゲート導体と
の間に絶縁体を提供するために、デバイス構造の上に形
成される。誘電体層は、不純物、湿気及び掻き傷からデ
バイス構造を絶縁するために保護層としても使われる。
誘電体層は、例えばりんけい酸ガラス（ＰＳＧ）又はほ
う素りんけい酸ガラス（ＢＰＳＧ）のようなりんドーピ
ングされた二酸化シリコンを含む。
れ、移動イオン障壁のために使われ、かつ境界のないビ
ット線接触を形成するためにエッチング停止として使わ
れる。誘電体層２９０は、導体層２９３とゲート導体と
の間に絶縁体を提供するために、デバイス構造の上に形
成される。誘電体層は、不純物、湿気及び掻き傷からデ
バイス構造を絶縁するために保護層としても使われる。
誘電体層は、例えばりんけい酸ガラス（ＰＳＧ）又はほ
う素りんけい酸ガラス（ＢＰＳＧ）のようなりんドーピ
ングされた二酸化シリコンを含む。
【００３５】接点２９１は、誘電体層内に形成され、導
体層とその下にある導体領域２８５との間の相互接続を
形成する。導体層は、例えばＤＲＡＭチップのビット線
をなしている。
体層とその下にある導体領域２８５との間の相互接続を
形成する。導体層は、例えばＤＲＡＭチップのビット線
をなしている。
【００３６】種々の実施例を引用して本発明を図示しか
つ説明したが、その権利範囲から外れることなく、本発
明に変更及び変形を行なうことができることは、当該技
術分野の専門家にとって明らかであろう。それ故に本発
明の権利範囲は、前記の説明を参照してではなく、その
等価物の全権利範囲とともに添付の特許請求の範囲を参
照して判定すべきものである。
つ説明したが、その権利範囲から外れることなく、本発
明に変更及び変形を行なうことができることは、当該技
術分野の専門家にとって明らかであろう。それ故に本発
明の権利範囲は、前記の説明を参照してではなく、その
等価物の全権利範囲とともに添付の特許請求の範囲を参
照して判定すべきものである。
【図１】実例のＤＲＡＭセルを示す図である。
【図２】ポリサイドゲートスタックを形成するための、
本発明の実施例を示す図である。
本発明の実施例を示す図である。
２０１ 基板、 ２２０ 酸化物層、 ２３０ ポリ
層、 ２４０ 金属シリコン化物層、 ２８０ ゲート
導体、 ２８５ 導体領域、 ２８８ 窒化物層、 ２
９０ 誘電体層、 ２９１ 接点、 ２９３ 導体層
層、 ２４０ 金属シリコン化物層、 ２８０ ゲート
導体、 ２８５ 導体領域、 ２８８ 窒化物層、 ２
９０ 誘電体層、 ２９１ 接点、 ２９３ 導体層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マティアス イルク アメリカ合衆国 ヴァージニア リッチモ ンド ノース ミュルベリー ストリート ４ (72)発明者 ジョナサン ファルターマイヤー アメリカ合衆国 ニューヨーク フィッシ ュキル マウンテン ヴュー クノールズ ドライヴ １ アパートメント シー (72)発明者 ラディカ スリニヴァサン アメリカ合衆国 ニュージャージー マー ワー デヴィッドソン コート 18
Claims (17)
- 【請求項１】 ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）の形成方法において、 基板上に酸化物の層を形成させ、 酸化物層上にポリシリコン（ポリ）の層を形成させ、か
つポリ層上に金属シリコン化物の層を堆積させ、ポリと
金属シリコン化物の層との間の金属の豊富な境界面を減
少するようにドーパントによって金属シリコン化物層を
現場でドーピングし、かつゲートを形成するように酸化
物、ポリ及び金属シリコン化物の層をパターニングする
ことを特徴とする、ポリサイドゲートを有するトランジ
スタを含むダイナミックランダムアクセスメモリの形成
方法。 - 【請求項２】 ポリサイドゲートを含むトランジスタに
おいて、 ゲート酸化物層、 ポリ層及び現場でドーピングされた金属シリコン化物を
含み、金属シリコン化物層におけるドーパントが、ポリ
と金属シリコン化物層との間の金属の豊富な境界面を減
少することを特徴とする、ポリサイドゲートを含むトラ
ンジスタ。 - 【請求項３】 半導体デバイスの製造方法において、 基板上にポリシリコン層を形成させ、かつポリ層上に金
属シリコン化物の層を堆積させ、ポリと金属シリコン化
物の層との間の金属の豊富な境界面を現場で減少するよ
うにドーパントによって金属シリコン化物層をドーピン
グすることを特徴とする、半導体デバイスの製造方法。 - 【請求項４】 ドーパントを、ｎ−タイプドーパント又
はｐ−タイプドーパントからなるグループから選択す
る、請求項３に記載の方法。 - 【請求項５】 ｎ−タイプドーパントを、ひ素又はりん
からなるグループから選択し、かつｐ−タイプドーパン
トが、ほう素からなる、請求項４に記載の方法。 - 【請求項６】 ポリ層がドーパントを含む、請求項５に
記載の方法。 - 【請求項７】 ポリ層におけるドーパントが、金属シリ
コン化物層と同じドーパントタイプのものである、請求
項６に記載の方法。 - 【請求項８】 金属シリコン化物とポリ層が、ｎ−タイ
プのドーパントを含む、請求項７に記載の方法。 - 【請求項９】 ｎ−タイプのドーパントが、りんからな
る、請求項８に記載の方法。 - 【請求項１０】 金属シリコン化物層におけるドーパン
トの濃度が、ほぼ１０19〜５×１０21である、請求項９
に記載の方法。 - 【請求項１１】 ポリ層におけるドーパントの濃度が、
ほぼ１０19〜５×１０21である、請求項１０に記載の方
法。 - 【請求項１２】 金属シリコン化物を、タングステン、
モリブデン、タンタル、チタン及びコバルトからなるグ
ループから選択する、請求項１１に記載の方法。 - 【請求項１３】 金属シリコン化物がタングステンから
なる、請求項１２に記載の方法。 - 【請求項１４】 金属シリコン化物を、化学蒸着法（Ｃ
ＶＤ）によって堆積させる、請求項１３に記載の方法。 - 【請求項１５】 シリコン先駆物質、タングステン先駆
物質及びドーパント先駆物質を、ＣＶＤのために利用す
る、請求項１４に記載の方法。 - 【請求項１６】 シリコン先駆物質を、ＳｉＨ4、Ｓｉ2
Ｈ6又はＳｉＨ2Ｃｌ 2からなるグループから選択し、タ
ングステン先駆物質を、ＷＦ6、ＷＣｌ6又はＷ［ＣＯ］
6からなるグループから選択し、かつりん先駆物質を、
ＰＨ3又はＰＯＣｌ4からなるグループから選択する、請
求項１５に記載の方法。 - 【請求項１７】 金属シリコン化物を、ほぼ４５０〜６
００℃の温度及びほぼ１〜５トルの圧力において堆積さ
せる、請求項１６に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/010081 | 1998-01-21 | ||
| US09/010,081 US6130145A (en) | 1998-01-21 | 1998-01-21 | Insitu doped metal policide |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11265992A true JPH11265992A (ja) | 1999-09-28 |
Family
ID=21743737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11010404A Pending JPH11265992A (ja) | 1998-01-21 | 1999-01-19 | ダイナミックランダムアクセスメモリの形成方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6130145A (ja) |
| EP (1) | EP0932186A3 (ja) |
| JP (1) | JPH11265992A (ja) |
| KR (1) | KR100571356B1 (ja) |
| CN (1) | CN1230780A (ja) |
| TW (1) | TW409296B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005074034A1 (ja) * | 2004-01-29 | 2005-08-11 | Tokyo Electron Limited | 半導体装置 |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6037620A (en) * | 1998-06-08 | 2000-03-14 | International Business Machines Corporation | DRAM cell with transfer device extending along perimeter of trench storage capacitor |
| US6639264B1 (en) * | 1998-12-11 | 2003-10-28 | International Business Machines Corporation | Method and structure for surface state passivation to improve yield and reliability of integrated circuit structures |
| US6614082B1 (en) * | 1999-01-29 | 2003-09-02 | Micron Technology, Inc. | Fabrication of semiconductor devices with transition metal boride films as diffusion barriers |
| US6797601B2 (en) | 1999-06-11 | 2004-09-28 | Micron Technology, Inc. | Methods for forming wordlines, transistor gates, and conductive interconnects |
| US6730584B2 (en) | 1999-06-15 | 2004-05-04 | Micron Technology, Inc. | Methods for forming wordlines, transistor gates, and conductive interconnects, and wordline, transistor gate, and conductive interconnect structures |
| US6630718B1 (en) * | 1999-07-26 | 2003-10-07 | Micron Technology, Inc. | Transistor gate and local interconnect |
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- 1999-01-16 EP EP99100773A patent/EP0932186A3/en not_active Withdrawn
- 1999-01-19 CN CN99101316A patent/CN1230780A/zh active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0932186A2 (en) | 1999-07-28 |
| KR100571356B1 (ko) | 2006-04-17 |
| US6130145A (en) | 2000-10-10 |
| EP0932186A3 (en) | 1999-08-18 |
| TW409296B (en) | 2000-10-21 |
| KR19990068032A (ko) | 1999-08-25 |
| CN1230780A (zh) | 1999-10-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051018 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080327 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090715 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091211 |