JPH1126620A - 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法 - Google Patents

不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法

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JPH1126620A
JPH1126620A JP7534398A JP7534398A JPH1126620A JP H1126620 A JPH1126620 A JP H1126620A JP 7534398 A JP7534398 A JP 7534398A JP 7534398 A JP7534398 A JP 7534398A JP H1126620 A JPH1126620 A JP H1126620A
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Abstract

(57)【要約】 【課題】 書込み消去時の印加電位の低電圧化が可能な
不揮発性半導体記憶装置を提供する。また、ＦＮトンネ
ル電流による書込み消去時のＬＯＣＯＳ端もしくはトレ
ンチコーナーにおけるトンネル酸化膜の劣化を防止す
る。 【解決手段】 従来の不揮発性半導体記憶装置の浮遊ゲ
ート（第２のゲート電極）と制御ゲート（第３のゲート
電極）に加えて副制御ゲート（第１のゲート電極）を有
することを特徴とする。書込み消去時にこの制御ゲート
と副制御ゲートに電位を印加することで、容量結合され
た浮遊ゲートの電位を決定し、カップリング比を従来の
ものより大きくとることとにより、低い制御ゲート電位
ＶCGで従来の浮遊ゲート電位ＶFCを維持することを可能
とする。また、前記副制御ゲートによってＦＮトンネル
書込み消去時に電界集中の起きやすい部分を覆うことに
より、電界の集中を回避しトンネル酸化膜の劣化を防
ぐ。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置および不揮発性半導体記憶装置の製造方法に関す
る。
【０００２】
【従来の技術】ＵＶ ＰＲＯＭ、ＯＴＰ（One-Time PRO
M ）、ＥＥＰＲＯＭ、Ｆｌａｓｈ ＥＥＰＲＯＭなどの
不揮発性半導体記憶装置の従来のメモリセル構造を図３
４に示す。図３４（ａ）に示されるように従来の不揮発
性メモリセルは半導体基板４０１上の一対の素子分離領
域４０２と、前記素子分離領域４０２で分離されたセル
形成領域と、このセル形成領域に形成されるゲート酸化
膜４０３と、前記ゲート酸化膜４０３上に形成される浮
遊ゲート４０４と、さらに前記浮遊ゲート４０４と絶縁
膜４０５を介して形成される制御ゲート電極４０６とよ
り構成される。さらに、制御ゲート電極４０６上にはIn
ter-Poly絶縁膜４０７、ＢＰＳＧ膜４１０が形成され
る。さらにＡｌ等の配線層４１２が形成され、Passivat
ion 膜４１３が形成される。図３４（ａ）中のＡ−Ａ’
断面から見たものが図３４（ｂ）である。４０８、４０
９はそれぞれソース、ドレイン拡散層領域である。Ａｌ
配線層４１２はコンタクト孔を介して前記ソースもしく
はドレイン領域と接続される。
【０００３】制御ゲート電極４０６の電位（以下、制御
ゲート電位）をＶCG、浮遊ゲート電極４０４の電位（以
下、浮遊ゲート電位）をＶFG、半導体基板４０１の電位
（以下、基板電位）をＶsub として、半導体基板４０１
と浮遊ゲート電極４０４間の容量（以下、基板−浮遊ゲ
ート間容量）をＣ1 、浮遊ゲート電極４０４と制御ゲー
ト電極４０６間の容量（以下、浮遊ゲート−制御ゲート
間容量）をＣ2 とすると、従来のメモリセルの等価回路
は図３５で表すことができる。この等価回路より浮遊ゲ
ート電位は
【０００４】
【数１】 で表すことができる。この時
【０００５】
【数２】 をカップリング比と呼ぶ。すなわち、容量成分Ｃ1 、Ｃ
2 を定数とすると、浮遊ゲート電位ＶFGは制御ゲート電
位ＶCGとカップリング比によって決定される。メモリセ
ルへの書込み、消去はこの浮遊ゲート電位ＶFGに依存し
て行われる。以下に、それぞれのメモリセルの書込み、
消去時の動作を説明する。
【０００６】前述した不揮発性半導体記憶装置のうち、
ＥＰＲＯＭは書込にチャネルホットエレクトロン注入を
用い、消去は紫外線を使用する。また、ＯＴＰは書込み
にＥＰＲＯＭ同様チャネルホットエレクトロン注入を用
い、消去はパッケージに封じられているため行われな
い。一方、ＥＥＰＲＯＭ、Ｆｌａｓｈ ＥＥＰＲＯＭは
電気的に書込消去可能な不揮発性メモリで、書込には上
述のチャネルホットエレクトロン注入あるいはFowler-N
oldheim 電流（以降ＦＮトンネル電流）による書込を行
っている。また消去はＦＮトンネル電流による消去を行
っている。
【０００７】チャネルホットエレクトロン注入は、例え
ば制御ゲート電位ＶCGを１０Ｖ、ドレイン電圧を７Ｖ、
ソース電圧を接地電位にすることで、チャネル領域のド
レイン近傍でピンチオフして発生するチャネルホットエ
レクトロンにより行われる。この時、数１に示したよう
に、制御ゲート電位ＶCGと基板−浮遊ゲート間容量Ｃ1
と浮遊ゲート−制御ゲート間容量Ｃ2 とによって決定さ
れる浮遊ゲート電位ＶFGによって、ホットエレクトロン
は浮遊ゲートに注入される。
【０００８】ＦＮトンネル電流による書込み消去は、浮
遊ゲート電極４０４と半導体基板間のゲート絶縁膜４０
３とに６ＭＶ／ｃｍ以上の高電界を印加し電荷の注入放
出を行うものである。ＥＥＰＲＯＭでは通常、このゲー
ト絶縁膜４０３をトンネル酸化膜４０４と呼び、その酸
化膜厚は１０ｎｍ程度である。ＦＮトンネル電流を発生
させるには、このトンネル酸化膜４０３に高電圧を印加
しなければならない。例えば、数2 に示すカップリング
比が０．６程度であれば、制御ゲート電極もしくは半導
体基板４０１には２０Ｖ程度の高電圧を印加しなければ
ならない。
【０００９】このように、一般的な不揮発性メモリは書
込み消去に高電圧を必要とし、そのため高集積化する上
で周辺回路の縮小が難しい。また、電源電圧が単一の場
合、内部昇圧回路を搭載しなければならずＬＳＩの小型
化が困難であるという第１の問題点が挙げられる。
【００１０】さらに、ＦＮトンネル電流による書込み消
去の場合は、トンネル酸化膜の劣化の問題がある。これ
はＦＮ電流の通過により酸化膜中に電子がトラップされ
るためで、このトラップによりメモリセルの書込み消去
特性が劣化し、あるいは閾値Ｖthの変動を生じデータの
誤判定あるいは書込み消去不能になり不良の原因とな
る。特に、この現象はトンネル酸化膜に膜厚が薄い領域
が存在すると、その部分に電流が集中するので顕著にな
る。通常、素子分離には厚い酸化膜によるField酸化膜
が形成されているが、Field 酸化膜端のトンネル酸化膜
はそれ以外の部分より数％以上薄膜化する傾向にある
（IEEE Trans.Electron Device(USA) vol.42,no.12）。
図３６は図３４中のField 酸化膜端４１４の拡大図であ
り、薄膜化した領域５０１がＬＯＣＯＳ端に存在する。
このため、その薄膜化した領域５０１で劣化が進行する
ことになる。
【００１１】また、近年素子分離にトレンチアイソレー
ションを採用する傾向にあるが、ＥＥＰＲＯＭにトレン
チアイソレーションを採用したメモリセルの構成を図３
７に示す。半導体基板６０１上の一対の素子分離領域６
０２と、前記素子分離領域６０２で分離されたセル形成
領域と、このセル形成領域に形成されるゲート酸化膜６
０３と、前記ゲート酸化膜６０３上に形成される浮遊ゲ
ート６０４と、さらに前記浮遊ゲート６０４と絶縁膜６
０５を介して形成される制御ゲート電極６０６とより構
成される。さらに、制御ゲート電極４０６上にはInter-
Poly絶縁膜６０７、ＢＰＳＧ膜６１０が形成される。さ
らにＡｌ等の配線層６１２が形成され、Passivation 膜
６１３が形成される。図３８は図３７中のトレンチコー
ナ６１４の拡大図である。図中に示すようにトレンチコ
ーナーで電界集中を生じトンネル酸化膜の耐圧劣化を引
き起こすことがある。
【００１２】このように、ＦＮトンネル電流による書込
み消去を行う場合、ＬＯＣＯＳ端もしくはトレンチコー
ナーへの電界集中によるトンネル酸化膜の劣化という第
２の問題点も挙げられる。
【００１３】
【発明が解決しようとする課題】本発明の第１の実施例
は上記第１の問題点を鑑みてなされたもので、書込み消
去に従来のような高電圧を必要としないことで、周辺回
路を縮小しチップ面積の縮小を実現するものである。
【００１４】さらに、本発明の第２の実施例は上記第１
の問題点に加えて第２の問題点も補うものであり、ＦＮ
トンネル書込みおよび消去を行うデバイスにおいて、電
荷の集中が起きやすいヶ所で書込み消去が行われること
を回避することで、トンネル酸化膜の劣化を抑え信頼性
の向上を実現するものである。
【００１５】
【課題を解決しようとする手段】本願の第１の発明では
半導体基板上に選択的に形成された素子分離領域と、前
記素子分離領域に挟まれた領域と、少なくとも前記素子
分離領域上に存在するよう選択的に形成された第１のゲ
ート電極と、前記第１のゲート電極に挟まれた領域上に
形成された第１のゲート絶縁膜と、前記第１のゲート電
極上及びその側面に形成された第１の絶縁膜と、前記第
１のゲート絶縁膜上と前記第１の絶縁膜上に形成され、
少なくともその一部が前記第１のゲート電極とオーバー
ラップするよう選択的に形成された第２のゲート電極
と、前記第２のゲート電極上及びその側面に形成された
第２の絶縁膜と、前記第１及び第２のゲート電極上に前
記第１及び第２の絶縁膜を介して形成された第３のゲー
ト電極と、前記素子分離領域に挟まれた領域の前記第２
のゲート電極の両側に形成されたドレイン及びソース拡
散層領域とを有することを特徴とする不揮発性半導体記
憶装置を提供する。
【００１６】また、本願の第２の発明では、半導体基板
上に選択的に形成された素子分離領域と、前記素子分離
領域に挟まれた領域と、少なくとも前記素子分離領域上
に存在し、そのエッジ部分が前記素子分離領域上に存在
するよう選択的に形成された第１のゲート電極と、前記
第１のゲート電極に挟まれた領域上に形成された第１の
ゲート絶縁膜と、前記第１のゲート電極上及びその側面
に形成された第１の絶縁膜と、前記第１のゲート絶縁膜
上と前記第１の絶縁膜上に形成され、少なくともその一
部が前記第１のゲート電極とオーバーラップするよう選
択的に形成された第２のゲート電極と、前記第２のゲー
ト電極上及びその側面に形成された第２の絶縁膜と、前
記第１及び第２のゲート電極上に前記第１及び第２の絶
縁膜を介して形成された第３のゲート電極と、前記素子
分離領域に挟まれた領域の前記第２のゲート電極の両側
に形成されたドレイン及びソース拡散層領域とを有し、
前記第２のゲート電極に電荷が注入されているか否か
で、その記憶情報が０か１かを表すことを特徴とする不
揮発性半導体記憶装置を提供する。
【００１７】また、本願の第３の発明では、半導体基板
上に選択的に形成された素子分離領域と、前記素子分離
領域に挟まれた領域と、少なくとも前記素子分離領域上
に存在し、そのエッジ部分が前記素子分離領域に挟まれ
た領域上に存在するよう選択的に形成された第１のゲー
ト電極と、前記第１のゲート電極に挟まれた領域上に形
成された第１のゲート絶縁膜と、前記第１のゲート電極
上及びその側面に形成された第１の絶縁膜と、前記第１
のゲート絶縁膜上と前記第１の絶縁膜上に形成され、少
なくともその一部が前記第１のゲート電極とオーバーラ
ップするよう選択的に形成された第２のゲート電極と、
前記第２のゲート電極上及びその側面に形成された第２
の絶縁膜と、前記第１及び第２のゲート電極上に前記第
１及び第２の絶縁膜を介して形成された第３のゲート電
極と、前記素子分離領域に挟まれた領域の前記第２のゲ
ート電極の両側に形成されたドレイン及びソース拡散層
領域とを有し、前記第２のゲート電極に電荷が注入され
ているか否かで、その記憶情報が０か１かを表すことを
特徴とする不揮発性半導体記憶装置を提供する。
【００１８】さらに、本願発明の第１の製造方法とし
て、半導体基板上に選択的に素子分離領域を形成する工
程と、前記素子分離領域に挟まれた領域に第１の絶縁層
を形成する工程と、前記第１の絶縁層と前記素子分離領
域上に第１の導電層を形成する工程と、前記素子分離領
域に挟まれた部分と前記素子分離領域上の一部上に形成
された前記第１の導電層を選択的に除去し、少なくとも
前記素子分離領域に存在しかつそのエッジ部分も前記素
子分離領域上に存在する第１のゲート電極を形成する工
程と、前記第１の絶縁膜を除去する工程と、前記第１の
ゲート電極に挟まれた領域上と前記第１のゲート電極上
に第２の絶縁層を形成する工程と、前記第２の絶縁層上
に第２の導電層を形成する工程と、前記第１のゲート電
極上の前記第２の導電層を選択的に除去し、第２のゲー
ト電極分離領域を形成する工程と、前記第二の導電層と
前記第２のゲート電極分離領域上に第３の絶縁層を形成
する工程と、前記第３の絶縁層上に第３の導電層を形成
する工程と、フォトリソグラフィと異方性エッチングを
用いて前記第３の導電層と前記第３の絶縁膜と前記第２
の導電層とを選択的にエッチングし第３のゲート電極と
第２のゲート電極とを形成する工程と、前記素子分離領
域と前記第３のゲート電極とで覆われる領域以外の前記
半導体基板表面に拡散層を形成する工程と、前記素子分
離領域上と前記拡散層上と前記第１のゲート電極上と前
記第２のゲート電極上と、前記第３のゲート電極上に第
４の絶縁膜を形成し平坦化する工程と、前記第４の絶縁
膜を介して前記第３のゲート電極と前記第１のゲート電
極と拡散層にコンタクトホールを形成する工程と、前記
コンタクトホール上に金属配線層を形成する工程とを具
備することを特徴とする不揮発性半導体記憶装置の製造
方法を提供する。
【００１９】また、本願発明の第２の製造方法として、
半導体基板上に選択的に素子分離領域を形成する工程
と、前記素子分離領域に挟まれた領域に第１の絶縁層を
形成する工程と、前記第１の絶縁層と前記素子分離領域
上に第１の導電層を形成する工程と、前記素子分離領域
に挟まれた部分と前記素子分離領域上の一部上に形成さ
れた前記第１の導電層を選択的に除去し、少なくとも前
記素子分離領域に存在しかつそのエッジ部分も前記素子
分離領域上に存在する第１のゲート電極を形成する工程
と、前記第１の絶縁膜を除去する工程と、前記第１のゲ
ート電極に挟まれた領域上と前記第１のゲート電極上に
第２の絶縁層を形成する工程と、前記第２の絶縁層上に
第２の導電層を形成する工程と、前記第１のゲート電極
上の前記第２の導電層を選択的に除去し、第２のゲート
電極分離領域を形成する工程と、前記第二の導電層と前
記第２のゲート電極分離領域上に第３の絶縁層を形成す
る工程と、前記第３の絶縁層上に第３の導電層を形成す
る工程と、フォトリソグラフィと異方性エッチングを用
いて前記第３の導電層と前記第３の絶縁膜と前記第２の
導電層とを選択的にエッチングし第３のゲート電極と第
２のゲート電極とを形成する工程と、前記素子分離領域
と前記第３のゲート電極とで覆われる領域以外の前記半
導体基板表面に拡散層を形成する工程と、前記素子分離
領域上と前記拡散層上と前記第１のゲート電極上と前記
第２のゲート電極上と、前記第３のゲート電極上に第４
の絶縁膜を形成し平坦化する工程と、前記第４の絶縁膜
を介して前記第３のゲート電極と前記第１のゲート電極
と前記拡散層にコンタクトホールを形成する工程と、前
記コンタクトホール上に金属配線層を形成する工程とを
具備することを特徴とする不揮発性半導体記憶装置の製
造方法を提供する。
【００２０】
【発明の実施の形態】以下、本発明の実施例を図面を参
照して説明する。図１に本発明の第１の実施例の不揮発
性半導体記憶装置の製造方法を工程を追って示す。
【００２１】まずＰ型半導体基板１０１上に一般的なＬ
ＯＣＯＳ法により選択的に素子分離領域１０２を形成
し、素子分離領域以外に例えば８００℃ dry O2 雰囲気
で２０ｎｍの酸化膜１０３を形成する（図１）。
【００２２】次に、ＬＰＣＶＤ法によりPoly Si １０４
を５０ｎｍ堆積する（図２）。このときPoly Si １０４
を低抵抗化するために、例えば８５０℃ POCl3 雰囲気
でアニールしＰを拡散させた後、 Poly Si１０４表面に
形成されたシリコン酸化膜をNH4Fで除去する。あるい
は、イオン注入によりＰあるいはＡs を注入し所望の抵
抗にする。
【００２３】次に、フォトリソグラフィとＲＩＥ(React
ive Ion Etching)を用いて素子分離領域に挟まれた領域
と一部素子分離領域１０５上のPoly Si １０４を選択的
にエッチングし、第１のゲート電極（以後、副制御ゲー
ト電極と呼ぶ）１０６を形成する（図３）。
【００２４】次に、副制御ゲート電極１０６をマスクに
して酸化膜１０３をNH4Fを用いて除去する( 図４) 。次
に、例えば８００℃ dry O2 雰囲気で副制御ゲート電極
１０６で挟まれた領域１０５上にトンネル酸化膜となる
１０ｎｍのゲート酸化膜１０７を形成する（図５）。こ
のとき副制御ゲート電極１０６上も酸化膜１０８が形成
されるが、一般に不純物の添加されたシリコンは増速酸
化されノンドープシリコンの酸化速度より大きな酸化速
度で酸化される。従って、副制御ゲート電極１０６上に
形成される酸化膜１０８は１０ｎｍ以上の酸化膜厚( 不
純物濃度に依存するが２０ｎｍ前後) が形成される。
【００２５】次に、第２のゲート電極（以後、浮遊ゲー
ト電極と呼ぶ）となるPoly Si １０９をＬＰＣＶＤ法に
より５０ｎｍ堆積する（図６）。このときPoly Si を低
抵抗化するために、例えば８５０℃ POCl3 雰囲気でア
ニールしＰを拡散させた後、Poly Si 表面に形成された
シリコン酸化膜をNH4Fで除去する。あるいは、イオン注
入によりＰあるいはＡs を注入し所望の抵抗にする。
【００２６】次にフォトリソグラフィとＲＩＥ(Reactiv
e Ion Etching)を用いて素子分離領域１０２上のPoly S
i １０９を選択的にエッチングし、浮遊ゲート分離領域
１１０を形成する（図７）。
【００２７】次に、例えば８００℃ dry O2 雰囲気でPo
ly Si １０９上に２０ｎｍの酸化膜１１１を形成する
（図８）。あるいは、２０ｎｍ相当のSiO2-SiN-SiO2 の
積層膜、所謂ＯＮＯ膜を形成してもよい。
【００２８】次に、第３のゲート電極（以後、主制御ゲ
ート電極と呼ぶ）となるPoly Si １１２をＬＰＣＶＤ法
により例えば４００ｎｍ堆積する（図９）。このときPo
ly Si を低抵抗化するために、例えば８５０℃ POCl3
雰囲気でアニールしＰを拡散させた後、Poly Si 表面に
形成されたシリコン酸化膜をNH4Fで除去する。主制御ゲ
ート電極に低抵抗材料が要求される場合には、 Poly Si
上にスパッタ法あるいはＬＰＣＶＤ法などによりＷＳｉ
のような金属シリサイドを形成してもよい。
【００２９】図９中の断面Ａ、Ｂ、Ｃから見たものを図
１０に示す。次いで、同じ断面より見た図１１、１２を
示し、以下の工程を順を追って説明する。フォトリソグ
ラフィとＲＩＥ(Reactive Ion Etching)を用いてPoly S
i １１２を選択的にエッチングし、続いて自己整合的に
酸化膜１１１とPoly Si １０９をエッチングし主制御ゲ
ート電極１１３と浮遊ゲート電極１１４を形成する（図
１１）。次に、主制御ゲート電極１１３と浮遊ゲート電
極１１４をマスクにしてイオン注入法によりＰあるいは
Ａs を注入しソース拡散層１１５、ドレイン拡散層１１
６を形成する。次に、ＲＩＥダメージを回復、注入した
ＰあるいはＡs を活性化するため、例えば８００℃ dry
O2 雰囲気で酸化膜１１７を形成する（図１２）。
【００３０】次いで、一般的なLSI 製造技術によりＢＰ
ＳＧ膜１１８を堆積、平坦化し、主制御ゲート電極１１
３、副制御ゲート電極１０６、ソース拡散層１１５、ド
レイン拡散層１１６上にコンタクトホール１１９を形成
し、Ａｌ配線層１２０を形成し、プラズマＣＶＤ法など
によりPassivation 膜１２１を例えばSiN/SiO2積層膜で
形成し、最後にパッドを開孔する（図１３（ａ））。
【００３１】以上の工程により本発明の第１の実施例の
不揮発性半導体記憶装置が実現するが、このメモリセル
をマトリクスに配置しLSI を実現する場合、図１３
（ｂ）に示すような平面構造になる。ここで、副制御ゲ
ート電極１０６は共通ソース線１２２を横切ることにな
るため、副制御ゲート電極となるPoly Si １０４を堆積
する前にあらかじめＡs をイオン注入し埋め込みソース
線１１２を形成しておく必要がある。
【００３２】以上、本発明の第１の実施例を工程を追っ
て説明してきたが、この第１の実施例の不揮発性半導体
記憶装置のメモリセルの等価回路を図３３に示す。浮遊
ゲート電極と制御ゲート電極間容量をＣ21、浮遊ゲート
電極と副制御ゲート電極間容量をＣ22として、制御ゲー
ト電極電位をＶCG1 、副制御ゲート電極電位をＶCG2と
すると、浮遊ゲート電極電位ＶFGは
【００３３】
【数３】 となり、
【００３４】
【数４】 とすると、
【００３５】
【数５】 と表すことができる。この時、カップリング比は、
【００３６】
【数６】 と表される。
【００３７】このように、本願発明の不揮発性半導体記
憶装置によれば、浮遊ゲート電極と制御ゲート間の静電
容量は、制御ゲート電極と副制御ゲート電極の両方に対
する浮遊ゲート電極の容量となるため、従来のカップリ
ング比より大きくすることができる。すなわち、従来よ
りも低い書込み／消去電圧で、従来の書込み／消去時の
浮遊ゲート電圧（ＶFG）を得ることが可能となる。
【００３８】図２９は本願発明の第１の実施例をＮＯＲ
型の不揮発性メモリセルに用いた場合の動作時のバイア
ス条件を示したものである。書込み動作時の制御ゲート
電極電圧ＶCG1 と副制御ゲート電ＶCG2 はＶPPW とな
り、このＶPPW は従来の書込み電位より低い値となる。
【００３９】図３０は本願発明の第１の実施例をＮＡＮ
Ｄ型の不揮発性メモリセルに用いた場合の動作時のバイ
アス条件を示したものである。ＮＡＮＤ型Flash EEPROM
の動作は例えば“A 35ns Cycle Time 3.3V Only 32Mb N
AND FlashEEPROM"(IEEE J.Solid-state Circuits,p.115
7-1164,Vol.30,Nov.1995) に述べられている。
【００４０】本発明の第１の実施例によるＮＡＮＤ型Fl
ash EEPROMによれば、消去動作時に制御ゲート電極電圧
ＶCG1 と副制御ゲート電圧ＶCG2 を０Ｖとして、基板電
圧Ｖsub を消去電位ＶPPe とすることにより消去が可能
となる。この消去電位ＶPPeは従来のＮＡＮＤ型Flash E
EPROMの消去電位より低い値となる。書込み動作時も同
様に、選択状態のメモリセルの制御ゲート電極電圧ＶCG
1 と副制御ゲート電圧ＶCG2 を書込み電位ＶPPW 、基板
電圧Ｖsub を０Ｖ、非選択状態のメモリセルの制御ゲー
トを０Ｖもしくはビット線中間電位ＶMWL とすることに
より書込みが可能になる。この書込み電位ＶPPW も従来
のＮＡＮＤ型Flash EEPROMの書込み電位より低い値とな
る。読み出し動作は副制御ゲート電極電圧ＶCG2 を０Ｖ
とし、選択状態のメモリセルの制御ゲート電極電圧ＶCG
1 を０Ｖ、非選択状態のメモリセルの制御ゲート電圧を
ＶCCとして行われる。
【００４１】このように本願発明の第１の実施例を用い
た不揮発性半導体記憶装置においては書込み、消去時の
印加電位を従来より低電位にすることが可能であるた
め、周辺回路の縮小が可能となる。また電源電圧が単一
の場合は内部昇圧回路の縮小が可能となり、従来よりチ
ップ面積を縮小が可能となる。
【００４２】次に、本発明の第２の実施例について説明
する。図２８に本発明の第２の実施例により実現するＮ
ＡＮＤ型Ｆｌａｓｈ ＥＥＰＲＯＭの平面図と断面図を
示す。ＮＡＮＤ型Ｆｌａｓｈ ＥＥＰＲＯＭは複数のメ
モリセルトランジスタ２３０とその両端に配置された選
択トランジスタ２３１よりなる。
【００４３】以下メモリセルトランジスタ２３０と選択
トランジスタ２３１の製造方法を図１４〜２７に工程を
追って説明する。以下図１４〜２７において、メモリセ
ル２３０を（ａ）に選択トランジスタ２３１を（ｂ）に
示す。
【００４４】まずＰ型半導体基板２０１上に一般的なＬ
ＯＣＯＳ法により選択的に素子分離領域２０２を形成
し、素子分離領域以外に例えば８００℃ dry O2 雰囲気
で４０ｎｍの酸化膜２０３を形成する（図１４）。
【００４５】次に、ＬＰＣＶＤ法によりPoly Si ２０４
を５０ｎｍ堆積する（図１５）。このときPoly Si ２０
４を低抵抗化するために、例えば８５０℃ POCl3 雰囲
気でアニールしＰを拡散させた後、Poly Si ５０４表面
に形成されたシリコン酸化膜をNH4Fで除去する。あるい
は、イオン注入によりＰあるいはＡs を注入し所望の抵
抗にする。
【００４６】次にフォトリソグラフィとＲＩＥ(Reactiv
e Ion Etching)を用いて素子分離領域に挟まれた一部領
域２０５上のPoly Si ２０４を選択的にエッチングし、
第１のゲート電極（以後、副制御ゲート電極と呼ぶ）２
０６を形成する（図１６）。
【００４７】次に、副制御ゲート電極２０６をマスクに
して酸化膜２０３をNH4Fを用いて除去する( 図１７) 。
次に、例えば８００℃ dry O2 雰囲気で前工程で酸化膜
２０３を除去した領域２０５上に選択トランジスタのゲ
ート酸化膜( 以下選択ゲート酸化膜と呼ぶ) となる２５
ｎｍの酸化膜２０７を形成する( 図１８) 。
【００４８】次に、メモリセル領域において、フォトリ
ソグラフィとNH4Fエッチングによりメモリセル領域の副
制御ゲート電極２０６に挟まれた領域２０５の選択ゲー
ト酸化膜２０７を除去する（図１９）。
【００４９】次に、メモリセル領域において、副制御ゲ
ート電極２０６に挟まれた領域２０５上にトンネル酸化
膜となる１０ｎｍのゲート酸化膜２０８を形成する( 図
２０) 。このとき副制御ゲート電極２０６上も酸化膜２
０９が形成されるが、一般に不純物の添加されたシリコ
ンは増速酸化されノンドープシリコンの酸化速度より大
きな酸化速度で酸化される。従って、副制御ゲート電極
上に形成される酸化膜２０９は１０ｎｍ以上の酸化膜厚
( 不純物濃度に依存するが２０ｎｍ前後) が形成され
る。
【００５０】次に、メモリセル領域、選択トランジスタ
領域ともに、ＬＰＣＶＤ法によりPoly Si ２１０を５０
ｎｍ堆積する( 図２１) 。このときPoly Si を低抵抗化
するために、例えば８５０℃ POCl3 雰囲気でアニール
しＰを拡散させた後、Poly Si 表面に形成されたシリコ
ン酸化膜をNH4Fで除去する。あるいは、イオン注入によ
りＰあるいはＡs を注入し所望の抵抗にする。
【００５１】次に、メモリセル領域において、フォトリ
ソグラフィとＲＩＥ(Reactive IonEtching)を用いて素
子分離領域２０２上のPoly Si ２１０を選択的にエッチ
ングし、浮遊ゲート分離領域２１１を形成する( 図２
２) 。
【００５２】次に、メモリセル領域、選択トランジスタ
領域ともに、例えば８００℃ dry O2 雰囲気でPoly Si
５１０上に２０ｎｍの酸化膜２１2 を形成する( 図２
３) 。あるいは、２０ｎｍ相当のSiO2-SiN-SiO2 の積層
膜、所謂ＯＮＯ膜を形成してもよい。
【００５３】次に、メモリセル領域、選択トランジスタ
領域ともに、主制御ゲート電極となるPoly Si ２１３を
ＬＰＣＶＤ法により例えば４００ｎｍ堆積する( 図２
４) 。このときPoly Si を低抵抗化するために、例えば
８５０℃ POCl3 雰囲気でアニールしＰを拡散させた
後、Poly Si 表面に形成されたシリコン酸化膜をNH4Fで
除去する。主制御ゲート電極に低抵抗材料が要求される
場合には、 Poly Si上にスパッタ法あるいはＬＰＣＶＤ
法などによりＷＳｉのような金属シリサイドを形成して
もよい。
【００５４】図２４中の断面Ａ、Ｂ、Ｃ、Ｄから見たも
のを図２５に示す。次いで、同じ断面より見た図２６、
２７を示し、以下の工程を順を追って説明する。フォト
リソグラフィとＲＩＥ(Reactive Ion Etching)を用いて
Poly Si ２１３を選択的にエッチングし、続いて自己整
合的に酸化膜２１２とPoly Si ２１０をエッチングし主
制御ゲート電極２１４と浮遊ゲート電極２１５を形成す
る（図２６）。断面Ｄの選択トランジスタについてはゲ
ート電極２１４’と２１５’は図示しないがＡｌ配線等
で接続され選択トランジスタのゲート電極となる。
【００５５】次に、主制御ゲート電極２１４と浮遊ゲー
ト電極２１５、選択トランジスタのゲート電極５１
４’、５１５’をマスクにしてイオン注入法によりＰあ
るいはＡs を注入しソース拡散層２１６、ドレイン拡散
層２１７を形成する。次に、ＲＩＥダージを回復、注入
したＰあるいはＡs を活性化するため、例えば８００℃
dry O2 雰囲気で酸化膜２１８を形成する( 図２７) 。
【００５６】以降は、一般的なLSI 製造技術によりＢＰ
ＳＧ膜２１９を堆積、平坦化し、主制御ゲート電極２１
４、副制御ゲート電極２１５、選択トランジスタのゲー
ト電極２１４’、２１５’、ＮＡＮＤセルのソース拡散
層２１６、ドレイン拡散層２１７上にコンタクトホール
２２０を形成し、Ａｌ配線層２２１を形成し、プラズマ
ＣＶＤ法などによりPassivation 膜２２２を例えばSiN/
SiO2積層膜で形成し、最後にパッドを開孔する（図２８
（ａ））。
【００５７】以上により本発明の第２の実施例の不揮発
性半導体記憶装置によるＮＡＮＤ型ＥＥＰＲＯＭが実現
するが、このメモリセルをマトリクスに配置しＬＳＩを
実現する場合、図２８（ｂ）の様な平面構造になる。こ
こで、副制御ゲート電極２０６は共通ソース線２２３を
横切ることになるため、Poly Si ２０４を堆積する前に
あらかじめＡs をイオン注入し埋め込みソース線を形成
しておく必要がある。
【００５８】本願発明の第２の実施例も第１の実施例同
様、ＮＯＲ型、ＮＡＮＤ型のメモリセルに用いることが
でき、その各動作時のバイアス条件は、第１の実施例同
様、図２９、図３０に示される。
【００５９】さらに、第２の実施例においては、副制御
ゲート電極が素子分離領域からチャネル方向に延在して
いるため、素子分離領域端をトンネル酸化膜の一部とし
て機能させることがない。すなわち、素子分離領域端の
トンネル酸化膜の薄膜化した部分で書込み、消去時に電
子の通過がないため、書込み、消去回数が増加した場合
のトンネル酸化膜の劣化が少なく、信頼性の高いメモリ
セルを提供することができる。
【００６０】以上、第１、第２のの実施例を詳細に説明
してきたが、本発明は上記実施例のみに限らず、本発明
の主旨を逸脱しない限り様々な応用が可能である。例え
ば、浮遊ゲート電極、制御ゲート電極、副制御ゲート電
極は上記実施例に示す膜厚に限らず、適当な膜厚で良
い。また、トンネル酸化膜も10nmに限るものでなく、信
頼性が許す限り薄膜化しても良く、また、書き込み消去
特性が許す限り厚膜化しても良い。また、トンネル酸化
膜はSiO2に限るものでなく、例えば、オキシナイトライ
ド膜のような窒化酸化膜でも良い。また、種々の酸化膜
形成をdry O2で行っているが、それに限るものでなく、
例えば、wet 酸化、窒素希釈酸化、塩酸添加酸化でも良
く、酸化温度も所望の膜厚、膜質が得られる限り何度で
も良い。さらにCVD 酸化膜のようなものでも良い。 ま
た、上記実施例においてはチャネル領域上のpoly Si を
フォトリソグラフィとRIE の組み合わせで加工している
が、より微細な間隙を形成する場合はCVD 膜の形成とフ
ォトリソグラフィとRIE とCVD 膜の形成とRIE Etch Bac
k の組み合わせでサイドウォールを形成した後にpoly S
i をエッチングすればより微細な加工が可能である。
【００６１】また、本願発明をトレンチアイソレーショ
ンを用いたメモリセルに適応可能である。図３１に本願
発明の第１の実施例を用いたトレンチアイソレーション
タイプのメモリセル、図３２に第２の実施例を用いたト
レンチアイソレーションタイプのメモリセルの構造を示
す。
【００６２】半導体基板３０１上にトレンチアイソレー
ション素子分離領域３０２が形成され、素子分離領域に
ＬＯＣＯＳを用いた場合と同様、トンネル酸化膜３０３
と副制御ゲート電極３０４、浮遊ゲート電極３０５、主
制御ゲート電極３０６が形成される。それぞれのメモリ
セルの動作時のバイアス条件も、図２９、図３０とな
る。
【００６３】図３１（ｂ）に示す第２の実施例のトレン
チアイソレーションタイプのメモリセルにおいては、ア
イソレーション端にトンネル酸化膜が当たらないため書
込消去時の電界集中が起こらずメモリセルの信頼性を高
めることができる。
【００６４】さらに、本願発明の不揮発性半導体記憶装
置の構造はメモリセルのしきい値Ｖthを複数設定し、こ
のＶthレベルに応じた情報を記憶する多値メモリにも応
用できる。本願発明を多値メモリに用いた場合の書込み
時の主制御ゲート電極、副制御ゲート電極の電位とメモ
リセルのしきい値との関係を図３９に示す。副制御ゲー
ト電極電圧を０Ｖとすることで、メモリセルは低いしき
い値に書き込まれ、ＶCCとすることで高いしきい値に書
き込まれる。このように、書込み状態を２値に設定する
ことができる。
【００６５】図４０は副制御ゲートを２つ設けた例であ
る。素子分離領域７０１上に形成された第１の副制御ゲ
ート電極７０２と浮遊ゲート電極７０３、主制御ゲート
電極７０４と主制御ゲート電極上に絶縁膜を介して形成
された第２の副制御ゲート電極７０５で構成される。こ
の構成を多値メモリに用いた場合の書き込み時の主制御
ゲート電極、第１および第２の副制御ゲート電極の電位
とメモリセルのしきい値との関係を図４０に示す。第
１、第２の副制御ゲート電極電圧を０Ｖとすることで、
メモリセルは低いしきい値に書き込まれ、第１の副制御
ゲート電極電圧をＶCC、第２の副制御ゲート電圧を０Ｖ
とすることで中間のしきい値に書き込まれ、第１、第２
の副制御ゲート電極電圧をＶCCとすることで、メモリセ
ルは高いしきい値に書き込まれる。このように、書込み
状態を３値に設定することが可能となる。本発明のメモ
リセルの構造を多値メモリに用いると、副制御ゲート電
極に印加する電位を可変とすることで、多値の書込みし
きい値Ｖth設定が可能となる。
【００６６】
【発明の効果】本願発明の第１の実施例を用いた不揮発
性半導体記憶装置においては、書込み、消去時の印加電
位を従来より低電位にすることが可能であるため、周辺
回路の縮小が可能となる。また電源電圧が単一の場合は
内部昇圧回路の縮小が可能となり、従来よりチップ面積
を縮小が可能となる。
【００６７】さらに、本発明の第２の実施例を用いた不
揮発性半導体記憶装置においては、上記第１実施例の効
果に加えて、 ＦＮトンネル書込みおよび消去を行うデ
バイスにおいて、電荷の集中が起きやすい箇所で書込み
消去が行われることを回避することで、トンネル酸化膜
の劣化を抑え信頼性の向上を実現する。
【００６８】また、本発明の不揮発性半導体記憶装置に
多値情報を記憶させる場合においては、書込み動作に必
要な電源電圧の少数化にともなって、複雑な電位設定が
不要となる。
【図面の簡単な説明】
【図１】本発明第１の実施例に係る不揮発性半導体記憶
装置の製造工程を示す図である。
【図２】本発明第１の実施例に係る不揮発性半導体記憶
装置の製造工程を示す図である。
【図３】本発明第１の実施例に係る不揮発性半導体記憶
装置の製造工程を示す図である。
【図４】本発明第１の実施例に係る不揮発性半導体記憶
装置の製造工程を示す図である。
【図５】本発明第１の実施例に係る不揮発性半導体記憶
装置の製造工程を示す図である。
【図６】本発明第１の実施例に係る不揮発性半導体記憶
装置の製造工程を示す図である。
【図７】本発明第１の実施例に係る不揮発性半導体記憶
装置の製造工程を示す図である。
【図８】本発明第１の実施例に係る不揮発性半導体記憶
装置の製造工程を示す図である。
【図９】本発明第１の実施例に係る不揮発性半導体記憶
装置の製造工程を示す図である。
【図１０】本発明第１の実施例に係る不揮発性半導体記
憶装置の製造工程を示す図である。
【図１１】本発明第１の実施例に係る不揮発性半導体記
憶装置の製造工程を示す図である。
【図１２】本発明第１の実施例に係る不揮発性半導体記
憶装置の製造工程を示す図である。
【図１３】本発明第１の実施例に係る不揮発性半導体記
憶装置の構造を示す図である。
【図１４】本発明第２の実施例に係る不揮発性半導体記
憶装置の製造工程を示す図である。
【図１５】本発明第２の実施例に係る不揮発性半導体記
憶装置の製造工程を示す図である。
【図１６】本発明第２の実施例に係る不揮発性半導体記
憶装置の製造工程を示す図である。
【図１７】本発明第２の実施例に係る不揮発性半導体記
憶装置の製造工程を示す図である。
【図１８】本発明第２の実施例に係る不揮発性半導体記
憶装置の製造工程を示す図である。
【図１９】本発明第２の実施例に係る不揮発性半導体記
憶装置の製造工程を示す図である。
【図２０】本発明第２の実施例に係る不揮発性半導体記
憶装置の製造工程を示す図である。
【図２１】本発明第２の実施例に係る不揮発性半導体記
憶装置の製造工程を示す図である。
【図２２】本発明第２の実施例に係る不揮発性半導体記
憶装置の製造工程を示す図である。
【図２３】本発明第２の実施例に係る不揮発性半導体記
憶装置の製造工程を示す図である。
【図２４】本発明第２の実施例に係る不揮発性半導体記
憶装置の製造工程を示す図である。
【図２５】本発明第２の実施例に係る不揮発性半導体記
憶装置の製造工程を示す図である。
【図２６】本発明第２の実施例に係る不揮発性半導体記
憶装置の製造工程を示す図である。
【図２７】本発明第２の実施例に係る不揮発性半導体記
憶装置の製造工程を示す図である。
【図２８】本発明第２の実施例に係る不揮発性半導体記
憶装置の構造を示す図である。
【図２９】本発明の第１および第２の実施例を用いたＮ
ＯＲ型不揮発性半導体記憶装置の各動作時のバイアス条
件を示した表である。
【図３０】本発明の第１および第２の実施例を用いたＮ
ＡＮＤ型不揮発性半導体記憶装置の各動作時のバイアス
条件を示した表である。
【図３１】本発明第１の実施例に係るトランチアイソレ
ージョン型不揮発性半導体記憶装置の構造を示す図であ
る。
【図３２】本発明第２の実施例に係るトレンチアイソレ
ーション型不揮発性半導体記憶装置の構造を示す図であ
る。
【図３３】本発明の不揮発性半導体記憶装置の等価回路
図である。
【図３４】従来の不揮発性半導体記憶装置の構造を示す
図である。
【図３５】従来の不揮発性半導体記憶装置の等価回路図
である。
【図３６】図３４中のＬＯＣＯＳ端部分の拡大図であ
る。
【図３７】従来のトレンチアイソレーション型不揮発性
半導体装置の構造を示す図である。
【図３８】図２７中のトレンチコーナー部分の拡大図で
ある。
【図３９】本願発明を多値メモリに用いた場合の各ゲー
トに印加される電位とメモリセルのしきい値との関係を
示した表である。
【図４０】本願発明の第３の実施例の不揮発性半導体装
置の構造を示す図である。
【図４１】本願発明を多値メモリに用いた場合の各ゲー
トに印加される電位とメモリセルのしきい値との関係を
示した表である。
【符号の説明】
１０１、２０１、３０１、４０１、６０１ 半導体
基板 １０２、２０２、３０２、４０２、６０２ 素子分
離領域 １０７、５０８、３０３、４０３、６０３ トンネ
ル酸化膜 １１４、２１５、３０５、４０４、６０４ 浮遊ゲ
ート電極 １１１、４０５、６０５ Inter-
poly絶縁膜 １１３、２１４、３０６、４０６、６０６ 制御ゲ
ート電極 １１７、２１８、６０７ Post酸
化膜 １１５、２１６、４０８ ソース
拡散層 １１６、２１７、４０９ ドレイ
ン拡散層 １２１、２１９、４１０、６１０ ＢＰＳ
Ｇ膜 １１９、２２０、４１１ コンタ
クトホール １２０、２２１、４１２ Ａｌ配
線層 １０６、２０６ 副制御
ゲート電極 １２２、２２３ 埋め込
みＮ＋拡散層

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に選択的に形成された素子
    分離領域と、 前記素子分離領域に挟まれた領域と、 少なくとも前記素子分離領域上に存在するよう選択的に
    形成された第１のゲート電極と、 前記第１のゲート電極に挟まれた領域上に形成された第
    １のゲート絶縁膜と、 前記第１のゲート電極上及びその側面に形成された第１
    の絶縁膜と、 前記第１のゲート絶縁膜上と前記第１の絶縁膜上に形成
    され、少なくともその一部が前記第１のゲート電極とオ
    ーバーラップするよう選択的に形成された第２のゲート
    電極と、 前記第２のゲート電極上及びその側面に形成された第２
    の絶縁膜と、 前記第１及び第２のゲート電極上に前記第１及び第２の
    絶縁膜を介して形成された第３のゲート電極と、 前記素子分離領域に挟まれた領域の前記第２のゲート電
    極の両側に形成されたドレイン及びソース拡散層領域と
    を有することを特徴とする不揮発性半導体記憶装置。
  2. 【請求項２】 半導体基板上に選択的に形成された素子
    分離領域と、 前記素子分離領域に挟まれた領域と、 少なくとも前記素子分離領域上に存在し、そのエッジ部
    分が前記素子分離領域上に存在するよう選択的に形成さ
    れた第１のゲート電極と、 前記第１のゲート電極に挟まれた領域上に形成された第
    １のゲート絶縁膜と、 前記第１のゲート電極上及びその側面に形成された第１
    の絶縁膜と、 前記第１のゲート絶縁膜上と前記第１の絶縁膜上に形成
    され、少なくともその一部が前記第１のゲート電極とオ
    ーバーラップするよう選択的に形成された第２のゲート
    電極と、 前記第２のゲート電極上及びその側面に形成された第２
    の絶縁膜と、 前記第１及び第２のゲート電極上に前記第１及び第２の
    絶縁膜を介して形成された第３のゲート電極と、 前記素子分離領域に挟まれた領域の前記第２のゲート電
    極の両側に形成されたドレイン及びソース拡散層領域と
    を有し、前記第２のゲート電極に電荷が注入されている
    か否かで、その記憶情報が０か１かを表すことを特徴と
    する不揮発性半導体記憶装置。
  3. 【請求項３】 半導体基板上に選択的に形成された素子
    分離領域と、 前記素子分離領域に挟まれた領域と、 少なくとも前記素子分離領域上に存在し、そのエッジ部
    分が前記素子分離領域に挟まれた領域上に存在するよう
    選択的に形成された第１のゲート電極と、 前記第１のゲート電極に挟まれた領域上に形成された第
    １のゲート絶縁膜と、 前記第１のゲート電極上及びその側面に形成された第１
    の絶縁膜と、 前記第１のゲート絶縁膜上と前記第１の絶縁膜上に形成
    され、少なくともその一部が前記第１のゲート電極とオ
    ーバーラップするよう選択的に形成された第２のゲート
    電極と、 前記第２のゲート電極上及びその側面に形成された第２
    の絶縁膜と、 前記第１及び第２のゲート電極上に前記第１及び第２の
    絶縁膜を介して形成された第３のゲート電極と、 前記素子分離領域に挟まれた領域の前記第２のゲート電
    極の両側に形成されたドレイン及びソース拡散層領域と
    を有し、前記第２のゲート電極に電荷が注入されている
    か否かで、その記憶情報が０か１かを表すことを特徴と
    する不揮発性半導体記憶装置。
  4. 【請求項４】 前記第１のゲート絶縁膜と前記素子分離
    領域との間に、シリコン酸化膜の誘電率換算で前記第１
    のゲート酸化膜より厚い第２のゲート絶縁膜を有するこ
    とを特徴とする請求項３記載の不揮発性半導体記憶装
    置。
  5. 【請求項５】 前記第２のゲート電極に電荷を注入する
    場合、前記第３のゲート電極に主書込みゲート電圧、前
    記第１のゲート電極に副書込みゲート電圧、前記ドレイ
    ン拡散層に書込みドレイン電圧を印加し、ソース拡散層
    を接地電位にすることにより、チャネルホットエレクト
    ロン注入することを特徴とする請求項１乃至４記載の不
    揮発性半導体記憶装置。
  6. 【請求項６】 前記第１のゲート絶縁膜は前記半導体基
    板と前記第２のゲート電極間で電荷の放出を行うトンネ
    ル絶縁膜であることを特徴とする請求項１乃至４記載の
    不揮発性半導体記憶装置。
  7. 【請求項７】 前記第２のゲート電極から電荷を放出す
    る場合、前記第３のゲート電極と前記第１のゲート電極
    とを接地電位とし、前記ソース拡散層あるいは前記半導
    体基板に消去電圧を印加することにより、Fowler-Noldh
    eim 消去することを特徴とする請求項１乃至６記載の不
    揮発性半導体記憶装置。
  8. 【請求項８】 前記第２のゲート電極に電荷を注入する
    場合、前記第３のゲート電極に主消去ゲート電圧、前記
    第１のゲート電極に副書込みゲート電圧、前記ドレイン
    拡散層に接地電位にすることにより、 Fowler-Noldheim
    書込みすることを特徴とする請求項７記載の不揮発性半
    導体記憶装置。
  9. 【請求項９】 半導体基板上に選択的に形成された素子
    分離領域と、 前記素子分離領域に挟まれた領域と、 少なくとも前記素子分離領域上に存在するよう選択的に
    形成された第１のゲート電極と、 前記第１のゲート電極に挟まれた領域上に形成された第
    １のゲート絶縁膜と、 前記第１のゲート電極上及びその側面に形成された第１
    の絶縁膜と、 前記第１のゲート絶縁膜上と前記第１の絶縁膜上に形成
    され、少なくともその一部が前記第１のゲート電極とオ
    ーバーラップするよう選択的に形成された第２のゲート
    電極と、 前記第２のゲート電極上及びその側面に形成された第２
    の絶縁膜と、 前記第１及び第２のゲート電極上に前記第１及び第２の
    絶縁膜を介して形成された第３のゲート電極と、 前記素子分離領域に挟まれた領域の前記第２のゲート電
    極の両側に形成されたドレイン及びソース拡散層領域と
    からなるメモリセルが複数直列接続されてなることを特
    徴とする不揮発性半導体記憶装置。
  10. 【請求項１０】 前記第１のゲート電極はそのエッジ部
    分が前記素子分離領域に挟まれた領域に存在し、前記素
    子分離領域と前記第１のゲート絶縁膜との間に形成され
    た、シリコン酸化膜の誘電率換算で前記第１のゲート絶
    縁膜より厚い第２のゲート絶縁膜を有することを特徴と
    する請求項９記載の不揮発性半導体記憶装置。
  11. 【請求項１１】 前記メモリセルを複数個直列接続した
    両側に選択トランジスタを配置し、一方の選択トランジ
    スタのドレイン拡散層と、他方の選択トランジスタのソ
    ース拡散層と、前記選択トランジスタのゲート電極と、
    前記メモリセルの前記第１のゲート電極と、前記メモリ
    セルの第３のゲート電極はそれぞれ、コンタクトホール
    を介して金属配線層に接続されていることを特徴とする
    請求項９乃至１０記載の不揮発性半導体記憶装置。
  12. 【請求項１２】 前記第２のゲート電極から電荷を放出
    させる場合、前記第３のゲート電極と前記第１の制御ゲ
    ート電極を接地電圧にし、前記半導体基板に消去電圧を
    印加することによりFowler-Noldheim 消去することを特
    徴とする請求項第９乃至１１記載の不揮発性半導体記憶
    装置。
  13. 【請求項１３】 前記第２のゲート電極へ電荷を注入さ
    せる場合、前記第３のゲート電極に主書込みゲート電
    圧、前記第１のゲート電極に副制御ゲート電圧を印加
    し、前記ドレイン拡散層に金属配線層が接続される選択
    トランジスタがＯＮするようなゲート電圧を印加し、前
    記金属配線層が接続される選択トランジスタのドレイン
    拡散層と前記半導体基板を接地電位にすることによりFo
    wler-Noldheim 書込みすることを特徴とする請求項９乃
    至１２記載の不揮発性半導体記憶装置。
  14. 【請求項１４】 半導体基板上に選択的に素子分離領域
    を形成する工程と、 前記素子分離領域に挟まれた領域に第１の絶縁層を形成
    する工程と、 前記第１の絶縁層と前記素子分離領域上に第１の導電層
    を形成する工程と、 前記素子分離領域に挟まれた部分と前記素子分離領域上
    の一部上に形成された前記第１の導電層を選択的に除去
    し、少なくとも前記素子分離領域に存在しかつそのエッ
    ジ部分も前記素子分離領域上に存在する第１のゲート電
    極を形成する工程と、 前記第１の絶縁膜を除去する工程と、 前記第１のゲート電極に挟まれた領域上と前記第１のゲ
    ート電極上に第２の絶縁層を形成する工程と、 前記第２の絶縁層上に第２の導電層を形成する工程と、 前記第１のゲート電極上の前記第２の導電層を選択的に
    除去し、第２のゲート電極分離領域を形成する工程と、 前記第２の導電層と前記第２のゲート電極分離領域上に
    第３の絶縁層を形成する工程と、 前記第３の絶縁層上に第３の導電層を形成する工程と、 フォトリソグラフィと異方性エッチングを用いて前記第
    ３の導電層と前記第３の絶縁膜と前記第２の導電層とを
    選択的にエッチングし第３のゲート電極と第２のゲート
    電極とを形成する工程と、 前記素子分離領域と前記第３のゲート電極とで覆われる
    領域以外の前記半導体基板表面に拡散層を形成する工程
    と、 前記素子分離領域上と前記拡散層上と前記第１のゲート
    電極上と前記第２のゲート電極上と、前記第３のゲート
    電極上に第４の絶縁膜を形成し平坦化する工程と、 前記第４の絶縁膜を介して前記第３のゲート電極と前記
    第１のゲート電極と前記拡散層にコンタクトホールを形
    成する工程と、 前記コンタクトホール上に金属配線層を形成する工程と
    を具備することを特徴とする不揮発性半導体記憶装置の
    製造方法。
  15. 【請求項１５】 半導体基板上に選択的に一対の素子分
    離領域を形成する工程と、 前記素子分離領域に挟まれた領域に第１の絶縁層を形成
    する工程と、 前記第１の絶縁層と前記素子分離領域上に第１の導電層
    を形成する工程と、 前記素子分離領域に挟まれた部分の一部上に形成された
    前記第１の導電層を選択的に除去し、少なくとも前記素
    子分離領域上に存在しかつそのエッジ部分は前記素子分
    離領域に挟まれた領域上に存在する第１のゲート電極を
    形成する工程と、 前記第１のゲート電極に覆われていない前記第１の絶縁
    層を除去する工程と、 前記第１のゲート電極に挟まれた領域上と前記第１のゲ
    ート電極上に第２の絶縁層を形成する工程と、 前記第２の絶縁層上に第２の導電層を形成する工程と、 前記第１のゲート電極上の前記第２の導電層を選択的に
    除去し、第２のゲート電極分離領域を形成する工程と、 前記第２の導電層と前記第２のゲート電極分離領域上に
    第３の絶縁層を形成する工程と、 上記第３の絶縁層上に第３の導電層を形成する工程と、 フォトリソグラフィと異方性エッチングを用いて前記第
    ３の導電層と前記第３の絶縁層と前記第２の導電層とを
    選択的にエッチングし第３のゲート電極と第２のゲート
    電極とを形成する工程と、 前記素子分離領域と前記第３のゲート電極とで覆われる
    領域以外の前記半導体基板表面に拡散層を形成する工程
    と、 前記素子分離領域上と前記拡散層上と前記第１のゲート
    電極上と前記第２のゲート電極上と、前記第３のゲート
    電極上に第４の絶縁膜を形成し平坦化する工程と、 前記第４の絶縁膜を介して前記第３のゲート電極と前記
    第１のゲート電極と前記拡散層にコンタクトホールを形
    成する工程と、 前記コンタクトホール上に金属配線層を形成する工程と
    を具備することを特徴とする不揮発性半導体記憶装置の
    製造方法。
  16. 【請求項１６】 前記第２の絶縁層は前記半導体基板と
    前記第２のゲート電極間で電荷の放出を行うトンネル絶
    縁膜であることを特徴とする請求項第１４乃至１５記載
    の不揮発性半導体記憶装置の製造方法。
  17. 【請求項１７】 前記第２の絶縁層は、シリコン酸化膜
    の誘電率換算で前記第１の絶縁層より薄いことを特徴と
    する請求項第１４乃至１５記載の不揮発性半導体記憶装
    置の製造方法。
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