JPH11266221A - ペイロード相対位置変更要求装置及びそれを含む伝送装置 - Google Patents
ペイロード相対位置変更要求装置及びそれを含む伝送装置Info
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- JPH11266221A JPH11266221A JP10068713A JP6871398A JPH11266221A JP H11266221 A JPH11266221 A JP H11266221A JP 10068713 A JP10068713 A JP 10068713A JP 6871398 A JP6871398 A JP 6871398A JP H11266221 A JPH11266221 A JP H11266221A
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- H04J3/00—Time-division multiplex systems
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- H04J3/06—Synchronising arrangements
- H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
- H04J3/076—Bit and byte stuffing, e.g. SDH/PDH desynchronisers, bit-leaking
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
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- H04J3/0623—Synchronous multiplexing systems, e.g. synchronous digital hierarchy/synchronous optical network (SDH/SONET), synchronisation with a pointer process
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S370/00—Multiplex communications
- Y10S370/901—Wide area network
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- Y10S370/907—Synchronous optical network, SONET
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Computer Hardware Design (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 ＳＤＨ伝送装置におけるポインタアクション
を時間的に均一に行なう。 【解決手段】 オーバーヘッドに相当する部分が集中的
にインヒビットされた受信側ＶＣ−４クロックと送信側
ＶＣ−４クロックのタイミングを受信側ＰＬＬ回路４０
と送信側ＰＬＬ回路５２でそれぞれ平均化した後、位相
比較器５４で位相比較してスタッフ要求を生成する。本
発明の他の側面においては、クロックのインヒビットの
タイミングを分散したＶＣ−４クロックの位相比較を行
なう。本発明のさらに他の側面においては、受信フレー
ムに含まれるスタッフに送信側と受信側の周波数差に起
因するスタッフ要求を合成する。
を時間的に均一に行なう。 【解決手段】 オーバーヘッドに相当する部分が集中的
にインヒビットされた受信側ＶＣ−４クロックと送信側
ＶＣ−４クロックのタイミングを受信側ＰＬＬ回路４０
と送信側ＰＬＬ回路５２でそれぞれ平均化した後、位相
比較器５４で位相比較してスタッフ要求を生成する。本
発明の他の側面においては、クロックのインヒビットの
タイミングを分散したＶＣ−４クロックの位相比較を行
なう。本発明のさらに他の側面においては、受信フレー
ムに含まれるスタッフに送信側と受信側の周波数差に起
因するスタッフ要求を合成する。
Description
【０００１】
【発明の属する技術分野】本発明はＳＤＨ（同期ディジ
タルハイアラーキ）、ＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏ
ｕｓ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ）のように、デ
ータフレームがオーバーヘッド領域とペイロード領域で
構成され、ペイロード領域に収容されるペイロードの先
頭の相対位置を示すポインタをオーバーヘッド領域の所
定の位置に含んで、ペイロードをペイロード領域の任意
の位置を先頭として収容することができる伝送システム
において、送信側のクロックが受信側のクロックに非同
期になる場合に備えて送信側のデータフレームにおける
ポインタアクションを要求するための装置及びそれを含
む伝送装置に関する。
タルハイアラーキ）、ＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏ
ｕｓ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ）のように、デ
ータフレームがオーバーヘッド領域とペイロード領域で
構成され、ペイロード領域に収容されるペイロードの先
頭の相対位置を示すポインタをオーバーヘッド領域の所
定の位置に含んで、ペイロードをペイロード領域の任意
の位置を先頭として収容することができる伝送システム
において、送信側のクロックが受信側のクロックに非同
期になる場合に備えて送信側のデータフレームにおける
ポインタアクションを要求するための装置及びそれを含
む伝送装置に関する。
【０００２】本明細書では、ポインタを使用してペイロ
ードをペイロード領域の任意の位置から収容することの
できる伝送システムの一例として、ＩＴＵ−Ｔ勧告Ｇ７
０７，Ｇ７０８，Ｇ７０９に規定される、ＳＴＭ−ｎに
そのペイロードとしてＶＣ−４を収容する場合を例にと
って説明するが、本発明はこの例に限定されず、上記の
ような伝送システムのすべてに対して適用可能である。
ードをペイロード領域の任意の位置から収容することの
できる伝送システムの一例として、ＩＴＵ−Ｔ勧告Ｇ７
０７，Ｇ７０８，Ｇ７０９に規定される、ＳＴＭ−ｎに
そのペイロードとしてＶＣ−４を収容する場合を例にと
って説明するが、本発明はこの例に限定されず、上記の
ような伝送システムのすべてに対して適用可能である。
【０００３】
【従来の技術】ＶＣ−４をＳＴＭ−ｎに収容する際には
まずポインタが付加されＡＵ−４と呼ばれる信号にな
る。ＡＵ−４にＳＯＨ（セクションオーバーヘッド）を
付加したものがＳＴＭ−１であり、これをｎ個バイトイ
ンターリーブ多重したものがＳＴＭ−ｎである。ＶＣ−
４からＡＵ−４を作る際には、ＡＵ−４の信号のフレー
ム先頭に対してＶＣ−４信号のフレーム先頭はどこに存
在しても良く、伝送途中で変更されることも可能であ
る。ポインタはこのＡＵ−４信号の先頭位置に対して中
に格納されているＶＣ−４信号の先頭がどこにあるかを
示す。
まずポインタが付加されＡＵ−４と呼ばれる信号にな
る。ＡＵ−４にＳＯＨ（セクションオーバーヘッド）を
付加したものがＳＴＭ−１であり、これをｎ個バイトイ
ンターリーブ多重したものがＳＴＭ−ｎである。ＶＣ−
４からＡＵ−４を作る際には、ＡＵ−４の信号のフレー
ム先頭に対してＶＣ−４信号のフレーム先頭はどこに存
在しても良く、伝送途中で変更されることも可能であ
る。ポインタはこのＡＵ−４信号の先頭位置に対して中
に格納されているＶＣ−４信号の先頭がどこにあるかを
示す。
【０００４】ＳＴＭ−ｎ信号を受信し送信する伝送装置
においては、受信したＳＴＭ−ｎフレームと送信するＳ
ＴＭ−ｎフレームとが非同期である場合、或いは通常は
同期していても何らかの原因で非同期となった場合にも
ＶＣ−４を抜け又は重複がなく正しく伝送するために、
ポインタ値を増減してＳＴＭ−ｎフレーム内のＶＣ−４
の相対位置を変更することによって周波数差及び位相差
を吸収するポインタの同期動作（ｐｏｉｎｔｅｒ ａｄ
ｊｕｓｔｍｅｎｔ ｏｐｅｒａｔｉｏｎ）が必要であ
る。
においては、受信したＳＴＭ−ｎフレームと送信するＳ
ＴＭ−ｎフレームとが非同期である場合、或いは通常は
同期していても何らかの原因で非同期となった場合にも
ＶＣ−４を抜け又は重複がなく正しく伝送するために、
ポインタ値を増減してＳＴＭ−ｎフレーム内のＶＣ−４
の相対位置を変更することによって周波数差及び位相差
を吸収するポインタの同期動作（ｐｏｉｎｔｅｒ ａｄ
ｊｕｓｔｍｅｎｔ ｏｐｅｒａｔｉｏｎ）が必要であ
る。
【０００５】ポインタの同期動作においては、受信フレ
ームの位相が送信フレームの位相に対して所定量以上進
んだとき、ＶＣ−４の３バイトがオーバーヘッド領域の
所定の位置に収容され次のフレームのポインタが１だけ
減少される、負スタッフ（ｎｅｇａｔｉｖｅ ｊｕｓｔ
ｉｆｉｃａｔｉｏｎ）が行なわれる。負スタッフが行な
われることを知らせるため、直前のポインタのＤビット
（ポインタワードのビット８，１０，１２，１４および
１６）が反転される。逆に、受信フレームの位相が送信
フレームの位相に対して所定量以上遅れたとき、ペイロ
ード領域の所定の位置に３バイトの正スタッフバイト
（ｐｏｓｉｔｉｖｅ ｊｕｓｔｉｆｉｃａｔｉｏｎ ｂ
ｙｔｅｓ）が挿入され次にフレームのポインタが１だけ
増加される、正スタッフ（ｐｏｓｔｉｖｅ ｊｕｔｉｆ
ｉｃａｔｉｏｎ）が行なわれる。正スタッフが行なわれ
ることを知らせるため、直前のポインタのＩビット（ポ
インタワードのビット７，９，１１，１３および１５）
が反転される。受信フレームと送信フレームの間に一定
の周波数偏差がある場合に、一定の周期で正スタッフま
たは負スタッフのポインタアクションが行なわれるはず
である。
ームの位相が送信フレームの位相に対して所定量以上進
んだとき、ＶＣ−４の３バイトがオーバーヘッド領域の
所定の位置に収容され次のフレームのポインタが１だけ
減少される、負スタッフ（ｎｅｇａｔｉｖｅ ｊｕｓｔ
ｉｆｉｃａｔｉｏｎ）が行なわれる。負スタッフが行な
われることを知らせるため、直前のポインタのＤビット
（ポインタワードのビット８，１０，１２，１４および
１６）が反転される。逆に、受信フレームの位相が送信
フレームの位相に対して所定量以上遅れたとき、ペイロ
ード領域の所定の位置に３バイトの正スタッフバイト
（ｐｏｓｉｔｉｖｅ ｊｕｓｔｉｆｉｃａｔｉｏｎ ｂ
ｙｔｅｓ）が挿入され次にフレームのポインタが１だけ
増加される、正スタッフ（ｐｏｓｔｉｖｅ ｊｕｔｉｆ
ｉｃａｔｉｏｎ）が行なわれる。正スタッフが行なわれ
ることを知らせるため、直前のポインタのＩビット（ポ
インタワードのビット７，９，１１，１３および１５）
が反転される。受信フレームと送信フレームの間に一定
の周波数偏差がある場合に、一定の周期で正スタッフま
たは負スタッフのポインタアクションが行なわれるはず
である。
【０００６】従来では、このポインタの同期動作は次の
様にして行なわれていた。受信フレームに含まれるポイ
ンタを解釈して受信フレーム内のＶＣ−４の範囲を特定
し、ＡＵ−４クロック（又はＳＴＭ−１クロック）のう
ちＶＣ−４に相当する部分以外を選択的にインヒビット
したものを生成する。送信側についてもＶＣ−４に相当
する部分以外を選択的にインヒビットした同様なクロッ
クを生成する。これらはそれぞれＶＣ−４データのバッ
ファメモリへの書き込み及び読み出しにも使用される。
これらの部分的にインヒビットされたクロック信号をそ
れぞれ所定の分周比（例えば１７）の分周器で分周した
後、位相比較を行なって位相差が所定の闘値以上となっ
たら送信フレームにおける正スタッフ又は負スタッフの
ポインタアクション要求を出す。
様にして行なわれていた。受信フレームに含まれるポイ
ンタを解釈して受信フレーム内のＶＣ−４の範囲を特定
し、ＡＵ−４クロック（又はＳＴＭ−１クロック）のう
ちＶＣ−４に相当する部分以外を選択的にインヒビット
したものを生成する。送信側についてもＶＣ−４に相当
する部分以外を選択的にインヒビットした同様なクロッ
クを生成する。これらはそれぞれＶＣ−４データのバッ
ファメモリへの書き込み及び読み出しにも使用される。
これらの部分的にインヒビットされたクロック信号をそ
れぞれ所定の分周比（例えば１７）の分周器で分周した
後、位相比較を行なって位相差が所定の闘値以上となっ
たら送信フレームにおける正スタッフ又は負スタッフの
ポインタアクション要求を出す。
【０００７】
【発明が解決しようとする課題】この種の他の形式のフ
レームにおいても同様であるが、ＳＴＭ−１においては
９バイトのオーバーヘッドと２６１バイトのペイロード
が交互に現われるといったように、インヒビットされる
べきオーバーヘッドの領域が集中的に現われるので、ク
ロックのインヒビットも集中的に行なわれる。従って後
に詳しく説明するように一方のクロックが集中的にイン
ヒビットされている期間では正常な位相比較ができず、
スタッフ要求が不均一に発生する。このために最終的に
ＶＣ−４に搬送されるオリジナル信号を再生した時に除
去が困難な低周波のジッタが現われるという問題があ
る。
レームにおいても同様であるが、ＳＴＭ−１においては
９バイトのオーバーヘッドと２６１バイトのペイロード
が交互に現われるといったように、インヒビットされる
べきオーバーヘッドの領域が集中的に現われるので、ク
ロックのインヒビットも集中的に行なわれる。従って後
に詳しく説明するように一方のクロックが集中的にイン
ヒビットされている期間では正常な位相比較ができず、
スタッフ要求が不均一に発生する。このために最終的に
ＶＣ−４に搬送されるオリジナル信号を再生した時に除
去が困難な低周波のジッタが現われるという問題があ
る。
【０００８】従って本発明の目的は、時間的に均一にポ
インタアクション要求を発生することのできるポインタ
アクション要求装置及びそれを含む伝送装置を提供する
ことにある。
インタアクション要求を発生することのできるポインタ
アクション要求装置及びそれを含む伝送装置を提供する
ことにある。
【０００９】
【課題を解決するための手段】本発明によれば、オーバ
ーヘッド領域とペイロード領域を含み該ペイロード領域
内の任意の位置にペイロードを収容することができるデ
ータフレームによる伝送において、入側のデータフレー
ムに含まれるペイロードを出側のデータフレームに適切
に収容するために出側の伝送フレームにおけるペイロー
ドの相対位置の変更を要求するための装置であって、入
側のデータフレーム内のデータに同期したクロックであ
ってデータフレーム内のペイロードを除く部分と同じ数
だけ選択的にインヒビットされたものが入力され、その
タイミングを実質的に等間隔にして出力する入側ＰＬＬ
回路と、出側のデータフレーム内のデータに同期したク
ロックであってデータフレーム内のペイロードを除く部
分と同じ数だけ選択的にインヒビットされたものが入力
され、そのタイミングを実質的に等間隔にして出力する
出側ＰＬＬ回路と、入側ＰＬＬ回路の出力と出側ＰＬＬ
回路の出力との間で位相比較を行ない、位相比較の結果
を出側のデータフレームにおける相対位置変更の要求と
して出力する位相比較回路とを具備する装置が提供され
る。
ーヘッド領域とペイロード領域を含み該ペイロード領域
内の任意の位置にペイロードを収容することができるデ
ータフレームによる伝送において、入側のデータフレー
ムに含まれるペイロードを出側のデータフレームに適切
に収容するために出側の伝送フレームにおけるペイロー
ドの相対位置の変更を要求するための装置であって、入
側のデータフレーム内のデータに同期したクロックであ
ってデータフレーム内のペイロードを除く部分と同じ数
だけ選択的にインヒビットされたものが入力され、その
タイミングを実質的に等間隔にして出力する入側ＰＬＬ
回路と、出側のデータフレーム内のデータに同期したク
ロックであってデータフレーム内のペイロードを除く部
分と同じ数だけ選択的にインヒビットされたものが入力
され、そのタイミングを実質的に等間隔にして出力する
出側ＰＬＬ回路と、入側ＰＬＬ回路の出力と出側ＰＬＬ
回路の出力との間で位相比較を行ない、位相比較の結果
を出側のデータフレームにおける相対位置変更の要求と
して出力する位相比較回路とを具備する装置が提供され
る。
【００１０】本発明によれば、オーバーヘッド領域とペ
イロード領域を含み該ペイロード領域内の任意の位置に
ペイロードを収容することができるデータフレームによ
る伝送において、入側のデータフレームに含まれるペイ
ロードを出側のデータフレームに適切に収容するために
出側の伝送フレームにおけるペイロードの相対位置の変
更を要求するための装置であって、入側のデータフレー
ム内のペイロードを除く部分と同じ数のインヒビット信
号であって時間的に分散したものを出力する入側インヒ
ビット信号生成回路と、入側のデータフレーム内のデー
タに同期したクロックを該入側インヒビット信号に従っ
て選択的にインヒビットして出力する入側インヒビット
回路と、出側のデータフレーム内のペイロードを除く部
分と同じ数のインヒビット信号であって時間的に分散し
たものを出力する出側インヒビット信号生成回路と、出
側のデータフレーム内のデータに同期したクロックを該
出側インヒビット信号に従って選択的にインヒビットし
て出力する出側インヒビット回路と、入側インヒビット
回路の出力と出側インヒビット回路の出力との間で位相
比較を行ない、位相比較の結果を出側のデータフレーム
における相対位置変更の要求として出力する位相比較回
路とを具備する装置もまた提供される。
イロード領域を含み該ペイロード領域内の任意の位置に
ペイロードを収容することができるデータフレームによ
る伝送において、入側のデータフレームに含まれるペイ
ロードを出側のデータフレームに適切に収容するために
出側の伝送フレームにおけるペイロードの相対位置の変
更を要求するための装置であって、入側のデータフレー
ム内のペイロードを除く部分と同じ数のインヒビット信
号であって時間的に分散したものを出力する入側インヒ
ビット信号生成回路と、入側のデータフレーム内のデー
タに同期したクロックを該入側インヒビット信号に従っ
て選択的にインヒビットして出力する入側インヒビット
回路と、出側のデータフレーム内のペイロードを除く部
分と同じ数のインヒビット信号であって時間的に分散し
たものを出力する出側インヒビット信号生成回路と、出
側のデータフレーム内のデータに同期したクロックを該
出側インヒビット信号に従って選択的にインヒビットし
て出力する出側インヒビット回路と、入側インヒビット
回路の出力と出側インヒビット回路の出力との間で位相
比較を行ない、位相比較の結果を出側のデータフレーム
における相対位置変更の要求として出力する位相比較回
路とを具備する装置もまた提供される。
【００１１】本発明によれば、オーバーヘッド領域とペ
イロード領域を含み該ペイロード領域内の任意の位置に
ペイロードを収容することができるデータフレームによ
る伝送において、入側のデータフレームに含まれるペイ
ロードを出側のデータフレームに適切に収容するために
出側の伝送フレームにおけるペイロードの相対位置の変
更を要求するための装置であって、入側のデータフレー
ムに同期したクロックと出側のデータフレームに同期し
たクロックとの間で位相比較を行ない、位相比較の結果
を周波数差による相対位置変更の要求として出力する位
相比較器と、該周波数差による相対位置変更の要求の周
期を計算する第１のカウンタと、入側のデータフレーム
に含まれる相対位置変更の周期を計算する第２のカウン
タと、該第１及び第２のカウンタがそれぞれ出力する周
期の値から出側のデータフレームにおける相対位置変更
要求の周期を決定する手段と、決定された周期で出側の
データフレームにおける相対位置変更要求を出力する分
周器とを具備する装置もまた提供される。
イロード領域を含み該ペイロード領域内の任意の位置に
ペイロードを収容することができるデータフレームによ
る伝送において、入側のデータフレームに含まれるペイ
ロードを出側のデータフレームに適切に収容するために
出側の伝送フレームにおけるペイロードの相対位置の変
更を要求するための装置であって、入側のデータフレー
ムに同期したクロックと出側のデータフレームに同期し
たクロックとの間で位相比較を行ない、位相比較の結果
を周波数差による相対位置変更の要求として出力する位
相比較器と、該周波数差による相対位置変更の要求の周
期を計算する第１のカウンタと、入側のデータフレーム
に含まれる相対位置変更の周期を計算する第２のカウン
タと、該第１及び第２のカウンタがそれぞれ出力する周
期の値から出側のデータフレームにおける相対位置変更
要求の周期を決定する手段と、決定された周期で出側の
データフレームにおける相対位置変更要求を出力する分
周器とを具備する装置もまた提供される。
【００１２】本発明によれば、オーバーヘッド領域とペ
イロード領域を含み該ペイロード領域に収容されるペイ
ロードの先頭位置を示すポインタを該オーバーヘッド領
域の所定の位置に含むことによってペイロード領域内の
任意の位置にペイロードを収容することができるデータ
フレームによる伝送のための伝送装置であって、受信側
のデータフレームに含まれる受信ポインタを解釈して、
ペイロードの先頭位置を示す受信ペイロードタイミング
信号と、受信側のデータフレーム内のデータに同期した
クロックのペイロードに対応する部分以外の部分が集中
的にインヒビットされたものとを出力する受信ポインタ
解釈部と、該受信ポインタ解釈部が出力する集中的にイ
ンヒビットされたクロックに基いて、該受信ペイロード
タイミング信号と、受信側のデータフレームに含まれる
ペイロードとを順次格納するメモリと、送信側のデータ
フレームの先頭位置を示す受信データフレームタイミン
グ信号と、該メモリから読み出される受信ペイロードタ
イミング信号と、送信側のデータフレームにおいてポイ
ンタの変更を要求するポインタアクション要求とから、
該メモリからペイロードを順次読みだすための送信側の
データフレーム内のデータに同期したクロックのペイロ
ードに対応する部分以外の部分が集中的にインヒビット
されたものと、送信側のデータフレームのための送信ポ
インタとを決定して出力する送信ポインタ決定部と、該
送信ポインタ決定部が出力する集中的にインヒビットさ
れたクロックに従ってメモリから読み出されたペイロー
ドに該送信ポインタを付加する送信ポインタ付加部と、
受信側のデータフレーム内のデータに同期したクロック
であっテデータフレーム内のペイロードを除く部分と同
じ数だけ選択的にインヒビットされたものが入力され、
そのタイミングを実質的に等間隔にして出力する受信側
ＰＬＬ回路と、送信側のデータフレーム内のデータに同
期したクロックであってデータフレーム内のペイロード
を除く部分と同じ数だけ選択的にインヒビットされたも
のが入力され、そのタイミングを実質的に等間隔にして
出力する送信側ＰＬＬ回路と、受信側ＰＬＬ回路の出力
と送信側ＰＬＬ回路の出力との間で位相比較を行ない、
位相比較の結果を送信側のデータフレームにおける前記
ポインタアクション要求として出力する位相比較回路と
を具備する伝送装置もまた提供される。
イロード領域を含み該ペイロード領域に収容されるペイ
ロードの先頭位置を示すポインタを該オーバーヘッド領
域の所定の位置に含むことによってペイロード領域内の
任意の位置にペイロードを収容することができるデータ
フレームによる伝送のための伝送装置であって、受信側
のデータフレームに含まれる受信ポインタを解釈して、
ペイロードの先頭位置を示す受信ペイロードタイミング
信号と、受信側のデータフレーム内のデータに同期した
クロックのペイロードに対応する部分以外の部分が集中
的にインヒビットされたものとを出力する受信ポインタ
解釈部と、該受信ポインタ解釈部が出力する集中的にイ
ンヒビットされたクロックに基いて、該受信ペイロード
タイミング信号と、受信側のデータフレームに含まれる
ペイロードとを順次格納するメモリと、送信側のデータ
フレームの先頭位置を示す受信データフレームタイミン
グ信号と、該メモリから読み出される受信ペイロードタ
イミング信号と、送信側のデータフレームにおいてポイ
ンタの変更を要求するポインタアクション要求とから、
該メモリからペイロードを順次読みだすための送信側の
データフレーム内のデータに同期したクロックのペイロ
ードに対応する部分以外の部分が集中的にインヒビット
されたものと、送信側のデータフレームのための送信ポ
インタとを決定して出力する送信ポインタ決定部と、該
送信ポインタ決定部が出力する集中的にインヒビットさ
れたクロックに従ってメモリから読み出されたペイロー
ドに該送信ポインタを付加する送信ポインタ付加部と、
受信側のデータフレーム内のデータに同期したクロック
であっテデータフレーム内のペイロードを除く部分と同
じ数だけ選択的にインヒビットされたものが入力され、
そのタイミングを実質的に等間隔にして出力する受信側
ＰＬＬ回路と、送信側のデータフレーム内のデータに同
期したクロックであってデータフレーム内のペイロード
を除く部分と同じ数だけ選択的にインヒビットされたも
のが入力され、そのタイミングを実質的に等間隔にして
出力する送信側ＰＬＬ回路と、受信側ＰＬＬ回路の出力
と送信側ＰＬＬ回路の出力との間で位相比較を行ない、
位相比較の結果を送信側のデータフレームにおける前記
ポインタアクション要求として出力する位相比較回路と
を具備する伝送装置もまた提供される。
【００１３】本発明によれば、オーバーヘッド領域とペ
イロード領域を含み該ペイロード領域に収容されるペイ
ロードの先頭位置を示すポインタを該オーバーヘッド領
域の所定の位置に含むことによってペイロード領域内の
任意の位置にペイロードを収容することができるデータ
フレームによる伝送のための伝送装置であって、受信側
のデータフレームに含まれる受信ポインタを解釈して、
ペイロードの先頭位置を示す受信ペイロードタイミング
信号と、受信側のデータフレーム内のデータに同期した
クロックのペイロードに対応する部分以外の部分が集中
的にインヒビットされたものとを出力する受信ポインタ
解釈部と、該受信ポインタ解釈部が出力する集中的にイ
ンヒビットされたクロックに基いて、該受信ペイロード
タイミング信号と、受信側のデータフレームに含まれる
ペイロードとを順次格納するメモリと、送信側のデータ
フレームの先頭位置を示す送信データフレームタイミン
グ信号と、該メモリから読み出される受信ペイロードタ
イミング信号と、送信側のデータフレームにおいてポイ
ンタの変更を要求するポインタアクション要求とから、
該メモリからペイロードを順次読み出すための送信側の
データフレーム内のデータに同期したクロックのペイロ
ードに対応する部分以外の部分が集中的にインヒビット
されたものと、送信側のデータフレームのための送信ポ
インタとを決定して出力する送信ポインタ決定部と、該
送信ポインタ決定部が出力する集中的にインヒビットさ
れたクロックに従ってメモリから読み出されたペイロー
ドに該送信ポインタを付加する送信ポインタ付加部と、
受信側のデータフレーム内のペイロードを除く部分と同
じ数のインヒビット信号であって時間的に分散したもの
を出力する受信側インヒビット信号生成回路と、受信側
のデータフレーム内のデータに同期したクロックを該受
信側インヒビット信号に従って選択的にインヒビットし
て出力する受信側インヒビット回路と送信側のデータフ
レーム内のペイロードを除く部分と同じ数のインヒビッ
ト信号であって時間的に分散したものを出力する送信側
インヒビット信号生成回路と、送信側の出データフレー
ム内のデータに同期したクロックを該送信側インヒビッ
ト信号に従って選択的にインヒビットして出力する送信
側インヒビット回路と、受信側インヒビット回路の出力
と送信側インヒビット回路の出力との間で位相比較を行
ない、位相比較の結果を送信側のデータフレームにおけ
る前記ポインタアクションの要求として出力する位相比
較回路とを具備する伝送装置もまた提供される。
イロード領域を含み該ペイロード領域に収容されるペイ
ロードの先頭位置を示すポインタを該オーバーヘッド領
域の所定の位置に含むことによってペイロード領域内の
任意の位置にペイロードを収容することができるデータ
フレームによる伝送のための伝送装置であって、受信側
のデータフレームに含まれる受信ポインタを解釈して、
ペイロードの先頭位置を示す受信ペイロードタイミング
信号と、受信側のデータフレーム内のデータに同期した
クロックのペイロードに対応する部分以外の部分が集中
的にインヒビットされたものとを出力する受信ポインタ
解釈部と、該受信ポインタ解釈部が出力する集中的にイ
ンヒビットされたクロックに基いて、該受信ペイロード
タイミング信号と、受信側のデータフレームに含まれる
ペイロードとを順次格納するメモリと、送信側のデータ
フレームの先頭位置を示す送信データフレームタイミン
グ信号と、該メモリから読み出される受信ペイロードタ
イミング信号と、送信側のデータフレームにおいてポイ
ンタの変更を要求するポインタアクション要求とから、
該メモリからペイロードを順次読み出すための送信側の
データフレーム内のデータに同期したクロックのペイロ
ードに対応する部分以外の部分が集中的にインヒビット
されたものと、送信側のデータフレームのための送信ポ
インタとを決定して出力する送信ポインタ決定部と、該
送信ポインタ決定部が出力する集中的にインヒビットさ
れたクロックに従ってメモリから読み出されたペイロー
ドに該送信ポインタを付加する送信ポインタ付加部と、
受信側のデータフレーム内のペイロードを除く部分と同
じ数のインヒビット信号であって時間的に分散したもの
を出力する受信側インヒビット信号生成回路と、受信側
のデータフレーム内のデータに同期したクロックを該受
信側インヒビット信号に従って選択的にインヒビットし
て出力する受信側インヒビット回路と送信側のデータフ
レーム内のペイロードを除く部分と同じ数のインヒビッ
ト信号であって時間的に分散したものを出力する送信側
インヒビット信号生成回路と、送信側の出データフレー
ム内のデータに同期したクロックを該送信側インヒビッ
ト信号に従って選択的にインヒビットして出力する送信
側インヒビット回路と、受信側インヒビット回路の出力
と送信側インヒビット回路の出力との間で位相比較を行
ない、位相比較の結果を送信側のデータフレームにおけ
る前記ポインタアクションの要求として出力する位相比
較回路とを具備する伝送装置もまた提供される。
【００１４】本発明によれば、オーバーヘッド領域とペ
イロード領域を含み該ペイロード領域に収容されるペイ
ロードの先頭位置を示すポインタを該オーバーヘッド領
域の所定の位置に含むことによってペイロード領域内の
任意の位置にペイロードを収容することができるデータ
フレームによる伝送のための伝送装置であって、受信側
のデータフレームに含まれる受信ポインタを解釈して、
ペイロードの先頭位置を示す受信ペイロードタイミング
信号と、受信側のデータフレーム内のデータに同期した
クロックのペイロードに対応する部分以外の部分が集中
的にインヒビットされたものとを出力する受信ポインタ
解釈部と、該受信ポインタ解釈部が出力する集中的にイ
ンヒビットされたクロックに基いて、該受信ペイロード
タイミング信号と、受信側のデータフレームに含まれる
ペイロードとを順次格納するメモリと、送信側のデータ
フレームの先頭位置を示す送信データフレームタイミン
グ信号と、該メモリから読み出される受信ペイロードタ
イミング信号と、送信側のデータフレームにおいてポイ
ンタの変更を要求するポインタアクション要求とから、
該メモリからペイロードを順次読み出すための送信側の
データフレーム内のデータに同期したクロックのペイロ
ードに対応する部分以外の部分が集中的にインヒビット
されたものと、送信側のデータフレームのための送信ポ
インタとを決定して出力する送信ポインタ決定部と、該
送信ポインタ決定部が出力する集中的にインヒビットさ
れたクロックに従ってメモリから読み出されたペイロー
ドに該送信ポインタを付加する送信ポインタ付加部と、
受信側のデータフレームに同期したクロックと送信側の
データフレームに同期したクロックとの間で位相比較を
行ない、位相比較の結果を周波数差によるポインタアク
ションの要求として出力する位相比較器と、該周波数差
によるポインタアクションの要求の周期を計算する第１
のカウンタと、受信側のデータフレームに含まれるポイ
ンタアクションの周期を計算する第２のカウンタと、該
第１及び第２のカウンタがそれぞれ出力する周期の値か
ら送信側のデータフレームにおけるポインタアクション
の周期を決定する手段と、決定された周期で送信側のデ
ータフレームにおける前記ポインタアクションの要求を
出力する分周器とを具備する伝送装置もまた提供され
る。
イロード領域を含み該ペイロード領域に収容されるペイ
ロードの先頭位置を示すポインタを該オーバーヘッド領
域の所定の位置に含むことによってペイロード領域内の
任意の位置にペイロードを収容することができるデータ
フレームによる伝送のための伝送装置であって、受信側
のデータフレームに含まれる受信ポインタを解釈して、
ペイロードの先頭位置を示す受信ペイロードタイミング
信号と、受信側のデータフレーム内のデータに同期した
クロックのペイロードに対応する部分以外の部分が集中
的にインヒビットされたものとを出力する受信ポインタ
解釈部と、該受信ポインタ解釈部が出力する集中的にイ
ンヒビットされたクロックに基いて、該受信ペイロード
タイミング信号と、受信側のデータフレームに含まれる
ペイロードとを順次格納するメモリと、送信側のデータ
フレームの先頭位置を示す送信データフレームタイミン
グ信号と、該メモリから読み出される受信ペイロードタ
イミング信号と、送信側のデータフレームにおいてポイ
ンタの変更を要求するポインタアクション要求とから、
該メモリからペイロードを順次読み出すための送信側の
データフレーム内のデータに同期したクロックのペイロ
ードに対応する部分以外の部分が集中的にインヒビット
されたものと、送信側のデータフレームのための送信ポ
インタとを決定して出力する送信ポインタ決定部と、該
送信ポインタ決定部が出力する集中的にインヒビットさ
れたクロックに従ってメモリから読み出されたペイロー
ドに該送信ポインタを付加する送信ポインタ付加部と、
受信側のデータフレームに同期したクロックと送信側の
データフレームに同期したクロックとの間で位相比較を
行ない、位相比較の結果を周波数差によるポインタアク
ションの要求として出力する位相比較器と、該周波数差
によるポインタアクションの要求の周期を計算する第１
のカウンタと、受信側のデータフレームに含まれるポイ
ンタアクションの周期を計算する第２のカウンタと、該
第１及び第２のカウンタがそれぞれ出力する周期の値か
ら送信側のデータフレームにおけるポインタアクション
の周期を決定する手段と、決定された周期で送信側のデ
ータフレームにおける前記ポインタアクションの要求を
出力する分周器とを具備する伝送装置もまた提供され
る。
【００１５】
【発明の実施の形態】図１はオリジナル信号がＳＴＭ−
１信号に収容されるまでの過程を示す概念図である。図
１において、オリジナル信号（例えば１３９．２６４Mb
it／ｓのＣ−４信号）にオーバーヘッド信号（パスオー
バーヘッド：ＰＯＨ）を付加して標準で１５０．３３６
Mbit／ｓのＶＣ−４信号が生成され、ポインタ信号が付
加されてＡＵ−４信号が生成される。前述したように、
このときＶＣ−４信号のフレーム位相がＡＵ−４信号の
フレーム位相に一致している必要はない。ＡＵ−４信号
にさらにオーバーヘッド（セクションオーバーヘッド：
ＳＯＨ）が付加されて１５５．５２Mbit／ｓのＳＴＭ−
１信号が生成される。
１信号に収容されるまでの過程を示す概念図である。図
１において、オリジナル信号（例えば１３９．２６４Mb
it／ｓのＣ−４信号）にオーバーヘッド信号（パスオー
バーヘッド：ＰＯＨ）を付加して標準で１５０．３３６
Mbit／ｓのＶＣ−４信号が生成され、ポインタ信号が付
加されてＡＵ−４信号が生成される。前述したように、
このときＶＣ−４信号のフレーム位相がＡＵ−４信号の
フレーム位相に一致している必要はない。ＡＵ−４信号
にさらにオーバーヘッド（セクションオーバーヘッド：
ＳＯＨ）が付加されて１５５．５２Mbit／ｓのＳＴＭ−
１信号が生成される。
【００１６】図２はＳＴＭ−１によるオリジナル信号の
搬送を概念的に示す図である。周波数ｆ0 （例えば１３
９．２６４MHz)のクロックに同期したオリジナル信号は
ＳＤＨ伝送装置１０においてＶＣ−４信号、ＡＵ−４信
号を経てＳＴＭ−１信号に組み込まれる。このとき、標
準で１５０．３３６Mbit／ｓのＶＣ−４信号は１５０．
３３６MHz でなく、図２に示すように１５５．５２MHz
（ｆ1 ）のＳＴＭ−１クロックのＳＯＨ及びポインタの
領域をインヒビットしたＶＣ−４クロックで動作する。
ＡＵ−４信号はＳＴＭ−１クロックのＳＯＨの領域をイ
ンヒビットしたＡＵ−４クロックで動作する。
搬送を概念的に示す図である。周波数ｆ0 （例えば１３
９．２６４MHz)のクロックに同期したオリジナル信号は
ＳＤＨ伝送装置１０においてＶＣ−４信号、ＡＵ−４信
号を経てＳＴＭ−１信号に組み込まれる。このとき、標
準で１５０．３３６Mbit／ｓのＶＣ−４信号は１５０．
３３６MHz でなく、図２に示すように１５５．５２MHz
（ｆ1 ）のＳＴＭ−１クロックのＳＯＨ及びポインタの
領域をインヒビットしたＶＣ−４クロックで動作する。
ＡＵ−４信号はＳＴＭ−１クロックのＳＯＨの領域をイ
ンヒビットしたＡＵ−４クロックで動作する。
【００１７】ＳＤＨ伝送装置１２においては、ＳＤＨ伝
送装置１０から受信したＳＴＭ−１信号からＡＵ−４信
号を経てＶＣ−４信号が取り出される。さらに他の伝送
装置へ送るときはＡＵ−４信号を経てＳＴＭ−１信号が
生成される。このときのＡＵ−４信号とＳＴＭ−１信号
は伝送装置１２のクロックｆ2 で動作する。ＳＤＨ伝送
装置１２のクロックｆ2 がＳＤＨ伝送装置１０のクロッ
クｆ1 に非同期である場合、または通常の同期していて
も何らかの原因で非同期になる場合に備えて、ＶＣ−４
からＡＵ−４への変換の際に必要に応じて正スタッフ又
は負スタッフを行なうポインタアクションの機能が備え
られる。
送装置１０から受信したＳＴＭ−１信号からＡＵ−４信
号を経てＶＣ−４信号が取り出される。さらに他の伝送
装置へ送るときはＡＵ−４信号を経てＳＴＭ−１信号が
生成される。このときのＡＵ−４信号とＳＴＭ−１信号
は伝送装置１２のクロックｆ2 で動作する。ＳＤＨ伝送
装置１２のクロックｆ2 がＳＤＨ伝送装置１０のクロッ
クｆ1 に非同期である場合、または通常の同期していて
も何らかの原因で非同期になる場合に備えて、ＶＣ−４
からＡＵ−４への変換の際に必要に応じて正スタッフ又
は負スタッフを行なうポインタアクションの機能が備え
られる。
【００１８】ＳＤＨ伝送装置１４においては、伝送装置
１２から受信したＳＴＭ−１信号からＡＵ−４信号、Ｖ
Ｃ−４信号を経て周波数ｆ0 のオリジナル信号が再生さ
れる。ＡＵ−４からＶＣ−４を取り出すときにはＡＵ−
４信号に含まれているポインタ信号を解析してＶＣ−４
が再生される。このとき、ＳＤＨ伝送装置１２において
行なわれるポインタアクションが時間的に不均一である
と、再生されたＶＣ−４に低周波のジッタが発生するの
で、ポインタアクションは時間的に均一に行なわれなけ
ればならない。
１２から受信したＳＴＭ−１信号からＡＵ−４信号、Ｖ
Ｃ−４信号を経て周波数ｆ0 のオリジナル信号が再生さ
れる。ＡＵ−４からＶＣ−４を取り出すときにはＡＵ−
４信号に含まれているポインタ信号を解析してＶＣ−４
が再生される。このとき、ＳＤＨ伝送装置１２において
行なわれるポインタアクションが時間的に不均一である
と、再生されたＶＣ−４に低周波のジッタが発生するの
で、ポインタアクションは時間的に均一に行なわれなけ
ればならない。
【００１９】図３は従来技術に係るＳＤＨ伝送装置のブ
ロック図である。図３及び以下の図において、受信した
ＳＴＭ−１信号からＳＯＨを除いたＡＵ−４信号からＶ
Ｃ−４信号を取り出し、新たなポインタを付加してＡＵ
−４信号が組み立てられる部分のみが示されている。図
３において、受信ポインタ解釈部１６は、ＡＵ−４フレ
ームの先頭のタイミングを示すＡＵ−４フレーム信号と
受信信号から再生されたＡＵ−４クロック（受信ＳＴＭ
−１のクロックのＳＯＨに相当する部分をインヒビット
したもの）とに基いてＡＵ−４信号からポインタ信号を
読み出してその値に基いてＶＣ−４信号の先頭を示すＶ
Ｃ−４フレーム信号とＡＵ−４クロックのオーバーヘッ
ドに相当する部分をインヒビットしたＶＣ−４クロック
を生成して出力する。なお、正スタッフが含まれている
（ポインタのＩビットが反転されている）ことが多数決
論理で検出されると、正スタッフバイトに相当する部分
がさらにインヒビットされ、負スタッフが含まれている
（ポインタのＤビットが反転されている）ことが検出さ
れると、負スタッフバイトに相当する部分はインヒビッ
トされない。
ロック図である。図３及び以下の図において、受信した
ＳＴＭ−１信号からＳＯＨを除いたＡＵ−４信号からＶ
Ｃ−４信号を取り出し、新たなポインタを付加してＡＵ
−４信号が組み立てられる部分のみが示されている。図
３において、受信ポインタ解釈部１６は、ＡＵ−４フレ
ームの先頭のタイミングを示すＡＵ−４フレーム信号と
受信信号から再生されたＡＵ−４クロック（受信ＳＴＭ
−１のクロックのＳＯＨに相当する部分をインヒビット
したもの）とに基いてＡＵ−４信号からポインタ信号を
読み出してその値に基いてＶＣ−４信号の先頭を示すＶ
Ｃ−４フレーム信号とＡＵ−４クロックのオーバーヘッ
ドに相当する部分をインヒビットしたＶＣ−４クロック
を生成して出力する。なお、正スタッフが含まれている
（ポインタのＩビットが反転されている）ことが多数決
論理で検出されると、正スタッフバイトに相当する部分
がさらにインヒビットされ、負スタッフが含まれている
（ポインタのＤビットが反転されている）ことが検出さ
れると、負スタッフバイトに相当する部分はインヒビッ
トされない。
【００２０】受信ポインタ解釈部１６が出力するＶＣ−
４クロックに基いてＡＵ−４信号をメモリ１８に格納す
ることにより、メモリ１８にはＶＣ−４信号のみが格納
される。ＶＣ−４信号と並行してＶＣ−４フレーム信号
もメモリ１８に格納される。送信ポインタ決定部２０
は、送信側のＡＵ−４フレーム信号とＡＵ−４クロック
とから送信側のＶＣ−４クロックを生成する。スタッフ
要求（後述）に基いて正スタッフが行なわれるときは正
スタッフバイトに相当する部分がさらにインヒビットさ
れ、負スタッフが行なわれるときは負スタッフバイトに
相当する部分はインヒビットされない。送信ポインタ決
定部２０が出力するＶＣ−４クロックに従ってメモリ１
８からＶＣ−４信号とＶＣ−４フレーム信号が読み出さ
れ、送信ポインタ決定部２０は読み出されたＶＣ−４フ
レーム信号とＡＵ−４フレーム信号とポインタアクショ
ンの有無により送信ポインタ値を決定する。
４クロックに基いてＡＵ−４信号をメモリ１８に格納す
ることにより、メモリ１８にはＶＣ−４信号のみが格納
される。ＶＣ−４信号と並行してＶＣ−４フレーム信号
もメモリ１８に格納される。送信ポインタ決定部２０
は、送信側のＡＵ−４フレーム信号とＡＵ−４クロック
とから送信側のＶＣ−４クロックを生成する。スタッフ
要求（後述）に基いて正スタッフが行なわれるときは正
スタッフバイトに相当する部分がさらにインヒビットさ
れ、負スタッフが行なわれるときは負スタッフバイトに
相当する部分はインヒビットされない。送信ポインタ決
定部２０が出力するＶＣ−４クロックに従ってメモリ１
８からＶＣ−４信号とＶＣ−４フレーム信号が読み出さ
れ、送信ポインタ決定部２０は読み出されたＶＣ−４フ
レーム信号とＡＵ−４フレーム信号とポインタアクショ
ンの有無により送信ポインタ値を決定する。
【００２１】送信ポインタ付加部２２はメモリ１８から
読み出されたＶＣ−４信号に送信ポインタ決定部２０が
出力する送信ポインタ値を付加してＡＵ−４信号を生成
する。位相比較器５４は受信側のＶＣ−４クロックを１
／ｎ分周器３０でｎ分周したものと送信側のＶＣ−４ク
ロックを１／ｎ分周器４２でｎ分周したものとの間で位
相比較を行ない、位相差が所定の闘値以上であるとき、
前述の正スタッフ又は負スタッフのスタッフ要求（ポイ
ンタアクション要求）を出力する。
読み出されたＶＣ−４信号に送信ポインタ決定部２０が
出力する送信ポインタ値を付加してＡＵ−４信号を生成
する。位相比較器５４は受信側のＶＣ−４クロックを１
／ｎ分周器３０でｎ分周したものと送信側のＶＣ−４ク
ロックを１／ｎ分周器４２でｎ分周したものとの間で位
相比較を行ない、位相差が所定の闘値以上であるとき、
前述の正スタッフ又は負スタッフのスタッフ要求（ポイ
ンタアクション要求）を出力する。
【００２２】前述したようにＳＴＭ−１（より一般的に
ＳＴＭ−ｎ）では、７２ビット（９バイト）のオーバー
ヘッドと２０８８ビット（２６１バイト）のペイロード
が交互に現われるので（ポインタアクションがない場
合）、受信側および送信側のＶＣ−４クロックは図４に
示すように２１６０クロックの周期で７２クロックが集
中的にインヒビットされた形になる。
ＳＴＭ−ｎ）では、７２ビット（９バイト）のオーバー
ヘッドと２０８８ビット（２６１バイト）のペイロード
が交互に現われるので（ポインタアクションがない場
合）、受信側および送信側のＶＣ−４クロックは図４に
示すように２１６０クロックの周期で７２クロックが集
中的にインヒビットされた形になる。
【００２３】したがって位相比較器５４における位相比
較は図５に示すようになる。図５において送信クロック
と受信クロックの周波数差により位相差には全体的に右
上りの傾向がある。送信クロックが集中的にインヒビッ
トされる期間において位相差が急激に低下し、受信クロ
ックが集中的にインヒビットされる期間において位相差
が急激に増加して元の線上に戻っている。このとき本来
のクロックの位相関係は受信クロックの集中インヒビッ
トから送信クロックの集中インヒビットまでの図中の上
側の線で示され、送信クロックの集中インヒビットから
受信クロックのインヒビットまでは見かけ上位相差が小
さくみえている。
較は図５に示すようになる。図５において送信クロック
と受信クロックの周波数差により位相差には全体的に右
上りの傾向がある。送信クロックが集中的にインヒビッ
トされる期間において位相差が急激に低下し、受信クロ
ックが集中的にインヒビットされる期間において位相差
が急激に増加して元の線上に戻っている。このとき本来
のクロックの位相関係は受信クロックの集中インヒビッ
トから送信クロックの集中インヒビットまでの図中の上
側の線で示され、送信クロックの集中インヒビットから
受信クロックのインヒビットまでは見かけ上位相差が小
さくみえている。
【００２４】受信クロックの集中インヒビットから送信
クロックの集中インヒビットまでの期間の幅は周波数差
のため周期的に変化する。いま、図６に示すように送信
クロックの集中インヒビット位置から受信クロックの集
中インヒビット位置までの期間が長くなってみかけ上位
相差が減ってみえる領域が相対的に広くなっていると
き、本来であれば時刻ｔ1 でポインタアクションを起こ
すべきところ、それよりΔｔだけ遅れた時刻ｔ2 で実際
のポインタアクションが起こる。さらにポインタアクシ
ョンが遅れた分本来の位相差がさらに大きくなっている
のでその次のポインタアクションは早く発生することに
なる。
クロックの集中インヒビットまでの期間の幅は周波数差
のため周期的に変化する。いま、図６に示すように送信
クロックの集中インヒビット位置から受信クロックの集
中インヒビット位置までの期間が長くなってみかけ上位
相差が減ってみえる領域が相対的に広くなっていると
き、本来であれば時刻ｔ1 でポインタアクションを起こ
すべきところ、それよりΔｔだけ遅れた時刻ｔ2 で実際
のポインタアクションが起こる。さらにポインタアクシ
ョンが遅れた分本来の位相差がさらに大きくなっている
のでその次のポインタアクションは早く発生することに
なる。
【００２５】この様に図３の従来技術では集中的にイン
ヒビットされたクロックを使用して位相比較を行なって
いるのでポインタアクションの発生周期が不均一とな
る。図７は本発明の第１の実施例に係るＳＤＨ伝送装置
のブロック図である。図７において、受信ポインタ解釈
部１６は、ＡＵ−４フレームの先頭のタイミングを示す
ＡＵ−４フレーム信号とＡＵ−４クロック（受信ＳＴＭ
−１のクロックのＳＯＨに相当する部分をインヒビット
したもの）とに基いてＡＵ−４信号からポインタ信号を
読み出してその値に基いてＶＣ−４信号の先頭を示すＶ
Ｃ−４フレーム信号とＡＵ−４クロックのオーバーヘッ
ドに相当する部分をインヒビットしたＶＣ−４クロック
を生成して出力する。なお、正スタッフが含まれている
（ポインタのＩビットが反転されている）ことが多数決
論理で検出されると、正スタッフバイトに相当する部分
がさらにインヒビットされ、負スタッフが含まれている
（ポインタのＤビットが反転されている）ことが検出さ
れると、負スタッフバイトに相当する部分はインヒビッ
トされない。
ヒビットされたクロックを使用して位相比較を行なって
いるのでポインタアクションの発生周期が不均一とな
る。図７は本発明の第１の実施例に係るＳＤＨ伝送装置
のブロック図である。図７において、受信ポインタ解釈
部１６は、ＡＵ−４フレームの先頭のタイミングを示す
ＡＵ−４フレーム信号とＡＵ−４クロック（受信ＳＴＭ
−１のクロックのＳＯＨに相当する部分をインヒビット
したもの）とに基いてＡＵ−４信号からポインタ信号を
読み出してその値に基いてＶＣ−４信号の先頭を示すＶ
Ｃ−４フレーム信号とＡＵ−４クロックのオーバーヘッ
ドに相当する部分をインヒビットしたＶＣ−４クロック
を生成して出力する。なお、正スタッフが含まれている
（ポインタのＩビットが反転されている）ことが多数決
論理で検出されると、正スタッフバイトに相当する部分
がさらにインヒビットされ、負スタッフが含まれている
（ポインタのＤビットが反転されている）ことが検出さ
れると、負スタッフバイトに相当する部分はインヒビッ
トされない。
【００２６】受信ポインタ解釈部１６が出力するＶＣ−
４クロックに基いてＡＵ−４信号をメモリ１８に格納す
ることにより、メモリ１８にはＶＣ−４信号のみが格納
される。ＶＣ−４信号と並行してＶＣ−４フレーム信号
もメモリ１８に格納される。送信ポインタ決定部２０
は、送信側のＡＵ−４フレーム信号とＡＵ−４クロック
とから送信側のＶＣ−４クロックを生成する。スタッフ
要求（後述）に基いて正スタッフが行なわれるときは正
スタッフバイトに相当する部分がさらにインヒビットさ
れ、負スタッフが行なわれるときは負スタッフバイトに
相当する部分はインヒビットされない。送信ポインタ決
定部２０が出力するＶＣ−４クロックに従ってメモリ１
８からＶＣ−４信号とＶＣ−４フレーム信号が読み出さ
れ、送信ポインタ決定部２０は読み出されたＶＣ−４フ
レーム信号とＡＵ−４フレーム信号とポインタアクショ
ンの有無により送信ポインタ値を決定する。
４クロックに基いてＡＵ−４信号をメモリ１８に格納す
ることにより、メモリ１８にはＶＣ−４信号のみが格納
される。ＶＣ−４信号と並行してＶＣ−４フレーム信号
もメモリ１８に格納される。送信ポインタ決定部２０
は、送信側のＡＵ−４フレーム信号とＡＵ−４クロック
とから送信側のＶＣ−４クロックを生成する。スタッフ
要求（後述）に基いて正スタッフが行なわれるときは正
スタッフバイトに相当する部分がさらにインヒビットさ
れ、負スタッフが行なわれるときは負スタッフバイトに
相当する部分はインヒビットされない。送信ポインタ決
定部２０が出力するＶＣ−４クロックに従ってメモリ１
８からＶＣ−４信号とＶＣ−４フレーム信号が読み出さ
れ、送信ポインタ決定部２０は読み出されたＶＣ−４フ
レーム信号とＡＵ−４フレーム信号とポインタアクショ
ンの有無により送信ポインタ値を決定する。
【００２７】送信ポインタ付加部２２はメモリ１８から
読み出されたＶＣ−４信号に送信ポインタ決定部２０が
出力する送信ポインタ値を付加してＡＵ−４信号を生成
する。１／ｎ分周器３０，３２、位相比較器３４、ルー
プフィルタ３６及び１５０．３３６MHz を中心周波数と
する電圧制御発振器３８とにより、受信側のＰＬＬ（Ｐ
ｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ）回路４０が構成さ
れる。受信側ＰＬＬ回路４０はオーバーヘッドの部分が
集中的にインヒビットされた受信側のＶＣ−４クロック
のタイミングを時間軸上でほぼ等間隔にして出力する。
読み出されたＶＣ−４信号に送信ポインタ決定部２０が
出力する送信ポインタ値を付加してＡＵ−４信号を生成
する。１／ｎ分周器３０，３２、位相比較器３４、ルー
プフィルタ３６及び１５０．３３６MHz を中心周波数と
する電圧制御発振器３８とにより、受信側のＰＬＬ（Ｐ
ｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ）回路４０が構成さ
れる。受信側ＰＬＬ回路４０はオーバーヘッドの部分が
集中的にインヒビットされた受信側のＶＣ−４クロック
のタイミングを時間軸上でほぼ等間隔にして出力する。
【００２８】１／ｎ分周器４２，４４、位相比較器４
６、ループフィルタ４８及び１５０．３３６MHz を中心
周波数とする電圧制御発振器５０とにより、送信側のＰ
ＬＬ（Ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ）回路５２
が構成される。受信側ＰＬＬ回路５２はオーバーヘッド
の部分が集中的にインヒビットされた送信側のＶＣ−４
クロックのタイミングを時間軸上でほぼ等間隔にして出
力する。
６、ループフィルタ４８及び１５０．３３６MHz を中心
周波数とする電圧制御発振器５０とにより、送信側のＰ
ＬＬ（Ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ）回路５２
が構成される。受信側ＰＬＬ回路５２はオーバーヘッド
の部分が集中的にインヒビットされた送信側のＶＣ−４
クロックのタイミングを時間軸上でほぼ等間隔にして出
力する。
【００２９】位相比較器５４は受信側ＰＬＬ回路４０の
出力と送信側ＰＬＬ回路５２の出力との間で位相比較を
行ない、位相差が所定の闘値以上であるとき、前述の正
スタッフ又は負スタッフのスタッフ要求（ポインタアク
ション要求）を出力する。本発明の第１の実施例によれ
ばオーバーヘッドに相当する部分が集中的にインヒビッ
トされた受信側と送信側のＶＣ−４クロックがそれぞれ
ＰＬＬ回路で平均化されるので、時間軸上で均一なポイ
ンタアクションが実現される。
出力と送信側ＰＬＬ回路５２の出力との間で位相比較を
行ない、位相差が所定の闘値以上であるとき、前述の正
スタッフ又は負スタッフのスタッフ要求（ポインタアク
ション要求）を出力する。本発明の第１の実施例によれ
ばオーバーヘッドに相当する部分が集中的にインヒビッ
トされた受信側と送信側のＶＣ−４クロックがそれぞれ
ＰＬＬ回路で平均化されるので、時間軸上で均一なポイ
ンタアクションが実現される。
【００３０】図８は本発明の第２の実施例に係るＳＤＨ
伝送装置を示すブロック図である。図７の実施例との相
違は、送信側のＰＬＬ回路５２へ供給されるＶＣ−４ク
ロックが、送信ポインタ決定部２０が出力する集中的に
インヒビットされたＶＣ−４クロックでなく、ＶＣ−４
フレームカウンタ５６が出力するインヒビットされるタ
イミングが時間軸上で分散されたＶＣ−４クロックであ
る点にある。
伝送装置を示すブロック図である。図７の実施例との相
違は、送信側のＰＬＬ回路５２へ供給されるＶＣ−４ク
ロックが、送信ポインタ決定部２０が出力する集中的に
インヒビットされたＶＣ−４クロックでなく、ＶＣ−４
フレームカウンタ５６が出力するインヒビットされるタ
イミングが時間軸上で分散されたＶＣ−４クロックであ
る点にある。
【００３１】図９にＶＣ−４フレームカウンタ５６の詳
細な構成を示す。ＶＣ−４フレームカウンタ５６は、ポ
インタアクションがない場合の時間軸上で分散されたイ
ンヒビットのタイミングを与える３０ビットカウンタ５
８と、正スタッフが行なわれる場合の時間軸上で分散さ
れたインヒビットのタイミングを与える２９／２８ビッ
トカウンタ６０と、負スタッフが行なわれる場合の時間
軸上で分散されたインヒビットのタイミングを与える３
１／３２ビットカウンタ６２を具備している。
細な構成を示す。ＶＣ−４フレームカウンタ５６は、ポ
インタアクションがない場合の時間軸上で分散されたイ
ンヒビットのタイミングを与える３０ビットカウンタ５
８と、正スタッフが行なわれる場合の時間軸上で分散さ
れたインヒビットのタイミングを与える２９／２８ビッ
トカウンタ６０と、負スタッフが行なわれる場合の時間
軸上で分散されたインヒビットのタイミングを与える３
１／３２ビットカウンタ６２を具備している。
【００３２】３０ビットカウンタ５８はＡＵ−４フレー
ム信号でリセットされた後、３０クロックごとにキャリ
を出力する。ＳＴＭ−１信号は１フレームが９×２７０
×８＝１９４４０ビットで構成され、ポインタアクショ
ンがないとき１フレーム中に９×２６１×８＝１８７９
２ビットのＶＣ−４信号を含んでいるから１フレームあ
たり１９４４０−１８７９２＝６４８ビットがＶＣ−４
以外の部分である。ポインタアクションがないときの全
体に対するＶＣ−４以外の部分の割合、すなわちインヒ
ビットすべきクロックの割合は６４８：１９４４０＝
１：３０になるから、３０クロックごとにキャリを出力
する３０ビットカウンタ５８はポインタアクションがな
いときに必要なインヒビット信号（キャリ）を時間的に
分散して等間隔で出力することがわかる。
ム信号でリセットされた後、３０クロックごとにキャリ
を出力する。ＳＴＭ−１信号は１フレームが９×２７０
×８＝１９４４０ビットで構成され、ポインタアクショ
ンがないとき１フレーム中に９×２６１×８＝１８７９
２ビットのＶＣ−４信号を含んでいるから１フレームあ
たり１９４４０−１８７９２＝６４８ビットがＶＣ−４
以外の部分である。ポインタアクションがないときの全
体に対するＶＣ−４以外の部分の割合、すなわちインヒ
ビットすべきクロックの割合は６４８：１９４４０＝
１：３０になるから、３０クロックごとにキャリを出力
する３０ビットカウンタ５８はポインタアクションがな
いときに必要なインヒビット信号（キャリ）を時間的に
分散して等間隔で出力することがわかる。
【００３３】２９／２８ビットカウンタ６０は、ＡＵ−
４フレーム信号でリセットされた後、２９クロックごと
にキャリを出力することを１３回繰り返すパターンを２
８クロックに対してキャリを出力するパターンを交互に
繰り返す。従ってインヒビット信号としてのキャリが出
力される間隔はほぼ均一であり、インヒビットの割合は
（１３＋１）：（２９×１３＋２８）＝１４：４０５で
ある。この比率は、正スタッフが行なわれるときの全体
に付するＶＣ−４以外の部分の比率（６４８＋２４）：
１９４４０＝１４：４０５に一致する。すなわち、２９
／２８ビットカウンタ６０は、正スタッフが行なわれる
ときに必要なインヒビット信号を時間的に分散してほぼ
等間隔で出力する。
４フレーム信号でリセットされた後、２９クロックごと
にキャリを出力することを１３回繰り返すパターンを２
８クロックに対してキャリを出力するパターンを交互に
繰り返す。従ってインヒビット信号としてのキャリが出
力される間隔はほぼ均一であり、インヒビットの割合は
（１３＋１）：（２９×１３＋２８）＝１４：４０５で
ある。この比率は、正スタッフが行なわれるときの全体
に付するＶＣ−４以外の部分の比率（６４８＋２４）：
１９４４０＝１４：４０５に一致する。すなわち、２９
／２８ビットカウンタ６０は、正スタッフが行なわれる
ときに必要なインヒビット信号を時間的に分散してほぼ
等間隔で出力する。
【００３４】３１／３２ビットカウンタ６２は、ＡＵ−
４フレーム信号でリセットされた後、３１クロックごと
にキャリを出力することを６回繰り返すパターンと３２
クロックに対してキャリを出力するパターンを８９回交
互に繰り返した後、そのフレームの残りの３８クロック
の間にキャリを１回出力する。従ってインヒビット信号
としてのキャリが出力される間隔はほぼ均一であり、１
フレーム期間中に｛（６＋１）×８９＋１｝＝６２４回
キャリを出力する。この数は、負スタッフが行なわれる
ときの１フレーム内のＶＣ−４以外の部分のビット数６
４８−２４＝６２４に一致する。すなわち、３１／３２
ビットカウンタ６２は、負スタッフが行なわれるときに
必要なインヒビット信号を時間的に分散してほぼ等間隔
で出力する。
４フレーム信号でリセットされた後、３１クロックごと
にキャリを出力することを６回繰り返すパターンと３２
クロックに対してキャリを出力するパターンを８９回交
互に繰り返した後、そのフレームの残りの３８クロック
の間にキャリを１回出力する。従ってインヒビット信号
としてのキャリが出力される間隔はほぼ均一であり、１
フレーム期間中に｛（６＋１）×８９＋１｝＝６２４回
キャリを出力する。この数は、負スタッフが行なわれる
ときの１フレーム内のＶＣ−４以外の部分のビット数６
４８−２４＝６２４に一致する。すなわち、３１／３２
ビットカウンタ６２は、負スタッフが行なわれるときに
必要なインヒビット信号を時間的に分散してほぼ等間隔
で出力する。
【００３５】セレクタ６４は、スタッフ実施の有無を示
す信号に応じて３０ビットカウンタ５８の出力、２９／
２８ビットカウンタ６０の出力、及び３１／３２ビット
カウンタ６２の出力のいずれか１つを選択する。インヒ
ビット回路６６はセレクタ６４が選択したインヒビット
信号により１５５．５２MHz のＳＴＭ−１クロックを選
択的にインヒビットして、インヒビットのタイミングが
ほぼ均一に分散されたＶＣ−４クロックを出力する。
す信号に応じて３０ビットカウンタ５８の出力、２９／
２８ビットカウンタ６０の出力、及び３１／３２ビット
カウンタ６２の出力のいずれか１つを選択する。インヒ
ビット回路６６はセレクタ６４が選択したインヒビット
信号により１５５．５２MHz のＳＴＭ−１クロックを選
択的にインヒビットして、インヒビットのタイミングが
ほぼ均一に分散されたＶＣ−４クロックを出力する。
【００３６】図１０は本発明の第３の実施例に係るＳＤ
Ｈ伝送装置を示すブロック図である。図８の実施例との
相違は、送信側だけでなく受信側にもＶＣ−４フレーム
カウンタ６８が設けられ、受信側のＰＬＬ回路４０へ供
給されるＶＣ−４クロックが、受信ポインタ解釈部１６
が出力する集中的にインヒビットされたＶＣ−４クロッ
クでなく、ＶＣ−４フレームカウンタ６８が出力するイ
ンヒビットされるタイミングが時間軸上で分散されたＶ
Ｃ−４クロックである点にある。
Ｈ伝送装置を示すブロック図である。図８の実施例との
相違は、送信側だけでなく受信側にもＶＣ−４フレーム
カウンタ６８が設けられ、受信側のＰＬＬ回路４０へ供
給されるＶＣ−４クロックが、受信ポインタ解釈部１６
が出力する集中的にインヒビットされたＶＣ−４クロッ
クでなく、ＶＣ−４フレームカウンタ６８が出力するイ
ンヒビットされるタイミングが時間軸上で分散されたＶ
Ｃ−４クロックである点にある。
【００３７】ＶＣ−４フレームカウンタ６８もＶＣ−４
フレームカウンタ５６と同様に図９に示すような構成を
有する。ポインタアクションの有無を示す信号は受信ポ
インタ解釈部１６から与えられる。図１１は本発明の第
４の実施例に係るＳＤＨ伝送装置の構成を示す。図１０
の実施例との相違は、ＶＣ−４フレームカウンタ６８，
５６から出力される分散インヒビットされたＶＣ−４ク
ロックがＰＬＬ回路で平滑化されることなく分周器７
０，７２でそれぞれ分周された後、位相比較器５４で位
相比較される点にある。ＶＣ−４クロックのインヒビッ
トのタイミングが既に均一化されているので、ＰＬＬ回
路で均一化しなくても均一なポインタアクション要求の
タイミングが得られる。
フレームカウンタ５６と同様に図９に示すような構成を
有する。ポインタアクションの有無を示す信号は受信ポ
インタ解釈部１６から与えられる。図１１は本発明の第
４の実施例に係るＳＤＨ伝送装置の構成を示す。図１０
の実施例との相違は、ＶＣ−４フレームカウンタ６８，
５６から出力される分散インヒビットされたＶＣ−４ク
ロックがＰＬＬ回路で平滑化されることなく分周器７
０，７２でそれぞれ分周された後、位相比較器５４で位
相比較される点にある。ＶＣ−４クロックのインヒビッ
トのタイミングが既に均一化されているので、ＰＬＬ回
路で均一化しなくても均一なポインタアクション要求の
タイミングが得られる。
【００３８】図１２は本発明の第５の実施例に係るＳＤ
Ｈ伝送装置の構成を示す。図１２において、位相比較器
７４は受信側の１５５．５２MHz のＳＴＭ−１クロック
と送信側の１５５．５２MHz のＳＴＭ−１クロックの位
相差を比較してその結果に基いて送信側と受信側の周波
数差に起因するスタッフ要求を出力する。合成部７６は
位相比較器７４が出力する周波数差に起因するスタッフ
要求と受信フレームに含まれているスタッフとを合成し
て合成した結果のスタッフ要求を送信ポインタ決定部２
０へ与える。
Ｈ伝送装置の構成を示す。図１２において、位相比較器
７４は受信側の１５５．５２MHz のＳＴＭ−１クロック
と送信側の１５５．５２MHz のＳＴＭ−１クロックの位
相差を比較してその結果に基いて送信側と受信側の周波
数差に起因するスタッフ要求を出力する。合成部７６は
位相比較器７４が出力する周波数差に起因するスタッフ
要求と受信フレームに含まれているスタッフとを合成し
て合成した結果のスタッフ要求を送信ポインタ決定部２
０へ与える。
【００３９】図１３は合成部７６の詳細な構成を示す。
カウンタ７８はスタッフ検出から次のスタッフ検出まで
のＡＵ−４フレーム信号をカウントすることによって受
信フレームに含まれるスタッフの間隔を測定し、ラッチ
８０はその結果をラッチし、移動平均部８２はそれを移
動平均する。周波数差に起因するスタッフ要求について
もカウンタ８４でその間隔が測定され、ラッチ８６にラ
ッチされ、移動平均部８８で移動平均される。演算部９
０は１／（１／Ａ＋１／Ｂ）＝ＡＢ／（Ａ＋Ｂ）の計算
により、両者を合成したスタッフ要求の間隔を計算す
る。スタッフが負スタッフであるとき負の値としてとり
扱われる。分周器９２はＡＵ−４フレーム信号を計算部
９０の出力値で分周することにより、周波数差に起因す
るスタッフ要求に受信フレームに含まれるスタッフを合
成したスタッフ要求を出力する。
カウンタ７８はスタッフ検出から次のスタッフ検出まで
のＡＵ−４フレーム信号をカウントすることによって受
信フレームに含まれるスタッフの間隔を測定し、ラッチ
８０はその結果をラッチし、移動平均部８２はそれを移
動平均する。周波数差に起因するスタッフ要求について
もカウンタ８４でその間隔が測定され、ラッチ８６にラ
ッチされ、移動平均部８８で移動平均される。演算部９
０は１／（１／Ａ＋１／Ｂ）＝ＡＢ／（Ａ＋Ｂ）の計算
により、両者を合成したスタッフ要求の間隔を計算す
る。スタッフが負スタッフであるとき負の値としてとり
扱われる。分周器９２はＡＵ−４フレーム信号を計算部
９０の出力値で分周することにより、周波数差に起因す
るスタッフ要求に受信フレームに含まれるスタッフを合
成したスタッフ要求を出力する。
【００４０】
【発明の効果】以上説明したように本発明によれば正ス
タッフまたは負スタッフのポインタアクションの要求を
時間的に均一に発生することができる。
タッフまたは負スタッフのポインタアクションの要求を
時間的に均一に発生することができる。
【図１】オリジナル信号がＳＴＭ−１信号に収容される
までの過程を概念的に示す図である。
までの過程を概念的に示す図である。
【図２】ＳＴＭ−１信号によるオリジナル信号の伝送を
概念的に示す図である。
概念的に示す図である。
【図３】従来技術を示す図である。
【図４】集中的にインヒビットされたＶＣ−４クロック
の波形図である。
の波形図である。
【図５】従来技術における位相比較を説明する図であ
る。
る。
【図６】従来技術におけるポインタアクションを説明す
る図である。
る図である。
【図７】本発明の第１の実施例を示す図である。
【図８】本発明の第２の実施例を示す図である。
【図９】ＶＣ−４フレームカウンタの詳細な構成を示す
図である。
図である。
【図１０】本発明の第３の実施例を示す図である。
【図１１】本発明の第４の実施例を示す図である。
【図１２】本発明の第５の実施例を示す図である。
【図１３】合成部の詳細な構成を示す図である。
１０，１２，１４…ＳＤＨ伝送装置 ３０，３２，４２，４４…分周器 ３６，４８…ループフィルタ ３８，５０…電圧制御発振器
Claims (12)
- 【請求項１】 オーバーヘッド領域とペイロード領域を
含み該ペイロード領域内の任意の位置にペイロードを収
容することができるデータフレームによる伝送におい
て、入側のデータフレームに含まれるペイロードを出側
のデータフレームに適切に収容するために出側の伝送フ
レームにおけるペイロードの相対位置の変更を要求する
ための装置であって、 入側のデータフレーム内のデータに同期したクロックで
あってデータフレーム内のペイロードを除く部分と同じ
数だけ選択的にインヒビットされたものが入力され、そ
のタイミングを実質的に等間隔にして出力する入側ＰＬ
Ｌ回路と、 出側のデータフレーム内のデータに同期したクロックで
あってデータフレーム内のペイロードを除く部分と同じ
数だけ選択的にインヒビットされたものが入力され、そ
のタイミングを実質的に等間隔にして出力する出側ＰＬ
Ｌ回路と、 入側ＰＬＬ回路の出力と出側ＰＬＬ回路の出力との間で
位相比較を行ない、位相比較の結果を出側のデータフレ
ームにおける相対位置変更要求として出力する位相比較
回路とを具備する装置。 - 【請求項２】 前記入側ＰＬＬ回路に入力されるクロッ
クは、入側のデータフレーム内のデータに同期したクロ
ックのペイロードに対応する部分以外の部分が集中的に
インヒビットされたものであり、 前記出側ＰＬＬ回路に入力されるクロックは、出側のデ
ータフレーム内のデータに同期したクロックのペイロー
ドに対応する部分以外の部分が集中的にインヒビットさ
れたものである請求項１記載の装置。 - 【請求項３】 出側のデータフレーム内のペイロードを
除く部分と同じ数のインヒビット信号であって時間的に
分散したものを出力する出側インヒビット信号生成回路
と、 出側のデータフレーム内のデータに同期したクロックを
該出側インヒビット信号に従って選択的にインヒビット
して出側ＰＬＬ回路へ供給する出側インヒビット回路と
をさらに具備する請求項１記載の装置。 - 【請求項４】 入側のデータフレーム内のペイロードを
除く部分と同じ数のインヒビット信号であって時間的に
分散したものを出力する入側インヒビット信号生成回路
と、 入側のデータフレーム内のデータに同期したクロックを
該入側インヒビット信号に従って選択的にインヒビット
して入側ＰＬＬ回路へ供給する入側インヒビット回路と
をさらに具備する請求項１または３記載の装置。 - 【請求項５】 オーバーヘッド領域とペイロード領域を
含み該ペイロード領域内の任意の位置にペイロードを収
容することができるデータフレームによる伝送におい
て、入側のデータフレームに含まれるペイロードを出側
のデータフレームに適切に収容するために出側の伝送フ
レームにおけるペイロードの相対位置の変更を要求する
ための装置であって、 入側のデータフレーム内のペイロードを除く部分と同じ
数のインヒビット信号であって時間的に分散したものを
出力する入側インヒビット信号生成回路と、 入側のデータフレーム内のデータに同期したクロックを
該入側インヒビット信号に従って選択的にインヒビット
して出力する入側インヒビット回路と、 出側のデータフレーム内のペイロードを除く部分と同じ
数のインヒビット信号であって時間的に分散したものを
出力する出側インヒビット信号生成回路と、 出側のデータフレーム内のデータに同期したクロックを
該出側インヒビット信号に従って選択的にインヒビット
して出力する出側インヒビット回路と、 入側インヒビット回路の出力と出側インヒビット回路の
出力との間で位相比較を行ない、位相比較の結果を出側
のデータフレームにおける相対位置変更要求として出力
する位相比較回路とを具備する装置。 - 【請求項６】 オーバーヘッド領域とペイロード領域を
含み該ペイロード領域内の任意の位置にペイロードを収
容することができるデータフレームによる伝送におい
て、入側のデータフレームに含まれるペイロードを出側
のデータフレームに適切に収容するために出側の伝送フ
レームにおけるペイロードの相対位置の変更を要求する
ための装置であって、 入側のデータフレームに同期したクロックと出側のデー
タフレームに同期したクロックとの間で位相比較を行な
い、位相比較の結果を周波数差による相対位置変更要求
として出力する位相比較器と、 該周波数差による相対位置変更要求の周期を計算する第
１のカウンタと、 入側のデータフレームに含まれる相対位置変更の周期を
計算する第２のカウンタと、 該第１及び第２のカウンタがそれぞれ出力する周期の値
から出側のデータフレームにおける相対位置変更要求周
期を決定する手段と、 決定された周期で出側のデータフレームにおける相対位
置変更要求を出力する分周器とを具備する装置。 - 【請求項７】 オーバーヘッド領域とペイロード領域を
含み該ペイロード領域に収容されるペイロードの先頭位
置を示すポインタを該オーバーヘッド領域の所定の位置
に含むことによってペイロード領域内の任意の位置にペ
イロードを収容することができるデータフレームによる
伝送のための伝送装置であって、 受信側のデータフレームに含まれる受信ポインタを解釈
して、ペイロードの先頭位置を示す受信ペイロードタイ
ミング信号と、受信側のデータフレーム内のデータに同
期したクロックのペイロードに対応する部分以外の部分
が集中的にインヒビットされたものとを出力する受信ポ
インタ解釈部と、 該受信ポインタ解釈部が出力する集中的にインヒビット
されたクロックに基いて、該受信ペイロードタイミング
信号と、受信側のデータフレームに含まれるペイロード
とを順次格納するメモリと、 送信側のデータフレームの先頭位置を示す受信データフ
レームタイミング信号と、該メモリから読み出される受
信ペイロードタイミング信号と、送信側のデータフレー
ムにおいてポインタの変更を要求するポインタアクショ
ン要求とから、該メモリからペイロードを順次読み出す
ための送信側のデータフレーム内のデータに同期したク
ロックのペイロードに対応する部分以外の部分が集中的
にインヒビットされたものと、送信側のデータフレーム
のための送信ポインタとを決定して出力する送信ポイン
タ決定部と、 該送信ポインタ決定部が出力する集中的にインヒビット
されたクロックに従ってメモリから読み出されたペイロ
ードに該送信ポインタを付加する送信ポインタ付加部
と、 受信側のデータフレーム内のデータに同期したクロック
であっテデータフレーム内のペイロードを除く部分と同
じ数だけ選択的にインヒビットされたものが入力され、
そのタイミングを実質的に等間隔にして出力する受信側
ＰＬＬ回路と、 送信側のデータフレーム内のデータに同期したクロック
であってデータフレーム内のペイロードを除く部分と同
じ数だけ選択的にインヒビットされたものが入力され、
そのタイミングを実質的に等間隔にして出力する送信側
ＰＬＬ回路と、 受信側ＰＬＬ回路の出力と送信側ＰＬＬ回路の出力との
間で位相比較を行ない、位相比較の結果を送信側のデー
タフレームにおける前記ポインタアクション要求として
出力する位相比較回路とを具備する伝送装置。 - 【請求項８】 前記受信側ＰＬＬ回路に入力されるクロ
ックは、前記受信ポインタ解釈部が出力する集中的にイ
ンヒビットされたクロックであり、 前記送信側ＰＬＬ回路に入力されるクロックは、前記送
信ポインタ決定部が出力する集中的にインヒビットされ
たクロックである請求項７記載の装置。 - 【請求項９】 送信側のデータフレーム内のペイロード
を除く部分と同じ数のインヒビット信号であって時間的
に分散したものを出力する送信側インヒビット信号生成
回路と、 送信側のデータフレーム内のデータに同期したクロック
を該送信インヒビット信号に従って選択的にインヒビッ
トして送信側ＰＬＬ回路へ供給する送信側インヒビット
回路とをさらに具備する請求項７記載の伝送装置。 - 【請求項１０】 受信側のデータフレーム内のペイロー
ドを除く部分と同じ数のインヒビット信号であって時間
的に分散したものを出力する受信側インヒビット信号生
成回路と、 受信側のデータフレーム内のデータに同期したクロック
を該受信側インヒビット信号に従って選択的にインヒビ
ットして受信側ＰＬＬ回路へ供給する受信側インヒビッ
ト回路とをさらに具備する請求項７または９記載の伝送
装置。 - 【請求項１１】 オーバーヘッド領域とペイロード領域
を含み該ペイロード領域に収容されるペイロードの先頭
位置を示すポインタを該オーバーヘッド領域の所定の位
置に含むことによってペイロード領域内の任意の位置に
ペイロードを収容することができるデータフレームによ
る伝送のための伝送装置であって、 受信側のデータフレームに含まれる受信ポインタを解釈
して、ペイロードの先頭位置を示す受信ペイロードタイ
ミング信号と、受信側のデータフレーム内のデータに同
期したクロックのペイロードに対応する部分以外の部分
が集中的にインヒビットされたものとを出力する受信ポ
インタ解釈部と、 該受信ポインタ解釈部が出力する集中的にインヒビット
されたクロックに基いて、該受信ペイロードタイミング
信号と、受信側のデータフレームに含まれるペイロード
とを順次格納するメモリと、 送信側のデータフレームの先頭位置を示す送信データフ
レームタイミング信号と、該メモリから読み出される受
信ペイロードタイミング信号と、送信側のデータフレー
ムにおいてポインタの変更を要求するポインタアクショ
ン要求とから、該メモリからペイロードを順次読み出す
ための送信側のデータフレーム内のデータに同期したク
ロックのペイロードに対応する部分以外の部分が集中的
にインヒビットされたものと、送信側のデータフレーム
のための送信ポインタとを決定して出力する送信ポイン
タ決定部と、 該送信ポインタ決定部が出力する集中的にインヒビット
されたクロックに従ってメモリから読み出されたペイロ
ードに該送信ポインタを付加する送信ポインタ付加部
と、 受信側のデータフレーム内のペイロードを除く部分と同
じ数のインヒビット信号であって時間的に分散したもの
を出力する受信側インヒビット信号生成回路と、 受信側のデータフレーム内のデータに同期したクロック
を該受信側インヒビット信号に従って選択的にインヒビ
ットして出力する受信側インヒビット回路と、送信側の
データフレーム内のペイロードを除く部分と同じ数のイ
ンヒビット信号であって時間的に分散したものを出力す
る送信側インヒビット信号生成回路と、 送信側のデータフレーム内のデータに同期したクロック
を該送信側インヒビット信号に従って選択的にインヒビ
ットして出力する送信側インヒビット回路と、 受信側インヒビット回路の出力と送信側インヒビット回
路の出力との間で位相比較を行ない、位相比較の結果を
送信側のデータフレームにおける前記ポインタアクショ
ンの要求として出力する位相比較回路とを具備する伝送
装置。 - 【請求項１２】 オーバーヘッド領域とペイロード領域
を含み該ペイロード領域に収容されるペイロードの先頭
位置を示すポインタを該オーバーヘッド領域の所定の位
置に含むことによってペイロード領域内の任意の位置に
ペイロードを収容することができるデータフレームによ
る伝送のための伝送装置であって、 受信側のデータフレームに含まれる受信ポインタを解釈
して、ペイロードの先頭位置を示す受信ペイロードタイ
ミング信号と、受信側のデータフレーム内のデータに同
期したクロックのペイロードに対応する部分以外の部分
が集中的にインヒビットされたものとを出力する受信ポ
インタ解釈部と、 該受信ポインタ解釈部が出力する集中的にインヒビット
されたクロックに基いて、該受信ペイロードタイミング
信号と、受信側のデータフレームに含まれるペイロード
とを順次格納するメモリと、 送信側のデータフレームの先頭位置を示す送信データフ
レームタイミング信号と、該メモリから読み出される受
信ペイロードタイミング信号と、送信側のデータフレー
ムにおいてポインタの変更を要求ポインタアクション要
求とから、該メモリからペイロードを順次読み出すため
の送信側のデータフレーム内のデータに同期したクロッ
クのペイロードに対応する部分以外の部分が集中的にイ
ンヒビットされたものと、送信側のデータフレームのた
めの送信ポインタとを決定して出力する送信ポインタ決
定部と、 該送信ポインタ決定部が出力する集中的にインヒビット
されたクロックに従ってメモリから読み出されたペイロ
ードに該送信ポインタを付加する送信ポインタ付加部
と、 受信側のデータフレームに同期したクロックと送信側の
データフレームに同期したクロックとの間で位相比較を
行ない、位相比較の結果を周波数差によるポインタアク
ションの要求として出力する位相比較器と、 該周波数差によるポインタアクションの要求の周期を計
算する第１のカウンタと、 受信側のデータフレームに含まれるポインタアクション
の周期を計算する第２のカウンタと、 該第１及び第２のカウンタがそれぞれ出力する周期の値
から送信側のデータフレームにおけるポインタアクショ
ンの周期を決定する手段と、 決定された周期で送信側のデータフレームにおける前記
ポインタアクションの要求を出力する分周器とを具備す
る伝送装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06871398A JP3398593B2 (ja) | 1998-03-18 | 1998-03-18 | ペイロード相対位置変更要求装置及びそれを含む伝送装置 |
| US09/198,200 US6339628B1 (en) | 1998-03-18 | 1998-11-23 | Payload relative position change requesting apparatus and transmission apparatus containing the same |
| DE69828768T DE69828768T2 (de) | 1998-03-18 | 1998-11-26 | Vorrichtung zur Anfrage von Änderungen bezüglich der Nutzdaten und diese Vorrichtung enthaltende Übertragungsvorrichtung |
| EP98122181A EP0944195B1 (en) | 1998-03-18 | 1998-11-26 | Payload relative change requesting apparatus and transmission apparatus containing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06871398A JP3398593B2 (ja) | 1998-03-18 | 1998-03-18 | ペイロード相対位置変更要求装置及びそれを含む伝送装置 |
Publications (2)
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