JPH112662A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】遅延測定回路の前後にフリップ・フロップを配
置し、フリップ・フロップのクロックをリングオスシレ
ータを用い、半導体装置の遅延回路の遅延判別を可能と
する。 【解決手段】データ入力端子１０１と、イネーブル端子
１０２と、遅延判定用出力端子１０３と、３入力ＮＡＮ
Ｄゲート１０９と、任意の偶数段からなるインバータ１
１０〜１１３で構成される発振制御が可能なリングオス
シレータと、任意の組み合わせ回路で構成される遅延測
定回路１０５と、前記遅延測定回路の前段に接続される
１つのフリップ・フロップ１０４と、前記遅延測定回路
の後段に接続される２つのフリップ・フロップ１０６、
１０７と、遅延判別回路１０８とで構成される半導体装
置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に関し、
特に、遅延時間測定機能を備えた半導体装置に関するも
のである。

【０００２】

【従来の技術】半導体装置の遅延時間や特性の測定はＬ
ＳＩテスター等の装置を用いておこなっている。

【０００３】遅延特性の測定については、特開平０１−
１７６９６３号において記載がある。以下図５を用いて
説明する。５０１はテスト端子、５０２および５０５は
入力バッファ、５０３はインバータ、５０４は入力端
子、５０６は遅延測定回路、５０７および５１０は３ス
テートバッファ、５０８は出力バッファ、５０９は論理
回路、５１１は出力端子を示す。

【０００４】通常の状態では端子５０１を論理値「０」
に保持することにより論理回路５０９が有効となる。半
導体装置の検査を行う際には端子５０１を論理値「１」
に保持することにより、３ステートバッファ５０７がイ
ネーブル状態となり、遅延回路５０６が有効となる。こ
の時、インバータ５０３により３ステートバッファ５１
０がマスクされ論理回路５０９が無効になる。そして入
力端子５０４に所定パターンの信号を入力し、出力端子
５１１に現れる信号と比較判定することにより半導体装
置の遅延特性が測定される。

【０００５】以上が半導体装置の遅延特性測定方法であ
る。

【０００６】

【発明が解決しようとする課題】半導体装置の遅延特性
の測定は、半導体メーカのＬＳＩテスター等の装置を使
って測定している。半導体装置を購入して使用する使用
者は容易に半導体装置の遅延測定を容易におこなえない
という問題があった。

【０００７】そこで本発明は、半導体装置において、使
用者が必要とする任意の組み合わせ回路の前段と後段に
フリップ・フロップを具備することで、使用者が容易に
遅延特性の測定が可能となる半導体装置を提供すること
を目的とする。

【０００８】

【課題を解決するための手段】

（手段１）発振制御が可能なリングオスシレータと、任
意の組み合わせ回路で構成される遅延測定回路と、前記
遅延測定回路の前段に接続される１つのフリップ・フロ
ップと、前記遅延測定回路の後段に接続される２つのフ
リップ・フロップと、遅延判別回路とを有することを特
徴とする。

【０００９】（手段２）手段１において、発振周期と発
振制御が可能なリングオスシレータと、任意の組み合わ
せ回路で構成される遅延測定回路と、前記遅延測定回路
の前段に接続される１つのフリップ・フロップと、前記
遅延測定回路の後段に接続される２つのフリップ・フロ
ップと、遅延判別回路とを有することを特徴とする。

【００１０】（手段３）手段１において、発振周期と発
振制御が可能なリングオスシレータと、分周器と、任意
の組み合わせ回路で構成される遅延測定回路と、前記遅
延測定回路の前段に接続される１つのフリップ・フロッ
プと、前記遅延測定回路の後段に接続される２つのフリ
ップ・フロップと、遅延判別回路とを有することを特徴
とする。

【００１１】（手段４）手段１において、発振周期と発
振制御が可能なリングオスシレータと、分周器と、任意
の組み合わせ回路で構成される遅延測定回路と、前記遅
延測定回路を任意の前段で接続するセレクタと、前期セ
レクタの前段に接続される１つのフリップ・フロップ
と、前期セレクタの後段に接続される２つのフリップ・
フロップと、遅延判別回路とを有することを特徴とす
る。

【００１２】

【発明の実施の形態】図１は手段１に係る一実施例を示
す回路図である。まず構成を説明する。１０１はデータ
入力端子、１０２はリングオスシレータのイネーブル端
子、１０３は遅延判定用の出力端子である。１０４、１
０６、１０７はフリップ・フロップ、１０８は遅延判定
を行う２入力ＡＮＤゲート、１０５は任意の組み合わせ
回路で構成する遅延測定回路である。１０９は３入力Ｎ
ＡＮＤゲート、１１０から１１３はインバータ、これら
により発振制御可能なリングオスシレータを構成する。

【００１３】フリップ・フロップ１０４、１０６、１０
７の正転出力は、論理値「０」であるとする。任意の遅
延測定回路１０５はバッファと等価の動作をするものと
して以下説明する。

【００１４】まず端子１０２を論理値「１」に設定する
と、リングオスシレータは発振周期ｘで発振を開始す
る。次に、入力端子１０１に論理値「１」を設定する。
リングオスシレータの立ち上がりパルスで１０４、１０
７の正転出力は論理値「１」となる。遅延測定回路１０
５の出力は、遅延時間ｙの後に論理値「１」となる。リ
ングオスシレータの次の立ち上がりパルスで、ｘ＞ｙで
あれば、フリップ・フロップ１０６、１０７の正転出力
はそれぞれ論理値「１」及び「０」となる。フリップ・
フロップ１０６の反転出力が論理値「０」になるので、
リングオスシレータは発振を停止する。フリップ・フロ
ップ１０６、１０７の正転出力および反転出力は論理値
「１」なので、出力端子１０３は論理値「１」となる。

【００１５】ｘ＝＜ｙであればフリップ・フロップ１０
６、１０７の正転出力は論理値「０」となる。フリップ
・フロップ１０６の反転出力が論理値「１」のままなの
で、リングオスシレータは発振を継続する。リングオス
シレータの次の立ち上がりパルスで１０６、１０７の正
転出力は論理値「１」となる。フリップ・フロップ１０
６の反転出力が論理値「０」になるので、リングオスシ
レータは発振を停止する。フリップ・フロップ１０６、
１０７の正転出力および反転出力はそれぞれ論理値
「１」、「０」なので、出力端子１０３は論理値「０」
となる。以上のような方法で出力端子１０３にあらわれ
る論理値を測定することで選別を行うことができる。

【００１６】図２は手段２に係る一実施例を示す回路図
である。まず構成を説明する。２０１はデータ入力端
子、２０２はｎビットのセレクタ制御用入力端子（ｎは
任意の整数）、２０３はリングオスシレータのイネーブ
ル端子、２０４は遅延判定用の出力端子である。２０
５、２０７、２０８はフリップ・フロップ、２０９は遅
延判定を行う２入力ＡＮＤゲート、２０６は任意の組み
合わせ回路で構成する遅延測定回路である。２１０はｍ
入力１出力のセレクタ（尚、ｍは任意の整数）、２１１
は３入力ＮＡＮＤゲート、２１２から２１５はインバー
タ、これらは発振周期が制御可能なリングオスシレータ
を構成する。

【００１７】フリップ・フロップ２０５、２０７、２０
８の正転出力は、論理値「０」であるとする。任意の遅
延測定回路２０６はバッファと等価の動作をするものと
して以下説明する。

【００１８】端子２０２を任意の論理値に設定する。端
子２０３を論理値「１」に設定すると、リングオスシレ
ータは発振周期ｘで発振を開始する。次に、入力端子２
０１に論理値「１」を設定する。リングオスシレータの
立ち上がりパルスで２０５、２０８の正転出力は論理値
「１」となる。遅延測定回路２０６の出力は、遅延時間
ｙの後に論理値「１」となる。リングオスシレータの次
の立ち上がりパルスで、ｘ＞ｙであれば、フリップ・フ
ロップ２０７、２０８の正転出力はそれぞれ論理値
「１」及び「０」となる。フリップ・フロップ２０７の
反転出力が論理値「０」になるので、リングオスシレー
タは発振を停止する。フリップ・フロップ２０７、２０
８の正転出力および反転出力は論理値「１」なので、出
力端子２０４は論理値「１」となる。

【００１９】ｘ＝＜ｙであればフリップ・フロップ２０
７、２０８それぞれの正転出力は論理値「０」となる。
フリップ・フロップ２０７の反転出力が論理値「１」の
ままなので、リングオスシレータは発振を継続する。リ
ングオスシレータの次の立ち上がりパルスで２０７、２
０８の正転出力は論理値「１」となる。フリップ・フロ
ップ２０７の反転出力が論理値「０」になるので、リン
グオスシレータは発振を停止する。フリップ・フロップ
２０８，２０９の正転出力および反転出力はそれぞれ論
理値「１」、「０」なので、出力端子２０４は論理値
「０」となる。

【００２０】端子２０２を任意の論理値に設定を、リン
グオスシレータの発振周期が小さくなるように設定する
ことで、遅延測定回路の詳細な判定が可能となる。

【００２１】図３は手段３に係る一実施例を示す回路図
である。まず構成を説明する。３０１はデータ入力端
子、３０２はｎビットのセレクタ制御用入力端子（ｎは
任意の整数）、３０３はリングオスシレータのイネーブ
ル端子、３０４はｌビットの分周制御端子（ｌは任意の
整数）、３０５は遅延判定用の出力端子である。３０
６、３０８、３０９はフリップ・フロップ、３１０は遅
延判定を行う２入力ＡＮＤゲート、３０７は任意の組み
合わせ回路で構成する遅延測定回路である。３１１はｍ
入力１出力のセレクタ（尚、ｍは任意の整数）、３１２
は３入力ＮＡＮＤゲート、３１３から３１６はインバー
タ、３１７は分周器、これらは分周可能で発振周期が制
御可能なリングオスシレータを構成する。

【００２２】フリップ・フロップ３０６、３０８、３０
９の正転出力は、論理値「０」であるとする。任意の遅
延測定回路３０７はバッファと等価の動作をするものと
して以下説明する。

【００２３】端子３０２、３０４を任意の論理値に設定
する。端子３０３を論理値「１」に設定すると、リング
オスシレータは発振周期ｘで発振を開始する。次に、入
力端子３０１に論理値「１」を設定する。リングオスシ
レータの立ち上がりパルスで３０６、３０９の正転出力
は論理値「１」となる。遅延測定回路３０７の出力は、
遅延時間ｙの後に論理値「１」となる。リングオスシレ
ータの次の立ち上がりパルスで、ｘ＞ｙであれば、フリ
ップ・フロップ３０８、３０９の正転出力はそれぞれ論
理値「１」及び「０」となる。フリップ・フロップ３０
８の反転出力が論理値「０」になるので、リングオスシ
レータは発振を停止する。フリップ・フロップ３０８、
３０９の正転出力および反転出力は論理値「１」なの
で、出力端子３０５は論理値「１」となる。

【００２４】ｘ＝＜ｙであればフリップ・フロップ３０
８、３０９それぞれの正転出力は論理値「０」となる。
フリップ・フロップ３０８の反転出力が論理値「１」の
ままなので、リングオスシレータは発振を継続する。リ
ングオスシレータの次の立ち上がりパルスで３０８、３
０９の正転出力は論理値「１」となる。フリップ・フロ
ップ３０８の反転出力が論理値「０」になるので、リン
グオスシレータは発振を停止する。フリップ・フロップ
３０８，３０９の正転出力および反転出力はそれぞれ論
理値「１」、「０」なので、出力端子３０５は論理値
「０」となる。

【００２５】端子３０２、３０４を任意の論理値に設定
を、リングオスシレータの発振周期が小さくなるように
設定することで、遅延測定回路の遅延時間の設定範囲が
幅広くすることが可能で、詳細な判定が可能となる。

【００２６】図４は手段４に係る一実施例を示す回路図
である。まず構成を説明する。４０１はデータ入力端
子、４０２はｎビットのセレクタ制御用入力端子（ｎは
任意の整数）、４０３はリングオスシレータのイネーブ
ル端子、４０４はｌ２ビットの分周制御用入力端子（ｌ
２は任意の整数）、４０５はｌ１ビットのセレクタ制御
用入力端子（ｌ１は任意の整数）、４０６は遅延判定用
の出力端子である。４０７、４１３、４１４はフリップ
・フロップ、４１５は遅延判定を行う２入力ＡＮＤゲー
ト、４０９、４１０、４１１はそれぞれ任意の組み合わ
せ回路で構成する遅延測定回路、４０８および４１２は
それぞれ１入力ｍ１出力のセレクタ、ｍ１入力１出力の
セレクタである。（尚、ｍ１は任意の整数）４１６はｍ
２入力１出力のセレクタ（尚、ｍ２は任意の整数）、４
１８は３入力ＮＡＮＤゲート、４１９から４２２はイン
バータ、４１７は分周器、これらは分周可能で発振周期
が制御可能なリングオスシレータを構成する。尚、本説
明では遅延測定回路を３個としているが、同様な構成で
任意の段数で構成できる。

【００２７】フリップ・フロップ４０７、４１３、４１
４の正転出力は、論理値「０」であるとする。任意の遅
延測定回路４０９，４１０，４１１はそれぞれバッファ
と等価の動作をするものとして以下説明する。

【００２８】端子４０２、４０４及び４０５を任意の論
理値に設定する。端子４０３を論理値「１」に設定する
と、リングオスシレータは分周器で設定される発振周期
ｘで発振を開始する。次に、入力端子４０１に論理値
「１」を設定する。リングオスシレータの立ち上がりパ
ルスで４０７、４１４の正転出力は論理値「１」とな
る。セレクタ４０８と接続されるいづれかひとつの遅延
測定回路４０９、４１０、４１１の出力は、セレクタ４
１２の出力に接続され、セレクタ４１２の出力は遅延時
間ｙ１またはｙ２またはｙ３の後に論理値「１」とな
る。分周器の次の立ち上がりパルスで、ｘ＞（ｙ１、ｙ
２、ｙ３）であれば、フリップ・フロップ４１３の正転
出力は論理値「１」、４１４の正転出力は論理値「０」
となる。フリップ・フロップ４１３の反転出力が論理値
「０」になるので、リングオスシレータは発振を停止す
る。フリップ・フロップ４１３，４１４の正転出力およ
び反転出力は論理値「１」なので、出力端子４０６は論
理値「１」となる。

【００２９】ｘ＝＜（ｙ１、ｙ２、ｙ３）であれば、フ
リップ・フロップ４１３、４１４の正転出力は論理値
「０」となる。フリップ・フロップ４１３の反転出力が
論理値「１」のままなので、リングオスシレータは発振
を継続する。リングオスシレータの次の立ち上がりパル
スで４１３、４１４の正転出力は論理値「１」となる。
フリップ・フロップ４１３の反転出力が論理値「０」に
なるので、リングオスシレータは発振を停止する。フリ
ップ・フロップ４１３、４１４の正転出力および反転出
力はそれぞれ論理値「１」、「０」なので、出力端子４
０６は論理値「０」となる。

【００３０】以上のようにしてセレクタを用いることで
複数の遅延測定回路の測定が可能となり、遅延時間が異
なっていても詳細な判定が可能となる。

【００３１】

【発明の効果】手段１記載の発明によれば、遅延測定回
路の前後にフリップ・フロップ備え、リングオスシレー
タの出力を前記フリップ・フロップのクロック入力とし
たことで、遅延時間の測定と選別を行うことができる。

【００３２】手段２記載の発明によれば、遅延測定回路
の前後にフリップ・フロップを備え、段数を可変できる
リングオスシレータの出力を前記フリップ・フロップの
クロック入力としたことで、遅延時間の詳細な測定と選
別を行うことができる。

【００３３】手段３記載の発明によれば、遅延測定回路
の前後にフリップ・フロップを備え、段数を可変できる
リングオスシレータの出力を分周器に入力し、前記分周
器出力をフリップ・フロップのクロック入力としたこと
で、幅広い遅延時間設定と詳細な測定と選別を行うこと
ができる。

【００３４】手段４記載の発明によれば、複数個の遅延
測定回路の前後をセレクタで接続し、前記セレクタの前
後をフリップ・フロップで接続し、段数を可変できるリ
ングオスシレータの出力を分周器に入力し、前記分周器
出力をフリップ・フロップのクロック入力としたこと
で、複数個の遅延回路の遅延時間測定と選別を一つの出
力端子で測定できる。

【図面の簡単な説明】

【図１】本発明の手段１に係る半導体装置の一実施例を
示す回路図。

【図２】本発明の手段２に係る半導体装置の一実施例を
示す回路図。

【図３】本発明の手段３に係る半導体装置の一実施例を
示す回路図。

【図４】本発明の手段４に係る半導体装置の一実施例を
示す回路図。

【図５】従来の技術を示す回路図。

【符号の説明】

１０１・・・データ入力端子 １０２・・・イネーブル端子 １０３・・・遅延判定用の出力端子 １０４・・・フリップ・フロップ １０５・・・遅延測定回路 １０６・・・フリップ・フロップ １０７・・・フリップ・フロップ １０８・・・２入力ＡＮＤゲート １０９・・・３入力ＮＡＮＤゲート １１０〜１１３・・・インバータ

Claims (4)

【特許請求の範囲】
1. 【請求項１】発振制御が可能なリングオスシレータと、
   任意の組み合わせ回路で構成される遅延測定回路と、前
   記遅延測定回路の前段に接続される１つのフリップ・フ
   ロップと、前記遅延測定回路の後段に接続される２つの
   フリップ・フロップと、遅延判別回路とを有することを
   特徴とする半導体装置。
2. 【請求項２】請求項１記載の半導体装置において、発振
   周期と発振制御が可能なリングオスシレータと、任意の
   組み合わせ回路で構成される遅延測定回路と、前記遅延
   測定回路の前段に接続される１つのフリップ・フロップ
   と、前記遅延測定回路の後段に接続される２つのフリッ
   プ・フロップと、遅延判別回路とを有することを特徴と
   する半導体装置。
3. 【請求項３】請求項１記載の半導体装置において、発振
   周期と発振制御が可能なリングオスシレータと、分周器
   と、任意の組み合わせ回路で構成される遅延測定回路
   と、前記遅延測定回路の前段に接続される１つのフリッ
   プ・フロップと、前記遅延測定回路の後段に接続される
   ２つのフリップ・フロップと、遅延判別回路とを有する
   ことを特徴とする半導体装置。
4. 【請求項４】請求項１記載の半導体装置において、発振
   周期と発振制御が可能なリングオスシレータと、分周器
   と、任意の組み合わせ回路で構成される遅延測定回路
   と、前記遅延測定回路を任意の前段で接続するセレクタ
   と、前期セレクタの前段に接続される１つのフリップ・
   フロップと、前期セレクタの後段に接続される２つのフ
   リップ・フロップと、遅延判別回路とを有することを特
   徴とする半導体装置。