JPH11266404A - Ｃｍｏｓ領域アレイ・センサのための不整合非依存リセット感知 - Google Patents

Ｃｍｏｓ領域アレイ・センサのための不整合非依存リセット感知

Info

Publication number
JPH11266404A
JPH11266404A JP11000233A JP23399A JPH11266404A JP H11266404 A JPH11266404 A JP H11266404A JP 11000233 A JP11000233 A JP 11000233A JP 23399 A JP23399 A JP 23399A JP H11266404 A JPH11266404 A JP H11266404A
Authority
JP
Japan
Prior art keywords
voltage
transistor
reset
sensing
supply voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11000233A
Other languages
English (en)
Inventor
Zhiliang Julian Chen
ジュリアン チェン ズィリアング
Eugene G Dierschke
ジー．ディアーシュケ ユージン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JPH11266404A publication Critical patent/JPH11266404A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/65—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to reset noise, e.g. KTC noise related to CMOS structures by techniques other than CDS
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/67—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Electronic Switches (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】 【課題】 ＣＭＯＳ作像装置におけるノイズ影響の抑
制。 【解決手段】 リセットＮＭＯＳデバイスが、その線形
領域で作動することを確実にすることによって、画素リ
セット・スイッチの固定パターン・ノイズ影響を抑制す
る方法。第１の方法は、感知スイッチ供給電圧Ｖddより
少なくとも１つの閾値電圧小さく設定される、個別のリ
セット・スイッチ供給電圧ＶRES を用いる。第２の方法
は、チャージ・ポンプ（２００）及びレベル・シフタ
（２０４）を用い、リセット・ゲート電圧を、リセット
（ＲＥＳ）及び感知 （Ｎ１）トランジスタの両方に共
通の供給電圧Ｖddよりも少なくとも１つの閾値電圧高く
する。

Description

【発明の詳細な説明】
【０００１】
【関連出願との相互関係】この出願は、出願人が共通で
あり、実効的な出願日がこの出願と共通である下記の出
願と共通のある図面を含んでいるが、その他の点では必
ずしもそれと関係を持たない。 １９９７年１２月３１日に出願された米国特許出願番号
６０／０７０，０８３（出願人控え番号Ｔ‐２７１２９
Ｐ）、発明の名称「集積された相関ダブル・サンプリン
グ・システムを有するアレイ・センサのための高速フレ
ーム読出しアーキテクチャ」 １９９７年１２月３１日に出願された米国特許出願番号
６０／０７０，０８２（出願人控え番号Ｔ‐２６６２１
Ｐ）、発明の名称「ＣＭＯＳ領域アレイ・センサのため
の逐次相関ダブル・サンプリング方式」 これらはすべて、参照のため本発明に組込まれている。
【０００２】
【発明の属する技術分野】本発明はＣＭＯＳ作像装置に
関する。
【０００３】
【従来の技術及びその課題】背景：ＣＭＯＳ作像装置 過去２０年程度の間、光学的な感知の分野は電荷結合デ
バイス（ＣＣＤ）によって支配されてきた。しかし、Ｃ
ＣＤセンサはその製造及び利用に関連して多数の問題が
ある。ＣＣＤ作像装置は、標準的なＣＭＯＳ処理と両立
しない特別な製造過程を必要とする。その為、ＣＣＤ作
像装置は、必要な支援機能を持たせる他のチップと集積
することができず、例えばＣＣＤ制御、Ａ／Ｄ変換及び
信号処理を行う為に独立した支援チップを必要とする。
ＣＣＤ作像装置の動作は、例えば５Ｖから１２Ｖまで変
化する何種類かの高圧電源をも必要とする。電圧が一層
高いことにより、ＣＣＤデバイスの消費電力が一層大き
くなる。その為、ＣＣＤ画像センサ並びにそのセンサを
用いる最終的なシステムの両方のコストが高いままであ
る。ＣＭＯＳ技術の最近の進歩により、例えばディジタ
ル・ビデオ及びスチル・カメラの機能性、電力及びコス
トに重要な改良をもたらす作像装置の可能性が開けた。
チップ製造過程の進歩及び電源電圧の低下が、画像セン
サに使う為のＣＭＯＳ技術の再検討を促している。１ミ
クロン未満のＣＭＯＳ技術が誕生したことにより、いく
つかのＦＥＴを持っていて、独自の回路である画素の寸
法が、商業的なＣＣＤ作像装置で現存するものと比肩し
得るものになった。標準的なＣＭＯＳプロセス・ライン
で製造することにより、こういう作像装置をディジタル
回路と共に完全に集積して、単一チップ・カメラ・シス
テムを作ることができる。ＣＭＯＳ領域アレイ・センサ
（又はＣＭＯＳ作像装置）を、例えば制御装置、Ａ／
Ｄ、信号プロセッサ及びＤＳＰ等の他のシステム機能と
共に製造することができる。従って、ＣＭＯＳプロセス
のコストは、ＣＣＤプロセスのコストよりも更に経済的
である。ＣＭＯＳ作像装置は１種類の低電源電圧（例え
ば３．３Ｖ又は５Ｖ）で作動することができる。この
為、ＣＣＤ作像装置よりも消費電力が低くなる。
【０００４】背景：固定パターン・ノイズ ＣＭＯＳ作像装置の１つの重要な欠点が、これまでその
普及した応用を制限していた。それが固定パターン・ノ
イズ（ＦＰＮ）である。ＦＰＮは、Ｘ‐Ｙアドレスが可
能なデバイスに組込まれた特性であり、ＣＭＯＳ作像チ
ップでは、どんな種類のチップでも特に問題になる。Ｆ
ＰＮは固定パターンで現れるノイズである。これは、ノ
イズ・レベルがアレイ内の画素の位置、列バスの形状及
び他のノイズ源の近接度に関係しているからである。
（更に、画素の位置に相関しないが、検出器の固有の特
性によって生ずる純粋にランダムなノイズがある。）Ｆ
ＰＮの影響は、写真ネガで作られた窓を通して場面を観
るようなものである。ＦＰＮが起こるのは、プロセスの
制約によってデバイスの不整合が生ずる時、並びに／又
はウェーハの上での製造中のセンサの非一様性の為であ
る。ＦＰＮは画素ＦＰＮ及び列ＦＰＮの両方で構成され
る。各々の画素回路が、図３に示すように、少なくとも
フォトダイオードと感知トランジスタ（ソース・フォロ
ワとして作動する）とで構成される。画素の間で感知ト
ランジスタの不整合があると、所定の入力光信号に対し
て異なる出力レベルが発生されることがある。こういう
出力レベルの変動が画素ＦＰＮと呼ばれる。更に、各列
（又は行）は別々の読取回路を有する。異なる列（又は
行）の間のドライバの不整合により列ＦＰＮが生ずる。
大抵のデバイスの不整合は、ウェーハ全体にわたるＣＭ
ＯＳトランジスタの間の閾値電圧（ＶT ）の不整合が原
因である。ＦＰＮを抑制する従来の解決策は、メモリ・
ブロックを使って、フレーム全体に対する信号データを
記憶し、フレーム全体に対するリセット電圧をサンプリ
ングすることによって、ＦＰＮを減算することである。
この減算はフレーム毎に行われるが、その結果として、
フレーム速度が非常に遅くなる。
【０００５】背景：相関ダブル・サンプリング 相関ダブル・サンプリング（ＣＤＳ）が、高性能の作像
システムで何種類かのノイズを取去るのに重要な役割を
果たす。基本的には、センサ出力の２つのサンプルを取
出す。最初に、背景ノイズ及びデバイスの不整合に由来
するノイズを含む基準サンプルを求める。背景ノイズ、
デバイスの不整合及びデータ信号の２番目のサンプルを
求める。２つのサンプルの減算は、両方に共通の（又は
相関する）ノイズを取除き、データ信号だけを残す。し
かし、感知トランジスタの閾値電圧（ＶT ）を感知する
ことは問題である。ＣＤＳは、アナログ・デバイセズ社
発行の１９９６ ＩＥＥＥインターナショナル・ソリッ
ド・ステート・サーキッツ・コンファレンス所載のクリ
ス・マンゲルスドルフの論文に詳しく論じられている。
【０００６】非理想（non-ideal ）画素リセット・スイ
ッチの不整合の影響 ＣＭＯＳ作像装置のＮＭＯＳリセット・スイッチの不整
合の影響によって生じるＦＰＮを抑制するための解決策
は今のところ存在しない。シリコン製造においては、良
好な画像解像度のために最小の画素サイズを得るため、
及び寄生静電容量を最小にするため、最小限のサイズの
ＮＭＯＳスイッチング・デバイスがリセット・スイッチ
として通常用いられる。デバイス閾値電圧ＶT 、及びウ
エハ内につくられるときのＮＭＯＳスイッチング・デバ
イスのサイズの変動は、ＦＰＮの大きな原因となり得
る。この影響は、シーケンシャルＣＤＳ（ＳＣＤＳ）を
実施しない場合にＣＭＯＳ作像装置の画素感知ＮＭＯＳ
トランジスタの変動によって生じるＦＰＮと同様であ
る。
【０００７】
【課題を達成するための手段及び作用】ＣＭＯＳ作像装
置用の不整合に依存しないリセット感知 本発明は、画素リセット・スイッチに由来する固定パタ
ーン・ノイズを抑制する方式を開示する。本発明に開示
される不整合非依存リセット感知（ＭＩＲＳ）方式は、
ＮＭＯＳスイッチング・デバイス変動には依存しないＳ
ＣＤＳ又はＣＤＳのリセット・スイッチ感知を可能にす
る。これは、リセット・スイッチがＯＮであるとき常に
その線形領域で作動することを確実にすることによって
達成される。従って、ＮＭＯＳリセット・スイッチング
・デバイスに不整合の影響がある場合でも、その不整合
の影響は画素読出しでＦＰＮを生成しない。１つの利点
は、ＭＩＲＳ方式を用いることにより、ＣＭＯＳ領域ア
レイ・センサのリセット・スイッチ不整合の影響が、出
力でＦＰＮを生成しないことである。別の利点は、ＭＩ
ＲＳは、ＳＣＤＳ方式と共に、本発明の方式を実施しな
いときのレベルの１／２５から１／２０にＦＰＮを抑制
できることである。従って、ＳＣＤＳ／ＭＩＲＳ方式を
用いることによって、ＣＭＯＳ作像装置の幅広い用途が
実現され得る。別の利点は、この方式は、他のＣＤＳ方
式に容易に組み込むことができることである。別の利点
は、本発明の方法は、単一チップが、ＣＭＯＳ作像装置
システムに必要な全てのデジタル回路を組み込む、完全
に統合された低コストの解決策を提供することである。
【０００８】
【実施例】本発明の重要な実施例を示し、参照のため本
明細書に組込まれる添付の図面を参照して、開示された
本発明を説明する。この出願の色々な発明としての考え
を、具体的に現在好ましいと考えられる実施例について
次に説明する。しかし、こういう種類の実施例は、この
発明の考えの色々な有利な使い方のほんの数例に過ぎな
いことに承知されたい。全般的に言うと、この出願の明
細書で述べることは、この出願で請求される種々の発明
の何れをも必ずしも制限するものではない。更に、或る
説明はこの発明の或る特徴には該当するが、他の特徴に
は該当しないことがある。
【０００９】ＣＤＳを用いる従来の画素サンプリング ＣＭＯＳ技術では異なる２種類のセンサを実現すること
ができる。それは受動形及び能動形画素センサである。
この２種類の間の違いは、受動形画素は信号の増幅を行
わないのに対し、能動形画素はそれを行うことである。
受動形画素センサは単にフォトダイオード（ＭＯＳ又は
ｐ‐ｎ接合ダイオード）と、光電式に発生された信号電
荷を画素アレイの外側にある増幅器へ通すトランジスタ
とを持つ。図３は典型的な能動形画素センサ回路を示
す。トランジスタＮ１のゲートがリセット・スイッチＲ
ＥＳ及びフォトダイオードＰＤの陰極に接続される。最
初リセット・スイッチＲＥＳは開いており、ノードＩＮ
の電圧はフォトダイオードによって発生される電圧ＶPD
に近い。フォトダイオードＰＤ及びＮＭＯＳトランジス
タＮ１のゲートの両方の静電容量に関係する有限の電荷
がノードＩＮに存在する。選択スイッチＳＥＬを閉じる
と、閾値電圧ＶT より小さいノードＩＮの電圧は、画素
回路から読出される。リセットスイッチＲＥＳを閉じる
と、ノードＩＮの電圧はほぼＶddまで上昇する。ノード
ＩＮの電圧は再び画素回路から読出される。２つのサン
プルを減算することによって、両方に共通の（又は相関
する）ノイズは取り除かれ、データ信号のみ残る。しか
し、スイッチがダブル・サンプリング・パスの外側にあ
るため、この方法は、非理想リセット・スイッチＲＥＳ
によって生じる不整合の影響は抑制しない。
【００１０】ＭＩＲＳ方式：Ｖddより小さいＶRES この問題を解決するための２つの方法を本発明で開示す
る。ＭＩＲＳの基本的な概念は、ＮＭＯＳリセット・ス
イッチング・デバイスＲＥＳを、それがＯＮであると
き、常にその線形領域で作動させることである。図１
は、非理想リセット・スイッチからＦＰＮを抑制するた
めの第１の実施例を示す。トランジスタ・リセット・ス
イッチＲＥＳのドレインは、Ｖddとは独立した、リセッ
ト電源ＶRESに接続される。電圧ＶRES は、あらゆる動
作状況（例えば、幅広い室温範囲、輝光感知、及び暗さ
感知）に対し、少なくとも１つの閾値電圧ＶT （バック
ゲート・バイアス影響を含む）にデルタ（ＶT ）（所定
のプロセスでの最大ＶT 変動）を加算した値だけ、Ｖdd
より小さく設定される。このため、ＶRES ＜Ｖdd−（Ｖ
T ＋デルタ（ＶT ））となる。通常のスイッチング動作
中、リセット・トランジスタＲＥＳのゲートは、低電圧
とＶddの間で切替えられ、トランジスタＲＥＳをそれぞ
れオフ及びオンにする。トランジスタＲＥＳのゲート電
圧がほぼＶddであるとき、トランジスタＲＥＳはその線
形領域で作動する（ＶddとＶRES の差は、少なくとも１
つのＶT であり、これは、その線形領域でトランジスタ
ＲＥＳを作動させるのに充分である）。線形モードにお
いて、画素感知トランジスタＮ１のソース又はゲート電
圧は、トランジスタＲＥＳドレイン電圧ＶRES まで引き
上げられ得る。ドレイン電圧は、作られたトランジスタ
ＲＥＳのサイズ、又は関連するＶT 電圧の変動に関わら
ずＶ RES に等しい。従って、ＣＭＯＳ作像装置の全ての
画素感知ＮＭＯＳトランジスタＮ１は、作像装置の画素
回路に作られる多数のリセット・スイッチ全体に固有の
閾値電圧の幅広い変動に関わらず、リセット段階中、全
く同じＶRES 電圧を感知することができる。従って、リ
セット・スイッチング・トランジスタＲＥＳの不整合の
影響は著しく低減され、このため、画素読出しのＦＰＮ
も著しく低減される。
【００１１】ＭＩＲＳ方式：Ｖddより大きいリセット・
スイッチ・ゲート電圧Ｖgh 図２は、非理想リセット・スイッチからＦＰＮを抑制す
るための第２の実施例を示す。この方法は、リセット・
スイッチング・トランジスタＲＥＳのドレインをＶ
dd（これは画素感知トランジスタＮ１のドレインに同様
に接続される）へ接続する。リセット・トランジスタＲ
ＥＳがその線形領域で作動することを確実にするため、
トランジスタＲＥＳのゲート電圧Ｖg は、あらゆる動作
状況（例えば、幅広い室温範囲、輝光感知、及び暗さ感
知）に対し、少なくとも１つのＶT （バックゲート・バ
イアス影響を含む）にデルタ（ＶT ）（所定のプロセス
の最大のＶT 変動）を加算した値だけ、Ｖddより高く設
定される。このため、一層高いゲート電圧Ｖghが以下の
ように求められる。
【数１】Ｖgh＞Ｖdd＋（ＶT ＋デルタ（ＶT ）） このような実施化に別の電圧を供給する必要性をなくす
ため、チャージ・ポンプ回路２００が加えられ、一層高
い電圧レベルＶghが得られる。レベル・シフト回路２０
４が、チャージ・ポンプ２００と画素回路２０８の間に
接続され、トランジスタＲＥＳの入力ゲート電圧レベル
をＶddからＶghまで増加させる。これを行うことによ
り、ＣＭＯＳ作像装置の全ての画素感知トランジスタＮ
１は、リセット段階中、全く同じＶddを感知することが
可能になる。このため、リセット・トランジスタＲＥＳ
の不整合の影響は、画素読出し中にＦＰＮを生成しな
い。第１の方法において、リセット電圧ＶRES は供給電
圧Ｖddとは独立して得られるため、画素回路に付加的な
ラインは必要とされない。従って、第１の方法の画素の
領域は、第２の方法の画素の領域より僅かに大きい。こ
のため、等しいサイズの画素に対し、第１の方法の光学
的占有率（感知のために実際に用いられるアレイの領域
の割合）は、第２の方法のものより小さい。第２の方法
において、チャージ・ポンプ回路２００及びレベル・シ
フト回路２０４はいずれも、画素回路の外側で実施され
る。従って、第１の方法よりも高い光学的占有率が達成
され得る。更に、デュアル３．３Ｖ／５Ｖ電力供給ＣＭ
ＯＳプロセスでは、チャージ・ポンプ２００は必要とさ
れない場合もある。このようなプロセスの場合、Ｖddは
３．３Ｖであるが、一層高いゲート電圧Ｖghは、直接５
Ｖに設定され得る。
【００１２】作像チップ 図４は、本発明のサンプリング・アーキテクチャを有す
る作像チップ（imagerchip ）を示す。チップ４００
は、行選択回路４０４及び列選択回路４０２を有し、ア
レイ・センサ４０１を読取る。出力回路４０３は、列回
路４０２から画素データを受取り、それを出力端子ＯＵ
Ｔに提供する。付加的な支援回路が周辺領域４０５につ
くられてもよい。チップ４００は、電源電圧ＶDD、接地
ＧＮＤ、及びクロック信号ＣＬＯＣＫのための接続部も
有する。
【００１３】カメラ作像装置 図５は、本発明の読出しアーキテクチャと共に用いる集
積回路作像チップを用いるカメラを示す。カメラ５００
は、画像センサ・チップ５０２上に画像を焦点合せさせ
るレンズ５０１を有する。プロセッサ５０３は、画像チ
ップ５０２からデータを受取り、それを蓄積及び出力装
置５０４へ送る。ここに開示したある種類のこの発明の
実施例では、１つの閾値電圧と所定プロセスの最大閾値
変動との少なくとも和の値だけ、リセット・トランジス
タの任意のソース／ドレイン電圧よりも大きさが大きい
リセット・ゲート電圧を用いて、リセット・トランジス
タをオンにし、更に、前記リセット・トランジスタをオ
フにした後、所望の積分時間の間、フォト感知デバイス
が、感知トランジスタの前記ソース／ドレイン端子の１
つに照度依存電流を供給できるようにし、更にその後、
前記リセット・トランジスタの前記１つのソース／ドレ
イン端子の電圧を感知する工程を含む、フォト感知集積
回路の画素回路を作動させる方法が提供される。ここに
開示した別の種類の本発明の実施例では、リセット・ト
ランジスタに第１の供給電圧を提供し、大きさが前記第
１の供給電圧を越える、第２の供給電圧にほぼ等しいリ
セット・ゲート電圧で、前記リセット・トランジスタを
オンにし、前記第１の供給電圧は、１つの閾値電圧と所
定プロセスの最大閾値変動との少なくとも和の値だけ、
前記第２の供給電圧よりも大きさが常に小さく、前記リ
セット・トランジスタは、前記リセット・トランジスタ
の閾値電圧に関わらず、前記第１の供給電圧に正確に等
しい初期電圧を供給するため、感知トランジスタのゲー
トに接続され、更に、所望の積分時間の間、フォト感知
デバイスが、前記感知トランジスタの前記ゲートに照度
依存電流を供給できるようにし、前記感知トランジスタ
によって通された電圧を感知する工程を含むフォト感知
デバイスを作動させる方法が提供される。ここに開示し
た別の種類の本発明の実施例では、フォト感知サブ回路
と、リセット・トランジスタ、感知トランジスタ、及び
選択トランジスタを含む前記画素回路毎の複数の能動形
デバイスとを含み、前記リセット・トランジスタ及び感
知トランジスタは、第１及び第２の供給電圧をそれぞれ
受取り、前記リセット・トランジスタは、前記第２の供
給電圧に等しいリセット・ゲート電圧を断続的に受取
り、前記第１の供給電圧は、１つの閾値電圧と所定プロ
セスの最大閾値変動との少なくとも和の値だけ、前記第
２の供給電圧よりも大きさが常に小さく、前記リセット
回路は、前記リセット・ゲート電圧に従って、線形モー
ドかオフ・モードのいずれかで作動し、前記選択トラン
ジスタは、フォト感知電圧か前記第１の供給電圧のいず
れかを選択するよう切替える画素回路が提供される。
【００１４】ここに開示した別の種類の本発明の実施例
では、焦点合せ要素と、能動形デバイスを含む複数の画
素回路を含む、集積された作像装置回路とを含み、前記
能動形デバイスは、リセット・トランジスタ、感知トラ
ンジスタ、及び選択トランジスタを含み、前記リセット
・トランジスタ及び感知トランジスタは、第１及び第２
の供給電圧をそれぞれ受取り、前記リセット・トランジ
スタは、前記第２の供給電圧に等しいリセット・ゲート
電圧を断続的に受取り、前記第１の供給電圧は、１つの
閾値電圧と所定プロセスの最大閾値変動との少なくとも
和の値だけ、前記第２の供給電圧よりも大きさが常に小
さく、前記リセット回路は、前記リセット・ゲート電圧
に従って、線形モードかオフ・モードのいずれかで作動
し、前記選択トランジスタは、フォト感知電圧か前記第
１の供給電圧のいずれかを選択するよう切替え、更に、
画素読出し回路、前記作像装置に接続されるプロセッ
サ、および前記作像装置からデータを受取り蓄積するた
めの蓄積手段を含むフォト感知作像システムが提供され
る。ここに開示した別の種類の本発明の実施例では、フ
ォト感知サブ回路と、前記画素回路毎の複数の能動形デ
バイスとを含み、これは、リセット・トランジスタ、感
知トランジスタ、及び選択トランジスタを含み、前記リ
セット・トランジスタ及び感知トランジスタは共通の供
給電圧を受取り、前記リセット・トランジスタは、１つ
の閾値電圧と所定プロセスの最大閾値変動との少なくと
も和の値だけ、大きさが前記共通の供給電圧を越えるリ
セット・ゲート電圧で、前記リセット・トランジスタを
オンにし、前記リセット・トランジスタは、前記リセッ
ト・ゲート電圧に従って、線形モードかオフ・モードの
いずれかで作動し、前記選択トランジスタは、フォト感
知電圧又は前記共通の供給電圧のいずれかを選択するよ
う切替える画素回路が提供される。
【００１５】変更 当業者であれば理解されるように、この出願に記載した
この発明の考えは、非常に広い範囲の用途にわたって変
更することができ、特許の対象の範囲は、ここに示した
何ら特定の例の考えによって制限されない。例えば、当
業者であれば理解されるように、ここに説明した特定の
回路トポロジーに、別の回路要素を追加又は別の回路要
素で代替することもできる。別の例として、当業者に周
知の拘束の範囲内で、非線型デバイスをレジスタに直列
に追加し（又は置換えに用い）、負荷デバイスのインピ
ーダンスを増加させることもできる。別の例として、当
業者に周知の拘束の範囲内で、ここに示したものの代り
に、種々の周知の電流ミラー構造を使うことができる。
別の例として、当業者に周知の拘束の範囲内で、ここに
示したものの代りに、種々の周知の増幅器構造を使うこ
とができる。別の例として、当業者に周知の拘束の範囲
内で、本発明の方式は、減少させた電圧アレイ・アーキ
テクチャに用いることもできる。
【００１６】以上の説明に関して更に次の項を開示す
る。 （１） フォト感知集積回路の画素回路を作動させるた
めの方法であって、（ａ） １つの閾値電圧と所定プロ
セスの最大閾値変動との少なくとも和の値だけ、リセッ
ト・トランジスタの任意のソース／ドレイン電圧よりも
大きさが大きいリセット・ゲート電圧を用いて、リセッ
ト・トランジスタをオンにし、その後、前記リセット・
トランジスタをオフにし、（ｂ） 所望の積分時間の
間、フォト感知デバイスが、感知トランジスタの前記ソ
ース／ドレイン端子の１つに照度依存電流を供給できる
ようにし、その後、（ｃ） 前記リセット・トランジス
タの前記１つのソース／ドレイン端子の電圧を感知する
工程を含む方法。 （２） 第１項に記載の方法であって、前記画素回路は
能動形画素アーキテクチャである方法。 （３） 第１項に記載の方法であって、前記感知する工
程（ｃ）は、前記リセット・トランジスタと前記フォト
感知デバイスが単一画素に集積される、それぞれの感知
トランジスタを用いる方法。 （４） 第１項に記載の方法であって、相関ダブル・サ
ンプリング・アーキテクチャに関連して前記方法が用い
られるとき、固定パターン・ノイズが実質的に低減され
る方法。 （５） 第１項に記載の方法であって、前記閾値電圧
は、前記リセット・トランジスタのバックゲート・バイ
アス影響も含む方法。 （６） 第１項に記載の方法であって、前記感知トラン
ジスタに作動的に接続される選択トランジスタの出力に
相関ダブル・サンプリング動作を適用する、後続の工程
を更に含む方法。
【００１７】（７） フォト感知デバイスを作動させる
方法であって、（ａ） 第１の供給電圧をリセット・ト
ランジスタへ供給し、大きさが前記第１の供給電圧を越
える第２の供給電圧にほぼ等しいリセット・ゲート電圧
で、前記リセット・トランジスタをオンにし、ここで、
前記第１の供給電圧は、１つの閾値電圧と所定プロセス
の最大閾値変動との少なくとも和の値だけ、前記第２の
供給電圧よりも大きさが常に小さく、更に、前記リセッ
ト・トランジスタは、前記リセット・トランジスタの閾
値電圧に関わらず、前記第１の供給電圧に正確に等しい
初期電圧を供給するため、感知トランジスタのゲートに
接続され、（ｂ） 所望の積分時間の間、フォト感知デ
バイスが、前記感知トランジスタの前記ゲートに照度依
存電流を供給できるようにし、更に、（ｃ） 前記感知
トランジスタによって通された電流を感知する工程を含
む方法。 （８） 画素回路であって、フォト感知サブ回路と、前
記画素回路毎の複数の能動形デバイスを含み、これは、
リセット・トランジスタ、感知トランジスタ、及び選択
トランジスタを含み、前記リセット・トランジスタ及び
感知トランジスタは、第１及び第２の供給電圧をそれぞ
れ受取り、前記リセット・トランジスタは、前記第２の
供給電圧に等しいリセット・ゲート電圧を断続的に受取
り、前記第１の供給電圧は、１つの閾値電圧と所定プロ
セスの最大閾値変動との少なくとも和の値だけ、前記第
２の供給電圧よりも大きさが常に小さく、前記リセット
回路は、前記リセット・ゲート電圧に従って、線形モー
ドかオフ・モードのいずれかで作動し、前記選択トラン
ジスタは、フォト感知電圧か前記第１の供給電圧のいず
れかを選択するよう切替える画素回路。
【００１８】（９） フォト感知作像システムであっ
て、焦点合せ要素と、集積された作像装置回路を含み、
これは、能動形デバイスを含む複数の画素回路を含み、
前記能動形デバイスは、リセット・トランジスタ、感知
トランジスタ、及び選択トランジスタを含み、前記リセ
ット・トランジスタ及び感知トランジスタは、第１及び
第２の供給電圧をそれぞれ受取り、前記リセット・トラ
ンジスタは、前記第２の供給電圧に等しいリセット・ゲ
ート電圧を断続的に受取り、前記第１の供給電圧は、１
つの閾値電圧と所定プロセスの最大閾値変動との少なく
とも和の値だけ、前記第２の供給電圧よりも大きさが常
に小さく、前記リセット回路は、前記リセット・ゲート
電圧に従って、線形モードかオフ・モードのいずれかで
作動し、前記選択トランジスタは、フォト感知電圧か前
記第１の供給電圧のいずれかを選択するよう切替え、更
に、画素読出し回路を含み、前記作像装置を制御するた
めに接続されるプロセッサ、及び前記作像装置からデー
タを受取り蓄積するための蓄積手段を含むフォト感知作
像システム。 （１０） 画素回路であって、フォト感知サブ回路と、
前記画素回路毎の複数の能動形デバイスを含み、これ
は、リセット・トランジスタ、感知トランジスタ、及び
選択トランジスタを含み、前記リセット・トランジスタ
及び感知トランジスタは、共通の供給電圧を受取り、前
記リセット・トランジスタは、１つの閾値電圧と所定プ
ロセスの最大閾値変動との少なくとも和の値だけ、大き
さが前記共通の供給電圧を越えるリセット・ゲート電圧
で、前記リセット・トランジスタをオンにし、前記リセ
ット・トランジスタは、前記リセット・ゲート電圧に従
って、線形モードかオフ・モードのいずれかで作動し、
前記選択トランジスタは、フォト感知電圧か前記第１の
供給電圧のいずれかを選択するよう切替える画素回路。
【００１９】（１１） リセットＮＭＯＳデバイスが、
その線形領域で作動することを確実にすることによっ
て、画素リセット・スイッチの固定パターン・ノイズ影
響を抑制する方法。第１の方法は、感知スイッチ供給電
圧Ｖddより少なくとも１つの閾値電圧小さく設定され
る、個別のリセット・スイッチ供給電圧ＶRES を用い
る。第２の方法は、チャージ・ポンプ２００及びレベル
・シフタ２０４を用い、リセット・ゲート電圧を、リセ
ットＲＥＳ及び感知Ｎ１トランジスタの両方に共通の供
給電圧Ｖddよりも少なくとも１つの閾値電圧高くする。
【図面の簡単な説明】
【図１】非理想リセット・スイッチからＦＰＮを抑制す
るための第１の実施例を示す図。
【図２】非理想リセット・スイッチからＦＰＮを抑制す
るための第２の実施例を示す図。
【図３】典型的な画素回路構造を示す図。
【図４】本発明の読出しアーキテクチャを用いる、集積
回路作像チップを示す図。
【図５】本発明の読出しアーキテクチャと共に用いる、
集積回路作像チップを用いるカメラを示す図。
【符号の説明】
２００ チャージ・ポンプ ２０４ レベル・シフタ ＲＥＳ リセット・スイッチ Ｎ１ 感知スイッチ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 フォト感知集積回路の画素回路を作動さ
    せるための方法であって、 （ａ） １つの閾値電圧と所定プロセスの最大閾値変動
    との少なくとも和の値だけ、リセット・トランジスタの
    任意のソース／ドレイン電圧よりも大きさが大きいリセ
    ット・ゲート電圧を用いて、リセット・トランジスタを
    オンにし、その後、前記リセット・トランジスタをオフ
    にし、 （ｂ） 所望の積分時間の間、フォト感知デバイスが、
    感知トランジスタの前記ソース／ドレイン端子の１つに
    照度依存電流を供給できるようにし、その後、 （ｃ） 前記リセット・トランジスタの前記１つのソー
    ス／ドレイン端子の電圧を感知する工程を含む方法。
  2. 【請求項２】 フォト感知デバイスを作動させる方法で
    あって、 （ａ） 第１の供給電圧をリセット・トランジスタへ供
    給し、大きさが前記第１の供給電圧を越える第２の供給
    電圧にほぼ等しいリセット・ゲート電圧で、前記リセッ
    ト・トランジスタをオンにし、 ここで、前記第１の供給電圧は、１つの閾値電圧と所定
    プロセスの最大閾値変動との少なくとも和の値だけ、前
    記第２の供給電圧よりも大きさが常に小さく、更に、 前記リセット・トランジスタは、前記リセット・トラン
    ジスタの閾値電圧に関わらず、前記第１の供給電圧に正
    確に等しい初期電圧を供給するため、感知トランジスタ
    のゲートに接続され、 （ｂ） 所望の積分時間の間、フォト感知デバイスが、
    前記感知トランジスタの前記ゲートに照度依存電流を供
    給できるようにし、更に、 （ｃ） 前記感知トランジスタによって通された電流を
    感知する工程を含む方法。
  3. 【請求項３】 フォト感知作像システムであって、 焦点合せ要素と、 集積された作像装置回路を含み、これは、 能動形デバイスを含む複数の画素回路を含み、前記能動
    形デバイスは、リセット・トランジスタ、感知トランジ
    スタ、及び選択トランジスタを含み、前記リセット・ト
    ランジスタ及び感知トランジスタは、第１及び第２の供
    給電圧をそれぞれ受取り、前記リセット・トランジスタ
    は、前記第２の供給電圧に等しいリセット・ゲート電圧
    を断続的に受取り、前記第１の供給電圧は、１つの閾値
    電圧と所定プロセスの最大閾値変動との少なくとも和の
    値だけ、前記第２の供給電圧よりも大きさが常に小さ
    く、前記リセット回路は、前記リセット・ゲート電圧に
    従って、線形モードかオフ・モードのいずれかで作動
    し、前記選択トランジスタは、フォト感知電圧か前記第
    １の供給電圧のいずれかを選択するよう切替え、更に、 画素読出し回路を含み、 前記作像装置を制御するために接続されるプロセッサ、
    及び前記作像装置からデータを受取り蓄積するための蓄
    積手段を含むフォト感知作像システム。
JP11000233A 1997-12-31 1999-01-04 Ｃｍｏｓ領域アレイ・センサのための不整合非依存リセット感知 Pending JPH11266404A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US7022397P 1997-12-31 1997-12-31
US070223 1997-12-31

Publications (1)

Publication Number Publication Date
JPH11266404A true JPH11266404A (ja) 1999-09-28

Family

ID=22093951

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11000233A Pending JPH11266404A (ja) 1997-12-31 1999-01-04 Ｃｍｏｓ領域アレイ・センサのための不整合非依存リセット感知

Country Status (3)

Country Link
US (1) US6618083B1 (ja)
EP (1) EP0928101A3 (ja)
JP (1) JPH11266404A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010148138A (ja) * 2002-02-21 2010-07-01 Candela Microsystems Inc インターリーブされたイメージ出力を持つイメージ・センサ
JP2016122019A (ja) * 2010-09-24 2016-07-07 ライフ テクノロジーズ コーポレーション マッチドペアトランジスタ回路
US10422767B2 (en) 2013-03-15 2019-09-24 Life Technologies Corporation Chemical sensor with consistent sensor surface areas

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW421962B (en) * 1997-09-29 2001-02-11 Canon Kk Image sensing device using mos type image sensing elements
US7129978B1 (en) * 1998-07-13 2006-10-31 Zoran Corporation Method and architecture for an improved CMOS color image sensor
US6147846A (en) * 1998-12-01 2000-11-14 Agilent Technologies, Inc. Drive circuit with over-voltage protection for use with pixel cells and other circuits
US6825878B1 (en) * 1998-12-08 2004-11-30 Micron Technology, Inc. Twin P-well CMOS imager
JP3621844B2 (ja) * 1999-02-24 2005-02-16 シャープ株式会社 増幅型固体撮像装置
US7116366B1 (en) 1999-08-31 2006-10-03 Micron Technology, Inc. CMOS aps pixel sensor dynamic range increase
US7176446B1 (en) 1999-09-15 2007-02-13 Zoran Corporation Method and apparatus for distributing light onto electronic image sensors
JP2002044523A (ja) 2000-07-21 2002-02-08 Mitsubishi Electric Corp 半導体撮像素子
US7053945B1 (en) * 2000-07-26 2006-05-30 Micron Technolopgy, Inc. Image sensor having boosted reset
US6952226B2 (en) * 2000-12-22 2005-10-04 Texas Instruments Incorporated Stray-insensitive, leakage-independent image sensing with reduced sensitivity to device mismatch and parasitic routing capacitance
TW474459U (en) * 2001-01-19 2002-01-21 Sunplus Technology Co Ltd Active pixel sensor with reset transistor separated from voltage source of the other circuit
US6937278B2 (en) * 2001-04-02 2005-08-30 Micron Technology, Inc. Row driver circuit for a sensor including a shared row-reset bus and a charge pump boosting circuit
WO2002091736A1 (en) * 2001-04-27 2002-11-14 Honda Giken Kogyo Kabushiki Kaisha Output correction unit of image sensor
FR2824664A1 (fr) 2001-05-09 2002-11-15 St Microelectronics Sa Photodetecteur cmos comportant une photodiode en silicium amorphe
US6795117B2 (en) * 2001-11-06 2004-09-21 Candela Microsystems, Inc. CMOS image sensor with noise cancellation
US8054357B2 (en) * 2001-11-06 2011-11-08 Candela Microsystems, Inc. Image sensor with time overlapping image output
US7709777B2 (en) * 2003-06-16 2010-05-04 Micron Technology, Inc. Pumps for CMOS imagers
KR100723207B1 (ko) * 2005-08-01 2007-05-29 삼성전기주식회사 암전류 보상 기능을 갖는 ｃｍｏｓ 이미지 센서
GB2457851B (en) 2006-12-14 2011-01-05 Ion Torrent Systems Inc Methods and apparatus for measuring analytes using large scale fet arrays
US11339430B2 (en) 2007-07-10 2022-05-24 Life Technologies Corporation Methods and apparatus for measuring analytes using large scale FET arrays
US8262900B2 (en) 2006-12-14 2012-09-11 Life Technologies Corporation Methods and apparatus for measuring analytes using large scale FET arrays
US20100137143A1 (en) 2008-10-22 2010-06-03 Ion Torrent Systems Incorporated Methods and apparatus for measuring analytes
US20100301398A1 (en) 2009-05-29 2010-12-02 Ion Torrent Systems Incorporated Methods and apparatus for measuring analytes
US8776573B2 (en) 2009-05-29 2014-07-15 Life Technologies Corporation Methods and apparatus for measuring analytes
EP2588851B1 (en) 2010-06-30 2016-12-21 Life Technologies Corporation Ion-sensing charge-accumulation circuit and method
TWI465716B (zh) 2010-06-30 2014-12-21 生命技術公司 用於檢測及測量化學反應及化合物之電晶體電路
EP2588850B1 (en) 2010-06-30 2016-12-28 Life Technologies Corporation Method for dry testing isfet arrays
US11307166B2 (en) 2010-07-01 2022-04-19 Life Technologies Corporation Column ADC
US8653567B2 (en) 2010-07-03 2014-02-18 Life Technologies Corporation Chemically sensitive sensor with lightly doped drains
WO2012036679A1 (en) 2010-09-15 2012-03-22 Life Technologies Corporation Methods and apparatus for measuring analytes
US9970984B2 (en) 2011-12-01 2018-05-15 Life Technologies Corporation Method and apparatus for identifying defects in a chemical sensor array
US9080968B2 (en) 2013-01-04 2015-07-14 Life Technologies Corporation Methods and systems for point of use removal of sacrificial material
US9841398B2 (en) 2013-01-08 2017-12-12 Life Technologies Corporation Methods for manufacturing well structures for low-noise chemical sensors
US8963216B2 (en) 2013-03-13 2015-02-24 Life Technologies Corporation Chemical sensor with sidewall spacer sensor surface
US9835585B2 (en) 2013-03-15 2017-12-05 Life Technologies Corporation Chemical sensor with protruded sensor surface
WO2014149779A1 (en) 2013-03-15 2014-09-25 Life Technologies Corporation Chemical device with thin conductive element
US20140336063A1 (en) 2013-05-09 2014-11-13 Life Technologies Corporation Windowed Sequencing
US10458942B2 (en) 2013-06-10 2019-10-29 Life Technologies Corporation Chemical sensor array having multiple sensors per well
US10077472B2 (en) 2014-12-18 2018-09-18 Life Technologies Corporation High data rate integrated circuit with power management
KR102593647B1 (ko) 2014-12-18 2023-10-26 라이프 테크놀로지스 코포레이션 트랜스미터 구성을 갖춘 높은 데이터율 집적 회로
US10004125B2 (en) * 2015-05-22 2018-06-19 Google Llc Automatically adjust sensor sample rates and modes based on sensor feedback and system state

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5738073A (en) * 1980-08-20 1982-03-02 Hitachi Ltd Solid-state image sensor
JPH05198755A (ja) * 1991-08-29 1993-08-06 Mitsubishi Electric Corp 半導体論理回路
JP2965777B2 (ja) * 1992-01-29 1999-10-18 オリンパス光学工業株式会社 固体撮像装置
US6002432A (en) * 1996-09-10 1999-12-14 Foveon, Inc. Method for operating an active pixel sensor cell that reduces noise in the photo information extracted from the cell
US6469740B1 (en) * 1997-02-04 2002-10-22 Matsushita Electric Industrial Co., Ltd. Physical quantity distribution sensor and method for driving the same
US5969758A (en) * 1997-06-02 1999-10-19 Sarnoff Corporation DC offset and gain correction for CMOS image sensor
TW421962B (en) * 1997-09-29 2001-02-11 Canon Kk Image sensing device using mos type image sensing elements
US6246436B1 (en) * 1997-11-03 2001-06-12 Agilent Technologies, Inc Adjustable gain active pixel sensor
US6369853B1 (en) * 1997-11-13 2002-04-09 Foveon, Inc. Intra-pixel frame storage element, array, and electronic shutter method suitable for electronic still camera applications
US6046444A (en) * 1997-12-08 2000-04-04 Intel Corporation High sensitivity active pixel with electronic shutter
US6476864B1 (en) * 1998-05-11 2002-11-05 Agilent Technologies, Inc. Pixel sensor column amplifier architecture

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010148138A (ja) * 2002-02-21 2010-07-01 Candela Microsystems Inc インターリーブされたイメージ出力を持つイメージ・センサ
JP2014096815A (ja) * 2002-02-21 2014-05-22 Candela Microsystems Inc 画像を転送する方法、イメージ・センサシステム、およびイメージ・センサ
JP2016122019A (ja) * 2010-09-24 2016-07-07 ライフ テクノロジーズ コーポレーション マッチドペアトランジスタ回路
US10422767B2 (en) 2013-03-15 2019-09-24 Life Technologies Corporation Chemical sensor with consistent sensor surface areas

Also Published As

Publication number Publication date
US6618083B1 (en) 2003-09-09
EP0928101A2 (en) 1999-07-07
EP0928101A3 (en) 2001-05-02

Similar Documents

Publication Publication Date Title
JPH11266404A (ja) Ｃｍｏｓ領域アレイ・センサのための不整合非依存リセット感知
JP4362156B2 (ja) Ｃｍｏｓ領域アレイ・センサのための逐次相関ダブル・サンプリング方式
US7326904B2 (en) In-pixel kTC noise suppression using circuit techniques
CN1833429B (zh) 双转换增益成像器
US8482642B2 (en) Dual pinned diode pixel with shutter
KR100660193B1 (ko) 자기-보상 상관 이중 샘플링 회로
US7728892B2 (en) Image sensor with a capacitive storage node linked to transfer gate
US6963371B2 (en) Image pickup apparatus including a plurality of pixels, each having a photoelectric conversion element and an amplifier whose output is prevented from falling below a predetermined level
US8174601B2 (en) Image sensor with controllable transfer gate off state voltage levels
US7345269B2 (en) Method and apparatus providing configurable current source device for image sensors with a selective current at an output node
US7116367B2 (en) Solid-state image pickup apparatus having a reset transistor controlled by an output line
JP2002516530A (ja) キャパシタレス相関二重サンプリング方式のアクティブ画素センサ
CN212572732U (zh) 图像传感器和放大电路
CN111147774B (zh) 用于电压稳定的系统和方法
JP4654046B2 (ja) Ｃｍｏｓイメージセンサのクランプ回路
KR100775009B1 (ko) 상관 이중 샘플링 회로 및 이를 구비한 시모스 이미지 센서
US8648950B2 (en) Image sensor for minimizing variation of control signal level
US20020097446A1 (en) Apparatus and method for dark calibration of a linear CMOS sensor
JP3697164B2 (ja) 走査回路とそれを用いた撮像装置
TWI897296B (zh) 像素排列、成像裝置及用於操作像素排列之方法
KR20070060632A (ko) 시모스 이미지 센서의 고정 패턴 잡음 제거회로 및 방법
US20020096625A1 (en) Apparatus and method for output signal with corresponding bias of photocells in linear CMOS sensor