JPH1126780A

JPH1126780A - ｐｎ接合を含む半導体装置

Info

Publication number: JPH1126780A
Application number: JP9189042A
Authority: JP
Inventors: Sachiko Kawaji; 佐智子河路; Toshio Murata; 年生村田; Takashi Suzuki; 隆司鈴木; Tsutomu Uesugi; 勉上杉
Original assignee: Toyota Central R&D Labs Inc
Current assignee: Toyota Central R&D Labs Inc
Priority date: 1997-06-30
Filing date: 1997-06-30
Publication date: 1999-01-29
Anticipated expiration: 2017-06-30
Also published as: JP4062373B2

Abstract

(57)【要約】【課題】耐圧が高く、かつ微細化に適したｐｎ接合構
造を有する半導体装置を提供する。【解決手段】半導体装置は、ｐ型の半導体からなるｐ
型領域５０と、ｎ型半導体からなるｎ型領域６０とが接
合したｐｎ接合を含む。前記ｐ型領域５０および前記ｎ
型領域６０の少なくとも一方に、絶縁領域４０が形成さ
れ、この絶縁領域４０は、その少なくとも一部が、逆バ
イアスのときにｐｎ接合によって形成される空乏層７０
の内部に存在する状態で形成されている。この半導体装
置によれば、ｐｎ接合における空乏層の幅を絶縁領域を
含まない構造に比べて広く形成することができ、高い耐
圧を得ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置、特に
ｐｎ接合を含み、高耐圧な半導体装置に関する。

【０００２】

【背景技術】従来より、高耐圧ダイオードは、例えば半
導体装置を電圧源から保護する保護ダイオードとして半
導体装置を含む周辺回路に数多く利用されており、今
後、電源電圧の高圧化が進むにつれて、半導体装置と同
様にダイオードもさらに高耐圧化が要求される。

【０００３】図１０に、ｐｎ接合ダイオードの従来例の
ひとつとして、エピタキシャル型整流ダイオードを示
す。このｐｎ接合ダイオード１は、ｎ型シリコン基板６
６上に、ｎ^-型エピタキャル領域６８を形成し、このエ
ピタキシャル領域６８内にｐ型不純物を拡散させてｐ型
領域５０を形成して構成されている。そして、シリコン
基板６６の裏面側には、例えば金を拡散させたｎ⁺型拡
散領域６４が形成されている。このように、シリコン基
板６６、拡散領域６４およびエピタキシャル領域６８に
よってｎ型領域６０が構成されている。前記ｐ型領域５
０の表面にはアノード電極５２が形成され、拡散領域６
４の表面にはカソード電極６２が形成されている。

【０００４】このようなｐｎ接合ダイオードが逆バイア
ス状態、すなわちアノード電極５２がフローティングの
状態もしくは該電極５２に負電圧が加えられている状態
で、かつカソード電極６２に正電圧が加えられている状
態では、アノード電極５２およびカソード電極６２間に
電流は流れず、オフ状態となる。一方、このｐｎ接合ダ
イオードが正バイアス状態、すなわちアノード電極５２
に正電圧を加え、カソード電極６２に負電圧を加えた状
態においては、アノード電極５２およびカソード電極６
２間に電流が流れ、オン状態となる。

【０００５】このようなｐｎ接合ダイオードのオン・オ
フ制御は、以下のようにして成される。

【０００６】すなわち、まず、オフ状態、すなわち逆バ
イアス状態についてみると、アノード電極５２に負の電
圧を加えることによって、ｐ型領域５０内の多数キャリ
アであるホールは、アノード電極５２に引き寄せられ
る。同じく、カソード電極６２に正の電圧を加えること
によって、ｎ型領域６０内の多数キャリアであるエレク
トロンは、カソード電極６２に引き寄せられる。すなわ
ち、逆バイアス状態では、空乏層２の幅は、ｐｎ接合付
近の多数キャリアが各電極５２，６２にそれぞれ引き寄
せられるため、電圧を印加していない状態で形成される
空乏層の幅に比べて広くなり、しかも、各電極５２，６
２に加えられる電圧に比例して広くなる。

【０００７】この状態では、多数キャリアは各電極に引
き寄せられ、空乏層２を通過するキャリアがほとんどな
いため、電流がほとんど流れない状態となる。わずかに
流れる電流は、ｐ型領域およびｎ型領域の内部に存在す
る少数キャリアによるものである。この少数キャリアに
よる電流は、各電極５２および６２に加えられる電圧の
増加によって少しずつ増加し、ある電圧以上では降伏電
流が流れる。この降伏電流が流れ始める直前の電圧は、
ｐｎ接合ダイオードを形成してるｐｎ各領域の不純物濃
度および不純物拡散深さなどによって物理的に決定され
るものである。

【０００８】また、オン状態、すなわち順バイアス状態
においては、ｐｎ接合ダイオード１のアノード電極５２
に正電圧を、カソード電極６２に負電圧を加えることに
より、ｐ型領域５０にあるホールはカソード電極６２
へ、ｎ型領域６０内にあるエレクトロンはアノード電極
５２へと流れ、空乏層２にキャリアが通過して電流が流
れることになる。

【０００９】このように、ｐｎ接合ダイオードは、電極
５２および６２に加える電圧によって、オン・オフ状態
を制御することができる。

【００１０】ところで、ｐｎ接合ダイオードを例えばク
ランプ回路などに用いる場合、オフ状態（逆バイアス状
態）でのアノード−カソード電極間の耐圧（以下、これ
を「オフ耐圧」という）が極めて重要な因子となる。こ
のため、一般的なｐｎ接合ダイオードでは、高いオフ耐
圧を確保するために、深い不純物拡散層を用いてｐｎ接
合ダイオードを形成するか、もしくは厚いエピタキシャ
ル層からなる耐圧保持領域を形成する方法などが使われ
ている。しかし、これらの方法は、ｐｎ接合ダイオード
と他のデバイスとを同じウエハ上に作り込む場合には、
同一プロセスを用いることが困難であるというだけでな
く、深い不純物拡散領域の作製や、厚いエピタキシャル
層の形成には、長い処理時間が必要となり、コストも高
くなってしまう、などの問題がある。

【００１１】このような問題を解決する方法として、図
１１に示すベベル構造を採用することもある。このベベ
ル構造では、電界が一番強くなる接合面付近の断面積が
ｐ型領域５０の中性領域５６に比べて大きく形成されて
いる。具体的には、ベベル構造では、ｐｎ接合ダイオー
ドの基板をｐ型領域５０からｎ型領域６０に向けて断面
積が大きくなるように、側面が斜めに形成されている。
このような構造では、ｐｎ接合付近で、ｐ型領域がｎ型
領域より相対的に断面積が小さくなるため、電荷中性の
条件を満たそうとして、ｐ型領域中の空乏層３の端部は
中性層５６側に広がると共に、空乏層のエッジ部分の角
度が緩やかになることから電界集中を緩和することがで
き、その結果、オフ耐圧が向上する。

【００１２】しかし、このようなベベル構造では、ｐｎ
接合を作製した後に、素子を斜めに研磨する工程が必要
となること、ワイヤーボンディングなどの組立に必要な
素子面積を確保するために研磨加工前の素子は予め大き
な面積で作製する必要があることなど、いくつかの問題
がある。

【００１３】

【発明が解決しようとする課題】本発明の目的は、耐圧
が高く、かつ微細化に適したｐｎ接合構造を有する半導
体装置を提供することにある。

【００１４】

【課題を解決するための手段】本発明に係る半導体装置
は、ｐ型の半導体からなるｐ型領域と、ｎ型半導体から
なるｎ型領域とが接合したｐｎ接合を含む半導体装置に
おいて、前記ｐ型領域および前記ｎ型領域の少なくとも
一方に、絶縁領域が形成され、この絶縁領域は、その少
なくとも一部が、逆バイアスのときにｐｎ接合によって
形成される空乏層の内部に存在する状態で形成されたこ
とを特徴とする。

【００１５】この半導体装置によれば、ｐｎ接合におけ
る空乏層の幅を絶縁領域を含まない構造に比べて広く形
成することができ、高い耐圧を得ることができる。この
ような効果が得られる理由としては、以下のことが考え
られる。

【００１６】ｐｎ接合領域に形成される空乏層の幅は、
そのｐｎ各領域の不純物濃度、不純物拡散深さ等により
決定される。本発明の半導体装置においては、ｐ型領域
およびｎ型領域の少なくとも一方に、絶縁領域が形成さ
れ、しかもこの絶縁領域は少なくともその一部が、逆バ
イアスのときに形成される空乏層の内部に存在する状態
で形成されることにより、空乏層が形成され得る領域に
おいてキャリアが物理的に取り除かれることになる。そ
のため、電荷中性の条件を満たすめに、絶縁領域が形成
された領域内における空乏層の幅は、絶縁領域が形成さ
れない場合に比べて拡大する。このことは、トータルの
空乏層幅が広がることを意味し、この広がりによって素
子の耐圧が向上することになる。

【００１７】図１に、本発明が適用された半導体装置、
たとえばｐｎ接合ダイオードにおける、絶縁領域の態様
を模式的に示す。

【００１８】図１（Ａ）に示すｐｎ接合ダイオード１０
０においては、ｐ型領域５０とｎ型領域６０とが接合さ
れ、絶縁領域４０ａはｐ型領域５０に形成されている。
そして、ｐ型領域５０にはアノード電極５２が、ｎ型領
域６０にはカソード電極６２がそれぞれ形成されてい
る。前記絶縁領域４０ａは、少なくともその一部が、特
定の条件を満たす空乏層、すなわち、絶縁領域が形成さ
れないと仮定したときであって、かつ逆バイアス状態に
おいて形成される空乏層内に存在する状態で形成され
る。

【００１９】絶縁領域４０ａは、例えば、ｐ型領域５０
にトレンチを形成し、その内部に絶縁層を埋め込むこと
により形成することができる。このようなトレンチ構造
を採用する場合には、いわゆるトレンチアイソレーシ
ョンの技術を用いることができる。

【００２０】図１（Ａ）に示すｐｎ接合ダイオード１０
０においては、ｐ型領域５０内に前記絶縁領域４０ａを
設けることにより、逆バイアス状態においてｐ型領域５
０内で空乏層が形成されうる領域のキャリア（ホール）
が物理的に取り除かれた状態となる。そのため、電荷中
性の条件を満すために、ｐ型領域５０内の空乏層が外側
に、すなわち、図中において鎖線で示す状態（絶縁領域
４０ａが形成されない場合の空乏層の端部７２）から実
線で示す状態（絶縁領域４０ａが形成された場合の空乏
層の端部７４）まで拡大することになる。従って、空乏
層７０の幅は、絶縁領域がない場合に比較して広がり、
素子のオフ耐圧が向上することとなる。

【００２１】図１（Ｂ）は、絶縁領域４０ｂがｎ型領域
６０内に形成されたｐｎ接合ダイオード２００の例を示
す。このｐｎ接合ダイオード２００においては、ｎ型領
域６０内に前記絶縁領域４０ｂを設けることにより、逆
バイアス状態においてｎ型領域６０内で空乏層が形成さ
れうる領域のキャリア（エレクトロン）が物理的に取り
除かれた状態となる。そのため、電荷中性の条件を満す
ために、ｎ型領域６０内の空乏層が外側に、すなわち、
図中において鎖線で示す状態から実線で示す状態まで拡
大することになる。従って、空乏層７０の幅は、絶縁領
域がない場合に比較して広がり、素子のオフ耐圧が向上
することとなる。

【００２２】図１（Ｃ）は、絶縁領域４０ａおよび絶縁
領域４０ｂが、それぞれｐ型領域５０およびｎ型領域６
０に形成されたｐｎ接合ダイオード３００の例を示して
いる。このｐｎ接合ダイオード３００においても、図１
（Ａ）および（Ｂ）に示すｐｎ接合ダイオード１００，
２００と同様の理由により空乏層７０の幅を拡大するこ
とができ、オフ耐圧が向上する。

【００２３】さらに、本発明に係る半導体装置において
は、図１（Ａ）〜（Ｃ）に示すようなトレンチ構造を採
用した場合に、トレンチの底部のコーナに電界が集中す
ることを防ぐために、トレンチ内部を絶縁体で埋め込む
構造とした。これにより、素子に電圧を加えた状態にお
いても、半導体内部と同様にトレンチ内部の絶縁体にも
均一に電界が加えられることになる。

【００２４】本発明の半導体装置において形成される絶
縁領域は、単数に限定されず、複数形成されていてもよ
い。また、絶縁領域を構成する絶縁体としては、酸化シ
リコンなどの酸化物に限定されず、窒化物等の種々の絶
縁体を適用することが可能である。さらに、前記絶縁領
域は半導体中に埋め込まれた構造を有していてもよい。
この場合には、例えば、半導体基板表面からトレンチを
形成し、このトレンチを絶縁層で埋め込んだ後に、さら
にこの絶縁層を覆う状態で上から半導体層を成膜して、
絶縁領域を埋め込む方法を採用することができる。

【００２５】本発明の半導体装置は、ｐｎ接合を有する
半導体素子であれば適用することができ、ｐｎ接合ダイ
オードのみならず、トランジスタへ応用することも可能
である。例えば、本構造をバイポーラトランジスタのベ
ース領域に形成すると、コレクタ領域に電圧を加えた場
合に生じるベース−コレクタ間の空乏層は、絶縁領域を
有さない構造より広く形成される。また、本発明の半導
体装置は、バイポーラモードで動作する素子、すなわち
ＩＧＢＴ、サイリスタ、ＳＩＴデバイス、ＩＥＧＴなど
のベース（チャネル、ゲート）領域、もしくはエピタキ
シャル層のコレクタ（ドレイン）領域に、あるいは、パ
ワーＭＯＳ、ＵＭＯＳデバイス等のボディ領域もしくは
ドレイン領域に適用することにより、同様の効果が得ら
れる。さらに、本発明の半導体装置は縦型に電流を流す
デバイスのみならず、横型のデバイス、例えばＳＯＩ構
造等にも適用可能である。

【００２６】

【発明の実施の形態】

（第１の実施の形態）図２には、本発明にかかるｐｎ接
合ダイオードの基本構造が模式的に示されている。この
実施の形態においては、ｐｎ接合ダイオード１０００
は、例えば整流ダイオードとして用いられ、ｎ型シリコ
ン基板内にｐ型領域が形成されている。具体的には、ｎ
型領域６０は、ｎ型シリコン基板６６と、このシリコン
基板６６の一方の表面に形成されたｎ^-型エピタキャル
領域６８とからなり、前記シリコン基板６６の他方の表
面には金などの導電物質を拡散して形成されたｎ⁺型拡
散領域６４が形成されている。そして、ｐ型領域５０
は、前記エピタキシャル領域６８にｐ型不純物を拡散し
て形成されている。そして、ｐ型領域５０内には、シリ
コン基板６６の厚さ方向に延在する絶縁層４０が形成さ
れている。この絶縁層４０は、少なくとも、ｐｎ接合ダ
イオード１０００に逆バイアス方向の電圧を印加したと
きに形成される空乏層７０内にその一部（下端部）が存
在する状態で形成される。さらに、前記ｐ型領域５０の
表面にはアノード電極５２が形成され、このアノード電
極５２は酸化シリコンからなる絶縁層５４によって分離
されている。また、前記ｎ⁺型拡散領域６４の表面には
カソード電極６２が形成されている。

【００２７】このｐｎ接合ダイオード１０００において
は、少なくともオフ状態（逆バイアス状態）では、前述
したように、絶縁層４０部分のキャリア、すなわちホー
ルが取り除かれた状態となって、絶縁層が形成されてい
ない場合と比較して、ｐｎ各領域の不純物のトータル量
に違いが生じる。そのため、電荷中性の条件を満たすた
めに、ｐ型領域５０内の空乏層７０ａが広がり、その結
果、空乏層７０の全体（ｐ側空乏層７０ａおよびｎ側空
乏層７０ｂ）の幅が拡大することとなり、空乏層の幅が
広がった分だけ素子のオフ耐圧が向上することとなる。

【００２８】次に、オフ耐圧が向上することを確認する
ために行った耐圧測定（シュミレーション）の結果につ
いて述べる。シュミレーションを行うに際しては、本発
明に係るｐｎ接合ダイオードのサンプル条件を以下のよ
うに設定した。

【００２９】ｎ型シリコン基板６６；厚さ２０μｍ，不
純物濃度１×１０¹⁶ｃｍ^-3 ｎ⁺型拡散領域６４；厚さ１５μｍ，不純物濃度１×１
０¹⁸ｃｍ^-3 ｎ^-型エピタキャル領域６８；厚さ８μｍ，不純物濃度
１×１０¹⁵ｃｍ^-3 ｐ型領域５０；厚さ２．５μｍ，不純物の表面濃度１×
１０¹⁷ｃｍ^-3 絶縁層；幅１μｍ，深さ２μｍ同様に、図１０に示す、絶縁層を有さない以外は上記サ
ンプルと同様の構成を有する従来構造のｐｎ接合ダイオ
ードについても、耐圧の測定を行った。これらの結果を
合わせて図３に示す。図３において、符号ａで示す曲線
が本実施の形態にかかる素子の測定結果であり、符号ｂ
で示す曲線が図１０に示す従来構造の素子の測定結果で
ある。

【００３０】図３から、ｐ型領域５０に絶縁層４０を形
成することにより、従来構造の素子に比べて、オフ耐圧
を少なくとも１割程度高くすることが可能であることが
確認された。

【００３１】以上のように、本実施の形態によれば、従
来構造の素子に比べて、オフ耐圧を高めるためのｎ^-型
エピタキャル領域６８の膜厚を増加させることなく、か
つ素子面積を増加させることなく、オフ耐圧を高めるこ
とができる。また、前記絶縁層４０は、一般的に用いら
れるトレンチアイソレーション技術によって形成する
ことができるため、同一ウエハ中に他のデバイスと同時
に形成することができ、プロセス的にも従来のベベル構
造に比較して有利である。

【００３２】図２に示すｐｎ接合ダイオード１０００に
おいては、ｐ型領域５０に絶縁層４０を設けた例につい
て説明したが、これに限定されず、絶縁層４０をｎ型領
域６０に形成してもよく、またｐ型領域５０およびｎ型
領域６０の両者に設けてもよい。

【００３３】さらに、本発明は、上記実施の形態に係る
ｐｎ接合ダイオードに限定されず、あらゆるｐｎ接合ダ
イオードに適用でき、もちろんオフ耐圧を高めるための
エピタキシャル領域を有さない素子にも適用できる。

【００３４】（第２の実施の形態）図４には、本発明に
かかる静電誘導型トランジスタ（ＳＩＴ）の要部の基本
的な構造が模式的に示されている。本実施の形態にかか
るＳＩＴ２０００Ａは、ｎ⁺型シリコン基板８０の表面
に、ｎ^-型エピタキャル領域８２が形成されている。そ
して、ｎ^-型エピタキャル領域８２には、ｐ型不純物を
拡散して形成されるｐ^-型チャネル領域８４が形成さ
れ、このチャネル領域８４に連続してｐ⁺型ゲート領域
８６が形成されている。さらに、チャネル領域８４に
は、ｎ型不純物を拡散して形成されたｎ⁺型ソース領域
８８が形成されている。そして、前記チャネル領域８４
には、前記ソース領域８８と離間した位置に、絶縁層４
０が形成されている。前記絶縁層４０は、少なくとも、
逆バイアスのときに、ｐ^-型チャネル領域８４とｎ^-型エ
ピタキシャル領域８２との接合領域で形成される空乏層
（図示せず）に含まれた状態で形成されている。

【００３５】このＳＩＴ２０００Ａにおいては、少なく
とも逆バイアス状態では、前述したように、絶縁層４０
部分のキャリア、すなわちホールが取り除かれた状態と
なって、絶縁層が形成されていない場合と比較して、ｐ
ｎ各領域の不純物のトータル量に違いが生じる。そのた
め、電荷中性の条件を満たすために、ｐ^-型チャネル領
域８４における空乏層の幅が拡大することになり、その
結果、ソース領域−ドレイン領域間の耐圧が向上する。

【００３６】また、上述したチャネル領域だけではな
く、エピタキシャル領域、ゲート領域、ソース領域など
のｐｎ接合領域の空乏層が形成される部分に本発明の構
造を用いることにより、そのｐｎ接合領域の空乏層の幅
を広くすることができ、これら空乏層の幅で決定される
耐圧を向上させることができる。

【００３７】（第３の実施の形態）図５には、本発明に
係る他のＳＩＴの要部の構造が模式的に示されている。
本実施の形態に係るＳＩＴ２０００Ｂは、前述した第２
の実施の形態に係るＳＩＴ２０００Ａと基本的に同じ構
造を有するが、絶縁層４０がチャネル領域８４ではなく
ｎ⁺型シリコン基板８０およびｎ^-型エピタキシャル領域
８２に形成されている点で、第２の実施の形態と異なっ
ている。

【００３８】すなわち、ＳＩＴ２０００Ｂは、ｎ⁺型シ
リコン基板８０の表面に、ｎ^-型エピタキャル領域８２
が形成され、ｎ^-型エピタキャル領域８２にはｐ^-型チャ
ネル領域８４が形成され、このチャネル領域８４に連続
してｐ⁺型ゲート領域８６が形成され、さらに、チャネ
ル領域８４にはｎ⁺型ソース領域８８が形成されてい
る。そして、ｎ⁺型シリコン基板８０およびｎ^-型エピタ
キシャル領域８２には、絶縁層４０が形成されている。
前記絶縁層４０は、少なくとも、逆バイアスのときに、
ｐ^-型チャネル領域８４とｎ^-型エピタキシャル領域８２
との接合領域で形成される空乏層（図示せず）に含まれ
る状態で形成されている。

【００３９】このＳＩＴ２０００Ｂにおいては、ｎ^-型
エピタキシャル領域８２における空乏層の幅が拡大する
ことにより、ソース領域−ドレイン領域間の耐圧が向上
する。

【００４０】本発明は、上記ＳＩＴなどの静電誘導型デ
バイスのみならず、図示はしないがバイポーラデバイス
にも同様に適用することができる。それによって、ｐ型
チャネル領域（ｐ型ベース領域）が、絶縁層を有さない
場合よりさらに空乏化され、その結果、ｎ型ソース領域
（ｎ型エミッタ領域）からの電子がドレイン領域（コレ
クタ領域）に流れやすくなり、従来構造のデバイスと同
等のドレイン電圧（コレクタ電圧）を印加したときに従
来より大きなドレイン電流（コレクタ電流）を得ること
ができる。

【００４１】（第４の実施の形態）図６には、本発明に
係るパワーＭＯＳトランジスタの要部の基本構造が模式
的に示されている。本実施の形態に係るＭＯＳトランジ
スタ３０００は、ドレイン領域を構成するｎ⁺型のシリ
コン基板１４上にｎ^-型のエピタキシャル領域１５が形
成されて、シリコン基板１０を構成している。そして、
エピタキシャル領域１５の表面部にはｐ⁺型のボディ領
域１８が形成され、このボディ領域１８にはｎ⁺型のソ
ース領域１２が形成されている。さらに、シリコン基板
１０の表面には、前記ソース領域１２に隣接する位置に
ゲート絶縁膜２０が形成されている。このゲート絶縁膜
２０の直下の部分は、チャネル領域１６を構成してい
る。そして、前記ボディ領域１８内には、シリコン基板
１０の厚さ方向に延在する絶縁層４０が形成されてい
る。

【００４２】そして、前記絶縁層４０は、少なくとも、
逆バイアスのときに、ｐ⁺型のボディ領域１８とｎ^-型の
エピタキシャル領域１５との接合領域で形成される空乏
層（図示せず）に含まれる状態で形成されている。

【００４３】さらにゲート絶縁膜２０の上にはゲート電
極３０が、ソース領域１２およびドレイン領域１４の表
面にはそれぞれソース電極３２およびドレイン電極３４
が形成されている。

【００４４】このＭＯＳトランジスタ３０００において
は、ゲート電極３０に印加される電圧を制御することに
よって、チャネル領域１６にｎチャネルが形成され、ソ
ース領域１２とドレイン領域１４とが導通され、シリコ
ン基板１０の厚さ方向（縦方向）にドレイン電流が流れ
る。そして、ドレイン電流はドレイン電極３４に印加さ
れる電圧に比例して流れる。

【００４５】本実施の形態においても、ボディ領域１８
に絶縁層４０を有することにより、絶縁層４０を有さな
い構造に比べてｐ⁺型ボディ領域１８−ｎ^-型エピタキシ
ャル領域１５の接合領域で形成される空乏層の幅を拡げ
ることができ、したがって、この空乏層の幅で決定され
る耐圧が向上する。

【００４６】また、絶縁層４０は、前記ボディ領域１８
だけでなく、エピタキシャル領域１５またはソース領域
１２のいずれかに、あるいは複数の箇所において形成す
ることができる。

【００４７】（第５の実施の形態）図７には、本発明に
係るＵＭＯＳトランジスタの要部の基本構造が模式的に
示されている。この実施の形態に係るＭＯＳトランジス
タ４０００は、ドレイン電流が基板の上下方向に流れる
縦型である点で前記第４の実施の形態と基本的には同じ
であるが、ゲート電極がトレンチ構造を有する点で前記
第４の実施の形態と異なっている。

【００４８】具体的には、ドレイン領域を構成するｎ⁺
型シリコン基板１４およびこの基板上に形成された高抵
抗層であるｎ^-型のエピタキシャル領域１５とからシリ
コン基板１０が構成されている。そして、エピタキシャ
ル領域１５の表面部にｐ^-型のボディ領域１８が形成さ
れ、このボディ領域１８の表面にｎ⁺型のソース領域１
２が形成されている。そして、シリコン基板１０には縦
方向にトレンチ状のゲート絶縁膜２０（図７には一部の
みを示す）が形成され、その内部にゲート電極３０が形
成されている。そして、前記ゲート絶縁膜２０表面にチ
ャネル領域１６が形成されている。また、絶縁層４０は
ｐ^-型のボディ領域１８に形成されている。

【００４９】そして、前記絶縁層４０は、少なくとも、
逆バイアスのときに、前記ｐ^-型のボディ領域１８とｎ^-
型のエピタキシャル領域１５との接合領域で形成される
空乏層（図示せず）に含まれる状態で形成されている。

【００５０】このＭＯＳトランジスタ４０００において
も、前記第４の実施の形態と同様に、ゲート電極３０に
印加される電圧を制御することによって、チャネル領域
１６にｎチャネルが形成され、ソース領域１２とドレイ
ン領域１４とが導通され、シリコン基板１０の厚さ方向
（縦方向）にドレイン電流が流れる。

【００５１】本実施の形態においても、ボディ領域１８
に絶縁層４０を有することにより、絶縁層４０を有さな
い構造に比べてｐ^-型ボディ領域１８−ｎ^-型エピタキシ
ャル領域１５の接合領域で形成される空乏層の幅を拡げ
ることができ、したがって、この空乏層の幅で決定され
る耐圧が向上する。

【００５２】また、絶縁層４０は、前記ボディ領域１８
だけでなく、エピタキシャル領域１５またはソース領域
１２のいずれかに、あるいは複数の箇所において形成す
ることができる。

【００５３】（第６の実施の形態）図８には、本発明に
係るｐｎ接合が適用された縦型のＭＯＳ・バイポーラ複
合トランジスタ（ＩＧＢＴ；ＩｎｓｕｌａｔｅｄＧａ
ｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）の要部
の基本構造が模式的に示され、図９には、その等価回路
が示されている。このＩＧＢＴ５０００は、ＭＯＳトラ
ンジスタ（Ｍ１）とＰＮＰトランジスタＱ１とがインバ
ーテッドダーリンドン接続した複合トランジスタであ
る。なお、図９において、符号Ｑ２は寄生ｐｎｐトラン
ジスタを示す。前述した第４の実施の形態に係るＭＯＳ
トランジスタ３０００との断面構造上の相違は、デバイ
スの最下層にｐ⁺型のシリコン層１７が設けられている
ことである。

【００５４】すなわち、本実施の形態に係るＩＧＢＴ５
０００は、コレクタ領域を構成するｐ⁺型のシリコン層
１７上に、ｎ⁺型のシリコン層５４（１４）およびｎ^-型
のエピタキシャル領域１５が形成されて、シリコン基板
１０を構成している。そして、エピタキシャル領域１５
にはｐ⁺型のボディ領域１８が形成され、このボディ領
域１８にはｎ⁺型のエミッタ領域５２（１２）が形成さ
れている。シリコン基板１０の表面には、前記エミッタ
領域５２に隣接する位置にゲート絶縁膜２０が形成され
ている。このゲート絶縁膜２０の直下の部分は、チャネ
ル領域１６を構成している。そして、ｐ⁺型のボディ領
域１８内には絶縁層４０が形成されている。

【００５５】前記絶縁層４０は、少なくとも、逆バイア
スのときに、前記ｐ⁺型のボディ領域１８とｎ^-型のエピ
タキシャル領域１５との接合領域で形成される空乏層
（図示せず）に含まれる状態で形成されている。

【００５６】さらに、ゲート絶縁膜２０の上にはゲート
電極３０が、エミッタ領域５２およびコレクタ領域１７
の表面にはそれぞれエミッタ電極６２およびコレクタ電
極６４が形成されている。

【００５７】このＩＧＢＴ５０００においては、ゲート
電極３０の電圧を制御することにより、チャネル領域１
６にｎチャネルが形成され、エミッタ領域５２からチャ
ネルを通して電子がコレクタ領域１７に流れる。それに
対応してコレクタ領域１７から正孔が注入されるので、
ｎ⁺型のシリコン層５４に伝導度変調が起こり、オン抵
抗が低下する。したがって、ＩＧＢＴはＭＯＳトランジ
スタに比較して高耐圧に適したデバイスである。

【００５８】また、絶縁層４０は、前記ボディ領域１８
だけでなく、エピタキシャル領域１５またはエミッタ領
域５２のいずれかに、あるいは複数の箇所において形成
することができる。

【００５９】なお、本発明は、図８に示したプレーナ構
造のＩＧＢＴに限定されず、トレンチゲートを用いたＩ
ＧＢＴにも適用できる。

【００６０】以上、本発明の好適な実施の形態について
述べたが、本発明はこれに限定されず、種々の態様の素
子に適用できる。例えば、実施の形態４〜６にかかる例
では、本発明をｎチャネルＭＯＳトランジスタ適用した
場合について述べたが、同様にｐチャネルＭＯＳトラン
ジスタにも適用でき、同様の作用効果が得られる。ま
た、実施の形態１〜３においては、ｎ型基板を用いた場
合について述べたが、同様にｐ型基板を用いた素子に適
用でき、同様の作用効果を得ることができる。

【００６１】

【図面の簡単な説明】

【図１】（Ａ）〜（Ｃ）は、本発明をｐｎ接合ダイオー
ドに適応した場合の構成例を模式的に示す断面図であ
る。

【図２】本発明の第１の実施の形態に係るｐｎ接合型ダ
イオードの基本構造を模式的に示す断面図である。

【図３】図２に示すｐｎ接合ダイオードと比較例につい
て求めた、逆バイアス状態における電圧−電流曲線を表
す図である。

【図４】本発明の第２の実施の形態に係るＳＩＴの基本
構造を模式的に示す断面図である。

【図５】本発明の第３の実施の形態に係るＳＩＴの基本
構造を模式的に示す断面図である。

【図６】本発明の第４の実施の形態に係る縦型のパワー
ＭＯＳトランジスタの基本構造を模式的に示す断面図で
ある。

【図７】本発明の第５の実施の形態に係るトレンチゲー
ト型のパワーＭＯＳトランジスタの基本構造を模式的に
示す断面図である。

【図８】本発明の第６の実施の形態に係るＩＧＢＴの基
本構造を模式的に示す断面図である。

【図９】図８に示すＩＧＢＴの等価回路である。

【図１０】従来の一般的なｐｎ接合ダイオードの基本構
造を模式的に示す断面図である。

【図１１】ベベル構造のｐｎ接合を示す図である。

【符号の説明】

１０シリコン基板１２ソース領域１４ドレイン領域１６チャネル領域１８ボディ領域２０ゲート絶縁膜３０ゲート電極３２ソース電極３４ドレイン電極４０絶縁層５０ｐ型領域６０ｎ型領域７０空乏層１００，２００，３００ｐｎ接合ダイオード

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 29/80 (72)発明者鈴木隆司愛知県愛知郡長久手町大字長湫字横道41番地の１株式会社豊田中央研究所内 (72)発明者上杉勉愛知県愛知郡長久手町大字長湫字横道41番地の１株式会社豊田中央研究所内

Claims

【特許請求の範囲】

【請求項１】ｐ型の半導体からなるｐ型領域と、ｎ型
半導体からなるｎ型領域とが接合したｐｎ接合を含む半
導体装置において、前記ｐ型領域および前記ｎ型領域の少なくとも一方に、
絶縁領域が形成され、この絶縁領域は、その少なくとも一部が、逆バイアスの
ときにｐｎ接合によって形成される空乏層の内部に存在
する状態で形成された、ｐｎ接合を含む半導体装置。