JPH1127062A - 差動増幅器及び演算増幅器 - Google Patents
差動増幅器及び演算増幅器Info
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- JPH1127062A JPH1127062A JP9195067A JP19506797A JPH1127062A JP H1127062 A JPH1127062 A JP H1127062A JP 9195067 A JP9195067 A JP 9195067A JP 19506797 A JP19506797 A JP 19506797A JP H1127062 A JPH1127062 A JP H1127062A
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- 238000003199 nucleic acid amplification method Methods 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
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- 230000007423 decrease Effects 0.000 description 1
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Abstract
(57)【要約】
【課題】 入力電圧の範囲を拡大した差動増幅器及び正
常な出力を得ることが可能な演算増幅器を提供すること
である。 【解決手段】 入力段１と出力段２を備えた差動増幅器
１０において，出力段２に，差動増幅器１０の第１のＮ
ＭＯＳ４側の出力電圧をレベルシフトして，第４及び第
５のＰＭＯＳ７，８の入力電圧をバイアスするバイアス
段３を設ける。かかる構成によれば，出力段２の電圧降
下を最小限に抑えることができ，入力段１に供給できる
入力電圧の範囲を電源電圧Ｖdd＋にまで拡大できる。演
算増幅器４０は，差動増幅器１０の後段において，差動
増幅器１０の第２のＮＭＯＳ５側の出力電圧をレベルシ
フトして出力するレベルシフト段２０と，レベルシフト
段２０の出力電圧を外部へ出力する出力バッファ段３０
を設ける。かかる構成によれば，出力バッファ段３０が
動作し正常な出力が得ることができる。
常な出力を得ることが可能な演算増幅器を提供すること
である。 【解決手段】 入力段１と出力段２を備えた差動増幅器
１０において，出力段２に，差動増幅器１０の第１のＮ
ＭＯＳ４側の出力電圧をレベルシフトして，第４及び第
５のＰＭＯＳ７，８の入力電圧をバイアスするバイアス
段３を設ける。かかる構成によれば，出力段２の電圧降
下を最小限に抑えることができ，入力段１に供給できる
入力電圧の範囲を電源電圧Ｖdd＋にまで拡大できる。演
算増幅器４０は，差動増幅器１０の後段において，差動
増幅器１０の第２のＮＭＯＳ５側の出力電圧をレベルシ
フトして出力するレベルシフト段２０と，レベルシフト
段２０の出力電圧を外部へ出力する出力バッファ段３０
を設ける。かかる構成によれば，出力バッファ段３０が
動作し正常な出力が得ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は，半導体集積回路に
おいて使用されている差動増幅器及び演算増幅器に関す
るものであり，特に差動増幅器の入力電圧の範囲を拡大
し，演算増幅器の出力を正常に得ることができるものに
関する。
おいて使用されている差動増幅器及び演算増幅器に関す
るものであり，特に差動増幅器の入力電圧の範囲を拡大
し，演算増幅器の出力を正常に得ることができるものに
関する。
【０００２】
【従来の技術】従来の半導体集積回路において，入力信
号を増幅する手段として，例えば，相補型ＭＯＳトラン
ジスタ（以下，ＣＭＯＳという。）やバイポーラトラン
ジスタ等で構成された差動増幅器が使用されている。差
動増幅器としては，温度ドリフトが非常に少なく動作速
度が速いＣＯＭＳ型のものが知られている。
号を増幅する手段として，例えば，相補型ＭＯＳトラン
ジスタ（以下，ＣＭＯＳという。）やバイポーラトラン
ジスタ等で構成された差動増幅器が使用されている。差
動増幅器としては，温度ドリフトが非常に少なく動作速
度が速いＣＯＭＳ型のものが知られている。
【０００３】図３は，従来の一般的なＣＯＭＳ型の差動
増幅器１００を示す構成図である。差動増幅器１００
は，電源電圧Ｖdd＋（例えば５．０Ｖ）と接地電位（Ｇ
ＮＤ）の間に接続されており，正相入力端子Ｖｉｎ＋及
び逆相入力端子Ｖｉｎ−から供給された入力電圧の差に
応じた差動増幅を行ってノードＮ１に出力するように構
成されている。
増幅器１００を示す構成図である。差動増幅器１００
は，電源電圧Ｖdd＋（例えば５．０Ｖ）と接地電位（Ｇ
ＮＤ）の間に接続されており，正相入力端子Ｖｉｎ＋及
び逆相入力端子Ｖｉｎ−から供給された入力電圧の差に
応じた差動増幅を行ってノードＮ１に出力するように構
成されている。
【０００４】差動増幅回路１００は，入力段１０１と出
力段１０２から主に構成されている。入力段１０１は，
入力用の第１及び第２のＮチャンネルＭＯＳトランジス
タ（以下，ＮＭＯＳという。）１０３，１０４と，定電
流源用の第３のＮＭＯＳ１０５より構成されている。出
力段１０２は，能動負荷用の第４及び第５のＰチャンネ
ルトランジスタ（以下，ＰＭＯＳという。）１０６，１
０７より構成されている。
力段１０２から主に構成されている。入力段１０１は，
入力用の第１及び第２のＮチャンネルＭＯＳトランジス
タ（以下，ＮＭＯＳという。）１０３，１０４と，定電
流源用の第３のＮＭＯＳ１０５より構成されている。出
力段１０２は，能動負荷用の第４及び第５のＰチャンネ
ルトランジスタ（以下，ＰＭＯＳという。）１０６，１
０７より構成されている。
【０００５】入力段１０１において，第１のＮＭＯＳ１
０３のゲートは，正相入力端子Ｖｉｎ＋に接続され，第
２のＮＭＯＳ１０４のゲートは，逆相入力端子Ｖｉｎ−
に接続され，第１及び第２のＮＭＯＳ１０３，１０４
は，差動増幅器１００における差動対になる。また，第
３のＮＭＯＳ１０５のゲートは，バイアス電圧Ｖbbに接
続され，ドレインは，第１及び第２のＮＭＯＳ１０３，
１０４のドレインに共通接続され，ソースは，接地電位
に接続されている。
０３のゲートは，正相入力端子Ｖｉｎ＋に接続され，第
２のＮＭＯＳ１０４のゲートは，逆相入力端子Ｖｉｎ−
に接続され，第１及び第２のＮＭＯＳ１０３，１０４
は，差動増幅器１００における差動対になる。また，第
３のＮＭＯＳ１０５のゲートは，バイアス電圧Ｖbbに接
続され，ドレインは，第１及び第２のＮＭＯＳ１０３，
１０４のドレインに共通接続され，ソースは，接地電位
に接続されている。
【０００６】また，出力段１０２において，第４及び第
５のＰＭＯＳ１０６，１０７の各ゲートは，ノードＮ２
に共通接続されると共に第１のＮＭＯＳ１０３のドレイ
ンに接続され，第４のＰＭＯＳ１０６のドレインは，ノ
ードＮ２を介して第１のＮＭＯＳ１０３のドレインに接
続され，第５のＰＭＯＳ１０７のドレインは，ノードＮ
１を介して第２のＮＭＯＳ１０４のドレインに接続さ
れ，第４及び第５のＰＭＯＳ１０６，１０７の各ソース
は，電源電圧Ｖdd＋に接続されている。第４及び第５の
ＰＭＯＳ１０６，１０７は，いわゆる電流ミラー回路と
して構成されており，ノードＮ２の電圧で，第４及び第
５のＰＭＯＳ１０６，１０７がオン，オフ動作するよう
に構成されている。
５のＰＭＯＳ１０６，１０７の各ゲートは，ノードＮ２
に共通接続されると共に第１のＮＭＯＳ１０３のドレイ
ンに接続され，第４のＰＭＯＳ１０６のドレインは，ノ
ードＮ２を介して第１のＮＭＯＳ１０３のドレインに接
続され，第５のＰＭＯＳ１０７のドレインは，ノードＮ
１を介して第２のＮＭＯＳ１０４のドレインに接続さ
れ，第４及び第５のＰＭＯＳ１０６，１０７の各ソース
は，電源電圧Ｖdd＋に接続されている。第４及び第５の
ＰＭＯＳ１０６，１０７は，いわゆる電流ミラー回路と
して構成されており，ノードＮ２の電圧で，第４及び第
５のＰＭＯＳ１０６，１０７がオン，オフ動作するよう
に構成されている。
【０００７】以上のように構成された差動増幅器１００
において，正相入力端子Ｖｉｎ＋及び逆相入力端子Ｖｉ
ｎ−から第１及び第２のＮＭＯＳ１０３，１０４に対し
てそれぞれ入力電圧が供給されると、その入力電圧が差
動増幅器１００で差動増幅され、ノードＮ１に出力され
る。
において，正相入力端子Ｖｉｎ＋及び逆相入力端子Ｖｉ
ｎ−から第１及び第２のＮＭＯＳ１０３，１０４に対し
てそれぞれ入力電圧が供給されると、その入力電圧が差
動増幅器１００で差動増幅され、ノードＮ１に出力され
る。
【０００８】
【発明が解決しようとする課題】ところで，従来の差動
増幅器１００において，第４及び第５のＰＭＯＳ１０
６，１０７が，オン動作した場合には，第４及び第５の
ＰＭＯＳ１０６，１０７は，第１及び第２のＮＭＯＳ１
０３，１０４に対してそれぞれ負荷トランジスタとして
機能し，電圧降下を生じさせる。第１のＮＭＯＳ１０３
のドレインの電圧は，電源電圧Ｖdd＋から第４のＰＭＯ
Ｓ１０６の電圧降下分だけ低い電圧になり，同様に第２
のＮＭＯＳ１０４のドレインの電圧は，電源電圧Ｖdd＋
から第４のＰＭＯＳ１０６の電圧降下分だけ低い電圧に
なる。また，第４及び第５のＰＭＯＳ１０６，１０７
が，正常にオン動作をするためには，第４及び第５のＰ
ＭＯＳ１０６，１０７のゲート−ソース間電圧が，スレ
ッショルド電圧Ｖth（例えば０．８Ｖ）程度は最低限必
要になる。即ち，第４及び第５のＰＭＯＳ１０６，１０
７のゲートの電圧が，電源電圧Ｖdd＋からスレッショル
ド電圧Ｖth分だけ低い電圧（例えば４．２Ｖ）になる
と，第４及び第５のＰＭＯＳ１０６，１０７が，正常に
オン動作する。ここで，第１及び第２のＮＭＯＳ１０
３，１０４の各ゲートに入力電圧が供給された場合に
は，第１及び第２のＮＭＯＳ１０３，１０４がオン動作
し，ノードＮ２の電圧が降下する。そして，ノードＮ２
の電圧が，電源電圧Ｖdd＋からスレッショルド電圧Ｖth
分だけ低い電圧になると，第４及び第５のＰＭＯＳ１０
６，１０７の各ゲートは，ノードＮ２に接続されている
ので，第４及び第５のＰＭＯＳ１０６，１０７の各ゲー
トの電圧が，電源電圧Ｖdd＋からスレッショルド電圧Ｖ
th分だけ低い電圧となり，第４及び第５のＰＭＯＳ１０
６，１０７が共にオン動作をする。
増幅器１００において，第４及び第５のＰＭＯＳ１０
６，１０７が，オン動作した場合には，第４及び第５の
ＰＭＯＳ１０６，１０７は，第１及び第２のＮＭＯＳ１
０３，１０４に対してそれぞれ負荷トランジスタとして
機能し，電圧降下を生じさせる。第１のＮＭＯＳ１０３
のドレインの電圧は，電源電圧Ｖdd＋から第４のＰＭＯ
Ｓ１０６の電圧降下分だけ低い電圧になり，同様に第２
のＮＭＯＳ１０４のドレインの電圧は，電源電圧Ｖdd＋
から第４のＰＭＯＳ１０６の電圧降下分だけ低い電圧に
なる。また，第４及び第５のＰＭＯＳ１０６，１０７
が，正常にオン動作をするためには，第４及び第５のＰ
ＭＯＳ１０６，１０７のゲート−ソース間電圧が，スレ
ッショルド電圧Ｖth（例えば０．８Ｖ）程度は最低限必
要になる。即ち，第４及び第５のＰＭＯＳ１０６，１０
７のゲートの電圧が，電源電圧Ｖdd＋からスレッショル
ド電圧Ｖth分だけ低い電圧（例えば４．２Ｖ）になる
と，第４及び第５のＰＭＯＳ１０６，１０７が，正常に
オン動作する。ここで，第１及び第２のＮＭＯＳ１０
３，１０４の各ゲートに入力電圧が供給された場合に
は，第１及び第２のＮＭＯＳ１０３，１０４がオン動作
し，ノードＮ２の電圧が降下する。そして，ノードＮ２
の電圧が，電源電圧Ｖdd＋からスレッショルド電圧Ｖth
分だけ低い電圧になると，第４及び第５のＰＭＯＳ１０
６，１０７の各ゲートは，ノードＮ２に接続されている
ので，第４及び第５のＰＭＯＳ１０６，１０７の各ゲー
トの電圧が，電源電圧Ｖdd＋からスレッショルド電圧Ｖ
th分だけ低い電圧となり，第４及び第５のＰＭＯＳ１０
６，１０７が共にオン動作をする。
【０００９】しかしながら，第４のＰＭＯＳ１０６のゲ
ート及びドレインに接続された第１のＮＭＯＳ１０３の
ドレインの電圧は，第４のＰＭＯＳ１０６のオン動作に
よる電圧降下により，少なくとも電源電圧Ｖdd＋からス
レッショルド電圧Ｖth分だけ低い電圧となる。この状態
で，第１のＮＭＯＳ１０３が正常にオン動作をするため
には，第１のＮＭＯＳ１０３のゲートに供給される入力
電圧が，電源電圧Ｖdd＋からスレッショルド電圧Ｖth分
だけ低い電圧より僅かに上回った電圧又は下回った電圧
に制限される。即ち，電源電圧Ｖdd＋を例えば５．０Ｖ
とし，第４のＰＭＯＳ１０６のスレッショルド電圧Ｖth
を例えば０．８Ｖとすると，電源電圧Ｖdd＋からスレッ
ショルド電圧Ｖth分だけ低い電圧は例えば４．２Ｖとな
り，第１のＮＭＯＳ１０３のドレインの電圧も例えば
４．２Ｖとなる。ここで，通常のトランジスタにおい
て，ゲート−ドレイン間電圧は，逆電圧として最大でも
０．２Ｖまで許容できるように設計されており，図示の
例では，第１のＮＭＯＳ１０３のゲートに供給できる入
力電圧の最大値は例えば４．４Ｖまでとなる。
ート及びドレインに接続された第１のＮＭＯＳ１０３の
ドレインの電圧は，第４のＰＭＯＳ１０６のオン動作に
よる電圧降下により，少なくとも電源電圧Ｖdd＋からス
レッショルド電圧Ｖth分だけ低い電圧となる。この状態
で，第１のＮＭＯＳ１０３が正常にオン動作をするため
には，第１のＮＭＯＳ１０３のゲートに供給される入力
電圧が，電源電圧Ｖdd＋からスレッショルド電圧Ｖth分
だけ低い電圧より僅かに上回った電圧又は下回った電圧
に制限される。即ち，電源電圧Ｖdd＋を例えば５．０Ｖ
とし，第４のＰＭＯＳ１０６のスレッショルド電圧Ｖth
を例えば０．８Ｖとすると，電源電圧Ｖdd＋からスレッ
ショルド電圧Ｖth分だけ低い電圧は例えば４．２Ｖとな
り，第１のＮＭＯＳ１０３のドレインの電圧も例えば
４．２Ｖとなる。ここで，通常のトランジスタにおい
て，ゲート−ドレイン間電圧は，逆電圧として最大でも
０．２Ｖまで許容できるように設計されており，図示の
例では，第１のＮＭＯＳ１０３のゲートに供給できる入
力電圧の最大値は例えば４．４Ｖまでとなる。
【００１０】こうして，入力用に用いられるトランジス
タの特性によっては，電源電圧Ｖdd＋から所定電圧，例
えば０．６Ｖ〜１．０Ｖ程度低い電圧にまで入力電圧が
制限される。また，通常，第２のＮＭＯＳ１０４には，
第１のＮＭＯＳ１０３に供給される入力電圧に対して逆
位相の入力電圧が供給される。従って，第１及び第２の
ＮＭＯＳ１０３，１０４に供給される入力電圧の範囲
は，第４のＰＭＯＳ１０６の電圧降下により，最大で
も，電源電圧Ｖdd＋から第４のＰＭＯＳ１０６の電スレ
ッショルド電圧Ｖth分だけ低い電位より僅かに上回った
範囲に制限される。特に，例えば電源電圧源Ｖdd＋が例
えば１Ｖ程度の低電源電圧の場合には，出力段による電
圧降下により入力電圧が供給できなくなるという不安が
生じる。
タの特性によっては，電源電圧Ｖdd＋から所定電圧，例
えば０．６Ｖ〜１．０Ｖ程度低い電圧にまで入力電圧が
制限される。また，通常，第２のＮＭＯＳ１０４には，
第１のＮＭＯＳ１０３に供給される入力電圧に対して逆
位相の入力電圧が供給される。従って，第１及び第２の
ＮＭＯＳ１０３，１０４に供給される入力電圧の範囲
は，第４のＰＭＯＳ１０６の電圧降下により，最大で
も，電源電圧Ｖdd＋から第４のＰＭＯＳ１０６の電スレ
ッショルド電圧Ｖth分だけ低い電位より僅かに上回った
範囲に制限される。特に，例えば電源電圧源Ｖdd＋が例
えば１Ｖ程度の低電源電圧の場合には，出力段による電
圧降下により入力電圧が供給できなくなるという不安が
生じる。
【００１１】従って，本発明は，上記のような問題点に
鑑みてなされたものであり，その目的は，差動増幅器に
おいて，出力段による電圧降下を最小限に抑えて，入力
段に供給できる入力電圧の範囲を拡大できる，新規かつ
改良された差動増幅器を提供することにある。
鑑みてなされたものであり，その目的は，差動増幅器に
おいて，出力段による電圧降下を最小限に抑えて，入力
段に供給できる入力電圧の範囲を拡大できる，新規かつ
改良された差動増幅器を提供することにある。
【００１２】本発明の別な目的は，入力電圧の範囲が電
源電圧の付近にまで改善しても，正常な出力を得ること
が可能な新規かつ改良された演算増幅器を提供すること
である。
源電圧の付近にまで改善しても，正常な出力を得ること
が可能な新規かつ改良された演算増幅器を提供すること
である。
【００１３】
【課題を解決するための手段】以上の課題を解決するた
めに，請求項１の発明は，各ゲートを介して入力信号が
供給される入力用の第１及び第２のトランジスタと，ゲ
ートがバイアス電圧に接続され，ドレインが前記入力用
の第１及び第２のトランジスタの各ソースに共通接続さ
れ，ソースが接地電位に接続された定電流源用の第３の
トランジスタとから成る入力段と，各ゲートが共通接続
され，各ドレインが対応する前記入力用の第１及び第２
のトランジスタのドレインにそれぞれ接続され，各ソー
スが電源電圧に接続された能動負荷用の第４及び第５の
トランジスタとから成る出力段を備え，前記入力段から
入力された入力信号を差動増幅して，前記出力段から出
力する差動増幅器において，前記出力段に，前記差動増
幅器の一方の出力をレベルシフトして，前記第４及び第
５のトランジスタの入力電圧をバイアスするバイアス段
を設けたことを特徴とする。
めに，請求項１の発明は，各ゲートを介して入力信号が
供給される入力用の第１及び第２のトランジスタと，ゲ
ートがバイアス電圧に接続され，ドレインが前記入力用
の第１及び第２のトランジスタの各ソースに共通接続さ
れ，ソースが接地電位に接続された定電流源用の第３の
トランジスタとから成る入力段と，各ゲートが共通接続
され，各ドレインが対応する前記入力用の第１及び第２
のトランジスタのドレインにそれぞれ接続され，各ソー
スが電源電圧に接続された能動負荷用の第４及び第５の
トランジスタとから成る出力段を備え，前記入力段から
入力された入力信号を差動増幅して，前記出力段から出
力する差動増幅器において，前記出力段に，前記差動増
幅器の一方の出力をレベルシフトして，前記第４及び第
５のトランジスタの入力電圧をバイアスするバイアス段
を設けたことを特徴とする。
【００１４】この請求項１の発明によれば，差動増幅器
の一方の出力は，バイアス段によってレベルシフトさ
れ，第４及び第５のトランジスタの入力電圧をバイアス
する。バイアスされた第４及び第５のトランジスタはオ
ン動作し，第４及び第５のトランジスタは，第１及び第
２のトランジスタに対してそれぞれ負荷トランジスタと
して機能し，電圧降下を生じさせる。ここで，第４及び
第５のトランジスタの電圧降下は，第４及び第５のソー
スードレイン間電圧と等しくなる。こうして，出力段に
よる電圧降下を最小限に抑えることができる。
の一方の出力は，バイアス段によってレベルシフトさ
れ，第４及び第５のトランジスタの入力電圧をバイアス
する。バイアスされた第４及び第５のトランジスタはオ
ン動作し，第４及び第５のトランジスタは，第１及び第
２のトランジスタに対してそれぞれ負荷トランジスタと
して機能し，電圧降下を生じさせる。ここで，第４及び
第５のトランジスタの電圧降下は，第４及び第５のソー
スードレイン間電圧と等しくなる。こうして，出力段に
よる電圧降下を最小限に抑えることができる。
【００１５】なお，請求項１に記載した差動増幅器にお
いて，請求項２の発明のように，前記バイアス段は，ゲ
ートが差動増幅器の一方の出力に接続され，ドレインが
電源電圧又は接地電位に接続され，ソースが前記第４及
び第５のトランジスタの各ゲートに共通接続された第６
のトランジスタと，ゲートがバイアス電圧に接続され，
ドレインが前記第４及び第５のトランジスタの各ゲート
に共通接続され，ソースが接地電位に接続された定電流
源用の第７のトランジスタとから成るように構成するの
が良い。
いて，請求項２の発明のように，前記バイアス段は，ゲ
ートが差動増幅器の一方の出力に接続され，ドレインが
電源電圧又は接地電位に接続され，ソースが前記第４及
び第５のトランジスタの各ゲートに共通接続された第６
のトランジスタと，ゲートがバイアス電圧に接続され，
ドレインが前記第４及び第５のトランジスタの各ゲート
に共通接続され，ソースが接地電位に接続された定電流
源用の第７のトランジスタとから成るように構成するの
が良い。
【００１６】この請求項２の発明によれば，第６のトラ
ンジスタのスレッショルド電圧と第４及び第５のトラン
ジスタのソース−ドレイン間電圧の和が，第４及び第５
のトランジスタのスレッショルド電圧と等しくなるよう
に動作する。
ンジスタのスレッショルド電圧と第４及び第５のトラン
ジスタのソース−ドレイン間電圧の和が，第４及び第５
のトランジスタのスレッショルド電圧と等しくなるよう
に動作する。
【００１７】また，請求項３の発明は，請求項１又は２
に記載の差動増幅器の後段に，前記差動増幅器の他方の
出力をレベルシフトして出力するレベルシフト段と，前
記レベルシフト段の出力を外部へ出力する出力バッファ
段とを設けたことを特徴とする演算増幅器を構成するこ
とである。
に記載の差動増幅器の後段に，前記差動増幅器の他方の
出力をレベルシフトして出力するレベルシフト段と，前
記レベルシフト段の出力を外部へ出力する出力バッファ
段とを設けたことを特徴とする演算増幅器を構成するこ
とである。
【００１８】この請求項３の発明によれば，電源電圧付
近にまで上昇した差動増幅器の他方の出力電圧を，レベ
ルシフト段によって接地方向にレベルシフトして，出力
バッファ段に出力することにより，出力バッファ段が動
作し正常な出力を得ることができる。
近にまで上昇した差動増幅器の他方の出力電圧を，レベ
ルシフト段によって接地方向にレベルシフトして，出力
バッファ段に出力することにより，出力バッファ段が動
作し正常な出力を得ることができる。
【００１９】なお，請求項３に記載した演算増幅器にお
いて，請求項４の発明のように，前記レベルシフト段
は，ゲートが前記差動増幅器の他方の出力に接続され，
ドレインが電源電圧に接続された第８のトランジスタ
と，ゲートがバイアス電圧に接続され，ソースが接地電
位に接続され，ドレインが前記第８のトランジスタのソ
ースに共通接続されると共にレベルシフト段の出力に接
続された定電流源用の第９のトランジスタとから成るよ
うに構成するのが好ましい。また，請求項５の発明のよ
うに，前記出力バッファ段は，ゲートが前記レベルシフ
ト段の出力に接続され，ソースが電源電圧に接続され，
ドレインが出力端子に接続された第１０のトランジスタ
と，ゲートがバイアス電圧に接続され，ソースが接地電
位に接続され，ドレインが前記第１０のトランジスタの
ドレインに接続された定電流源用の第１１のトランジス
タとから成るように構成するのが好ましい。
いて，請求項４の発明のように，前記レベルシフト段
は，ゲートが前記差動増幅器の他方の出力に接続され，
ドレインが電源電圧に接続された第８のトランジスタ
と，ゲートがバイアス電圧に接続され，ソースが接地電
位に接続され，ドレインが前記第８のトランジスタのソ
ースに共通接続されると共にレベルシフト段の出力に接
続された定電流源用の第９のトランジスタとから成るよ
うに構成するのが好ましい。また，請求項５の発明のよ
うに，前記出力バッファ段は，ゲートが前記レベルシフ
ト段の出力に接続され，ソースが電源電圧に接続され，
ドレインが出力端子に接続された第１０のトランジスタ
と，ゲートがバイアス電圧に接続され，ソースが接地電
位に接続され，ドレインが前記第１０のトランジスタの
ドレインに接続された定電流源用の第１１のトランジス
タとから成るように構成するのが好ましい。
【００２０】
【発明の実施の形態】以下、添付の図面を参照しながら
本発明の好ましい実施の形態について説明する。なお，
以下の説明において，略同一の機能及び構成を有する構
成要素については，同一の符号を付することにより，重
複説明を省略する。
本発明の好ましい実施の形態について説明する。なお，
以下の説明において，略同一の機能及び構成を有する構
成要素については，同一の符号を付することにより，重
複説明を省略する。
【００２１】（第１の実施形態）図１は，本発明の実施
例を示す差動増幅器１０の回路図である。差動増幅回路
１０は，入力段１，出力段２及びバイアス段３から主に
構成されており，入電源電圧Ｖdd＋（例えば５．０Ｖ）
と接地電位（ＧＮＤ）の間に接続されている。そして，
差動増幅回路１０は，正相入力端子Ｖｉｎ＋及び逆相入
力端子Ｖｉｎ−から供給された入力電圧の差に応じた差
動増幅を行ってノードＮ１に出力するように構成されて
いる。
例を示す差動増幅器１０の回路図である。差動増幅回路
１０は，入力段１，出力段２及びバイアス段３から主に
構成されており，入電源電圧Ｖdd＋（例えば５．０Ｖ）
と接地電位（ＧＮＤ）の間に接続されている。そして，
差動増幅回路１０は，正相入力端子Ｖｉｎ＋及び逆相入
力端子Ｖｉｎ−から供給された入力電圧の差に応じた差
動増幅を行ってノードＮ１に出力するように構成されて
いる。
【００２２】入力段１は，入力用の第１及び第２のＮＭ
ＯＳ４，５と，定電流源用の第３のＮＭＯＳ６より構成
されている。出力段２は，能動負荷用の第４及び第５の
ＰＭＯＳ７，８より構成されている。バイアス段３は，
差動増幅器１０の第１のＮＭＯＳ４側の出力電圧をレベ
ルシフトする第６のＮＭＯＳ９と，定電流源用の第７の
ＮＭＯＳ１１より構成されている。
ＯＳ４，５と，定電流源用の第３のＮＭＯＳ６より構成
されている。出力段２は，能動負荷用の第４及び第５の
ＰＭＯＳ７，８より構成されている。バイアス段３は，
差動増幅器１０の第１のＮＭＯＳ４側の出力電圧をレベ
ルシフトする第６のＮＭＯＳ９と，定電流源用の第７の
ＮＭＯＳ１１より構成されている。
【００２３】入力段１において，第１のＮＭＯＳ４のゲ
ートは，正相入力端子Ｖｉｎ＋に接続され，第２のＮＭ
ＯＳ５のゲートは，逆相入力端子Ｖｉｎ−に接続され，
第１及び第２のＮＭＯＳ４，５は，差動増幅器１０にお
ける差動対になる。ここで，第１及び第２のＮＭＯＳ
４，５のゲート−ドレイン間電圧は，逆電圧として例え
ば０．２Ｖまで許容できるように設計されている。ま
た，第３のＮＭＯＳ６のゲートは，バイアス電圧Ｖbbに
接続され，ドレインは，第１及び第２のＮＭＯＳ４，５
の各ソースに共通接続され，ソースは，接地電位に接続
されている。
ートは，正相入力端子Ｖｉｎ＋に接続され，第２のＮＭ
ＯＳ５のゲートは，逆相入力端子Ｖｉｎ−に接続され，
第１及び第２のＮＭＯＳ４，５は，差動増幅器１０にお
ける差動対になる。ここで，第１及び第２のＮＭＯＳ
４，５のゲート−ドレイン間電圧は，逆電圧として例え
ば０．２Ｖまで許容できるように設計されている。ま
た，第３のＮＭＯＳ６のゲートは，バイアス電圧Ｖbbに
接続され，ドレインは，第１及び第２のＮＭＯＳ４，５
の各ソースに共通接続され，ソースは，接地電位に接続
されている。
【００２４】出力段２において，第４及び第５のＰＭＯ
Ｓ７，８の各ゲートは，ノードＮ３に共通接続され，第
４のＰＭＯＳ７のドレインは，第１のＮＭＯＳ４のドレ
インに接続され，第５のＰＭＯＳ８のドレインは，第２
のＮＭＯＳ５のドレインに接続され，第４及び第５のＰ
ＭＯＳ７，８の各ソースは，電源電圧Ｖdd＋に接続され
ている。第４及び第５のＰＭＯＳ７，８のオン状態での
ソース−ドレイン間電圧は，例えば０．２Ｖになるよう
に設計されている。
Ｓ７，８の各ゲートは，ノードＮ３に共通接続され，第
４のＰＭＯＳ７のドレインは，第１のＮＭＯＳ４のドレ
インに接続され，第５のＰＭＯＳ８のドレインは，第２
のＮＭＯＳ５のドレインに接続され，第４及び第５のＰ
ＭＯＳ７，８の各ソースは，電源電圧Ｖdd＋に接続され
ている。第４及び第５のＰＭＯＳ７，８のオン状態での
ソース−ドレイン間電圧は，例えば０．２Ｖになるよう
に設計されている。
【００２５】バイアス段３において，第６のＮＭＯＳ９
のゲートは，差動増幅器１０の第１のＮＭＯＳ４側の出
力に接続され，ドレインは，電源電圧Ｖdd＋に接続さ
れ，ソースは，第４及び第５のＰＭＯＳ７，８の各ゲー
トに共通接続されていると共にノードＮ３に接続されて
いる。また，第７のＮＭＯＳ１１のゲートは，バイアス
電圧Ｖbbに接続され，ドレインは，ノードＮ３を介して
第４及び第５のＰＭＯＳ７，８のトランジスタのゲート
に接続され，ソースは，接地電位に接続されている。な
お，第７のＮＭＯＳ１１は，定電流源として働くが，第
７のＮＭＯＳ１１を例えば抵抗等の他の手段に置き換え
ても良い。
のゲートは，差動増幅器１０の第１のＮＭＯＳ４側の出
力に接続され，ドレインは，電源電圧Ｖdd＋に接続さ
れ，ソースは，第４及び第５のＰＭＯＳ７，８の各ゲー
トに共通接続されていると共にノードＮ３に接続されて
いる。また，第７のＮＭＯＳ１１のゲートは，バイアス
電圧Ｖbbに接続され，ドレインは，ノードＮ３を介して
第４及び第５のＰＭＯＳ７，８のトランジスタのゲート
に接続され，ソースは，接地電位に接続されている。な
お，第７のＮＭＯＳ１１は，定電流源として働くが，第
７のＮＭＯＳ１１を例えば抵抗等の他の手段に置き換え
ても良い。
【００２６】そして，バイアス段３は，差動増幅器１０
の第１のＮＭＯＳ４側の出力電圧を，接地電位の方向に
レベルシフトしてノードＮ３に出力し，第４及び第５の
ＰＭＯＳ７，８の入力電圧をバイアスするように構成さ
れている。即ち，第４及び第５のＰＭＯＳ７，８の各ゲ
ートは，ノードＮ３に接続されているため，第４及び第
５のＰＭＯＳ７，８は，ノードＮ３の電圧で，オン，オ
フ動作するように構成されており，ノードＮ３の電圧
は，電源電圧Ｖdd＋から第４及び第５のＰＭＯＳ７，８
のスレッショルド電圧Ｖth分だけ低い電圧（例えば４．
２Ｖ）になると第４及び第５のＰＭＯＳ７，８が，正常
にオン動作するように構成されている。ノードＮ３の電
圧は，ノードＮ２の電圧から第６のＮＭＯＳ９のスレッ
ショルド電圧Ｖth分だけ低い電圧になり，ノードＮ２の
電圧は，電源電圧Ｖdd＋から第４のＰＭＯＳ７のソース
ードレイン間電圧分だけ低い電圧になる。従って，第４
及び第５のＰＭＯＳ７，８とは特性が異なる第６のＮＭ
ＯＳ９のスレッショルド電圧Ｖth（例えば０．６Ｖ）と
第４のＰＭＯＳ７のソース−ドレイン間電圧（例えば
０．２Ｖ）の和は，第４及び第５のＰＭＯＳ７，８のス
レッショルド電圧Ｖth（例えば０．８Ｖ）と等しくな
る。
の第１のＮＭＯＳ４側の出力電圧を，接地電位の方向に
レベルシフトしてノードＮ３に出力し，第４及び第５の
ＰＭＯＳ７，８の入力電圧をバイアスするように構成さ
れている。即ち，第４及び第５のＰＭＯＳ７，８の各ゲ
ートは，ノードＮ３に接続されているため，第４及び第
５のＰＭＯＳ７，８は，ノードＮ３の電圧で，オン，オ
フ動作するように構成されており，ノードＮ３の電圧
は，電源電圧Ｖdd＋から第４及び第５のＰＭＯＳ７，８
のスレッショルド電圧Ｖth分だけ低い電圧（例えば４．
２Ｖ）になると第４及び第５のＰＭＯＳ７，８が，正常
にオン動作するように構成されている。ノードＮ３の電
圧は，ノードＮ２の電圧から第６のＮＭＯＳ９のスレッ
ショルド電圧Ｖth分だけ低い電圧になり，ノードＮ２の
電圧は，電源電圧Ｖdd＋から第４のＰＭＯＳ７のソース
ードレイン間電圧分だけ低い電圧になる。従って，第４
及び第５のＰＭＯＳ７，８とは特性が異なる第６のＮＭ
ＯＳ９のスレッショルド電圧Ｖth（例えば０．６Ｖ）と
第４のＰＭＯＳ７のソース−ドレイン間電圧（例えば
０．２Ｖ）の和は，第４及び第５のＰＭＯＳ７，８のス
レッショルド電圧Ｖth（例えば０．８Ｖ）と等しくな
る。
【００２７】以上のように構成された差動増幅器１の動
作について説明する。
作について説明する。
【００２８】先ず，正相入力端子Ｖｉｎ＋及び逆相入力
端子Ｖｉｎ−から入力用の第１及び第２のＮＭＯＳ４，
５の各ゲートにそれぞれ入力電圧が供給され，第１及び
第２のＮＭＯＳ４，５がオン動作する。第１のＮＭＯＳ
４がオン状態なのでノードＮ２の電圧が降下する。それ
と同時に，差動増幅器１０の第１のＮＭＯＳ４側の出力
電圧は，ノードＮ２を介して第６のＮＭＯＳ９のゲート
に出力される。
端子Ｖｉｎ−から入力用の第１及び第２のＮＭＯＳ４，
５の各ゲートにそれぞれ入力電圧が供給され，第１及び
第２のＮＭＯＳ４，５がオン動作する。第１のＮＭＯＳ
４がオン状態なのでノードＮ２の電圧が降下する。それ
と同時に，差動増幅器１０の第１のＮＭＯＳ４側の出力
電圧は，ノードＮ２を介して第６のＮＭＯＳ９のゲート
に出力される。
【００２９】バイアス段３は，差動増幅器１０の第１の
ＮＭＯＳ４側の出力電圧を，第６のＮＭＯＳ９により，
接地方向にレベルシフトし，ノードＮ３を介して，第４
及び第５のＰＭＯＳ７，８の各ゲートに出力する。第６
のＮＭＯＳ９の電圧降下は，第６のＮＭＯＳ９のスレッ
ショルド電圧Ｖth（例えば０．６Ｖ）と等しく，ノード
Ｎ３の電圧は，ノードＮ２の電圧から第６のＮＭＯＳ９
のスレッショルド電圧Ｖth分だけ低い電圧になるので，
ノードＮ２の電圧が下がるのに伴い，ノードＮ３の電圧
が，電源電圧Ｖdd＋（例えば５．０Ｖ）から第４及び第
５のＰＭＯＳ７，８のスレッショルド電圧Ｖth分（例え
ば０．８Ｖ）だけ低い電圧（例えば４．２Ｖ）になる。
こうして，バイアス段３は，第４及び第５のＰＭＯＳ
７，８の入力電圧をバイアスし，第４及び第５のＰＭＯ
Ｓ７，８はオン動作する。オン状態の第４及び第５のＰ
ＭＯＳ７，８は第１及び第２のＮＭＯＳ４，５に対して
負荷トランジスタとして機能し，電圧降下を生じさせ
る。ここで，第４及び第５のＰＭＯＳ７，８の電圧降下
は，第４及び第５のＰＭＯＳ７，８のソースードレイン
間電圧（例えば０．２Ｖ）と等しくなる。第１のＮＭＯ
Ｓ４のドレイン電圧は，電源電圧Ｖdd＋から第４のＰＭ
ＯＳ７のソースードレイン間電圧分だけ低い電圧（例え
ば４．８Ｖ）となり，同様に，第２のＮＭＯＳ５のドレ
イン電圧は，電源電圧Ｖdd＋から第５のＰＭＯＳ８のソ
ースードレイン間電圧分だけ低い電圧となる。
ＮＭＯＳ４側の出力電圧を，第６のＮＭＯＳ９により，
接地方向にレベルシフトし，ノードＮ３を介して，第４
及び第５のＰＭＯＳ７，８の各ゲートに出力する。第６
のＮＭＯＳ９の電圧降下は，第６のＮＭＯＳ９のスレッ
ショルド電圧Ｖth（例えば０．６Ｖ）と等しく，ノード
Ｎ３の電圧は，ノードＮ２の電圧から第６のＮＭＯＳ９
のスレッショルド電圧Ｖth分だけ低い電圧になるので，
ノードＮ２の電圧が下がるのに伴い，ノードＮ３の電圧
が，電源電圧Ｖdd＋（例えば５．０Ｖ）から第４及び第
５のＰＭＯＳ７，８のスレッショルド電圧Ｖth分（例え
ば０．８Ｖ）だけ低い電圧（例えば４．２Ｖ）になる。
こうして，バイアス段３は，第４及び第５のＰＭＯＳ
７，８の入力電圧をバイアスし，第４及び第５のＰＭＯ
Ｓ７，８はオン動作する。オン状態の第４及び第５のＰ
ＭＯＳ７，８は第１及び第２のＮＭＯＳ４，５に対して
負荷トランジスタとして機能し，電圧降下を生じさせ
る。ここで，第４及び第５のＰＭＯＳ７，８の電圧降下
は，第４及び第５のＰＭＯＳ７，８のソースードレイン
間電圧（例えば０．２Ｖ）と等しくなる。第１のＮＭＯ
Ｓ４のドレイン電圧は，電源電圧Ｖdd＋から第４のＰＭ
ＯＳ７のソースードレイン間電圧分だけ低い電圧（例え
ば４．８Ｖ）となり，同様に，第２のＮＭＯＳ５のドレ
イン電圧は，電源電圧Ｖdd＋から第５のＰＭＯＳ８のソ
ースードレイン間電圧分だけ低い電圧となる。
【００３０】そして，第１及び第２のＮＭＯＳ４，５の
ゲート−ドレイン間電圧は，逆電圧として例えば０．２
Ｖまで許容できるように設計されているので，第１及び
第２のＮＭＯＳ４，５の各ゲートに電源電圧Ｖdd＋にま
で拡大した入力電圧を供給できる。
ゲート−ドレイン間電圧は，逆電圧として例えば０．２
Ｖまで許容できるように設計されているので，第１及び
第２のＮＭＯＳ４，５の各ゲートに電源電圧Ｖdd＋にま
で拡大した入力電圧を供給できる。
【００３１】以上のように，本実施の形態にかかる差動
増幅器１０によれば，第４及び第５のＰＭＯＳ７，８の
オン，オフ動作を，バイアス段３を介して行うことによ
り，出力段２の電圧降下を，電源電圧Ｖdd＋から第４及
び第５のＰＭＯＳ７，８のソースードレイン間電圧分だ
け低い電圧にして，最小限に抑えることができる。そし
て，第４及び第５のＰＭＯＳ７，８のソースードレイン
間電圧が，第１のＮＭＯＳ４のゲート−ドレイン間電圧
において許容されている逆電圧以下である場合には，第
１及び第２のＮＭＯＳ４，５の入力電圧の範囲を電源電
圧Ｖdd＋にまで拡大することができる。従って，低電源
電圧で動作する半導体集積回路において，本発明の差動
増幅器を使用することにより，入力電圧の範囲を電源電
圧にまで拡大し，出力段による電圧降下により入力電圧
が供給できなくなるという状態は回避される。その結
果，低電源電圧で動作する半導体集積回路を有効に活用
することができる。
増幅器１０によれば，第４及び第５のＰＭＯＳ７，８の
オン，オフ動作を，バイアス段３を介して行うことによ
り，出力段２の電圧降下を，電源電圧Ｖdd＋から第４及
び第５のＰＭＯＳ７，８のソースードレイン間電圧分だ
け低い電圧にして，最小限に抑えることができる。そし
て，第４及び第５のＰＭＯＳ７，８のソースードレイン
間電圧が，第１のＮＭＯＳ４のゲート−ドレイン間電圧
において許容されている逆電圧以下である場合には，第
１及び第２のＮＭＯＳ４，５の入力電圧の範囲を電源電
圧Ｖdd＋にまで拡大することができる。従って，低電源
電圧で動作する半導体集積回路において，本発明の差動
増幅器を使用することにより，入力電圧の範囲を電源電
圧にまで拡大し，出力段による電圧降下により入力電圧
が供給できなくなるという状態は回避される。その結
果，低電源電圧で動作する半導体集積回路を有効に活用
することができる。
【００３２】（第２の実施形態）図２は，本発明の第２
の実施形態にかかる演算増幅器４０の概略構成を示して
いるが，この演算増幅器４０は，差動増幅器１０の後段
に，レベルシフト段２０と出力バッファ段３０を設けた
構成となっている。従って，差動増幅器１０の構成及び
動作については，先に説明した第１の実施形態と同様な
ので，重複説明は省略する。
の実施形態にかかる演算増幅器４０の概略構成を示して
いるが，この演算増幅器４０は，差動増幅器１０の後段
に，レベルシフト段２０と出力バッファ段３０を設けた
構成となっている。従って，差動増幅器１０の構成及び
動作については，先に説明した第１の実施形態と同様な
ので，重複説明は省略する。
【００３３】レベルシフト段２０は，電源電圧Ｖdd＋
（例えば５．０Ｖ）と接地電位の間に直列接続された第
８のＮＭＯＳ２１と定電流源用の第９のＮＭＯＳ２２か
ら主に構成されている。第８のＮＭＯＳ２１ゲートは，
ノードＮ１に接続され，ドレインは，電源電圧Ｖdd＋に
接続されている。ここで，第８のＮＭＯＳ２１のスレッ
ショルド電圧Ｖthは例えば０．８Ｖである。また，第９
のＮＭＯＳ２２のゲートは，バイアス電圧Ｖbbに接続さ
れ，ドレインは，第８のＮＭＯＳ２１のソースに共通接
続されると共にレベルシフト段２０の出力に接続され，
ソースは，接地電位に接続されている。
（例えば５．０Ｖ）と接地電位の間に直列接続された第
８のＮＭＯＳ２１と定電流源用の第９のＮＭＯＳ２２か
ら主に構成されている。第８のＮＭＯＳ２１ゲートは，
ノードＮ１に接続され，ドレインは，電源電圧Ｖdd＋に
接続されている。ここで，第８のＮＭＯＳ２１のスレッ
ショルド電圧Ｖthは例えば０．８Ｖである。また，第９
のＮＭＯＳ２２のゲートは，バイアス電圧Ｖbbに接続さ
れ，ドレインは，第８のＮＭＯＳ２１のソースに共通接
続されると共にレベルシフト段２０の出力に接続され，
ソースは，接地電位に接続されている。
【００３４】出力バッファ段３０は，電源電圧Ｖdd＋と
接地電位の間に直列接続された第１０のＰＭＯＳ３１と
定電流源用の第１１のＮＭＯＳ３２から構成されてい
る。第１０のＰＭＯＳ３１のゲートは，ノードＮ４に接
続され，ドレインは，出力端子３３に接続され，ソース
は，電源電圧Ｖddに接続されている。ここで，第１０の
ＰＭＯＳ３１のスレッショルド電圧Ｖthは例えば０．８
Ｖである。第１１のＮＭＯＳ３２のゲートは，バイアス
電圧Ｖbbに接続され，ドレインは，第１０のＰＭＯＳ３
２のドレインに接続され，ソースは，接地電位に接続さ
れている。
接地電位の間に直列接続された第１０のＰＭＯＳ３１と
定電流源用の第１１のＮＭＯＳ３２から構成されてい
る。第１０のＰＭＯＳ３１のゲートは，ノードＮ４に接
続され，ドレインは，出力端子３３に接続され，ソース
は，電源電圧Ｖddに接続されている。ここで，第１０の
ＰＭＯＳ３１のスレッショルド電圧Ｖthは例えば０．８
Ｖである。第１１のＮＭＯＳ３２のゲートは，バイアス
電圧Ｖbbに接続され，ドレインは，第１０のＰＭＯＳ３
２のドレインに接続され，ソースは，接地電位に接続さ
れている。
【００３５】次に，以上のように構成された演算増幅器
４０の動作について図２を参照しながら説明する。
４０の動作について図２を参照しながら説明する。
【００３６】先ず，正相入力端子Ｖｉｎ＋及び逆相入力
端子Ｖｉｎ−から入力電圧が供給され，差動増幅器１０
で差動増幅され，ノードＮ１を介して，レベルシフト段
２０の第８のＮＭＯＳ２１のゲートに出力される。レベ
ルシフト段２０では，電源電圧Ｖdd＋（例えば５．０
Ｖ）付近にまで上昇したノードＮ１の電圧（例えば４．
８Ｖ）を，第８のＮＭＯＳ２１により接地方向にレベル
シフトして，ノードＮ４を介して，出力バッファ段３０
の第１０のＰＭＯＳ３１のゲートに出力する。その際
に，第８のＮＭＯＳ２１はオン動作するので，第８のＮ
ＭＯＳ２１の電圧降下は，第８のＮＭＯＳ２１のスレッ
ショルド電圧Ｖth（例えば０．８Ｖ）に等しい。そし
て，第１０のＰＭＯＳ３１のゲートには，ノードＮ１の
電圧から第８のＮＭＯＳ２１のスレッシュルド電圧Ｖth
分だけ低い電圧（例えば４．０Ｖ）が入力されることに
なる。こうして，電源電圧Ｖdd＋に近い入力電圧が差動
増幅器１０に供給され，ノードＮ１の電圧と電源電圧Ｖ
dd＋との間の電位差が第１０のＰＭＯＳ３１のスレッシ
ュルド電圧Ｖth（例えば０．８Ｖ）以下になっても，差
動増幅器１０の出力電圧をレベルシフト段２０でレベル
シフトして，出力バッファ段３０の第１０のＰＭＯＳ３
１のゲートに出力するので，第１０のＰＭＯＳ３１のゲ
ートーソース間電圧がスレッシュルド電圧Ｖthより低く
なることはなく，第１０のＰＭＯＳ３１がオン動作す
る。そして，第１０のＰＭＯＳ３１がオン動作すること
により，出力バッファ段３０が動作し，正常に出力端子
２３に出力を得ることができる。
端子Ｖｉｎ−から入力電圧が供給され，差動増幅器１０
で差動増幅され，ノードＮ１を介して，レベルシフト段
２０の第８のＮＭＯＳ２１のゲートに出力される。レベ
ルシフト段２０では，電源電圧Ｖdd＋（例えば５．０
Ｖ）付近にまで上昇したノードＮ１の電圧（例えば４．
８Ｖ）を，第８のＮＭＯＳ２１により接地方向にレベル
シフトして，ノードＮ４を介して，出力バッファ段３０
の第１０のＰＭＯＳ３１のゲートに出力する。その際
に，第８のＮＭＯＳ２１はオン動作するので，第８のＮ
ＭＯＳ２１の電圧降下は，第８のＮＭＯＳ２１のスレッ
ショルド電圧Ｖth（例えば０．８Ｖ）に等しい。そし
て，第１０のＰＭＯＳ３１のゲートには，ノードＮ１の
電圧から第８のＮＭＯＳ２１のスレッシュルド電圧Ｖth
分だけ低い電圧（例えば４．０Ｖ）が入力されることに
なる。こうして，電源電圧Ｖdd＋に近い入力電圧が差動
増幅器１０に供給され，ノードＮ１の電圧と電源電圧Ｖ
dd＋との間の電位差が第１０のＰＭＯＳ３１のスレッシ
ュルド電圧Ｖth（例えば０．８Ｖ）以下になっても，差
動増幅器１０の出力電圧をレベルシフト段２０でレベル
シフトして，出力バッファ段３０の第１０のＰＭＯＳ３
１のゲートに出力するので，第１０のＰＭＯＳ３１のゲ
ートーソース間電圧がスレッシュルド電圧Ｖthより低く
なることはなく，第１０のＰＭＯＳ３１がオン動作す
る。そして，第１０のＰＭＯＳ３１がオン動作すること
により，出力バッファ段３０が動作し，正常に出力端子
２３に出力を得ることができる。
【００３７】以上のように，本実施の形態にかかる演算
増幅器４０によれば，差動増幅器１０の後段に，レベル
シフト段２０と出力バッファ段３０を設けることによ
り，入力電圧の範囲を電源電圧Ｖdd＋にまで拡大するこ
とによって，差動増幅器１０の出力電圧の範囲が電源電
圧Ｖdd＋に付近にまで上昇しても，レベルシフト段２０
で差動増幅器１０の出力電圧をレベルシフトして，出力
バッファ段３０が動作し正常な出力を得ることができ
る。従って，低電源電圧で動作する半導体集積回路にお
いて，本発明の演算増幅器を使用することにより，正常
な出力を得ることができる。その結果，低電源電圧で動
作する半導体集積回路を有効に活用することができる。
増幅器４０によれば，差動増幅器１０の後段に，レベル
シフト段２０と出力バッファ段３０を設けることによ
り，入力電圧の範囲を電源電圧Ｖdd＋にまで拡大するこ
とによって，差動増幅器１０の出力電圧の範囲が電源電
圧Ｖdd＋に付近にまで上昇しても，レベルシフト段２０
で差動増幅器１０の出力電圧をレベルシフトして，出力
バッファ段３０が動作し正常な出力を得ることができ
る。従って，低電源電圧で動作する半導体集積回路にお
いて，本発明の演算増幅器を使用することにより，正常
な出力を得ることができる。その結果，低電源電圧で動
作する半導体集積回路を有効に活用することができる。
【００３８】以上，添付図面を参照にしながら本発明の
好適な実施形態について説明したが，本発明はかかる例
に限定されない。当業者であれば，特許請求の範囲に記
載された技術的思想の範疇内において各種の変更例また
は修正例に想到し得ることは明らかであり，それらにつ
いても当然に本発明の技術的範囲に属するものと了解さ
れる。なお，各種の変更例または修正例としては，例え
ば次のようなものがある （１） 本発明の実施形態の
例で示したＭＯＳトランジスタをバイポーラトランジス
タに入れ替えても同様の利点が得られる。 （２） 接地電位は電源電圧Ｖdd−としてもよい。ま
た，図１の電源電圧Ｖdd＋と接地電位とを入れ替え，そ
れに応じてＮＭＯＳをＰＭＯＳ，ＰＭＯＳをＮＭＯＳに
入れ替える等の回路構成にしても上記実施形態の例とほ
ぼ同様の利点がある。
好適な実施形態について説明したが，本発明はかかる例
に限定されない。当業者であれば，特許請求の範囲に記
載された技術的思想の範疇内において各種の変更例また
は修正例に想到し得ることは明らかであり，それらにつ
いても当然に本発明の技術的範囲に属するものと了解さ
れる。なお，各種の変更例または修正例としては，例え
ば次のようなものがある （１） 本発明の実施形態の
例で示したＭＯＳトランジスタをバイポーラトランジス
タに入れ替えても同様の利点が得られる。 （２） 接地電位は電源電圧Ｖdd−としてもよい。ま
た，図１の電源電圧Ｖdd＋と接地電位とを入れ替え，そ
れに応じてＮＭＯＳをＰＭＯＳ，ＰＭＯＳをＮＭＯＳに
入れ替える等の回路構成にしても上記実施形態の例とほ
ぼ同様の利点がある。
【００３９】
【発明の効果】以上説明したように，請求項１及び２の
発明によれば，差動増幅器の入力電圧の範囲を電源電圧
にまで拡大し，請求項３〜４の発明によれば，演算増幅
器において，入力電圧の範囲が電源電圧の付近にまで拡
大されても，正常な出力が得ることができる。従って，
半導体集積回路を低電源電圧においても有効に活用で
き，低消費電力な半導体集積回路を実現できる。
発明によれば，差動増幅器の入力電圧の範囲を電源電圧
にまで拡大し，請求項３〜４の発明によれば，演算増幅
器において，入力電圧の範囲が電源電圧の付近にまで拡
大されても，正常な出力が得ることができる。従って，
半導体集積回路を低電源電圧においても有効に活用で
き，低消費電力な半導体集積回路を実現できる。
【図１】本発明の実施形態にかかる差動増幅器の回路図
である。
である。
【図２】本発明の実施形態にかかる演算増幅器の回路図
である。
である。
【図３】従来の差動増幅器の回路図である。
１ 入力段 ２ 出力段 ３ バイアス段 ９ 第６のトランジスタ １０ 差動増幅器 １１ 第７のトランジスタ ２０ レベルシフト段 ２１ 第８のトランジスタ ２２ 第９のトランジスタ ３０ 出力バッファ段 ３１ 第１０のトランジスタ ３２ 第１１のトランジスタ ４０ 演算増幅器
Claims (5)
- 【請求項１】 各ゲートを介して入力信号が供給される
入力用の第１及び第２のトランジスタと，ゲートがバイ
アス電圧に接続され，ドレインが前記入力用の第１及び
第２のトランジスタの各ソースに共通接続され，ソース
が接地電位に接続された定電流源用の第３のトランジス
タとから成る入力段と；各ゲートが共通接続され，各ド
レインが対応する前記入力用の第１及び第２のトランジ
スタのドレインにそれぞれ接続され，各ソースが電源電
圧に接続された能動負荷用の第４及び第５のトランジス
タとから成る出力段を備え；前記入力段から入力された
入力信号を差動増幅して，前記出力段から出力する差動
増幅器において：前記出力段に，前記差動増幅器の一方
の出力をレベルシフトして，前記第４及び第５のトラン
ジスタの入力電圧をバイアスするバイアス段を設けたこ
とを特徴とする差動増幅器。 - 【請求項２】 前記バイアス段は：ゲートが前記差動増
幅器の一方の出力に接続され，ドレインが電源電圧又は
接地電位に接続され，ソースが前記第４及び第５のトラ
ンジスタの各ゲートに共通接続された第６のトランジス
タと；ゲートがバイアス電圧に接続され，ドレインが前
記第４及び第５のトランジスタの各ゲートに共通接続さ
れ，ソースが接地電位に接続された定電流源用の第７の
トランジスタと；から成ることを特徴とする，請求項１
に記載の差動増幅器。 - 【請求項３】 請求項１又は２に記載の差動増幅器の後
段に：前記差動増幅器の他方の出力をレベルシフトして
出力するレベルシフト段と；前記レベルシフト段の出力
を外部へ出力する出力バッファ段と；を設けたことを特
徴とする演算増幅器。 - 【請求項４】 前記レベルシフト段は：ゲートが前記差
動増幅器の他方の出力に接続され，ドレインが電源電圧
に接続された第８のトランジスタと；ゲートがバイアス
電圧に接続され，ドレインが前記第８のトランジスタの
ソースに共通接続されると共にレベルシフト段の出力に
接続され，ソースが接地電位に接続された定電流源用の
第９のトランジスタと；から成ることを特徴とする請求
項３に記載の演算増幅器。 - 【請求項５】 前記出力バッファ段は：ゲートが前記レ
ベルシフト段の出力に接続され，ドレインが出力端子に
接続され，ソースが電源電圧に接続された第１０のトラ
ンジスタと；ゲートがバイアス電圧に接続され，ドレイ
ンが前記第１０のトランジスタのドレインに接続され，
ソースが接地電位に接続された定電流源用の第１１のト
ランジスタと；から成ることを特徴とする請求項３又は
４に記載の演算増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9195067A JPH1127062A (ja) | 1997-07-04 | 1997-07-04 | 差動増幅器及び演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9195067A JPH1127062A (ja) | 1997-07-04 | 1997-07-04 | 差動増幅器及び演算増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1127062A true JPH1127062A (ja) | 1999-01-29 |
Family
ID=16335014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9195067A Withdrawn JPH1127062A (ja) | 1997-07-04 | 1997-07-04 | 差動増幅器及び演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1127062A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004518993A (ja) * | 2000-11-30 | 2004-06-24 | トムソン ライセンシング ソシエテ アノニム | 液晶表示装置用の駆動回路および方法 |
| KR100906424B1 (ko) | 2007-08-02 | 2009-07-09 | 한국과학기술원 | 출력 버퍼 및 이를 포함하는 전력 증폭기 |
| JP2013544060A (ja) * | 2010-12-16 | 2013-12-09 | ザイリンクス インコーポレイテッド | カレントミラーおよび高コンプライアンス単段増幅器 |
-
1997
- 1997-07-04 JP JP9195067A patent/JPH1127062A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004518993A (ja) * | 2000-11-30 | 2004-06-24 | トムソン ライセンシング ソシエテ アノニム | 液晶表示装置用の駆動回路および方法 |
| KR100906424B1 (ko) | 2007-08-02 | 2009-07-09 | 한국과학기술원 | 출력 버퍼 및 이를 포함하는 전력 증폭기 |
| JP2013544060A (ja) * | 2010-12-16 | 2013-12-09 | ザイリンクス インコーポレイテッド | カレントミラーおよび高コンプライアンス単段増幅器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040907 |