JPH11272464A - 投機的境界不整列ロ―ド操作方法及び装置 - Google Patents
投機的境界不整列ロ―ド操作方法及び装置Info
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- JPH11272464A JPH11272464A JP11025970A JP2597099A JPH11272464A JP H11272464 A JPH11272464 A JP H11272464A JP 11025970 A JP11025970 A JP 11025970A JP 2597099 A JP2597099 A JP 2597099A JP H11272464 A JPH11272464 A JP H11272464A
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- Memory System Of A Hierarchy Structure (AREA)
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Abstract
(57)【要約】
【課題】 本発明の一態様は、データ・キャッシュとレ
ジスタ・ファイルとを有するスーパースカラ・プロセッ
サにおいてロード命令を処理する方法に関する。 【解決手段】 一実施形態では、この方法は、キャッシ
ュ内で不整列であるデータのブロックにアクセスする不
整列ロード命令をディスパッチするステップと、整列命
令のディスパッチを続けながら、前記不整列ロード命令
に応答して前記キャッシュへの先頭アクセスと最終アク
セスを生成するステップと、前記先頭アクセスから取り
出されたデータを前記最終アクセスからのデータが入手
可能になるまで記憶するステップと、前記先頭アクセス
及び最終アクセスからのデータを前記ロード命令が必要
とする順序に再組立てするステップと、前記再組立てさ
れたデータを前記レジスタ・ファイルに記憶するステッ
プとを含む。
ジスタ・ファイルとを有するスーパースカラ・プロセッ
サにおいてロード命令を処理する方法に関する。 【解決手段】 一実施形態では、この方法は、キャッシ
ュ内で不整列であるデータのブロックにアクセスする不
整列ロード命令をディスパッチするステップと、整列命
令のディスパッチを続けながら、前記不整列ロード命令
に応答して前記キャッシュへの先頭アクセスと最終アク
セスを生成するステップと、前記先頭アクセスから取り
出されたデータを前記最終アクセスからのデータが入手
可能になるまで記憶するステップと、前記先頭アクセス
及び最終アクセスからのデータを前記ロード命令が必要
とする順序に再組立てするステップと、前記再組立てさ
れたデータを前記レジスタ・ファイルに記憶するステッ
プとを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、一般にはコンピュ
ータ・プロセッサの分野に関し、より詳細には、単一の
マイクロプロセッサ・チップ上に集積されたプロセッサ
に関する。さらに詳細には、本発明は境界不整列メモリ
・データの投機的アクセスに関する。
ータ・プロセッサの分野に関し、より詳細には、単一の
マイクロプロセッサ・チップ上に集積されたプロセッサ
に関する。さらに詳細には、本発明は境界不整列メモリ
・データの投機的アクセスに関する。
【０００２】
【従来の技術】マイクロプロセッサの一層の高速化は、
現在のプロセッサ設計の主要な目標の１つである。プロ
セッサのパフォーマンスを向上させるために多くの異な
る技法が採用されてきた。プロセッサ・パフォーマンス
を大幅に向上させる１つの技法は、キャッシュ・メモリ
の使用である。本明細書では、キャッシュ・メモリと
は、マイクロプロセッサ自体の上に形成されており、そ
の結果、マイクロプロセッサ・チップから離れた位置に
あるＲＡＭや磁気ディスクなどの他のタイプのメモリよ
りもアクセス時間がはるかに高速な１組の記憶場所を指
す。頻繁に使用されるデータのコピーをキャッシュに記
憶することによって、プロセッサはそのデータが必要な
ときにキャッシュにアクセスすることができ、その情報
を入手するために「オフ・チップ（チップ外）」まで行
く必要がなく、その結果、プロセッサのパフォーマンス
が大幅に強化される。
現在のプロセッサ設計の主要な目標の１つである。プロ
セッサのパフォーマンスを向上させるために多くの異な
る技法が採用されてきた。プロセッサ・パフォーマンス
を大幅に向上させる１つの技法は、キャッシュ・メモリ
の使用である。本明細書では、キャッシュ・メモリと
は、マイクロプロセッサ自体の上に形成されており、そ
の結果、マイクロプロセッサ・チップから離れた位置に
あるＲＡＭや磁気ディスクなどの他のタイプのメモリよ
りもアクセス時間がはるかに高速な１組の記憶場所を指
す。頻繁に使用されるデータのコピーをキャッシュに記
憶することによって、プロセッサはそのデータが必要な
ときにキャッシュにアクセスすることができ、その情報
を入手するために「オフ・チップ（チップ外）」まで行
く必要がなく、その結果、プロセッサのパフォーマンス
が大幅に強化される。
【０００３】しかし、キャッシュ・メモリには特定の問
題が付随する。１つの問題は、キャッシュ・メモリ内の
データがキャッシュ境界に対して不整列になる場合に起
こる。多くの新たなソフトウェア・コンパイラがこの不
整列の問題を回避すべく努めているにもかかわらず、Ｆ
ＯＲＴＲＡＮプログラミング言語においてよく知られた
ＣＯＭＭＯＮ文など、特定のタイプの操作は、キャッシ
ュ境界不整列を頻繁に生じさせるため、プロセッサは完
全なソフトウェア機能を維持するために境界不整列キャ
ッシュ・データを扱う能力を備えなければならない。キ
ャッシュ・メモリにおける不整列データの問題につい
て、図１及び図２を参照しながら詳述する。
題が付随する。１つの問題は、キャッシュ・メモリ内の
データがキャッシュ境界に対して不整列になる場合に起
こる。多くの新たなソフトウェア・コンパイラがこの不
整列の問題を回避すべく努めているにもかかわらず、Ｆ
ＯＲＴＲＡＮプログラミング言語においてよく知られた
ＣＯＭＭＯＮ文など、特定のタイプの操作は、キャッシ
ュ境界不整列を頻繁に生じさせるため、プロセッサは完
全なソフトウェア機能を維持するために境界不整列キャ
ッシュ・データを扱う能力を備えなければならない。キ
ャッシュ・メモリにおける不整列データの問題につい
て、図１及び図２を参照しながら詳述する。
【０００４】図１は、ＩＢＭコーポレイションから入手
可能なＰＯＷＥＲ ＰＣファミリのプロセッサで使用さ
れているキャッシュ・メモリなど、従来のキャッシュ・
メモリの中身を示す図である。図のように、キャッシュ
１００は、いくつかの「キャッシュ・ライン」を含み、
各キャッシュ・ラインは１２８バイト幅である。しか
し、任意の１回のアクセス中にキャッシュから読み取る
ことができるのは最大８バイトである。本明細書では、
「ワード」という用語は４バイトのデータ・ブロックを
指し、「ダブル・ワード」という用語は８バイトのデー
タ・ブロックを指す。図１に、キャッシュ・ライン０内
のダブル・ワードを示す。最初のワードはｘｘａｂであ
り、２番目のワードはｃｄｘｘである。ただし、ａ、
ｂ、ｃ、及びｄは所望のバイトのデータであり、「ｘ」
は不要なバイトのデータを表す。従来、プロセッサでは
プロセッサの実行ユニットとキャッシュ・メモリとの間
でｎビット幅の転送を行うことができるように設計され
ている。例示のために、図１に示すキャッシュにアクセ
スするプロセッサで３２ビット、すなわち１ワード幅の
データ転送が可能であるものと仮定する。単一のロード
命令によって、キャッシュ１００の任意のキャッシュ・
ライン中の任意のワードを取り出すことができる。同様
に、単一のストア命令によって任意のキャッシュ・ライ
ンに任意のワードを書き込むことができる。プロセッサ
がバイトａ、ｂ、ｃ、及びｄを含むワードを必要とする
場合、必要なデータはすべてキャッシュ・ラインの単一
のダブル・ワードに入っているため、キャッシュから４
バイトのデータをすべて入手するのに単一のロード命令
だけで済むことが上記から明らかなはずである。
可能なＰＯＷＥＲ ＰＣファミリのプロセッサで使用さ
れているキャッシュ・メモリなど、従来のキャッシュ・
メモリの中身を示す図である。図のように、キャッシュ
１００は、いくつかの「キャッシュ・ライン」を含み、
各キャッシュ・ラインは１２８バイト幅である。しか
し、任意の１回のアクセス中にキャッシュから読み取る
ことができるのは最大８バイトである。本明細書では、
「ワード」という用語は４バイトのデータ・ブロックを
指し、「ダブル・ワード」という用語は８バイトのデー
タ・ブロックを指す。図１に、キャッシュ・ライン０内
のダブル・ワードを示す。最初のワードはｘｘａｂであ
り、２番目のワードはｃｄｘｘである。ただし、ａ、
ｂ、ｃ、及びｄは所望のバイトのデータであり、「ｘ」
は不要なバイトのデータを表す。従来、プロセッサでは
プロセッサの実行ユニットとキャッシュ・メモリとの間
でｎビット幅の転送を行うことができるように設計され
ている。例示のために、図１に示すキャッシュにアクセ
スするプロセッサで３２ビット、すなわち１ワード幅の
データ転送が可能であるものと仮定する。単一のロード
命令によって、キャッシュ１００の任意のキャッシュ・
ライン中の任意のワードを取り出すことができる。同様
に、単一のストア命令によって任意のキャッシュ・ライ
ンに任意のワードを書き込むことができる。プロセッサ
がバイトａ、ｂ、ｃ、及びｄを含むワードを必要とする
場合、必要なデータはすべてキャッシュ・ラインの単一
のダブル・ワードに入っているため、キャッシュから４
バイトのデータをすべて入手するのに単一のロード命令
だけで済むことが上記から明らかなはずである。
【０００５】次に図２を参照すると、同じデータがキャ
ッシュ１００に記憶されている様子が図示されている。
しかし、今度はデータがキャッシュ境界を基準にして不
整列になっている。具体的には、必要なワードのバイト
ａ、ｂ、及びｃはキャッシュ・ライン０に記憶されてい
るが、バイトｄはキャッシュ・ライン１に記憶されてい
ることがわかる。今度は、プロセッサは４バイトのデー
タをすべて入手するためにはキャッシュに２回アクセス
しなければならない。さらに、データはキャッシュから
２回の別々のアクセスで戻されるため、プロセッサのア
ーキテクチャ・レジスタの１つに書き込む前にデータを
組み立て直さなければならない。
ッシュ１００に記憶されている様子が図示されている。
しかし、今度はデータがキャッシュ境界を基準にして不
整列になっている。具体的には、必要なワードのバイト
ａ、ｂ、及びｃはキャッシュ・ライン０に記憶されてい
るが、バイトｄはキャッシュ・ライン１に記憶されてい
ることがわかる。今度は、プロセッサは４バイトのデー
タをすべて入手するためにはキャッシュに２回アクセス
しなければならない。さらに、データはキャッシュから
２回の別々のアクセスで戻されるため、プロセッサのア
ーキテクチャ・レジスタの１つに書き込む前にデータを
組み立て直さなければならない。
【０００６】図３は、キャッシュ・アクセスから戻され
た不整列データを再組立てする従来の回路を示す略図で
ある。回路３００は、一般にはロード・フォーマッタと
呼ばれる。フォーマッタは、回路３００の他の構成要素
を動作させるための必要な制御信号を供給するフォーマ
ッタ制御論理回路３０２を含む。フォーマッタ３００に
は、ローテータ３０４と、マージ・ラッチ３０６と、マ
ルチプレクサ３０８も含まれている。ローテータ３０４
は、キャッシュからデータを受け取り、フォーマット制
御論理回路３０２から受け取った信号に応じて、データ
をローテータ３０４の任意の所望の８ビット記憶場所に
桁送りすることができる８バイト・ブロックに構成す
る。この例の場合、バイトａ、ｂ、及びｃはローテータ
の左端の位置まで循環桁送りしてからマージ・ラッチ３
０６に渡され、マージ・ラッチ３０６はプロセッサがキ
ャッシュ・ライン１への２回目のアクセスを行う間、そ
のデータを保持する。プロセッサがキャッシュ・ライン
１にアクセスすると、プロセッサはバイトｄを取り出
し、それをローテータ３０４に渡し、ローテータ３０４
はそれを左から４番目のバイト位置まで循環桁送りす
る。その後、マージ・ラッチ３０６からバイトａ、ｂ、
及びｃと共にマルチプレクサ３０８に直接渡される。こ
のようにして、データは適切に再組立てされてから、プ
ロセッサ上のアーキテクチャ・レジスタに渡される。
た不整列データを再組立てする従来の回路を示す略図で
ある。回路３００は、一般にはロード・フォーマッタと
呼ばれる。フォーマッタは、回路３００の他の構成要素
を動作させるための必要な制御信号を供給するフォーマ
ッタ制御論理回路３０２を含む。フォーマッタ３００に
は、ローテータ３０４と、マージ・ラッチ３０６と、マ
ルチプレクサ３０８も含まれている。ローテータ３０４
は、キャッシュからデータを受け取り、フォーマット制
御論理回路３０２から受け取った信号に応じて、データ
をローテータ３０４の任意の所望の８ビット記憶場所に
桁送りすることができる８バイト・ブロックに構成す
る。この例の場合、バイトａ、ｂ、及びｃはローテータ
の左端の位置まで循環桁送りしてからマージ・ラッチ３
０６に渡され、マージ・ラッチ３０６はプロセッサがキ
ャッシュ・ライン１への２回目のアクセスを行う間、そ
のデータを保持する。プロセッサがキャッシュ・ライン
１にアクセスすると、プロセッサはバイトｄを取り出
し、それをローテータ３０４に渡し、ローテータ３０４
はそれを左から４番目のバイト位置まで循環桁送りす
る。その後、マージ・ラッチ３０６からバイトａ、ｂ、
及びｃと共にマルチプレクサ３０８に直接渡される。こ
のようにして、データは適切に再組立てされてから、プ
ロセッサ上のアーキテクチャ・レジスタに渡される。
【０００７】スーパースカラ・プロセッサは、命令を非
プログラム順序（アウト・オブ・オーダー）で実行する
ことができるため、従来のスカラ・プロセッサよりすぐ
れたパフォーマンス上の利点が得られる。この方法によ
り、実行速度の遅い命令を保留にしている間にプロセッ
サ上の他の資源を使用して実行することができる後続命
令が、実行の遅い方の命令によって停止することがなく
なる。
プログラム順序（アウト・オブ・オーダー）で実行する
ことができるため、従来のスカラ・プロセッサよりすぐ
れたパフォーマンス上の利点が得られる。この方法によ
り、実行速度の遅い命令を保留にしている間にプロセッ
サ上の他の資源を使用して実行することができる後続命
令が、実行の遅い方の命令によって停止することがなく
なる。
【０００８】
【発明が解決しようとする課題】しかし、キャッシュ・
メモリへの不整列アクセスは、キャッシュからデータが
順序外れ（アウト・オブ・オーダー）で返される可能性
があるため、スーパースカラ処理には適さない。具体的
には、再び上記の例を参照すると、何らかの理由で２番
目のロード命令が最初のロード命令より前に完了した場
合、バイトｄを含むデータが先にフォーマッタに入り、
その後でバイトａ、ｂ、及びｃを含むデータが入ること
になる。この場合、データを再組立てするときに、バイ
トの順序が不正になる。この問題の１つの解決策は、不
整列キャッシュ・アクセス命令を投機的に実行できない
ようにすることである。言い換えると、スーパースカラ
・プロセッサが、キャッシュへの不整列アクセスが行わ
れようとしていることを認識すると、スーパースカラ・
プロセッサは、その不整列キャッシュ・アクセス命令の
後に続く命令の発行を中止し、そのキャッシュ・アクセ
ス命令の前に発行された命令が完了するのを待つ間停止
する。完了すると、２つのキャッシュ・アクセス命令を
プログラム順（イン・オーダー）に処理する。このよう
にして、不整列キャッシュ・アクセスがプログラム順
（イン・オーダー）に完了するように保証される。これ
によって上記の問題は解決されるが、プロセッサのパフ
ォーマンスも低下する。したがって、本発明の１つの目
的は、不整列キャッシュ・アクセス命令の投機的実行を
可能にするスーパースカラ・プロセッサを提供すること
である。本発明の他の目的及び利点は、以下の開示に鑑
みれば明らかになろう。
メモリへの不整列アクセスは、キャッシュからデータが
順序外れ（アウト・オブ・オーダー）で返される可能性
があるため、スーパースカラ処理には適さない。具体的
には、再び上記の例を参照すると、何らかの理由で２番
目のロード命令が最初のロード命令より前に完了した場
合、バイトｄを含むデータが先にフォーマッタに入り、
その後でバイトａ、ｂ、及びｃを含むデータが入ること
になる。この場合、データを再組立てするときに、バイ
トの順序が不正になる。この問題の１つの解決策は、不
整列キャッシュ・アクセス命令を投機的に実行できない
ようにすることである。言い換えると、スーパースカラ
・プロセッサが、キャッシュへの不整列アクセスが行わ
れようとしていることを認識すると、スーパースカラ・
プロセッサは、その不整列キャッシュ・アクセス命令の
後に続く命令の発行を中止し、そのキャッシュ・アクセ
ス命令の前に発行された命令が完了するのを待つ間停止
する。完了すると、２つのキャッシュ・アクセス命令を
プログラム順（イン・オーダー）に処理する。このよう
にして、不整列キャッシュ・アクセスがプログラム順
（イン・オーダー）に完了するように保証される。これ
によって上記の問題は解決されるが、プロセッサのパフ
ォーマンスも低下する。したがって、本発明の１つの目
的は、不整列キャッシュ・アクセス命令の投機的実行を
可能にするスーパースカラ・プロセッサを提供すること
である。本発明の他の目的及び利点は、以下の開示に鑑
みれば明らかになろう。
【０００９】
【課題を解決するための手段】本発明の一実施形態で
は、ロードやストアなどのキャッシュ・アクセス命令に
は、各命令に、先頭、最終、または非不整列命令として
標識を付けるタグが付加される。ディスパッチ時に、命
令が不整列キャッシュ・アクセスであることが認識され
た場合、その命令にロード／ストア・ユニット制御論理
回路によって「先頭」のタグが付けられる。それと同時
に、ロード／ストア・ユニット論理回路によって操作さ
れる不整列／ビジー・ラッチにビットが設定される。必
要なデータ・アクセスのために２番目のキャッシュ・ア
クセス命令がディスパッチされると、その命令には「最
終」としてタグが付けられる。「最終」キャッシュ・ア
クセス命令がディスパッチされた後は、「先頭」と「最
終」の命令が完了するまで不整列キャッシュ・アクセス
命令はそれ以上ディスパッチされない。しかし、他の整
列キャッシュ・アクセス命令は実行することができ、完
了できる。このようにして、プロセッサは先頭と最終の
キャッシュ・アクセス命令の保留中でも命令の投機的実
行を行うことができる。
は、ロードやストアなどのキャッシュ・アクセス命令に
は、各命令に、先頭、最終、または非不整列命令として
標識を付けるタグが付加される。ディスパッチ時に、命
令が不整列キャッシュ・アクセスであることが認識され
た場合、その命令にロード／ストア・ユニット制御論理
回路によって「先頭」のタグが付けられる。それと同時
に、ロード／ストア・ユニット論理回路によって操作さ
れる不整列／ビジー・ラッチにビットが設定される。必
要なデータ・アクセスのために２番目のキャッシュ・ア
クセス命令がディスパッチされると、その命令には「最
終」としてタグが付けられる。「最終」キャッシュ・ア
クセス命令がディスパッチされた後は、「先頭」と「最
終」の命令が完了するまで不整列キャッシュ・アクセス
命令はそれ以上ディスパッチされない。しかし、他の整
列キャッシュ・アクセス命令は実行することができ、完
了できる。このようにして、プロセッサは先頭と最終の
キャッシュ・アクセス命令の保留中でも命令の投機的実
行を行うことができる。
【００１０】整列命令は、マージ・ラッチを使用する必
要がなく、したがって先頭及び最終命令の処理を妨害せ
ずに、フォーマッタを通ってプロセッサ・レジスタに進
むことができる。先頭命令が終了すると、その命令はフ
ォーマッタに渡され、フォーマッタはデータをマージ・
ラッチに記憶する。任意の数の整列キャッシュ・アクセ
スがフォーマッタを通って進むことができると同時に、
先頭のアクセスからのデータがマージ・ラッチに記憶さ
れる。「最終」命令が終了してフォーマッタに渡される
と、ロード／ストア・ユニット制御論理回路はそのデー
タをマージ・ラッチ内に記憶されているデータとマージ
すべきであることを認識する。マージが行われ、次にそ
の再組立てされたデータがプロセッサ上のレジスタに渡
される。その後、不整列／ビジー・ラッチがクリアされ
て、後続の不整列キャッシュ・アクセス命令のディスパ
ッチが可能になる。所与の時点でプロセッサ内で保留に
することができる不整列キャッシュ・アクセス命令は１
つだけであるため、マージ・ラッチが改変される危険は
ない。先頭キャッシュ・アクセス命令の前に最終キャッ
シュ・アクセス命令が終了してフォーマッタに渡された
場合、そのデータは単純に廃棄される。本発明の特定の
一形態では、先頭命令の前に最終命令が終了する場合、
ミスキュー・テーブルを使用して最終命令のデータを保
持する。
要がなく、したがって先頭及び最終命令の処理を妨害せ
ずに、フォーマッタを通ってプロセッサ・レジスタに進
むことができる。先頭命令が終了すると、その命令はフ
ォーマッタに渡され、フォーマッタはデータをマージ・
ラッチに記憶する。任意の数の整列キャッシュ・アクセ
スがフォーマッタを通って進むことができると同時に、
先頭のアクセスからのデータがマージ・ラッチに記憶さ
れる。「最終」命令が終了してフォーマッタに渡される
と、ロード／ストア・ユニット制御論理回路はそのデー
タをマージ・ラッチ内に記憶されているデータとマージ
すべきであることを認識する。マージが行われ、次にそ
の再組立てされたデータがプロセッサ上のレジスタに渡
される。その後、不整列／ビジー・ラッチがクリアされ
て、後続の不整列キャッシュ・アクセス命令のディスパ
ッチが可能になる。所与の時点でプロセッサ内で保留に
することができる不整列キャッシュ・アクセス命令は１
つだけであるため、マージ・ラッチが改変される危険は
ない。先頭キャッシュ・アクセス命令の前に最終キャッ
シュ・アクセス命令が終了してフォーマッタに渡された
場合、そのデータは単純に廃棄される。本発明の特定の
一形態では、先頭命令の前に最終命令が終了する場合、
ミスキュー・テーブルを使用して最終命令のデータを保
持する。
【００１１】
【発明の実施の形態】図４は、本発明により情報を処理
するプロセッサ・システム１０を示すブロック図であ
る。好ましい実施形態では、プロセッサ１０は米国テキ
サス州オースチンのＩＢＭコーポレイションのＰｏｗｅ
ｒＰＣプロセッサなどの単一集積回路スーパースカラ・
マイクロプロセッサである。したがって、後で詳述する
ように、プロセッサ１０は様々なユニット、レジスタ、
バッファ、メモリ、及びその他の部分を含み、それらは
すべて集積回路によって形成されている。また、好まし
い実施形態では、プロセッサ１０は縮小命令セット・コ
ンピューティング（「ＲＩＳＣ」）技法に従って動作す
る。図１に示すように、システム・バス１１がプロセッ
サ１０のバス・インタフェース・ユニット（「ＢＩ
Ｕ」）１２に接続されている。ＢＩＵ１２は、プロセッ
サ１０とシステム・バス１１との間の情報の伝送を制御
する。
するプロセッサ・システム１０を示すブロック図であ
る。好ましい実施形態では、プロセッサ１０は米国テキ
サス州オースチンのＩＢＭコーポレイションのＰｏｗｅ
ｒＰＣプロセッサなどの単一集積回路スーパースカラ・
マイクロプロセッサである。したがって、後で詳述する
ように、プロセッサ１０は様々なユニット、レジスタ、
バッファ、メモリ、及びその他の部分を含み、それらは
すべて集積回路によって形成されている。また、好まし
い実施形態では、プロセッサ１０は縮小命令セット・コ
ンピューティング（「ＲＩＳＣ」）技法に従って動作す
る。図１に示すように、システム・バス１１がプロセッ
サ１０のバス・インタフェース・ユニット（「ＢＩ
Ｕ」）１２に接続されている。ＢＩＵ１２は、プロセッ
サ１０とシステム・バス１１との間の情報の伝送を制御
する。
【００１２】ＢＩＵ１２は、プロセッサ１０の命令キャ
ッシュ１４とデータ・キャッシュ１６とに接続されてい
る。命令キャッシュ１４は、シーケンサ・ユニット１８
に命令を出力する。シーケンサ・ユニット１８は、命令
キャッシュ１４からのこのような命令に応答して、プロ
セッサ１０の他の実行回路に命令を選択的に出力する。
ッシュ１４とデータ・キャッシュ１６とに接続されてい
る。命令キャッシュ１４は、シーケンサ・ユニット１８
に命令を出力する。シーケンサ・ユニット１８は、命令
キャッシュ１４からのこのような命令に応答して、プロ
セッサ１０の他の実行回路に命令を選択的に出力する。
【００１３】好ましい実施形態では、プロセッサ１０の
実行回路は、ディスパッチ・ユニット４６と完了ユニッ
ト４８の実行ユニットを含むシーケンサ・ユニット１８
に加えて、複数の実行ユニット、すなわち分岐ユニット
２０と、固定小数点ユニットＡ（「ＦＸＵＡ」）２２
と、固定小数点ユニットＢ（「ＦＸＵＢ」）２４と、複
素固定小数点ユニット（「ＣＦＸＵ」）２６と、ロード
／ストア・ユニット（「ＬＳＵ」）２８と、浮動小数点
ユニット（「ＦＰＵ」）３０とを含む。ＦＸＵＡ２２、
ＦＸＵＢ２４、ＣＦＸＵ２６、及びＬＳＵ２８は、それ
ぞれのソース・オペランド情報を汎用アーキテクチャ・
レジスタ（「ＧＰＲ」）３２及び固定小数点リネーム・
バッファ３４から入力する。さらに、ＦＸＵＡ２２とＦ
ＸＵＢ２４は、キャリー・ビット（「ＣＡ」）レジスタ
４２から「キャリー・ビット」を入力する。ＦＸＵＡ２
２、ＦＸＵＢ２４、ＣＦＸＵ２６、及びＬＳＵ２８は、
それぞれの演算の結果（目的オペランド情報）を出力し
て、固定小数点リネーム・バッファ３４に記憶する。ま
た、ＣＦＸＵ２６は、特殊目的レジスタ（「ＳＰＲ」）
４０との間でソース・オペランド情報と目的オペランド
情報を入出力する。
実行回路は、ディスパッチ・ユニット４６と完了ユニッ
ト４８の実行ユニットを含むシーケンサ・ユニット１８
に加えて、複数の実行ユニット、すなわち分岐ユニット
２０と、固定小数点ユニットＡ（「ＦＸＵＡ」）２２
と、固定小数点ユニットＢ（「ＦＸＵＢ」）２４と、複
素固定小数点ユニット（「ＣＦＸＵ」）２６と、ロード
／ストア・ユニット（「ＬＳＵ」）２８と、浮動小数点
ユニット（「ＦＰＵ」）３０とを含む。ＦＸＵＡ２２、
ＦＸＵＢ２４、ＣＦＸＵ２６、及びＬＳＵ２８は、それ
ぞれのソース・オペランド情報を汎用アーキテクチャ・
レジスタ（「ＧＰＲ」）３２及び固定小数点リネーム・
バッファ３４から入力する。さらに、ＦＸＵＡ２２とＦ
ＸＵＢ２４は、キャリー・ビット（「ＣＡ」）レジスタ
４２から「キャリー・ビット」を入力する。ＦＸＵＡ２
２、ＦＸＵＢ２４、ＣＦＸＵ２６、及びＬＳＵ２８は、
それぞれの演算の結果（目的オペランド情報）を出力し
て、固定小数点リネーム・バッファ３４に記憶する。ま
た、ＣＦＸＵ２６は、特殊目的レジスタ（「ＳＰＲ」）
４０との間でソース・オペランド情報と目的オペランド
情報を入出力する。
【００１４】ＦＰＵ３０は、そのソース・オペランド情
報を浮動小数点アーキテクチャ・レジスタ（「ＦＰ
Ｒ」）３６と浮動小数点リネーム・バッファ３８から入
力する。ＦＰＵ３０は演算の結果（目的オペランド情
報）を出力して浮動小数点リネーム・バッファ３８内の
選択された項目に記憶する。
報を浮動小数点アーキテクチャ・レジスタ（「ＦＰ
Ｒ」）３６と浮動小数点リネーム・バッファ３８から入
力する。ＦＰＵ３０は演算の結果（目的オペランド情
報）を出力して浮動小数点リネーム・バッファ３８内の
選択された項目に記憶する。
【００１５】シーケンサ・ユニット１８は、ＧＰＲ３２
及びＦＰＲ３６との間で情報を入出力する。シーケンサ
・ユニット１８から、分岐ユニット２０が命令と、プロ
セッサ１０の現在の状態を示す信号とを入力する。分岐
ユニット２０は、このような命令及び信号に応答して、
プロセッサ１０によって実行される命令のシーケンスを
記憶する適切なメモリ・アドレスを示す信号を（シーケ
ンサ・ユニット１８に）出力する。シーケンサ・ユニッ
ト１８は、分岐ユニット２０からのこのような信号に応
答して、命令キャッシュ１４からの指示された命令シー
ケンスを入力する。命令シーケンスのうちの１つまたは
複数の命令が命令キャッシュ１４に記憶されていない場
合、命令キャッシュ１４はシステム・バス１１に接続さ
れているシステム・メモリ３９から（ＢＩＵ１２とシス
テム・バス１１を介して）その命令を入力する。
及びＦＰＲ３６との間で情報を入出力する。シーケンサ
・ユニット１８から、分岐ユニット２０が命令と、プロ
セッサ１０の現在の状態を示す信号とを入力する。分岐
ユニット２０は、このような命令及び信号に応答して、
プロセッサ１０によって実行される命令のシーケンスを
記憶する適切なメモリ・アドレスを示す信号を（シーケ
ンサ・ユニット１８に）出力する。シーケンサ・ユニッ
ト１８は、分岐ユニット２０からのこのような信号に応
答して、命令キャッシュ１４からの指示された命令シー
ケンスを入力する。命令シーケンスのうちの１つまたは
複数の命令が命令キャッシュ１４に記憶されていない場
合、命令キャッシュ１４はシステム・バス１１に接続さ
れているシステム・メモリ３９から（ＢＩＵ１２とシス
テム・バス１１を介して）その命令を入力する。
【００１６】シーケンサ・ユニット１８は命令キャッシ
ュ１４からの命令入力に応答して、ディスパッチ・ユニ
ット４６を介して、実行ユニット２０、２２、２４、２
６、２８、及び３０のうちから選択された実行ユニット
に選択的にディスパッチする。各実行ユニットは、特定
の命令クラスの１つまたは複数の命令を実行する。たと
えば、ＦＸＵＡ２２とＦＸＵＢ２４はソース・オペラン
ドに対して加算や減算、ＡＮＤ、ＯＲ、ＸＯＲなどの第
１のクラスの固定小数点数値演算を実行する。ＣＦＸＵ
２０はソース・オペランドに対して固定小数点乗算や除
算など第２のクラスの固定小数点演算を実行する。ＦＰ
Ｕ３０は、ソース・オペランドに対して浮動小数点乗算
や除算などの浮動小数点演算を実行する。
ュ１４からの命令入力に応答して、ディスパッチ・ユニ
ット４６を介して、実行ユニット２０、２２、２４、２
６、２８、及び３０のうちから選択された実行ユニット
に選択的にディスパッチする。各実行ユニットは、特定
の命令クラスの１つまたは複数の命令を実行する。たと
えば、ＦＸＵＡ２２とＦＸＵＢ２４はソース・オペラン
ドに対して加算や減算、ＡＮＤ、ＯＲ、ＸＯＲなどの第
１のクラスの固定小数点数値演算を実行する。ＣＦＸＵ
２０はソース・オペランドに対して固定小数点乗算や除
算など第２のクラスの固定小数点演算を実行する。ＦＰ
Ｕ３０は、ソース・オペランドに対して浮動小数点乗算
や除算などの浮動小数点演算を実行する。
【００１７】プロセッサ１０は、実行ユニット２０、２
２、２４、２６、２８、及び３０のうちの様々な実行ユ
ニットで同時に複数の命令を処理することによって高パ
フォーマンスを実現する。したがって、各命令はいくつ
かの段階から成るシーケンスとして処理され、各段階は
他の命令の段階と並列して実行可能である。このような
技術は「パイプライン処理」と呼ばれる。好ましい実施
形態の重要な態様では、命令は通常６段階、すなわち、
フェッチ、デコード、ディスパッチ、実行、完了、及び
ライトバックの各段階で処理される。
２、２４、２６、２８、及び３０のうちの様々な実行ユ
ニットで同時に複数の命令を処理することによって高パ
フォーマンスを実現する。したがって、各命令はいくつ
かの段階から成るシーケンスとして処理され、各段階は
他の命令の段階と並列して実行可能である。このような
技術は「パイプライン処理」と呼ばれる。好ましい実施
形態の重要な態様では、命令は通常６段階、すなわち、
フェッチ、デコード、ディスパッチ、実行、完了、及び
ライトバックの各段階で処理される。
【００１８】好ましい実施形態では、各命令は命令処理
の各段階を完了するのに１マシン・サイクルを必要とす
る。それにもかかわらず、ある種の命令（たとえばＣＦ
ＸＵ２６によって実行される複素固定小数点命令）は、
複数のサイクルを必要とすることがある。したがって、
特定の命令の実行と段階と完了段階との間に、先行命令
の完了に要する時間の変動に応じて変動する遅延が生じ
ることがある。
の各段階を完了するのに１マシン・サイクルを必要とす
る。それにもかかわらず、ある種の命令（たとえばＣＦ
ＸＵ２６によって実行される複素固定小数点命令）は、
複数のサイクルを必要とすることがある。したがって、
特定の命令の実行と段階と完了段階との間に、先行命令
の完了に要する時間の変動に応じて変動する遅延が生じ
ることがある。
【００１９】ＬＳＵ２８は、ロード命令に応答して、デ
ータ・キャッシュ１６から情報を入力し、その情報をリ
ネーム・バッファ３４及び３８のうちの選択されたリネ
ーム・バッファにコピーする。その情報がデータ・キャ
ッシュ１６に記憶されていない場合、データ・キャッシ
ュ１６はその情報をシステム・バス１１に接続されてい
るシステム・メモリ３９から（ＢＩＵ１２とシステム・
バス１１を介して）入力する。さらに、データ・キャッ
シュ１６は、データ・キャッシュ１６からシステム・バ
ス１１に接続されているシステム・メモリ３９に（ＢＩ
Ｕ１２とシステム・バス１１）を介して情報を出力する
ことができる。ＬＳＵ２８はストア命令に応答して、Ｇ
ＰＲ３２及びＦＰＲ３６のうちの選択されたレジスタか
ら情報を入力し、その情報をデータ・キャッシュ１６ま
たはメモリにコピーする。
ータ・キャッシュ１６から情報を入力し、その情報をリ
ネーム・バッファ３４及び３８のうちの選択されたリネ
ーム・バッファにコピーする。その情報がデータ・キャ
ッシュ１６に記憶されていない場合、データ・キャッシ
ュ１６はその情報をシステム・バス１１に接続されてい
るシステム・メモリ３９から（ＢＩＵ１２とシステム・
バス１１を介して）入力する。さらに、データ・キャッ
シュ１６は、データ・キャッシュ１６からシステム・バ
ス１１に接続されているシステム・メモリ３９に（ＢＩ
Ｕ１２とシステム・バス１１）を介して情報を出力する
ことができる。ＬＳＵ２８はストア命令に応答して、Ｇ
ＰＲ３２及びＦＰＲ３６のうちの選択されたレジスタか
ら情報を入力し、その情報をデータ・キャッシュ１６ま
たはメモリにコピーする。
【００２０】実行ユニット、たとえばＦＸＵＡ２２、Ｆ
ＸＵＢ２４、リネーム・バッファ３４、及びディスパッ
チ・ユニット４６の間の対話の例として、ディスパッチ
・ユニット４６からＦＸＵＡ２２に命令「ａｄｄ ｃ，
ａ，ｂ」をディスパッチするものとする。ディスパッチ
・ユニット４６は、当業者ならよくわかるように、ＦＸ
ＵＡ２２にオペランド「ａ」と「ｂ」のタグを供給して
ＦＸＵＡ２２にこれらのオペランドのデータをどこから
取り出すことができるかを示す。たとえば、６個のリネ
ーム・バッファのあるシステムでは、ディスパッチ・ユ
ニット４６は「ａ」のオペランドに６ビットのタグ１０
００００を使用して適切にタグを付けてリネーム・バッ
ファ１にあることを示すことができる。さらに、０１０
０００というタグを適切に使用して、オペランド「ｂ」
がリネーム・バッファ２にあることを示すことができ
る。ＦＸＵＡ２２は、ＧＰＲ３２には書き込まないた
め、ディスパッチ・ユニット４６はリネーム・バッファ
３に入れる「加算」命令の結果のために、００１０００
などの演算の対象のリネーム・バッファ・タグを使用し
なければならない。
ＸＵＢ２４、リネーム・バッファ３４、及びディスパッ
チ・ユニット４６の間の対話の例として、ディスパッチ
・ユニット４６からＦＸＵＡ２２に命令「ａｄｄ ｃ，
ａ，ｂ」をディスパッチするものとする。ディスパッチ
・ユニット４６は、当業者ならよくわかるように、ＦＸ
ＵＡ２２にオペランド「ａ」と「ｂ」のタグを供給して
ＦＸＵＡ２２にこれらのオペランドのデータをどこから
取り出すことができるかを示す。たとえば、６個のリネ
ーム・バッファのあるシステムでは、ディスパッチ・ユ
ニット４６は「ａ」のオペランドに６ビットのタグ１０
００００を使用して適切にタグを付けてリネーム・バッ
ファ１にあることを示すことができる。さらに、０１０
０００というタグを適切に使用して、オペランド「ｂ」
がリネーム・バッファ２にあることを示すことができ
る。ＦＸＵＡ２２は、ＧＰＲ３２には書き込まないた
め、ディスパッチ・ユニット４６はリネーム・バッファ
３に入れる「加算」命令の結果のために、００１０００
などの演算の対象のリネーム・バッファ・タグを使用し
なければならない。
【００２１】次に図５を参照すると、本発明の一実施形
態によりロード命令を処理する回路を示す略図が図示さ
れている。回路２００は、キャッシュ２０６内のデータ
にアクセスするのに必要な有効アドレスの計算に使用さ
れる加算器２０２などの論理回路を含む。当然ながら、
本発明は当技術分野で周知のいくつものメモリ・アドレ
ス指定方式に適合する。例示のために、本発明の動作を
ＰＯＷＥＲ ＰＣマイクロプロセッサ・アーキテクチャ
を例にして説明する。ＰＯＷＥＲ ＰＣアーキテクチャ
については、ＩＢＭ Microelectronicsから入手可能な
「PowerPC Microprocessor Family: the Programming E
nvironment」（資料番号ＭＰＲＰＰＣＦＰＥ−０１）な
どの様々な出版物に詳しく記載されている。加算器２０
２によって生成された有効アドレスはデータ・ユニット
２０４に渡される。データ・ユニットには、キャッシュ
２０６に物理的にアクセスするのに必要な制御論理回路
が含まれている。データ・ユニット２０４は不整列／ビ
ジー・ラッチ２０８も含み、このラッチは回路２００が
現在不整列ロード命令を処理しているかどうかを追跡す
る。本発明のこの機能については、本明細書で詳述す
る。
態によりロード命令を処理する回路を示す略図が図示さ
れている。回路２００は、キャッシュ２０６内のデータ
にアクセスするのに必要な有効アドレスの計算に使用さ
れる加算器２０２などの論理回路を含む。当然ながら、
本発明は当技術分野で周知のいくつものメモリ・アドレ
ス指定方式に適合する。例示のために、本発明の動作を
ＰＯＷＥＲ ＰＣマイクロプロセッサ・アーキテクチャ
を例にして説明する。ＰＯＷＥＲ ＰＣアーキテクチャ
については、ＩＢＭ Microelectronicsから入手可能な
「PowerPC Microprocessor Family: the Programming E
nvironment」（資料番号ＭＰＲＰＰＣＦＰＥ−０１）な
どの様々な出版物に詳しく記載されている。加算器２０
２によって生成された有効アドレスはデータ・ユニット
２０４に渡される。データ・ユニットには、キャッシュ
２０６に物理的にアクセスするのに必要な制御論理回路
が含まれている。データ・ユニット２０４は不整列／ビ
ジー・ラッチ２０８も含み、このラッチは回路２００が
現在不整列ロード命令を処理しているかどうかを追跡す
る。本発明のこの機能については、本明細書で詳述す
る。
【００２２】キャッシュ２０６は、キャッシュ２０６か
らフォーマッタ２１０にデータを渡す、この場合は６４
ビットであるデータ線に接続された出力端子を有する。
フォーマッタの設計と動作は当技術分野で周知であり、
本明細書では本発明を例示するのに必要な程度までしか
説明しない。この実施形態では、フォーマッタ２１０
は、６４ビット・データ線から所与の８ビット境界に沿
ってデータを再配置または「循環桁送り」するように調
整されたローテータ２１２を含む。言い換えると、６４
ビット・データ線から受け取った任意のバイトのデータ
を、ローテータ２１２に入っているダブル・ワード内の
下位または上位位置に配置し直すことができる。本明細
書では、「ダブル・ワード」という用語は８バイト・セ
グメントのデータを指し、「ワード」という用語は４バ
イト・セグメントを指すものとする。
らフォーマッタ２１０にデータを渡す、この場合は６４
ビットであるデータ線に接続された出力端子を有する。
フォーマッタの設計と動作は当技術分野で周知であり、
本明細書では本発明を例示するのに必要な程度までしか
説明しない。この実施形態では、フォーマッタ２１０
は、６４ビット・データ線から所与の８ビット境界に沿
ってデータを再配置または「循環桁送り」するように調
整されたローテータ２１２を含む。言い換えると、６４
ビット・データ線から受け取った任意のバイトのデータ
を、ローテータ２１２に入っているダブル・ワード内の
下位または上位位置に配置し直すことができる。本明細
書では、「ダブル・ワード」という用語は８バイト・セ
グメントのデータを指し、「ワード」という用語は４バ
イト・セグメントを指すものとする。
【００２３】ローテータ２１２の出力端子はマージ・ラ
ッチ２１４とマルチプレクサ２１６の両方に接続されて
いる。マージ・ラッチ２１４が使用されるのは、不整列
データ・ロードの場合のみである。マルチプレクサ２１
６はローテータ２１２からのデータを、必要であればマ
ージ・ラッチ２１４を通過させてリネーム・レジスタ・
ファイル２１８に入れる。マルチプレクサ２１６は、デ
ータをローテータ２１２とマージ・ラッチ２１４から同
時に通過させるように設計されている。したがって、マ
ルチプレクサは不整列ロード命令によって取り出された
データを再組立てしてからリネーム・レジスタ・ファイ
ルに渡す。
ッチ２１４とマルチプレクサ２１６の両方に接続されて
いる。マージ・ラッチ２１４が使用されるのは、不整列
データ・ロードの場合のみである。マルチプレクサ２１
６はローテータ２１２からのデータを、必要であればマ
ージ・ラッチ２１４を通過させてリネーム・レジスタ・
ファイル２１８に入れる。マルチプレクサ２１６は、デ
ータをローテータ２１２とマージ・ラッチ２１４から同
時に通過させるように設計されている。したがって、マ
ルチプレクサは不整列ロード命令によって取り出された
データを再組立てしてからリネーム・レジスタ・ファイ
ルに渡す。
【００２４】最後に、従来のように、ロード命令の完了
後、リネーム・レジスタ・ファイル２１８内の、その完
了した命令のための適切なレジスタからデータがＧＰＲ
レジスタ・ファイル２２０内の対応するレジスタに渡さ
れる。当然ながら、リネーム・レジスタ２１８とＧＰＲ
レジスタ・ファイル２２０とは必ずしも物理的に分離し
たレジスタ・ファイルである必要はなく、統合されたレ
ジスタ・ファイルとすることもでき、その中のレジスタ
に記憶されたデータを、レジスタに関連づけられた状況
ビットの状況に応じてリネーム・データまたはＧＰＲデ
ータとして指定できることが、当業者ならわかるであろ
う。
後、リネーム・レジスタ・ファイル２１８内の、その完
了した命令のための適切なレジスタからデータがＧＰＲ
レジスタ・ファイル２２０内の対応するレジスタに渡さ
れる。当然ながら、リネーム・レジスタ２１８とＧＰＲ
レジスタ・ファイル２２０とは必ずしも物理的に分離し
たレジスタ・ファイルである必要はなく、統合されたレ
ジスタ・ファイルとすることもでき、その中のレジスタ
に記憶されたデータを、レジスタに関連づけられた状況
ビットの状況に応じてリネーム・データまたはＧＰＲデ
ータとして指定できることが、当業者ならわかるであろ
う。
【００２５】本発明の実施形態によると、ロード／スト
ア・ユニット（図示せず）はロード命令を実行すると
き、命令が回路２００を通過する間にその命令を追跡す
るために使用する先頭／最終タグも命令に関連づける。
特定の実施形態では、先頭／最終タグは命令に付加され
る２ビット幅のデータ・セグメントである。図６は、本
発明の一形態による先頭／最終タグの機能を示す表であ
る。この実施形態では、先頭バイトと最終バイトの両方
が低になることはできない。先頭ビットが低で最終ビッ
トが高の場合、ロード命令は「最終」としてマークさ
れ、不整列命令にとって必要なキャッシュ２０６への２
回目のデータ・アクセスを示す。先頭ビットが高で最終
ビットが低の場合、命令は「先頭」としてマークされ、
不整列命令のキャッシュ２０６への最初のデータ・アク
セスを示す。先頭ビットと最終ビットの両方が高の場
合、命令は不整列ではなく、回路２００を正常に通過す
ることができる。
ア・ユニット（図示せず）はロード命令を実行すると
き、命令が回路２００を通過する間にその命令を追跡す
るために使用する先頭／最終タグも命令に関連づける。
特定の実施形態では、先頭／最終タグは命令に付加され
る２ビット幅のデータ・セグメントである。図６は、本
発明の一形態による先頭／最終タグの機能を示す表であ
る。この実施形態では、先頭バイトと最終バイトの両方
が低になることはできない。先頭ビットが低で最終ビッ
トが高の場合、ロード命令は「最終」としてマークさ
れ、不整列命令にとって必要なキャッシュ２０６への２
回目のデータ・アクセスを示す。先頭ビットが高で最終
ビットが低の場合、命令は「先頭」としてマークされ、
不整列命令のキャッシュ２０６への最初のデータ・アク
セスを示す。先頭ビットと最終ビットの両方が高の場
合、命令は不整列ではなく、回路２００を正常に通過す
ることができる。
【００２６】本発明の動作について、図７及び図８を参
照しながら詳述する。図７はキャッシュ・メモリ２０６
の論理内容の一部を示す図である。この場合、キャッシ
ュ・メモリ２０６の各ラインは１２８バイト幅であり、
ダブル・ワード単位でアドレス指定可能である。キャッ
シュ・ライン４００には１ダブル・ワードのみが図示さ
れていることを理解されたい。この例では、キャッシュ
・ライン４００のうち、バイトａ、ｂ、ｃ、及びｄを含
むワードにアクセスしたいとする。このデータはキャッ
シュ・ライン４００で整列しており、単一のロード命令
を発行してそれを取り出すことができる。
照しながら詳述する。図７はキャッシュ・メモリ２０６
の論理内容の一部を示す図である。この場合、キャッシ
ュ・メモリ２０６の各ラインは１２８バイト幅であり、
ダブル・ワード単位でアドレス指定可能である。キャッ
シュ・ライン４００には１ダブル・ワードのみが図示さ
れていることを理解されたい。この例では、キャッシュ
・ライン４００のうち、バイトａ、ｂ、ｃ、及びｄを含
むワードにアクセスしたいとする。このデータはキャッ
シュ・ライン４００で整列しており、単一のロード命令
を発行してそれを取り出すことができる。
【００２７】次に図５及び図８を参照すると、データは
キャッシュ・ライン境界にまたがっているため不整列に
なっている。しかし、データがダブル・ワード境界に整
列していない場合も、データはキャッシュ・ライン内で
不整列になることがあることがわかるであろう。また、
ＰＯＷＥＲＰＣアーキテクチャに従って、キャッシュの
各アクセスによってダブル・ワードが返されることもわ
かるであろう。バイトａ、ｂ、ｃ、ｄをロードしようと
する命令がディスパッチされた場合、キャッシュ２０６
へのアクセスが、キャッシュ・ライン４００に１回とキ
ャッシュ・ライン４０２に１回の、２回必要になること
がわかる。この場合、データ・ユニット２０４内の論理
回路が、命令が必要とするデータが不整列であることを
認識する。さらに、この論理回路はデータを入手するた
めに必要な２つの「プリミティブ」命令ＬＤ１及びＬＤ
２を生成する。プリミティブ命令は、ＬＳＵが、必要な
キャッシュ・アクセスを行うために内部的にのみ使用す
る。図９に示すように、ＬＤ１は「先頭」としてマーク
され、ＬＤ２は「最終」としてマークされる。それと同
時に、データ・ユニット２０４が不整列／ビジー・ラッ
チ２０８に１ビットをアサートする。これによって、デ
ィスパッチ・ユニットが不整列命令をそれ以上発行しな
いように停止させる。しかし、整列ロード命令など他の
命令は、依然としてディスパッチ可能であり、回路２０
０によって処理することができる。これは、整列命令は
マージ・ラッチ２１４の使用を必要としないためであ
る。したがって、前に不整列命令が最初のキャッシュ・
アクセスからデータをマージ・ラッチ２１４に書き込ん
でおり、２回目のアクセスからデータが取り出されるの
を待っていた場合、整列命令は、マージ・ラッチ２１４
に記憶されているデータを乱すことなく、そのデータを
マルチプレクサ２１６を介してローテータ２１２から渡
すことができ、リネーム・レジスタに入れることができ
ることになる。他の実施形態では、本発明のこの機能
は、複数のマージ・ラッチを設けて、プロセッサ内で複
数の不整列命令を同時に保留状態にしておくことができ
るように拡張される。当然ながら、各不整列命令の先頭
タグと最終タグを追跡する手段も同様に拡張されること
になる。
キャッシュ・ライン境界にまたがっているため不整列に
なっている。しかし、データがダブル・ワード境界に整
列していない場合も、データはキャッシュ・ライン内で
不整列になることがあることがわかるであろう。また、
ＰＯＷＥＲＰＣアーキテクチャに従って、キャッシュの
各アクセスによってダブル・ワードが返されることもわ
かるであろう。バイトａ、ｂ、ｃ、ｄをロードしようと
する命令がディスパッチされた場合、キャッシュ２０６
へのアクセスが、キャッシュ・ライン４００に１回とキ
ャッシュ・ライン４０２に１回の、２回必要になること
がわかる。この場合、データ・ユニット２０４内の論理
回路が、命令が必要とするデータが不整列であることを
認識する。さらに、この論理回路はデータを入手するた
めに必要な２つの「プリミティブ」命令ＬＤ１及びＬＤ
２を生成する。プリミティブ命令は、ＬＳＵが、必要な
キャッシュ・アクセスを行うために内部的にのみ使用す
る。図９に示すように、ＬＤ１は「先頭」としてマーク
され、ＬＤ２は「最終」としてマークされる。それと同
時に、データ・ユニット２０４が不整列／ビジー・ラッ
チ２０８に１ビットをアサートする。これによって、デ
ィスパッチ・ユニットが不整列命令をそれ以上発行しな
いように停止させる。しかし、整列ロード命令など他の
命令は、依然としてディスパッチ可能であり、回路２０
０によって処理することができる。これは、整列命令は
マージ・ラッチ２１４の使用を必要としないためであ
る。したがって、前に不整列命令が最初のキャッシュ・
アクセスからデータをマージ・ラッチ２１４に書き込ん
でおり、２回目のアクセスからデータが取り出されるの
を待っていた場合、整列命令は、マージ・ラッチ２１４
に記憶されているデータを乱すことなく、そのデータを
マルチプレクサ２１６を介してローテータ２１２から渡
すことができ、リネーム・レジスタに入れることができ
ることになる。他の実施形態では、本発明のこの機能
は、複数のマージ・ラッチを設けて、プロセッサ内で複
数の不整列命令を同時に保留状態にしておくことができ
るように拡張される。当然ながら、各不整列命令の先頭
タグと最終タグを追跡する手段も同様に拡張されること
になる。
【００２８】ＬＤ１からのデータをフォーマッタ２１０
が受け取ると、そのデータは必要に応じてローテータ２
１２で循環桁送りされ、マージ・ラッチ２１４に入れら
れ、そこに記憶されたまま最終ロード命令からのデータ
を待つ。前述のように、整列命令はそれぞれのデータを
処理するためにフォーマッタ２１０を継続して使用する
ことができる。ＬＤ２からのデータをフォーマッタ２１
０が受け取ると、そのデータはローテータ２１２で循環
桁送りされ、マルチプレクサ２１６に渡される。この時
点で、マージ・ラッチ２１４からのデータもマルチプレ
クサ２１６に渡され、そこでバイトａ、ｂ、ｃ、及びｄ
から成る必要なワードに再組立てされる。次に、そのデ
ータが従来のスーパースカラ技法に従ってリネーム・レ
ジスタ・ファイル２１８及びＧＰＲ２２０に渡される。
が受け取ると、そのデータは必要に応じてローテータ２
１２で循環桁送りされ、マージ・ラッチ２１４に入れら
れ、そこに記憶されたまま最終ロード命令からのデータ
を待つ。前述のように、整列命令はそれぞれのデータを
処理するためにフォーマッタ２１０を継続して使用する
ことができる。ＬＤ２からのデータをフォーマッタ２１
０が受け取ると、そのデータはローテータ２１２で循環
桁送りされ、マルチプレクサ２１６に渡される。この時
点で、マージ・ラッチ２１４からのデータもマルチプレ
クサ２１６に渡され、そこでバイトａ、ｂ、ｃ、及びｄ
から成る必要なワードに再組立てされる。次に、そのデ
ータが従来のスーパースカラ技法に従ってリネーム・レ
ジスタ・ファイル２１８及びＧＰＲ２２０に渡される。
【００２９】プロセッサは、アウト・オブ・オーダー処
理命令を実行するため、最終ロード命令からのデータ
を、先頭命令からのデータより前にフォーマッタ２１０
に渡すことがある。この場合、フォーマッタ２１０内の
論理回路が、マージ・ラッチ２１４に有効データが入っ
ていないことを認識し、したがって、最終ロード命令に
よって渡されたデータを廃棄する。先頭の命令からのデ
ータがマージ・ラッチに記憶された後、最終命令からの
データが再びフォーマッタに渡される。当然ながら、プ
ロセッサはこの状況で、ディスパッチ・ユニットが元の
不整列ロード命令を再発行する必要なしに、最終命令か
らのデータを再送する何らかの手段を備えなければなら
ない。当業者ならこれを実現する多くの適合する方法を
考えつくであろう。たとえば、本発明の一実施形態で
は、先頭命令からのデータがマージ・ラッチに入ってい
ない場合、「ミスキュー」テーブルを使用して最終命令
からデータを再送する。これについて図１０を参照しな
がら以下に詳述する。
理命令を実行するため、最終ロード命令からのデータ
を、先頭命令からのデータより前にフォーマッタ２１０
に渡すことがある。この場合、フォーマッタ２１０内の
論理回路が、マージ・ラッチ２１４に有効データが入っ
ていないことを認識し、したがって、最終ロード命令に
よって渡されたデータを廃棄する。先頭の命令からのデ
ータがマージ・ラッチに記憶された後、最終命令からの
データが再びフォーマッタに渡される。当然ながら、プ
ロセッサはこの状況で、ディスパッチ・ユニットが元の
不整列ロード命令を再発行する必要なしに、最終命令か
らのデータを再送する何らかの手段を備えなければなら
ない。当業者ならこれを実現する多くの適合する方法を
考えつくであろう。たとえば、本発明の一実施形態で
は、先頭命令からのデータがマージ・ラッチに入ってい
ない場合、「ミスキュー」テーブルを使用して最終命令
からデータを再送する。これについて図１０を参照しな
がら以下に詳述する。
【００３０】図１０は、本発明の一実施形態によるミス
キュー・テーブルの論理内容を示す図である。図のよう
に、ミスキュー・テーブル内の各項目は命令の先頭／最
終タグと命令の実アドレスを含む。設計上の選択肢とし
て妥当性ビット、状況ビットなどの他の情報も含めるこ
とができる。本発明の一実施形態では、命令がディスパ
ッチされるたびに、ミスキュー・テーブル６００内の項
目が作成される。命令がデータ・キャッシュ内でヒット
すると、次のサイクルでその命令の項目がミスキュー・
テーブル６００から除去される。しかし、命令がデータ
・キャッシュ内でミスした場合は、実アドレスとその他
の情報がミスキュー・テーブル６００に残る。プロセッ
サはミスキュー・テーブル内の項目を絶えず走査し、各
サイクルで、プロセッサはテーブルに記憶されている実
アドレスにあるキャッシュにアクセスを試みる。最終的
に、ミスキュー・テーブル内の各項目についてキャッシ
ュ内でデータが入手可能になり、レジスタ・ファイルに
渡される。
キュー・テーブルの論理内容を示す図である。図のよう
に、ミスキュー・テーブル内の各項目は命令の先頭／最
終タグと命令の実アドレスを含む。設計上の選択肢とし
て妥当性ビット、状況ビットなどの他の情報も含めるこ
とができる。本発明の一実施形態では、命令がディスパ
ッチされるたびに、ミスキュー・テーブル６００内の項
目が作成される。命令がデータ・キャッシュ内でヒット
すると、次のサイクルでその命令の項目がミスキュー・
テーブル６００から除去される。しかし、命令がデータ
・キャッシュ内でミスした場合は、実アドレスとその他
の情報がミスキュー・テーブル６００に残る。プロセッ
サはミスキュー・テーブル内の項目を絶えず走査し、各
サイクルで、プロセッサはテーブルに記憶されている実
アドレスにあるキャッシュにアクセスを試みる。最終的
に、ミスキュー・テーブル内の各項目についてキャッシ
ュ内でデータが入手可能になり、レジスタ・ファイルに
渡される。
【００３１】本発明の一実施形態によると、最終アクセ
スからのデータが先頭アクセスからのデータよりも前に
フォーマッタに渡される場合、キャッシュ・ミスと同様
に扱われる。したがって、各サイクルで、プロセッサは
ミスキュー・テーブル６００を走査し、ミスキュー・テ
ーブル６００に記憶されている最終命令のアドレスのキ
ャッシュ・データにアクセスし、それをフォーマッタに
渡す。フォーマッタはキャッシュ制御論理回路から受け
取った妥当性信号に応答する。キャッシュが最終命令の
データを、先頭命令からのデータが入手可能になる前に
フォーマッタに渡した場合、そのデータの妥当性信号は
アサートされない。したがって、フォーマッタはそのデ
ータを廃棄し、最終命令の項目はミスキュー・テーブル
６００に残ることになる。先頭命令からのデータが入手
可能になり、フォーマッタに渡された後、後続のサイク
ルで、最終命令からのデータが再びフォーマッタに渡さ
れるが、今度は妥当性信号がアサートされる。フォーマ
ッタは次に先頭命令と最終命令からのデータを処理し、
完了テーブル論理回路に信号を戻し、ミスキュー・テー
ブル６００から先頭項目と最終項目を除去する。
スからのデータが先頭アクセスからのデータよりも前に
フォーマッタに渡される場合、キャッシュ・ミスと同様
に扱われる。したがって、各サイクルで、プロセッサは
ミスキュー・テーブル６００を走査し、ミスキュー・テ
ーブル６００に記憶されている最終命令のアドレスのキ
ャッシュ・データにアクセスし、それをフォーマッタに
渡す。フォーマッタはキャッシュ制御論理回路から受け
取った妥当性信号に応答する。キャッシュが最終命令の
データを、先頭命令からのデータが入手可能になる前に
フォーマッタに渡した場合、そのデータの妥当性信号は
アサートされない。したがって、フォーマッタはそのデ
ータを廃棄し、最終命令の項目はミスキュー・テーブル
６００に残ることになる。先頭命令からのデータが入手
可能になり、フォーマッタに渡された後、後続のサイク
ルで、最終命令からのデータが再びフォーマッタに渡さ
れるが、今度は妥当性信号がアサートされる。フォーマ
ッタは次に先頭命令と最終命令からのデータを処理し、
完了テーブル論理回路に信号を戻し、ミスキュー・テー
ブル６００から先頭項目と最終項目を除去する。
【００３２】最終アクセスによってキャッシュからデー
タが取り出された後、ロード命令は完了可能になる。完
了時、不整列／ビジー・ラッチ２０８内のビットがクリ
アされ、ロード／ストア・ユニットは後続の不整列命令
を発行できるようになる。
タが取り出された後、ロード命令は完了可能になる。完
了時、不整列／ビジー・ラッチ２０８内のビットがクリ
アされ、ロード／ストア・ユニットは後続の不整列命令
を発行できるようになる。
【００３３】他の実施形態によると、先頭データよりも
前に最終データを受け取った場合、最終データがマージ
・ラッチに記憶されるようにフォーマッタを設計するこ
とができる。先頭データを受け取ると、そのデータは最
終データと一緒に再組立てされ、リネーム・レジスタ・
ファイルに転送される。フォーマッタをこのように実施
すると、ミスキュー・テーブル６００を使用しなくても
済むようにすることができる。
前に最終データを受け取った場合、最終データがマージ
・ラッチに記憶されるようにフォーマッタを設計するこ
とができる。先頭データを受け取ると、そのデータは最
終データと一緒に再組立てされ、リネーム・レジスタ・
ファイルに転送される。フォーマッタをこのように実施
すると、ミスキュー・テーブル６００を使用しなくても
済むようにすることができる。
【００３４】以上、本発明について特定の実施形態に関
して説明したが、当業者なら本発明の範囲及び主旨から
逸脱することなく態様及び詳細に変更を加えることがで
きることがわかるであろう。たとえば、複数のロード／
ストア・ユニットを本発明の他の実施形態による命令の
処理と並列して使用することもできる。
して説明したが、当業者なら本発明の範囲及び主旨から
逸脱することなく態様及び詳細に変更を加えることがで
きることがわかるであろう。たとえば、複数のロード／
ストア・ユニットを本発明の他の実施形態による命令の
処理と並列して使用することもできる。
【００３５】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３６】（１）データ・キャッシュとレジスタ・フ
ァイルとを有するスーパースカラ・プロセッサにおいて
ロード命令を処理する方法であって、前記キャッシュ内
で不整列であるデータのブロックにアクセスする不整列
ロード命令をディスパッチするステップと、整列命令の
ディスパッチを続けている間に、前記キャッシュへの前
記不整列ロード命令に応答して先頭アクセスと最終アク
セスを生成するステップと、先頭アクセスから取り出さ
れたデータを最終アクセスからのデータが入手可能にな
るまで記憶するステップと、前記先頭アクセス及び最終
アクセスからのデータを前記ロード命令が必要とする順
序に再組立てするステップと、前記再組立てされたデー
タを前記レジスタ・ファイルに記憶するステップとを含
む方法。 （２）先頭アクセスと最終アクセスとを生成するステッ
プが、前記アクセスが先頭アクセスと最終アクセスのい
ずれであるかを示す複数のビットを前記アクセスに関連
づけるステップを含む、上記（１）に記載の方法。 （３）不整列ロード命令のディスパッチに応答して、プ
ロセッサに後続の不整列命令のディスパッチを停止させ
る信号をアサートするステップをさらに含む、上記
（１）に記載の方法。 （４）前記不整列ロード命令の完了に応答して、プロセ
ッサに不整列命令のディスパッチを再開させる信号をア
サートするステップをさらに含む、上記（３）に記載の
方法。 （５）データ・キャッシュとレジスタ・ファイルとを有
するスーパースカラ・プロセッサにおいてロード命令を
処理する回路であって、命令をディスパッチする手段
と、キャッシュ内で不整列であるデータのブロックにア
クセスする不整列ロード命令のディスパッチを検出する
手段と、後続の整列命令がディスパッチされている間に
前記不整列ロード命令が検出されると、後続の不整列ロ
ード命令のディスパッチを停止する手段と、前記不整列
ロード命令に応答して、前記キャッシュへの先頭アクセ
スと最終アクセスを生成する手段と、前記先頭アクセス
から取り出されたデータを前記最終アクセスからのデー
タが入手可能になるまで記憶する手段と、前記先頭アク
セス及び最終アクセスからの前記データを前記ロード命
令が必要とする順序に再組立てする手段と、前記再組立
てされたデータを前記レジスタ・ファイルに記憶する手
段とを含む回路。 （６）後続の不整列ロード命令のディスパッチを停止さ
せる前記手段が、前記不整列命令のディスパッチに応答
してアサートされ、前記不整列命令が完了するとアサー
ト解除されるビットを有するラッチを含む、上記（５）
に記載の回路。 （７）先頭アクセスと最終アクセスとを生成する前記手
段が、前記先頭アクセス及び最終アクセスに関連づけら
れるタグを生成する論理回路を含む、上記（５）に記載
の回路。 （８）前記タグが、対応するアクセスが先頭アクセスと
最終アクセスのいずれであるかに応答して、アサートさ
れる複数のビットを含む、上記（７）に記載の回路。 （９）前記データを再組立てする前記手段が、前記先頭
アクセスからのデータを前記最終アクセスからのデータ
が入手可能になるまで記憶するラッチを含む、上記
（５）に記載の回路。 （１０）前記データを再組立てする前記手段が、前記最
終アクセスからのデータを前記先頭アクセスからのデー
タが入手可能になるまで記憶するラッチを含む、上記
（５）に記載の回路。
ァイルとを有するスーパースカラ・プロセッサにおいて
ロード命令を処理する方法であって、前記キャッシュ内
で不整列であるデータのブロックにアクセスする不整列
ロード命令をディスパッチするステップと、整列命令の
ディスパッチを続けている間に、前記キャッシュへの前
記不整列ロード命令に応答して先頭アクセスと最終アク
セスを生成するステップと、先頭アクセスから取り出さ
れたデータを最終アクセスからのデータが入手可能にな
るまで記憶するステップと、前記先頭アクセス及び最終
アクセスからのデータを前記ロード命令が必要とする順
序に再組立てするステップと、前記再組立てされたデー
タを前記レジスタ・ファイルに記憶するステップとを含
む方法。 （２）先頭アクセスと最終アクセスとを生成するステッ
プが、前記アクセスが先頭アクセスと最終アクセスのい
ずれであるかを示す複数のビットを前記アクセスに関連
づけるステップを含む、上記（１）に記載の方法。 （３）不整列ロード命令のディスパッチに応答して、プ
ロセッサに後続の不整列命令のディスパッチを停止させ
る信号をアサートするステップをさらに含む、上記
（１）に記載の方法。 （４）前記不整列ロード命令の完了に応答して、プロセ
ッサに不整列命令のディスパッチを再開させる信号をア
サートするステップをさらに含む、上記（３）に記載の
方法。 （５）データ・キャッシュとレジスタ・ファイルとを有
するスーパースカラ・プロセッサにおいてロード命令を
処理する回路であって、命令をディスパッチする手段
と、キャッシュ内で不整列であるデータのブロックにア
クセスする不整列ロード命令のディスパッチを検出する
手段と、後続の整列命令がディスパッチされている間に
前記不整列ロード命令が検出されると、後続の不整列ロ
ード命令のディスパッチを停止する手段と、前記不整列
ロード命令に応答して、前記キャッシュへの先頭アクセ
スと最終アクセスを生成する手段と、前記先頭アクセス
から取り出されたデータを前記最終アクセスからのデー
タが入手可能になるまで記憶する手段と、前記先頭アク
セス及び最終アクセスからの前記データを前記ロード命
令が必要とする順序に再組立てする手段と、前記再組立
てされたデータを前記レジスタ・ファイルに記憶する手
段とを含む回路。 （６）後続の不整列ロード命令のディスパッチを停止さ
せる前記手段が、前記不整列命令のディスパッチに応答
してアサートされ、前記不整列命令が完了するとアサー
ト解除されるビットを有するラッチを含む、上記（５）
に記載の回路。 （７）先頭アクセスと最終アクセスとを生成する前記手
段が、前記先頭アクセス及び最終アクセスに関連づけら
れるタグを生成する論理回路を含む、上記（５）に記載
の回路。 （８）前記タグが、対応するアクセスが先頭アクセスと
最終アクセスのいずれであるかに応答して、アサートさ
れる複数のビットを含む、上記（７）に記載の回路。 （９）前記データを再組立てする前記手段が、前記先頭
アクセスからのデータを前記最終アクセスからのデータ
が入手可能になるまで記憶するラッチを含む、上記
（５）に記載の回路。 （１０）前記データを再組立てする前記手段が、前記最
終アクセスからのデータを前記先頭アクセスからのデー
タが入手可能になるまで記憶するラッチを含む、上記
（５）に記載の回路。
【図１】整列データを示すキャッシュ・メモリの論理内
容の図である。
容の図である。
【図２】２つのキャッシュ・ラインにわたる不整列キャ
ッシュ・データを有するキャッシュ・メモリを示す図で
ある。
ッシュ・データを有するキャッシュ・メモリを示す図で
ある。
【図３】キャッシュ・メモリから取り出された不整列デ
ータを再組立てするフォーマッタを示す略図である。
ータを再組立てするフォーマッタを示す略図である。
【図４】本発明の一実施形態によるプロセッサを示すブ
ロック図である。
ロック図である。
【図５】本発明の一実施形態による不整列キャッシュ・
アクセスを行う回路を示す略図である。
アクセスを行う回路を示す略図である。
【図６】本発明の一実施形態による先頭／最終タグの機
能を示す表である。
能を示す表である。
【図７】本発明の一実施形態による整列キャッシュ・ア
クセスを示す図である。
クセスを示す図である。
【図８】本発明の一実施形態による不整列キャッシュ・
アクセスを示す図である。
アクセスを示す図である。
【図９】ロード命令のディスパッチに応答して生成され
る１対のプリミティブ・ロード命令に先頭タグと最終タ
グを付加する様子を示す図である。
る１対のプリミティブ・ロード命令に先頭タグと最終タ
グを付加する様子を示す図である。
【図１０】本発明の一実施形態によるミスキュー・テー
ブルの論理内容を示す図である。
ブルの論理内容を示す図である。
１０ プロセッサ・システム １１ システム・バス １２ バス・インタフェース・ユニット １４ 命令キャッシュ １６ データ・キャッシュ １８ シーケンサ・ユニット ２０ 分岐ユニット ２２ 固定小数点ユニットＡ ２４ 固定小数点ユニットＢ ２６ 複素固定小数点ユニット ２８ ロード／ストア・ユニット ３０ 浮動小数点ユニット ３２ 汎用アーキテクチャ・レジスタ ３４ 固定小数点リネーム・バッファ ３６ 浮動小数点アーキテクチャ・レジスタ ３８ 浮動小数点リネーム・バッファ ３９ システム・メモリ ４０ 特殊目的レジスタ ４６ ディスパッチ・ユニット ２０２ 加算器 ２０４ データ・ユニット ２０６ キャッシュ ２０８ 不整列／ビジー・ラッチ ２１０ フォーマッタ ２１２ ローテータ ２１４ マージ・ラッチ ２１６ マルチプレクサ ２１８ リネーム・レジスタ・ファイル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 バリー・デュアン・ウイリアムソン アメリカ合衆国78681 テキサス州ラウン ドロック リバーローン・ドライブ 807 (72)発明者 シーシウン・スティーブン・タン アメリカ合衆国78726 テキサス州オース チン バーブルック・ドライブ 9923
Claims (10)
- 【請求項１】データ・キャッシュとレジスタ・ファイル
とを有するスーパースカラ・プロセッサにおいてロード
命令を処理する方法であって、 前記キャッシュ内で不整列であるデータのブロックにア
クセスする不整列ロード命令をディスパッチするステッ
プと、 整列命令のディスパッチを続けている間に、 前記キャッシュへの前記不整列ロード命令に応答して先
頭アクセスと最終アクセスを生成するステップと、 先頭アクセスから取り出されたデータを最終アクセスか
らのデータが入手可能になるまで記憶するステップと、 前記先頭アクセス及び最終アクセスからのデータを前記
ロード命令が必要とする順序に再組立てするステップ
と、 前記再組立てされたデータを前記レジスタ・ファイルに
記憶するステップとを含む方法。 - 【請求項２】先頭アクセスと最終アクセスとを生成する
ステップが、前記アクセスが先頭アクセスと最終アクセ
スのいずれであるかを示す複数のビットを前記アクセス
に関連づけるステップを含む、請求項１に記載の方法。 - 【請求項３】不整列ロード命令のディスパッチに応答し
て、プロセッサに後続の不整列命令のディスパッチを停
止させる信号をアサートするステップをさらに含む、請
求項１に記載の方法。 - 【請求項４】前記不整列ロード命令の完了に応答して、
プロセッサに不整列命令のディスパッチを再開させる信
号をアサートするステップをさらに含む、請求項３に記
載の方法。 - 【請求項５】データ・キャッシュとレジスタ・ファイル
とを有するスーパースカラ・プロセッサにおいてロード
命令を処理する回路であって、 命令をディスパッチする手段と、 キャッシュ内で不整列であるデータのブロックにアクセ
スする不整列ロード命令のディスパッチを検出する手段
と、 後続の整列命令がディスパッチされている間に前記不整
列ロード命令が検出されると、後続の不整列ロード命令
のディスパッチを停止する手段と、 前記不整列ロード命令に応答して、前記キャッシュへの
先頭アクセスと最終アクセスを生成する手段と、 前記先頭アクセスから取り出されたデータを前記最終ア
クセスからのデータが入手可能になるまで記憶する手段
と、 前記先頭アクセス及び最終アクセスからの前記データを
前記ロード命令が必要とする順序に再組立てする手段
と、 前記再組立てされたデータを前記レジスタ・ファイルに
記憶する手段とを含む回路。 - 【請求項６】後続の不整列ロード命令のディスパッチを
停止させる前記手段が、前記不整列命令のディスパッチ
に応答してアサートされ、前記不整列命令が完了すると
アサート解除されるビットを有するラッチを含む、請求
項５に記載の回路。 - 【請求項７】先頭アクセスと最終アクセスとを生成する
前記手段が、前記先頭アクセス及び最終アクセスに関連
づけられるタグを生成する論理回路を含む、請求項５に
記載の回路。 - 【請求項８】前記タグが、対応するアクセスが先頭アク
セスと最終アクセスのいずれであるかに応答して、アサ
ートされる複数のビットを含む、請求項７に記載の回
路。 - 【請求項９】前記データを再組立てする前記手段が、前
記先頭アクセスからのデータを前記最終アクセスからの
データが入手可能になるまで記憶するラッチを含む、請
求項５に記載の回路。 - 【請求項１０】前記データを再組立てする前記手段が、
前記最終アクセスからのデータを前記先頭アクセスから
のデータが入手可能になるまで記憶するラッチを含む、
請求項５に記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/021,133 US6112297A (en) | 1998-02-10 | 1998-02-10 | Apparatus and method for processing misaligned load instructions in a processor supporting out of order execution |
| US09/021133 | 1998-02-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11272464A true JPH11272464A (ja) | 1999-10-08 |
| JP3151444B2 JP3151444B2 (ja) | 2001-04-03 |
Family
ID=21802524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02597099A Expired - Fee Related JP3151444B2 (ja) | 1998-02-10 | 1999-02-03 | ロード命令を処理する方法及びスーパースカラ・プロセッサ |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6112297A (ja) |
| EP (1) | EP0936538A2 (ja) |
| JP (1) | JP3151444B2 (ja) |
| KR (1) | KR100335745B1 (ja) |
| CN (1) | CN1161689C (ja) |
| CA (1) | CA2260308C (ja) |
| TW (1) | TW440794B (ja) |
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