JPH1127248A - ディジタル信号の位相検出方法及び装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明はディジタルデータ信号とクロック信
号の間の位相差を検出する改良された方法及び装置、並
びに、ディジタル信号閾値検出器及び再生器の提供を目
的とする。 【解決手段】 出力位相信号に非線形性を生じさせる程
度に狭いパルスが無いことを保証することにより、従来
の位相検出器に現れた非線形性の発生源が回避される。
回路を通る臨界同期パスが類似伝搬遅延を持つ類似回路
ブロックを含むことを保証することにより、クロック及
びデータ入力とＸＯＲ入力との間で相対的な時間関係が
保持される。これにより、回路は集積回路実装の如く一
体的に移される限り部品の特性の変化に殆ど影響されな
い。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はディジタル信号の位
相検出方法及び装置に関する。

【０００２】

【従来の技術】ディジタル通信機器は、ディジタル情報
の伝送用の広範囲の装置に使用されている。ディジタル
情報には、コンピュータの数値データ及び電気通信シス
テムの音声のディジタルエンコーディングが含まれる。
送信器から受信器へのディジタル信号の伝送中に、ディ
ジタル信号は劣化する傾向がある。劣化には信号の全体
的な強度の損失とパルスエッジの画成の損失とが含まれ
る。送信時のパルスエッジは、典型的に全体的なパルス
長さに対し急峻に立ち上がり、立ち下がるので、きれい
に画成された形状をパルスに与えるが、受信器側では、
パルスの立ち上がり及び立ち下がりのレートは減少する
傾向があり、その結果としてパルスの画成の鮮鋭さは劣
化する。上記の劣化を補正するため、一般的に、ディジ
タル通信リンクの受信端で歪みのあるディジタル信号か
ら原ディジタル信号を再生することが行われる。再生さ
れた信号（再生信号）は別の伝送リンクに沿って再送さ
れるか、若しくは、局部的に更に処理される。

【０００３】受信された信号（受信信号）を再生するた
め、典型的に、受信器は受信データ信号（データ信号）
が局部クロック信号（クロック信号）に対し同期的に処
理されることを保証する必要がある。また、データ信号
の振幅が、受信されたデータパルスの劣化したエッジ、
即ち、信号の不正確な処理を生じさせるエッジの近傍で
サンプリングされないことを保証する必要がある。デー
タは局部クロックと著しく位相がずれて到達するだけで
なく、クロック及びデータの周波数の僅かな変動は位相
差が時間に関して変化し得ることを意味する。つまり、
データ信号が最初に検出されたときにクロック信号とデ
ータ信号との間の位相差を弁別するだけではなく、デー
タ信号が受信されている間に位相差を連続的に監視する
必要がある。

【０００４】データとクロックの間の位相差を連続的に
監視することにより、位相差を許容可能な限界内に保つ
ため、データ又はクロックのいずれか一方（或いは双
方）の到達時間を調整することが可能である。この効果
を実現する一つの手段は、可変遅延バッファをデータパ
ス又はクロックパス（或いは双方）に組み込み、回路の
後段のポイントで２個の信号の間に認められた位相差に
依存してフィードバック回路を用いてバッファ長を調整
する。例えば、データがクロックよりも遅れているとみ
なされる場合、クロック信号パスの遅延が増大される
か、若しくは、データ信号パスの遅延が減少される。

【０００５】クロック・データ間位相検出器は、二つの
入力としてデータ信号及びクロック信号を受け、データ
信号とクロック信号との間の位相差に関する情報を与え
る信号を発生させる。位相差情報を与える公知の手段は
信号のペアを使用する。第１の信号（位相信号）は、位
相差を表す成分と、データ中に発生するエッジの個数の
変化を表す別の成分とにより構成され、第２の信号（基
準信号）はデータ中に発生するエッジの個数の変化だけ
を表す。次に、位相信号から基準信号を差し引くことに
より、位相の差だけを表す信号（位相差信号）が得られ
る。

【０００６】典型的に従来のクロック・データ間位相検
出器は、パルス間隔が０乃至１クロック周期の間で変化
する位相差信号を発生させる。従来のクロック・データ
間位相検出器の問題点は、位相差信号のビット立ち上が
り及び立ち下がり区間がデータ信号のビット周期よりも
大きいときに、発生された位相差信号に非線形性が生じ
ることである。パルス立ち上がり及び立ち下がり間隔
は、信号を出力するシリコン部品によって決められる。
半クロック周期だけ過剰のパルス間隔は、典型的に、受
信データ信号の位相差に関して直線的に変化する。しか
し、位相差信号のパルスの間隔が零に接近するにつれ
て、立ち上がり及び立ち下がり区間による影響を受ける
パルスの割合は、立ち上がり及び立ち下がり区間が支配
的になるまで増加する。立ち上がり及び立ち下がり区間
が支配的になる場合、位相差信号のパルス間隔は受信デ
ータ信号の位相差に関して直線的に変化しなくなる。こ
の問題は、データ信号ビットレートが位相検出器が動作
し得る速度よりも高い場合に重大である。高ビットレー
ト、例えば、１０ギガビット／秒に対し、位相検出器速
度は現時のシリコン製造技術の限界によって制限され
る。

【０００７】双安定（バイステーブル）を利用する位相
検出器では、各双安定デバイスが、内部を通過する信号
に伝搬遅延を生じさせ、この遅延は周辺温度及び電源電
圧によって変化するので、別の問題が生ずる。検出器内
の別個のパスに沿って導入された総遅延の差は、検出器
内の後続の各部品に到達する信号の相対的な位相に変化
を生じさせる。例えば、C. R. Hogge, "A Self Correct
ing Clock Recovery Circuit", Journal of Ligtwave
Technology, Vol. LT-3, No.6, Dec. 1985に記載されて
いるように、シリコン部品を用いて構成された回路を利
用して位相差信号を発生し、同時に、例えば、固定長の
同軸ケーブル、又は、印刷回路基板トラックを用いて実
現された遅延ラインによって導入された固定遅延を利用
することにより基準信号を発生させることが公知であ
る。しかし、このような遅延ラインは、温度及び電源電
圧に関してシリコン部品とは同じ特性を示さないため、
位相信号と基準信号との間で相対的な位相が変化する。

【０００８】線形位相信号を供給するクロック・クロッ
ク間位相検出器を構築することは公知であるが、この機
構は両方のクロック信号のパルスが規則的に到達するこ
とに依存する。クロック・データ間位相検出器の場合
に、データのパルスは一般的に可変間隔で到達するの
で、クロック・クロック間位相検出法は適用できない。
再生は、受信信号に閾値及び制限を適用し、次に、再同
期させることにより実現される。データ信号が高周波又
は長距離を介して到着する場合、データ信号は、このデ
ータ信号から復元されたクロックを用いて再同期させる
のが好都合である。

【０００９】データが信号送信器から連続的に到着する
場合、閾値及び位相値は時間的に変化し得るが、かかる
変化は、必ずということはないが、一般的に漸次的であ
る。データが、方法とは無関係に特別に、しかし、必ず
しもそうでなくても良いがバースト的に到着する場合、
連続的なバーストが別個の送信器から発生する場合、閾
値及び位相値はバースト間で著しく変化する。このよう
な変化は、更に各バースト内で時間的に変化する。

【００１０】最大バースト長及びバースト内の周波数偏
移を制限し得る場合、例えば、Wong& Sitch: "A 10 Gb
/s ATM Data Synchronizer", IEEE Journal of Solid S
tateCircuits, Vol.31, No.109, October 1996に記載さ
れているように、受信データを受信器のクロックと再同
期させるためデータ同期器を構築することが公知であ
り、このデータ同期器では、入来信号のデータ遷移がク
ロック遷移と比較され、データの立ち上がり及び立ち下
がり遷移エッジが受信器のクロックに対して共に遅れ、
又は、共に進む場合に、誤差信号が発生され、かくして
発生された誤差信号は、データパス又はクロック信号パ
ス内に在る可変長遅延バッファの長さを調整するため使
用され、これにより、２個の信号が効率的に整列させら
れる。

【００１１】従来のシステムは、データを適合させる代
わりに、受信器のクロック信号を調整することによりデ
ータ信号の修正を最小限に抑える。再同期されるべきデ
ータ信号と、クロック信号とを入力として受け、出力と
して、受信データ信号の再同期された複製を発生させる
再同期回路を構成することが公知である。この回路は、
例えば、単一のＤ形双安定回路を用いて構成される。

【００１２】

【発明が解決しようとする課題】本発明の目的は、ディ
ジタルデータ信号とクロック信号との間の位相差を検出
する改良された方法及び装置を提供することである。

【００１３】

【課題を解決するための手段】本発明の第１の面によれ
ば、クロック信号のクロック周期と、クロック信号とデ
ータ信号の間の位相差とを表す位相差信号を供給するよ
う配置された第１の回路手段と、クロック信号のクロッ
ク周期だけを表す基準信号を供給するように配置された
第２の回路手段と、位相信号の信号パルスの間隔を所定
の量ずつ伸長する手段とからなり、位相信号の基準信号
との比較によりクロック信号とデータ信号との間の位相
差の指標が与えられるディジタル信号位相検出器が得ら
れる。

【００１４】好ましくは、上記位相差信号及び上記基準
信号は、受信されたデータ信号の立ち上がり状態遷移、
又は、立ち下がり状態遷移のいずれか一方だけに応じて
供給される。好ましくは、上記クロック信号とデータ信
号との間の位相差の指標は、上記位相差に関して直線的
に変化する。位相信号中には非線形性が生じるレンジ内
に十分に収まる程に狭いパルスが存在しないことを保証
することにより、本発明は従来の位相検出器における非
線形性の発生源を阻止することが有利である。

【００１５】好ましくは、上記所定の量は１クロックサ
イクルの半分である。好ましくは、回路を通過する臨界
同期パスは類似した伝搬遅延を示す。クロック信号とデ
ータ信号入力の相対的な時間関係は、位相差信号と基準
信号入力との間で維持され、回路が集積回路に実装され
ている場合のように部品の特性が一体的に移る限り、部
品の特性の変化に対し殆ど感度が無い点が有利である。

【００１６】好ましくは、検出器は、ディジタル入力信
号の立ち上がり状態遷移、又は、立ち下がり状態遷移の
いずれか一方だけの受信後に状態を変える縮小データ出
力信号を供給するよう配置されたデータ縮小回路手段
と、クロック入力信号及び上記縮小データ信号の受信後
に再同期された縮小データ信号を供給するよう配置され
た再同期回路手段と、上記再同期された縮小データ信号
及び１個以上のクロック信号の受信後に、第１の位相偏
移した再同期された縮小データ信号を供給するよう配置
された第１のシフトレジスタ回路手段と、上記第１の位
相偏移した再同期された縮小データ信号及び１個以上の
クロック信号の受信後に、第２の位相偏移した再同期さ
れた縮小データ信号を供給するよう配置された第２のシ
フトレジスタ回路手段と、上記縮小データ信号及び上記
第１の位相偏移した再同期された縮小データ信号の受信
後に、位相差信号を供給するよう配置された第１の排他
的論理和回路手段と、上記再同期された縮小データ信号
及び上記第２の位相偏移した再同期された縮小データ信
号の受信後に、基準信号を供給するよう配置された第２
の排他的論理和回路手段とを有し、動作中に上記位相差
信号と上記基準信号の間の差は、上記データ信号と上記
再同期回路手段によって受けられた上記クロック信号の
間の位相差に関して直線的に変化する。

【００１７】好ましくは、上記データ縮小回路手段は、
上記ディジタル入力信号の全ての立ち上がり状態遷移又
は全ての立ち下がり状態遷移に応答するよう配置されて
いる。好ましくは、上記データ縮小回路手段はＤ形回路
からなり、上記再同期回路手段はＤ形回路からなり、上
記第１のシフトレジスタ回路手段はラッチからなり、上
記第２のシフトレジスタ手段はラッチからなり、上記第
１の排他的論理和回路手段はＸＯＲゲートからなり、上
記第２の排他的論理和回路手段はＸＯＲゲートからな
る。

【００１８】好ましくは、上記位相差信号と上記基準信
号の間の上記差の移動時間平均は、上記データ信号と上
記再同期回路手段によって受けられた上記クロック信号
の間の位相差に関して時間的に変化する。本発明の他の
面によれば、上記位相差信号及び上記基準信号の受信後
に、上記データ信号と上記再同期回路手段によって受け
られた上記クロック信号の間の位相差に関して直線的に
変化する統合されたアナログ信号を供給するよう配置さ
れた統合化回路手段を更に有するディジタル信号位相検
出器が提供される。

【００１９】本発明の別の面によれば、上記データ信号
と上記再同期回路手段によって受信された上記クロック
信号の間の位相差に関して移動時間平均が直線的に変化
する統合されたアナログ信号を供給するよう配置された
統合化回路手段を更に有するディジタル信号位相検出器
が提供される。本発明の検出器は、多相クロックからク
ロック信号を受けるよう配置されていてもよい。

【００２０】本発明の別の面によれば、上記位相差信号
と上記基準信号の受信後に、クロック入力信号が取り出
される可変クロック信号を供給するよう配置されている
フィードバック回路手段と、上記データ信号及び上記可
変クロック信号の受信に応答して、再同期されたデータ
信号を供給するよう配置されている再同期回路手段とを
更に有するディジタル信号位相検出器が提供される。

【００２１】本発明の別の面によれば、上記位相差信
号、上記基準信号及び上記データ信号の受信後に、上記
データ縮小回路手段によってデータ信号入力として受け
られるべき可変的に遅延したデータ信号を供給するよう
配置されているフィードバック回路手段と、上記可変的
に遅延したデータ信号及び上記クロック信号の受信後
に、再同期されたデータ信号を供給するよう配置されて
いる再同期回路手段とを更に有するディジタル信号位相
検出器が提供される。

【００２２】本発明の別の面によれば、ディジタル入力
信号の立ち上がり状態遷移又は立ち下がり状態遷移のい
ずれか一方の受信後に状態を変える縮小データディジタ
ル出力信号を供給する段階と、クロック入力信号及び上
記縮小データディジタル出力信号の受信後に、再同期さ
れた縮小データ信号を供給するため再同期させる段階
と、上記再同期された縮小データ信号及び１個以上のク
ロック信号の受信後に、第１の位相偏移した再同期され
た縮小データ信号を供給するため位相偏移させる段階
と、上記第１の位相偏移した再同期された縮小データ信
号及び１個以上のクロック信号の受信後に、第２の位相
偏移した再同期された縮小データ信号を供給するため位
相偏移させる段階と、上記縮小データ信号と上記第１の
位相偏移した再同期された縮小データ信号との排他的論
理和である位相差信号を供給する段階と、上記再同期さ
れた縮小データ信号と上記第２の位相偏移した再同期さ
れた縮小データ信号の排他的論理和である基準信号を供
給する段階とからなり、上記位相差信号と上記基準信号
の間の差が、上記データ信号と再同期させる段階で使用
された上記クロック信号の間の位相差に関して直線的に
変化するディジタル信号位相検出方法が提供される。

【００２３】本発明の別の面によれば、データ入力信号
の立ち上がり及び立ち下がりエッジの受信に応じて、第
１及び第２の位相出力信号を供給するよう配置されてい
る本発明による位相検出器を含む立ち上がり／立ち下が
りエッジ位相検出器回路手段と、上記位相出力信号の受
信に応じて、データ信号の閾値誤差に関して直線的に変
化する閾値差信号を供給するよう配置されている閾値弁
別回路手段とからなるディジタル信号閾値誤差検出器が
提供される。

【００２４】好ましくは、上記閾値弁別回路手段は、移
動時間平均が上記データ信号の閾値誤差に関して直線的
に変化する閾値差信号を供給するよう配置されている。
本発明の別の面によれば、上記位相出力信号の受信に応
じて、移動時間平均が上記データ信号の位相誤差に関し
て直線的に変化する位相差信号を供給するよう配置され
ている位相差統合回路手段を更に有するディジタル信号
閾値誤差検出器が提供される。

【００２５】本発明の別の面によれば、第２のデータ入
力信号及び上記閾値差信号に応じて上記データ入力信号
を上記立ち上がり／立ち下がりエッジ位相検出器回路手
段に供給するよう配置されている増幅器回路手段と、上
記立ち上がり／立ち下がり位相検出器回路手段からの１
個以上の出力信号の受信に応じて、クロック信号と上記
立ち上がり／立ち下がりエッジ位相検出器回路手段によ
り受信されたデータ入力信号との間の位相差を調整する
よう配置されている可調整遅延回路手段と、クロック入
力信号と上記立ち上がり／立ち下がりエッジ位相検出器
回路手段により受信された上記データ入力信号との受信
に応じて、再同期されたデータ信号を供給する再同期回
路手段とを更に有するディジタル信号閾値誤差検出器が
提供される。

【００２６】閾値誤差検出器は、閾値差信号に応じて閾
値を制御する手段を更に有する方が有利である。本発明
の別の面によれば、データ入力信号の立ち上がりエッジ
及び立ち下がりエッジの夫々の受信に応じて、第１及び
第２の位相出力信号を供給する段階と、上記位相出力信
号の受信に応じて、データ信号の閾値誤差に関して直線
的に変化する閾値差信号を供給する段階とからなるディ
ジタル信号閾値誤差検出方法が提供される。

【００２７】本発明の別の面によれば、データ入力信
号、モード入力信号及び２個の位相入力信号の受信後
に、振幅制限データ信号を供給するよう配置されている
閾値調整回路と、上記振幅制限データ信号、モード入力
信号及びクロック入力信号の受信後に、上記振幅制限デ
ータ信号の立ち上がりエッジから得られた第１の位相出
力信号と、上記振幅制限データ信号の立ち下がりエッジ
から得られた第２の位相出力信号と、遅延したデータ信
号とを供給するよう配置されている本発明による位相検
出器を含み、上記第１及び第２の位相出力信号が上記閾
値調整回路に位相入力信号として供給される位相調整回
路と、上記遅延したデータ信号及びクロック入力信号の
受信後に再同期されたデータ出力信号を供給するよう配
置されている再同期回路とからなるディジタル信号再生
器が提供される。

【００２８】好ましくは、上記閾値調整回路は、閾値調
整入力信号及び上記データ入力信号の受信後に増幅デー
タ出力信号を供給するよう配置されている第１の増幅器
と、上記増幅データ信号の受信後に上記振幅制限データ
信号を供給するよう配置されている第２の増幅器と、上
記第１の位相出力信号と上記第２の位相出力信号の間の
差を表す位相差出力信号を供給するよう配置されている
減算器と、上記増幅データ出力信号、上記位相差出力信
号及び上記モード入力信号の受信後に、閾値調整信号を
供給するよう配置されている閾値ループフィルタとによ
り構成されている。

【００２９】ディジタル信号再生器は、上記クロック入
力信号に対して測定された漂動及びジッタが共に既知の
有限範囲内に収まることを特徴とする連続的なディジタ
ル信号を受信し、このディジタル信号を再生するよう配
置されている点が有利である。信号再生器は、データの
別個のバーストを含むディジタル信号を受信し、受信さ
れたディジタル信号を再生するように配置されている点
が有利である。

【００３０】信号再生器は、弱いディジタル信号を受信
し、受信された信号を再生する点が有利である。ディジ
タル信号再生器は、不足した減衰比を有するデータ信号
を受信するよう配置されている点が有利である。ディジ
タル信号再生器は、信号レベルの大きい変動を示すデー
タ信号を受信するよう配置されている点が有利である。

【００３１】ディジタル信号再生器は、受信データから
のクロック信号の抽出を回避するよう配置されている点
が有利である。ディジタル信号再生器は、ラインコード
を用いるデータ信号のエンコーディングを回避するよう
配置されている点が有利である。ディジタル信号再生器
は、緩やかなドリフトに追従するためデータ信号チャネ
ルを働かせる必要が無い点が有利である。

【００３２】本発明の他の面によれば、本発明によるデ
ィジタル信号再生器と、同期部とデータ部とが交番して
いる信号フォーマットとからなるディジタル信号再生シ
ステムが提供される。好ましくは、各同期部は、信号の
無い期間と、その後に続く学習パターンの期間とからな
る。

【００３３】好ましくは、上記学習パターンは立ち上が
りパルスエッジ及び立ち下がりパルスエッジの高い出現
レートを示す。好ましくは、上記学習パターンには１と
０とが交互に含まれる。本発明の他の面によれば、本発
明を実現する装置の一つ以上の実施例により構成された
ディジタル信号処理の目的のための電気通信システムが
提供される。

【００３４】本発明の別の面によれば、データ入力信
号、モード入力信号及び２個の位相入力信号の受信後
に、振幅制限データ信号を供給する閾値調整段階と、上
記振幅遅延データ信号、モード入力信号及びクロック入
力信号の受信後に、上記振幅制限データ信号の立ち上が
りエッジから得られた第１の位相出力信号と、上記振幅
制限データ信号の立ち下がりエッジから得られた第２の
位相出力信号と、遅延したデータ信号とを供給し、上記
第１及び第２の位相出力信号は上記閾値調整段階での上
記位相入力信号として供給される位相調整段階と、上記
遅延したデータ信号及びクロック入力信号の受信後に、
再同期されたデータ出力信号を供給する再同期段階とか
らなるディジタル信号再生方法が提供される。

【００３５】

【発明の実施の形態】本発明の実施の形態を示すため、
以下では、添付図面を参照して、その例に限定されるこ
となく本発明の実施例を説明する。図１に示された信号
発生器の第１の実施例は、閾値調整回路１と、位相調整
回路２と、再同期回路３とからなる。

【００３６】閾値調整回路１は、データ信号、モード信
号、及び２個の位相信号を入力として受け、振幅制限デ
ータ信号を出力として発生する。位相調整回路２は、閾
値調整回路１から出力された振幅制限データ信号、モー
ド信号、及びクロック信号を入力として受け、振幅制限
データ信号の立ち上がりエッジから得られた第１の位相
信号、振幅制限データ信号の立ち下がりエッジから得ら
れた第２の位相信号、及び遅延したデータ信号を出力と
して発生し、上記第１及び第２の位相信号は閾値調整回
路１に位相信号として供給される。

【００３７】再同期回路３は、位相調整回路２から出力
されたデータ信号及びクロック信号を入力として受け、
再同期データ信号を出力として発生する。閾値調整回路
１は、２個の増幅器１０及び１１と、減算器１２と、閾
値ループフィルタ１３とからなる。第１の増幅器１０
は、閾値調整信号及び位相調整回路１によって入力され
たデータ信号を入力として受け、増幅信号を出力として
発生する。第２の増幅器１１は、第１の増幅器１０によ
り要求された信号出力を入力として受け、位相調整回路
１によって出力された振幅制限データ信号を出力として
発生する。

【００３８】減算器１２は、位相調整回路２から出力さ
れた位相信号を入力として受け、それらの差を表す信号
を出力する。閾値ループフィルタ１３は、第１の増幅器
１０から出力された信号、第２の増幅器１１から出力さ
れた振幅制限信号、減算器１２から出力された差信号、
及び閾値調整回路によって入力されたモード信号を入力
として受け、閾値信号を出力する。

【００３９】位相調整回路２は、立ち上がりエッジ位相
検出器４と、立ち下がりエッジ位相検出器５と、加算器
７と、位相ループフィルタ８と、可調整遅延器６とから
なる。可調整遅延器６は、振幅制限データ信号及び遅延
調整信号を入力として受け、遅延した振幅制限データ信
号（遅延振幅制限データ信号）を出力として発生する。
立ち上がりエッジ位相検出器４及び立ち下がりエッジ位
相検出器５は、何れも遅延振幅制限データ信号及びクロ
ック信号の両方を入力として受け、遅延振幅制限データ
信号の立ち上がりエッジ及び立ち下がりエッジの夫々か
ら得られた位相誤差信号を発生する。加算器７は位相誤
差信号を入力として受け、その和を出力信号として発生
する。位相ループフィルタ８は位相誤差信号の和と共に
モード信号を入力信号として受け、可調整遅延器６に入
力される遅延調整信号を出力として発生する。

【００４０】以下、位相調整回路２について詳説する。
再同期回路３は、Ｄ入力に遅延振幅制限データ信号を受
け、Ｃ入力にクロック信号を受け、出力Ｑに再同期され
たデータ信号（再同期データ信号）を発生する単一のＤ
形双安定回路１５を用いて実現される。信号再生器は、
分離したデータのバーストにより構成された（ノイズ及
び／又は間欠性の）弱い電気信号を受け、この電気信号
を増幅し、クロック入力を用いてデータを再生し、再生
されたデータを出力するように適合されている。切換式
の時定数を有する制御ループは、各データのバーストの
振幅及び位相を偏移するため使用される。送信器及び受
信器は同期していると仮定される。

【００４１】各データのバーストは、図２に示される如
く、データ部が後に続く同期部としてエンコードされ
る。同図において、データバーストの終わり５１の後
に、第２のバーストの始まり５２，５３，５４が続く。
図示された例では、第１のバーストは第２のバーストよ
りも強い信号である。同期部は、信号の無い期間５２
と、その次の学習期間５３とからなり、学習期間５３
は、状態変化の高い出現頻度を表し、理想的には厳密に
１と０とが交番するパターンの形式の期間を含むビット
パターンにより構成される。状態変化の頻度が少ないパ
ターンが利用される場合、学習パターンは理想的な場合
に必要とされるパターンよりも長くする必要がある。

【００４２】各バーストのデータ部５４，５１は、以下
に詳述するように位相調整回路の特性によって制限され
る場合があるが、任意の長さでよい。実証された信号と
して設定され得る公称閾値は、同図に点線５５で示され
る如く受信される。閾値調整システムは多重モードで動
作する。“偏移”モードは、各バーストの同期部の受信
中に使用することが意図され、“スロー”モードは、各
バーストのデータ部の受信中に使用することが意図され
ている。

【００４３】“偏移”モードにおいて、増幅器１１から
受信された信号の時間平均は閾値ループフィルタ１３に
よって作成される。更新された閾値信号は第１の増幅器
１０の入力に帰還される。信号が立ち上がり及び立ち下
がりパルスエッジ５３の高周波を含む場合、この帰還に
よって閾値５５は、例えば、数十ビットの受信中に略正
しい値（即ち、データ信号の枠の中央）に移される。こ
の閾値獲得処理は、より速い応答を得るため、連続的な
バーストの信号強度が大幅に変化する枠の低い方から始
められる。例えば、６乃至１０ギガビット／秒のデータ
速度で、閾値は数十ナノ秒の範囲内で判定される。

【００４４】近似閾値が“偏移”モードで検出された
後、閾値調整システムは、“スロー”モードに切り替わ
るか、若しくは、切り替えられる。この“スロー”モー
ドにおいて、閾値に対する別の調整が、位相調整回路か
ら受けられた閾値誤差信号に基づいて決められる。或い
は、“スロー”モードにおいて、閾値に対する別の調整
をデータストリームの時間平均を用いて決めてもよい。
しかし、時定数は典型的に“偏移”モードで使用される
時定数よりも長い。

【００４５】各バーストのデータ部は、信号発生器の動
作モードの変更に関係する情報を含み、その情報からモ
ード入力信号が適当なフィードバックループを用いて得
られる。例えば、データ部は、特に、データ部の先頭を
識別するヘッダと、データ部の長さと、又は、データ部
の終わりを示す特殊ビットパターンを含む。このような
モード関連情報は、再同期データ信号から抽出し、信号
再生器のモード入力に帰還させてもよい。或いは、モー
ド信号は、局部的に得られ、若しくは、データ信号と関
連した別々のシグナリングチャネルから得られる。

【００４６】位相ループフィルタ８へのモード入力は、
可調整遅延器を初期（典型的に中域）値に設定するため
のモード、又は、フィルタ特性（例えば、カットオフ周
波数）を変更するモードを含む。モードのレンジは、ア
プリケーションに応じて離散的又は連続的のどちらでも
よい。決定閾値調整システムは、信号レベルの非常に大
きい変化と協働し得る。

【００４７】データ信号のピーク・ツー・ピーク漂動及
びジッタが既知の有限限界範囲内に保たれ、位相調整サ
ブシステム２がそれに応じて適合された場合、受信器
は、連続的なデータ、例えば、ＳＯＮＥＴ（ソネットプ
ロトコル）及びＳＤＨ（同期ディジタルハイアラーキ）
と協働する。受信器は、例えば、１個以上のＡＴＭセル
の連続的なバーストを受けるため、セルベース（例え
ば、ＡＴＭ）交換機で使用してもよい。連続的な各バー
ストは、潜在的に別個の信号源から発生するので、潜在
的に信号強度及び位相の両方が広範囲に変化する。

【００４８】本発明による位相検出器１００の第１の実
施例の回路図は図３に示されている。位相検出器１００
は、第１及び第２のデータ縮小回路１０１ａ及び１０１
ｂと、第１及び第２の再同期回路１０２ａ及び１０２ｂ
と、第１、第２及び第３のシフトレジスタ回路１１１、
１１０及び１１２と、第１及び第２の排他的論理和（Ｘ
ＯＲ）ゲート１０５及び１０６とからなる。

【００４９】第１のデータ縮小回路１０１ａは、データ
信号を入力として受ける。第１の再同期回路１０２ａ
は、第１のデータ縮小回路１０１ａからの出力と、クロ
ック信号とを入力として受ける。第１のシフトレジスタ
回路１１１は、第１の再同期回路１０２ａからの出力
と、量Ａずつ位相偏移したクロック信号とを入力として
受ける。第３のシフトレジスタ回路１１２は、第１のシ
フトレジスタ回路１１１からの出力と、量Ａ＋Ｂずつ位
相偏移したクロック信号とを入力として受ける。

【００５０】第２のデータ縮小回路１０１ａはデータ信
号を入力として受ける。第２の再同期回路１０２ｂは、
第２のデータ縮小回路１０１ａからの出力と、クロック
信号とを入力として受ける。第２のシフトレジスタ回路
１１０は、第２の再同期回路１０２ｂからの出力と、量
Ｃずつ位相偏移したクロック信号とを入力として受け
る。

【００５１】ＸＯＲゲート１０５は、第２のデータ縮小
回路１０１ｂからの出力と、第２のシフトレジスタ回路
１１０からの出力とを入力として受ける。ＸＯＲゲート
１０６は、第１及び第３のシフトレジスタ１１１及び１
１２からの出力を入力として受ける。各データ縮小回路
１１０ａ及び１１０ｂは、データ信号の正側に移行する
状態変化の受信だけ、若しくは、負側に移行する状態変
化の受信だけに応じて状態を変える縮小データディジタ
ル出力信号を生成するように動作し得る。この結果とし
て、出力信号の状態変化の頻度はせいぜい受信データ信
号の半分に過ぎないので、装置の後続の部分の速度要求
条件が緩和される。出力信号が正側に変化又は負側に変
化する状態変化を受信する毎に状態を変えない場合、出
力信号の状態変化の頻度はさらに減少される。

【００５２】再同期回路１０２ａ及び１０２ｂは、第１
の入力にクロック信号を受け、第２の入力に対応するデ
ータ縮小回路からの出力を受け、再同期された縮小デー
タ信号（再同期縮小データ信号）を発生させるように動
作し得る。第１のシフトレジスタ回路１１１は、量Ａず
つ位相偏移されたクロック信号を第１の入力に受け、第
１の再同期回路１０２ａからの出力を第２の入力に受
け、量Ａずつ遅延した再同期縮小データ信号を発生させ
るように動作し得る。

【００５３】第３のシフトレジスタ回路１１２は、量Ａ
＋Ｂずつ位相偏移したクロック信号を第１の入力に受
け、第１のシフトレジスタ回路１１１からの出力を第２
の入力に受け、量Ａ＋Ｂずつ遅延した再同期縮小データ
信号を発生させるように動作し得る。第２のシフトレジ
スタ回路１１０は、量Ｃずつ位相偏移したクロック信号
を第１の入力に受け、第２の再同期回路１０２ｂからの
出力を第２の入力に受け、量Ｃずつ遅延した再同期縮小
データ信号を発生させるように動作し得る。

【００５４】ＸＯＲゲート１０５は、第２のデータ縮小
回路１０１ｂにより生成された縮小データ信号と、第２
のシフトレジスタ回路１１０によって生成された遅延し
た再同期縮小データ信号との間の位相差信号を発生させ
るように動作し得る。ＸＯＲゲート１０６は、第１のシ
フトレジスタ回路１１１から出力された再同期縮小デー
タ信号と、第３のシフトレジスタ回路１１２により生成
された量Ａ＋Ｂずつ遅延した再同期データ信号との間の
差である基準信号を発生させるよう動作し得る。

【００５５】位相差信号と基準信号との間の差は、デー
タ信号とクロック信号との間の位相差に関して直線的に
変化する。ＸＯＲゲート１０６は、パルスの間隔がクロ
ック周期だけに依存する信号を得るため、第１のシフト
レジスタ回路１１１及び第３のシフトレジスタ回路１１
２の夫々から出力された信号のエッジを比較する。パル
ス間隔はパルスの半分の高さのポイントの間で測定され
る。上記パルスが発生する頻度は、第１のデータ縮小回
路１０１ａにより受信されたデータ信号の立ち上がりエ
ッジの出現頻度に依存する。

【００５６】ＸＯＲゲート１０５は、第２のデータ縮小
回路１０１ｂ及び第２のシフトレジスタ１１０の夫々か
ら出力された信号のエッジを比較し、クロック周期、及
び、第２のデータ縮小回路１０１ｂによって受けられた
クロック信号とデータ信号との間の位相差に依存したパ
ルス幅を有する信号を生ずる。ＸＯＲゲート１０５の一
方の入力への信号を量Ｃずつ位相偏移させるためシフト
レジスタを使用することは、ＸＯＲゲート１０５から出
力された信号のパルスがＣからＣ＋１のクロックサイク
ルの間隔に変化することを意味する。従来の検出器の場
合、位相信号のパルス間隔は、０クロックサイクルと１
クロックサイクルとの間で変化するが、位相信号のパル
ス間隔が０．５クロックサイクルよりも低下した場合、
パルス間隔は位相差に関して直線的に変化しない。各パ
ルスを既知量Ｃずつ拡大し、位相信号中には非線形性が
生じるレンジ内に十分に収まる程に狭いパルスが存在し
ないことを保証することにより、本発明は非線形性の発
生源を阻止する。

【００５７】好ましくは、Ｃは０．５クロックサイクル
以上である。二つのＸＯＲゲート１０５及び１０６の出
力でパルス間隔を比較することにより、クロック信号と
データ信号との間の位相差を測定することが可能であ
る。この比較は、位相差信号を得るため、２個の信号を
積分及び減算することにより行われる。

【００５８】かくして発生された位相差信号は、クロッ
クとデータとの間の位相差に関して直線的に変化する。
かかる位相差信号を用いることによって、クロック信号
とデータ信号との間の位相差を調整する目的のため、よ
り簡単かつ高速な制御ループ機構が構成できるようにな
る。図４を参照するに本発明の他の実施例が示されてい
る。同図において、図３の第１及び第２のデータ縮小回
路１０１ａ及び１０１ｂ、並びに、再同期回路１０２ａ
及び１０２ｂは、単一のデータ縮小回路１０１及び単一
の再同期回路１０２によって置き換えられている。この
構成は、回路に必要とされる部品数を削減するだけでは
なく、位相差信号及び基準信号を生成するため供給され
た縮小データ信号中の正側に移行するエッジ及び負側に
移行するエッジの発生が同期されることを保証する。

【００５９】図５、６及び７は別の実施例を示す図であ
り、第１の実施例における３個のシフトレジスタ回路１
１０、１１１及び１１２によって行われた位相偏移の相
対的な量Ａ、Ａ＋Ｂ及びＣの利点が得られる実施例であ
る。本発明による位相検出器１００の別の特定の実施例
の回路図が図８に示されている。同図によれば、位相検
出器１００は、データ縮小回路１０１と、再同期回路１
０２と、第１のシフトレジスタ回路１０３と、第２のシ
フトレジスタ回路１０４と、第１及び第２の排他的論理
和（ＸＯＲ）ゲート１０５及び１０６とからなる。

【００６０】データ縮小回路１０１はデータ信号を入力
として受ける。同期回路１０２はデータ縮小回路１０１
からの出力及びクロック信号を入力として受ける。第１
のシフトレジスタ回路１０３は、再同期回路１０２から
の出力と、量Ａずつ位相偏移したクロック信号とを入力
として受ける。第２のシフトレジスタ回路１０４は、第
１のシフトレジスタ回路１０３からの出力と、量Ａ＋Ｂ
ずつ位相偏移したクロック信号とを入力として受ける。

【００６１】第１のＸＯＲゲート１０５は、データ縮小
回路１０１からの出力と、第１のシフトレジスタ回路１
０３からの出力とを入力として受ける。第２のＸＯＲゲ
ート１０６は、再同期回路１０２からの出力と、第２の
シフトレジスタ回路１０４からの出力とを入力として受
ける。データ縮小回路１０１は、データ信号中の正側に
移行する状態変化の受信だけ、若しくは、負側に移行す
る状態変化の受信だけに応じて状態を変化させる縮小デ
ータディジタル出力信号を生成するため動作し得る。こ
の結果として、出力信号の状態変化の頻度はせいぜい受
信データ信号の半分に過ぎないので、装置の後続の部分
の速度要求条件が緩和される。出力信号が正側に変化又
は負側に変化する状態変化を受信する毎に状態を変えな
い場合、出力信号の状態変化の頻度はさらに減少され
る。

【００６２】再同期回路１０２は、第１の入力にクロッ
ク信号を受け、第２の入力にデータ縮小回路１０１から
の出力を受け、再同期縮小データ信号を発生させるよう
に動作し得る。第１のシフトレジスタ回路１０３は、量
Ａずつ位相偏移されたクロック信号を第１の入力に受
け、再同期回路１０２からの出力を第２の入力に受け、
量Ａずつ遅延した再同期縮小データ信号を発生させるよ
うに動作し得る。

【００６３】第２のシフトレジスタ回路１０４は、量Ａ
＋Ｂずつ位相偏移したクロック信号を第１の入力に受
け、第１のシフトレジスタ回路１０３からの出力を第２
の入力に受け、量Ａ＋Ｂずつ遅延した再同期縮小データ
信号を発生させるように動作し得る。ＸＯＲゲート１０
５は、データ縮小回路１０１により生成された縮小デー
タ信号と、第１のシフトレジスタ回路１０３によって生
成された遅延した再同期縮小データ信号との間の位相差
信号を発生させるように動作し得る。

【００６４】ＸＯＲゲート１０６は、再同期回路１０２
から出力された再同期縮小データ信号と、第２のシフト
レジスタ回路１０４により生成された量Ａ＋Ｂずつ遅延
した再同期縮小データ信号との間の差である基準信号を
発生させるよう動作し得る。位相差信号と基準信号との
間の差は、データ信号とクロック信号との間の位相差に
関して直線的に変化する。

【００６５】ＸＯＲゲート１０６は、パルスの間隔がク
ロック周期だけに依存する信号を得るため、再同期回路
１０２及び第２のシフトレジスタ回路１０４の夫々から
出力された信号のエッジを比較する。パルス間隔はパル
スの半分の高さのポイントの間で測定される。上記パル
スが発生する頻度は、データ縮小回路１０１により受信
されたデータ信号の立ち上がりエッジの出現頻度に依存
する。

【００６６】ＸＯＲゲート１０５は、データ縮小回路１
０１及び第１のシフトレジスタ１０３の夫々から出力さ
れた信号のエッジを比較し、クロック周期、及び、デー
タ縮小回路１０１によって受けられたクロック信号とデ
ータ信号との間の位相差に依存したパルス幅を有する信
号を生ずる。ＸＯＲゲート１０５の一方の入力への信号
を量Ｃずつ位相偏移させるためシフトレジスタを使用す
ることは、ＸＯＲゲート１０５から出力された信号のパ
ルスがＡからＡ＋１のクロックサイクルの間隔に変化す
ることを意味する。従来の検出器の場合、位相信号のパ
ルス間隔は、０クロックサイクルと１クロックサイクル
との間で変化するが、位相信号のパルス間隔が０．５ク
ロックサイクルよりも低下した場合、パルス間隔は位相
差に関して直線的に変化しない。各パルスを既知量ずつ
拡大し、位相信号中には非線形性が生じるレンジ内に十
分に収まる程に狭いパルスが存在しないことを保証する
ことにより、本発明は非線形性の発生源を阻止する。

【００６７】２個のＸＯＲゲートの出力でのパルス間隔
を比較することにより、クロック信号とデータ信号との
間の位相差を測定することが可能である。この比較は、
位相差信号を得るため２個の信号を積分及び減算するこ
とにより行われる。かくして発生された位相差信号は、
クロックとデータとの間の位相差に関して直線的に変化
する。このような位相差信号を使用することにより、ク
ロック信号とデータ信号との間の位相差を調整する目的
のため、より簡単かつ高速な制御ループを構成すること
が可能になる。

【００６８】本発明による位相検出器の別の実施例の回
路図が図９に示されている。同図に示された位相検出器
は、第１及び第２のＤ形双安定回路２０１及び２０２
と、第１及び第２のラッチ２０３及び２０４と、第１及
び第２の排他的論理和（ＸＯＲ）ゲート１０５及び１０
６とからなる。Ｄ形双安定回路２０１は、第１の実施例
のデータ縮小回路１０１を実現し、Ｄ形双安定回路２０
２は再同期回路１０２を実現し、ラッチ２０３は第１の
シフトレジスタ１０３を実現し、ラッチ２０４は第２の
シフトレジスタ１０４を実現する。

【００６９】Ｄ形双安定回路２０１はＣ入力にデータを
受け、Ｄ入力にそれ自体の出力

【００７０】

【外１】

【００７１】からの出力を受ける。Ｄ形双安定回路２０
２は、Ｄ入力にＤ形双安定回路２０１のＱ出力からの信
号を受け、Ｃ入力にクロック信号を受ける。ラッチ２０
３は、Ｄ入力にＤ形双安定回路２０２のＱ出力からの信
号を受け、Ｃ入力にクロック信号の反転

【００７２】

【外２】

【００７３】を受ける。ラッチ２０４はＤ入力にラッチ
２０３のＱ出力からの信号を受け、Ｃ入力にクロック信
号を受ける。ＸＯＲゲート１０５は、Ｄ形双安定回路２
０１のＱ出力からの信号及びラッチ２０３のＱ出力から
の信号を夫々入力として受ける。ＸＯＲゲート１０６
は、Ｄ形双安定回路２０２のＱ出力からの信号及びラッ
チ２０４のＱ出力からの信号を夫々受ける。

【００７４】Ｄ形双安定回路２０１の出力信号状態は、
Ｃ入力に到達したデータ信号の立ち上がりエッジだけで
変化する。エッジは、データ信号内のエッジの半分の頻
度で（即ち、エッジの頻度は２分の１に削減されて）Ｄ
形双安定回路２０１のＱ出力上の信号に生じる。Ｄ形双
安定回路２０１は、データ信号の立ち下がりエッジで状
態を変えるように配置してもよい。これを実現する一手
段は、データ信号がＤ形双安定回路２０１に到達する前
にデータ信号を反転させることである。Ｄ形双安定回路
２０１は、反転したデータ信号の立ち上がりエッジで動
作する。反転したデータ信号の立ち上がりエッジは、デ
ータ信号の立ち下がりエッジに対応するので、所望の結
果が得られる。

【００７５】本実施例で利用されるＤ形双安定回路は正
のエッジでトリガされる。データ信号の各立ち上がりエ
ッジは、Ｄ形双安定回路２０１のＱ出力信号（縮小デー
タ信号）に、データ信号に依存したエッジタイミングで
変化を生じさせる。この変化は、クロックＣＬＯＣＫ又
はクロックの反転

【００７６】

【外３】

【００７７】によって決められるエッジタイミングでＤ
形双安定回路２０２、ラッチ２０３及び２０４に沿って
伝搬する。従って、Ｄ形双安定回路２０２から出力され
た信号（同期縮小データ信号）は、同期縮小データ信号
がクロックと同期するように更に位相偏移している点を
除いて、Ｄ形双安定回路２０１から出力された信号と一
致する。

【００７８】ラッチはクロックがハイであるときトラン
スペアレントである。クロック信号がハイであるとき、
出力信号はＤ入力信号の状態の変化に応じて状態を変え
る。クロック信号がローであるとき、出力状態はそのま
まの状態を保つ。各ラッチは０．５クロックサイクルの
位相偏移を生ずる。本実施例において、ＸＯＲゲート１
０６によって出力された信号の位相は、１クロック周期
の公称間隔を有する。ＸＯＲゲート１０５によって出力
されたパルスは、０．５クロックサイクルから１．５ク
ロックサイクルの間で変化する。

【００７９】回路を通る臨界タイミングパスは、同様の
伝搬遅延を示す点が有利である。これは、信号が同数の
双安定デバイスを通過することを保証することにより実
現される。従って、この回路は、集積回路に実装されて
いる場合のように部品の特性が一体的に移る限り、部品
の特性の変化に対し殆ど感度が無い。上記の構成でラッ
チに要求された特性と類似した特徴的な特性を有する双
安定部品又は他の部品をラッチの代用とすることにより
同様の目的が達成されるが、集積回路チップ実装におい
て占有する表面積は大きくなる。同様に、要求特性を有
する回路によってＤ形双安定回路を置換することは当業
者には容易である。

【００８０】図９の回路内で選択されたポイントにおけ
る信号の例が図１０に示されている。同図に示された信
号は、（ａ）クロック信号の例と、（ｂ）データ信号の
例と、（ｃ）Ｄ形双安定回路２０１のＱ出力と、（ｄ）
Ｄ形双安定回路２０２のＱ出力と、（ｅ）ラッチ２０３
のＱ出力と、（ｆ）ラッチ２０４のＱ出力と、（ｇ）Ｘ
ＯＲ１０５から出力された位相信号と、（ｈ）ＸＯＲ１
０６から出力された基準信号である。同図の（ｉ）は、
ＸＯＲ１０５から出力された位相信号（ｇ）と、第２の
ＸＯＲ１０６から出力された基準信号との間の差を表
す。

【００８１】本発明による位相検出器の別の実施例は図
１１に示されている。同図に示された位相検出器は、図
９に示された第２の実施例と類似しているが、データ縮
小回路１０１及び第１のシフトレジスタ回路１０３の実
装が異なる。本実施例において、データ縮小回路は２個
のＤ形双安定回路３０１及び３０２からなり、第１のシ
フトレジスタは２個のラッチ３０３及び３０４からな
る。

【００８２】Ｄ形双安定回路３０１はＣ入力にデータ信
号を受け、Ｄ入力にＤ形双安定回路３０２の反転Ｑ

【００８３】

【外４】

【００８４】からの出力を受ける。Ｄ形双安定回路３０
２は、Ｃ入力にデータ信号を受け、Ｄ入力にＤ形双安定
回路３０１からの出力を受ける。縮小データ信号はＤ形
双安定回路３０２から出力される。ラッチ３０３は、Ｄ
入力に再同期縮小データ信号を受け、Ｃ入力に反転クロ
ック信号

【００８５】

【外５】

【００８６】を受ける。ラッチ３０４は、ラッチ３０３
からのＱ出力をＤ入力に受け、クロック信号をＣ入力に
受ける。ラッチ２０４は、ラッチ３０４のＱ出力からの
出力信号をＤ入力に受け、反転クロック信号

【００８７】

【外６】

【００８８】をＣ入力に受ける。ラッチ３０４のＱ出力
の再同期縮小データ信号は、ラッチ３０３のＤ入力の縮
小データ信号に対して１クロックサイクルずつ位相偏移
している。ラッチ２０４のＱ出力は半クロックサイクル
ずつ更に位相偏移される。本実施例においてＸＯＲゲー
ト１０６によって出力された信号のパルスは、１．５ク
ロック周期の公称間隔を有する。ＸＯＲゲート１０５に
よって出力されたパルスは１．０クロック周期から２．
０クロック周期の間で変化する。

【００８９】本実施例において、Ｄ形双安定回路３０２
のＱ出力の信号は、データ信号の一つおきの立ち上がり
エッジで状態を変え（即ち、エッジの頻度は４分の１に
削減され）、位相差を表す信号のパルスは１．０クロッ
ク周期と２．０クロック周期との間で変化する。図１１
に示された回路で選択されたポイントでの信号例は図１
２に示されている。同図に示された信号は、（ａ）クロ
ック信号の例と、（ｂ）データ信号の例と、（ｃ）Ｄ形
双安定回路３０２のＱ出力と、（ｄ）Ｄ形双安定回路２
０２のＱ出力と、（ｅ）ラッチ３０３のＱ出力と、
（ｆ）ラッチ３０４のＱ出力と、（ｇ）ラッチ２０４の
Ｑ出力と、（ｈ）第１のＸＯＲ１０５から出力された位
相信号と、（ｉ）第２のＸＯＲ１０６から出力された基
準信号である。同図の（ｊ）は、第１のＸＯＲ１０５か
ら出力された位相信号（ｈ）と、第２のＸＯＲ１０６か
ら出力された基準信号（ｉ）との間の差を表す。

【００９０】別のＤ形双安定回路及びラッチを公知の方
法で回路に追加することにより、位相差信号パルス間隔
のレンジを更に変更することが可能である。又、２相ク
ロックの代わりに多相クロックを利用してもよく、図１
３に一例として位相検出器の別の実施例が示されてい
る。図１３の回路は、４相クロック信号を利用し、０．
７５乃至１．７５クロック周期のレンジ内に収まるパル
ス間隔を有する位相信号を出力する。

【００９１】本実施例において、第１の実施例の両方の
シフトレジスタ回路１０３及び１０４は、Ｄ形双安定回
路４０１及び４０２によって実現される。さらに、Ｄ形
双安定回路４０１は、クロックの第２位相である信号を
Ｃ入力に受け、第２の代替Ｄ形双安定回路４０２はクロ
ックの第４位相である信号をＣ入力に受ける。図１３に
示された回路で選択されたポイントでの信号例は図１４
に示されている。同図に示された信号は、（ａ）〜
（ｄ）４相クロックの位相を表す信号の例と、（ｅ）デ
ータ信号の例と、（ｆ）第１のＤ形双安定回路２０１の
Ｑ出力からの結果的な出力と、（ｇ）Ｄ形双安定回路２
０２のＱ出力と、（ｈ）Ｄ形双安定回路４０１のＱ出力
と、（ｉ）Ｄ形双安定回路４０２のＱ出力と、（ｊ）第
１のＸＯＲ１０５から出力された位相信号と、（ｋ）第
２のＸＯＲ１０６から出力された基準信号である。同図
の（ｌ）は、第１のＸＯＲ１０５から出力された位相信
号（ｊ）と、第２のＸＯＲ１０６から出力された基準信
号（ｋ）との間の差を表す。

【００９２】図９の実施例に示されるように、データ縮
小回路１０１及び第１のシフトレジスタ回路１０３の拡
張により位相差信号パルス間隔のレンジを変更すること
が可能である。図１５に示された位相検出器の別の実施
例において、付加回路は、位相差信号として統合された
アナログ出力信号を提供する。位相検出器１００の第１
の実施例に加えて、この回路は、３個の抵抗５０１、５
０２及び５０３と、２個のキャパシタ５０４及び５０５
と、増幅器５０６とからなる。

【００９３】位相検出器１００は、データ信号及び１個
以上のクロック信号を入力として受ける。位相検出器１
００から出力された位相信号は、第１の抵抗５０１に入
力として供給され、位相検出器１００からの基準出力信
号は、第２の抵抗５０２に入力として供給される。第１
の抵抗５０１からの出力は、増幅器５０６の非反転入力
ラインと、第１のキャパシタ５０４の一方側とに接続さ
れ、第２の抵抗５０２からの出力は増幅器５０６の反転
入力と、第１のキャパシタ５０４の他方側とに接続され
る。残りの第３の抵抗５０３及び第２のキャパシタ５０
５は、第２の抵抗５０２からの出力と増幅器５０６から
の出力との間に並列接続されている。

【００９４】付加回路は、位相信号から基準信号を差し
引き、得られた位相差信号を平滑化するため設けられ
る。結果的な統合アナログ信号の振幅は、データ信号と
クロック信号との間の位相差に線形的に関係する。この
回路によって示された位相差は入来データ信号の遷移密
度に依存するが、中間点（基準信号が位相信号を時間的
に偏移した信号である場合の平衡条件）は影響されな
い。

【００９５】他の実施例において、位相検出器は、図１
６に示される如く位相ロックループの一部分として設け
ることができる。位相ロックループは、位相検出器６０
１と、減算器６０２と、ループフィルタ６０３と、調整
可能発振器６０４（例えば、電圧制御形発振器）と、再
同期回路３とからなる。データ信号は、位相検出器６０
１への入力、及び、再同期回路３にデータ入力として与
えられる。位相検出器６０１から出力された位相信号及
び基準信号は、減算器６０２に入力として供給される。
減算器６０２からの出力信号は、ループフィルタ６０３
に入力として与えられ、ループフィルタからの出力は調
整可能発振器６０４に入力として供給される。調整可能
発振器６０４からの出力は、位相検出器６０１のクロッ
ク入力、及び、再同期回路３のクロック入力に供給され
る。Ｄ形双安定回路３のＱ出力からの出力信号は再同期
データ信号である。

【００９６】減算器６０２及びループフィルタ６０３
は、クロック信号とデータ信号との間の位相差を縮小す
るべく調整可能発振器によって発生されたクロック信号
の周波数を変更するため位相検出器出力信号から与えら
れた位相差情報を使用する。Ｄ形双安定回路は、クロッ
ク信号と同期する再同期したデータ信号を再生するため
作用する。

【００９７】更なる実施例において、位相検出器は、デ
ータ信号を再同期させるべくデータ遅延を制御するため
回路の一部として設けられる。このような回路の一例は
図１７に示されている。この回路は、可調整遅延器６
（例えば、電圧制御形遅延器）と、再同期回路３と、位
相検出器６０１と、減算器６０２と、ループフィルタ６
０３とからなる。

【００９８】自走クロック信号は、位相検出器６０１に
入力として供給され、再同期回路３にクロック入力とし
て供給される。その上、可調整遅延器６から出力された
データ信号は、位相検出器６０１に入力として供給さ
れ、再同期回路３にデータ入力として供給される。位相
検出器６０１から出力された位相信号及び基準信号は、
減算器６０２に入力として供給される。

【００９９】減算器６０２からの出力信号はループフィ
ルタ６０３に入力として供給され、ループフィルタ６０
３からの出力は可調整データ遅延器６に入力として供給
され、可調整データ遅延器６はデータ信号を入力として
受ける。再同期回路３から出力された信号は再同期デー
タ信号である。減算器６０２及びループフィルタ６０３
は、クロック信号とデータ信号との間の位相差を縮小す
べく、データ信号パスに導入された遅延の長さを変える
ため位相検出器出力信号から与えられた位相差情報を使
用する。再同期回路３は、クロック信号と同期して再同
期されたデータ信号を再生するため作用する。

【０１００】データ信号自体がクロック信号である更な
る実施例において、あらゆる実施例における検出器は、
データ縮小係数が２を上回る場合、クロック・クロック
間位相検出器として利用される。理想的には、閾値及び
クロック位相は、受信データ信号に適用されたとき、実
際のデータ信号の位相及び閾値特性と厳密に一致するよ
うに設定される。このような状況の一例が図１８に示さ
れている。水平方向の点線で示された閾値はデータ信号
の半分の振幅に設定され、垂直方向の点線で示されたク
ロック位相は、データ信号が閾値と交差するポイントと
完全に同期して現れる。

【０１０１】しかし、実際上、閾値の設定が高すぎるか
若しくは低すぎるか（閾値誤差）、データがクロックパ
ルスと位相がずれて到達するか（位相誤差）、又は、そ
の両方が生ずる（合成位相／閾値誤差）可能性がある。
閾値誤差は、（ａ）クロックパルスに対して、データ信
号の立ち上がりエッジが遅れて到達したことが検出され
るか、若しくは、立ち下がりエッジが先に到達したこと
が検出されること、又は、（ｂ）クロックパルスに対し
て、データ信号の立ち上がりエッジが先に到達したこと
が検出されるか、若しくは、立ち下がりエッジが遅れて
到達したことが検出されることを特徴とする。前者
（ａ）の場合は、閾値が高く設定され過ぎたことを示
し、後者（ｂ）の場合は閾値が低く設定され過ぎたこと
を示す。

【０１０２】位相誤差は、（ａ）データ信号の立ち上が
りエッジと立ち下がりエッジの双方がクロックパルスに
対して遅れて到達したことが検出され、又は、（ｂ）デ
ータ信号の立ち上がりエッジと立ち下がりエッジの双方
がクロックパルスに対してさきに到達したことが検出さ
れることを特徴とする。前者（ａ）の場合は、データ信
号がクロックに対し遅れていることを示し、後者（ｂ）
の場合は、データ信号がクロックに対し進んでいること
を示す。

【０１０３】合成位相／閾値誤差は、立ち上がりエッジ
及び立ち下がりエッジの両方が共に遅れるか若しくは共
に進むと同時に、立ち上がりエッジの遅れ又は進みの程
度が立ち下がりエッジの遅れ又は進みの程度とは異なる
ことを特徴とする。例えば、図１８乃至２１には、位相
誤差も閾値誤差も無い理想的な場合と、閾値誤差は有る
が位相誤差は無い場合と、位相誤差は有るが閾値誤差は
無い場合と、閾値誤差及び位相誤差の両方が有る場合の
４通りの場合が示されている。

【０１０４】図１８には、入来データ信号６３と、再同
期クロック６４と、閾値６１と、データ遷移に対する理
想的な位置６２とが示されている。データ信号は閾値で
切り取られ、得られた信号６５が下方に示されている。
本例の場合、入来データ６３は、閾値６１及び理想遷移
位置６２に対し理想的に配置されているが、切り取られ
たデータ６５は原データの正確な写しである。

【０１０５】図１９には、入来データ信号７３と、再同
期クロック７４と、閾値７１と、データ遷移に対する理
想的な位置７２とが示されている。データ信号は閾値で
切り取られ、得られたデータ信号７５が下方に示されて
いる。本例の場合、入来データに対する閾値７１は、遷
移が正確に配置されているにもかかわらず、非常に高
い。切り取られたデータ信号７５は、高い閾値（閾値誤
差）を表す遅れ立ち上がりエッジ７６及び進み立ち下が
りエッジ７７を有する。

【０１０６】図２０には、入来データ信号８３と、再同
期クロック８４と、閾値８１と、データ遷移に対する理
想的な位置８２とが示されている。データ信号は閾値で
切り取られ、得られたデータ８５が下方に示されてい
る。本例の場合、データ信号８３は閾値が正確に配置さ
れているにもかかわらず、理想的な遷移位置に対し遅れ
ている。切り取られたデータ信号８５は、遅れデータ信
号（位相誤差）を表す遅れ立ち上がりエッジ８６及び遅
れ立ち下がりエッジ８７を有する。

【０１０７】図２１には、入来データ信号９３と、再同
期クロック９４と、閾値９１と、データ遷移に対する理
想的な位置９２とが示されている。データ信号は閾値で
切り取られ、得られたデータ９５が下方に示されてい
る。本例の場合、データ信号９３は、理想的な遷移位置
９２に対し遅れ、閾値は高すぎる。切り取られたデータ
信号９５は、遅れデータ信号（位相誤差）及び高閾値の
両方を表す非常に遅れた立ち上がりエッジ９６及び遅れ
立ち下がりエッジ９７を有する。

【０１０８】本発明による閾値検出器の第１の実施例の
ブロック回路図は図２２に示されている。閾値検出器の
第１の実施例は、立ち上がり／立ち下がり位相検出器７
５１と、減算器７５２と、ループフィルタ７５３とから
なる。減算器７５２及びループフィルタ７５３は、一体
として閾値弁別器７５４の一例を構成する。閾値弁別器
７５４は同じ正味の効果を達成する代替手段によって実
現しても構わない。

【０１０９】立ち上がり／立ち下がり位相検出器７５１
は、クロック信号及びデータ信号の両方を入力として有
し、別々の位相差信号を出力として有する。各位相差信
号はクロック信号とデータ信号との間の位相差を表す。
第１の位相差信号は、データ信号の立ち上がりエッジの
タイミングから獲得され、クロックとデータ信号の立ち
上がりエッジとの間の位相差と共に変化する。第２の位
相差信号は、データ信号の立ち下がりエッジのタイミン
グから獲得され、クロックとデータ信号の立ち下がりエ
ッジとの間の位相差と共に変化する。

【０１１０】好ましい一実施例において、かかる立ち上
がり／立ち下がり位相検出器７５１は、図２２に示され
る如く、立ち上がりエッジ位相検出器４と、並列した立
ち下がりエッジ位相検出器５とを利用して構成される。
各部の位相検出器は、立ち上がり／立ち下がり位相検出
器によって受信されたデータ信号及びクロック信号の両
方を入力として受け、単一の位相差信号を出力する。こ
れらの位相検出器は、立ち上がりエッジ位相検出器４が
クロックとデータ信号の立ち上がりエッジとの間の位相
差に関して直線的に変化する信号を出力し、立ち下がり
エッジ位相検出器５がデータ信号のタイミングから獲得
され、クロックとデータ信号の立ち下がりエッジとの間
の位相差に関して直線的に変化する信号を出力する点で
異なる。これらの動作の相違の結果として、各部の位相
検出器は、同一の信号を受信する場合、例えば、データ
のマーク・スペース比が１：１ではない時でも、同一の
位相差信号を発生させる必要はない。

【０１１１】減算器７５２は、立ち上がり／立ち下がり
位相検出器７５１から位相差信号を入力として受け、受
信位相差信号間の差を表す信号を出力する。ループフィ
ルタ７５３は、減算器７５２から出力された信号を入力
として受け、受信データ信号を発生させる際に使用され
る閾値と、その信号の閾値の真の値との間の差と共に変
化する信号を出力する。立ち上がり／立ち下がり位相検
出器７５１からの出力がデータ信号とクロック信号との
間の位相差に関して直線的に変化する実施例において、
ループフィルタ出力は受信データ信号を発生する際に使
用された閾値と、その信号の閾値の真の値との間の差に
関して直線的に変化する。

【０１１２】本発明による第２の実施例のブロック回路
図は図２３に示されている。この実施例は、立ち上がり
／立ち下がり位相検出器７５１と、加算器７と、ループ
フィルタ８と、閾値弁別器７５３とからなる。加算器７
及びループフィルタ８は、位相弁別器９の一例を構成す
る。本実施例と第１の実施例との相違点は、位相弁別器
９が回路に付加され、加算器７が立ち上がり／立ち下が
り位相検出器１からの位相差信号を入力として受け、受
信位相差信号の和を表す信号を出力し、ループフィルタ
８が加算器７から出力された信号を入力として受け、デ
ータ信号の位相とクロックの位相との間の差に関して直
線的に変化する信号を出力することである。

【０１１３】本実施例は、受信データ信号を発生させる
際に使用される閾値と、その信号の閾値の真の値との間
の差に関して直線的に変化する出力信号を発生し、ま
た、（ａ）データ信号の位相とクロック信号の位相との
間の差に関して直線的に変化し、（ｂ）データ信号の立
ち上がりエッジと立ち下がりエッジの両方から得られた
情報から獲得される位相差信号を発生する点で第１の実
施例とは異なる。

【０１１４】本実施例は、位相情報及び閾値情報を抽出
するため、別個の検出器回路を利用する。両方の検出器
回路によって１個以上の部品を共用することにより、使
用されるシリコン及び要求される電力の両方が削減され
る。本実施例において、閾値差及び位相差の両方の信号
を発生させるため、立ち上がり／立ち下がり位相検出器
が共用されるので、必要とされる全回路が最小限に抑え
られる。この方法において、閾値誤差信号及び位相誤差
信号の両方が受信データ信号の単一特性の測定、即ち、
受信データ信号の遷移エッジが所定の閾値電圧を通過す
る時点の測定から獲得される。

【０１１５】本発明による閾値検出器の第３の実施例の
ブロック回路図は図２４に示されている。本実施例の閾
値検出器は、立ち上がり／立ち下がり位相検出器７５１
と、閾値弁別器７５４と、増幅器１０とからなる。本実
施例と第１の実施例との相違点は、増幅器がフィードバ
ック回路を完成させるため付加され、立ち上がり／立ち
下がり位相検出器７５１がクロック信号及び増幅器１０
から出力された信号（データアウト信号）を入力として
受け、増幅器１０がデータ信号及び閾値弁別器７５４か
らの出力信号を入力として受ける点である。

【０１１６】本実施例は、閾値追従及びフィードバック
の手段を提供し、閾値弁別器７５４からの出力は、増幅
器１０から出力されたデータアウト信号のマーク・スペ
ース比を調整するため利用される。本発明による閾値検
出器の第４の実施例のブロック回路図は図２５に示され
ている。本実施例の閾値検出器は、立ち上がり／立ち下
がり位相検出器７５１と、閾値弁別器７５４と、増幅器
１０と、位相弁別器９と、可調整遅延器６と、再同期回
路３とからなる。

【０１１７】本実施例と第３の実施例との相違点は、位
相弁別器９、可調整遅延器６及び再同期回路３が追加さ
れている点である。位相弁別器９は、立ち上がり／立ち
下がり位相検出器７５１からの出力位相差信号を入力と
して受ける。可調整遅延器６は、増幅器１０と立ち上が
り／立ち下がり位相検出器７５１との間に設けられ、増
幅器１０からの出力信号と、位相弁別器９からの出力信
号とを入力として受ける。

【０１１８】立ち上がり／立ち下がり位相検出器７５１
は、可調整遅延器６からの出力をデータライン上の入力
として受ける。再同期回路３は、可調整遅延器６から出
力された遅延したデータ信号及びクロック信号を入力と
して受け、再同期データ信号を出力する。位相弁別器９
から出力された位相差信号は、立ち上がり／立ち下がり
位相検出器のデータライン上で受信された信号と、クロ
ック信号との間の位相差を変更すべく、可調整遅延器６
へのフィードバックを提供するため利用される。

【０１１９】本実施例において、立ち上がり／立ち下が
り位相検出器は、閾値差及び位相差の両方の信号を得る
ため共用されるので、必要とされる全回路は最小限に抑
えられる。本発明の別の実施例は、可調整遅延器６をデ
ータ信号パスではなくクロック信号パスに配置すること
により、又は、可調整遅延器６を両方のパスに別々に配
置することにより、若しくは、立ち上がり／立ち下がり
位相検出器からのフィードバックを提供する適切に修正
された回路と共に、他の手段（例えば、電圧制御形発振
器）を用いてクロック信号を調整することにより実現さ
れる。

【０１２０】請求項に記載された範囲内の他の変形は当
業者にとって明らかである。

【図面の簡単な説明】

【図１】本発明による信号再生器のブロック図である。

【図２】本発明によるバーストデータフォーマットを示
す図である。

【図３】本発明による位相検出器の回路図である。

【図４】本発明による位相検出器の回路図である。

【図５】本発明による位相検出器の回路図である。

【図６】本発明による位相検出器の回路図である。

【図７】本発明による位相検出器の回路図である。

【図８】本発明による位相検出器の回路図である。

【図９】本発明による別の位相検出器の回路図である。

【図１０】図９に示された回路の特定のポイントにおけ
るデータ信号の例を示す図である。

【図１１】本発明による位相検出器の一実施例の説明図
である。

【図１２】図１１に示された回路の特定のポイントにお
けるデータ信号の例を示す図である。

【図１３】本発明による位相検出器の他の実施例の回路
図である。

【図１４】図１３に示された回路の特定のポイントにお
けるデータ信号の例を示す図である。

【図１５】本発明による位相検出器の別の実施例の回路
図である。

【図１６】本発明による位相検出器の別の実施例の回路
図である。

【図１７】本発明による位相検出器の別の実施例の回路
図である。

【図１８】閾値誤差と位相誤差の何れも無い理想的なデ
ータ信号の例を示す図である。

【図１９】閾値誤差は有るが位相誤差は無いデータ信号
の例を示す図である。

【図２０】位相誤差は有るが閾値誤差は無いデータ信号
の例を示す図である。

【図２１】閾値誤差と位相誤差の両方を含むデータ信号
の例を示す図である。

【図２２】本発明による閾値検出器のブロック図であ
る。

【図２３】本発明による閾値及び位相検出器のブロック
図である。

【図２４】本発明による閾値追従システムのブロック図
である。

【図２５】本発明による閾値及び位相追従システムのブ
ロック図である。

【符号の説明】

１００ 位相検出器 １０１ａ，１０１ｂ データ縮小回路 １０２ａ，１０２ｂ 再同期回路 １０５，１０６ 排他的論理和ゲート １１０，１１１，１１２ シフトレジスタ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート ウィリアム スパグノレッティ イギリス国，ハートフォードシャー エス ジー14 ２イーアール，ハートフォード, カールトン・アヴェニュー 20 (72)発明者 エイドリアン ポール スパークス イギリス国，エセックス シーエム５ ０ ピーエー，オンガー，アビス・ローディン グ マナ・コテージ（番地なし) (72)発明者 スティーヴン リチャード フォスター イギリス国，ハートフォードシャー シー エム23 ２キューエヌ，ビショップス・ス トートフォード，マーシュバーンズ ９

Claims (28)

【特許請求の範囲】
1. 【請求項１】 クロック信号のクロック周期、及び、ク
   ロック信号とデータ信号の間の位相差を表す位相差信号
   を供給するよう配置された第１の回路手段と、 クロック信号のクロック周期だけを表す基準信号を供給
   するように配置された第２の回路手段と、 位相信号の信号パルスの間隔を所定の量ずつ伸長する手
   段とからなり、 位相信号の基準信号との比較は、クロック信号とデータ
   信号との間の位相差の指標を与えることを特徴とするデ
   ィジタル信号位相検出器。
2. 【請求項２】 上記位相差信号及び上記基準信号は、受
   信されたデータ信号の立ち上がり状態遷移、又は、立ち
   下がり状態遷移のいずれか一方だけに応じて供給される
   請求項１記載のディジタル信号位相検出器。
3. 【請求項３】 上記クロック信号とデータ信号との間の
   位相差の指標は、上記位相差に関して直線的に変化する
   請求項１又は２記載のディジタル信号位相検出器。
4. 【請求項４】 上記所定の量は１クロックサイクルの半
   分である請求項１乃至３のうちいずれか１項記載のディ
   ジタル信号位相検出器。
5. 【請求項５】 回路を通過する臨界同期パスは、類似し
   た伝搬遅延を示す請求項１乃至４のうちいずれか１項記
   載のディジタル信号位相検出器。
6. 【請求項６】 ディジタル入力信号の立ち上がり状態遷
   移、又は、立ち下がり状態遷移のいずれか一方だけの受
   信後に状態を変える縮小データ出力信号を供給するよう
   配置されたデータ縮小回路手段と、 クロック入力信号及び上記縮小データ信号の受信後に再
   同期された縮小データ信号を供給するよう配置された再
   同期回路手段と、 上記再同期された縮小データ信号及び１個以上のクロッ
   ク信号の受信後に、第１の位相偏移した再同期された縮
   小データ信号を供給するよう配置された第１のシフトレ
   ジスタ回路手段と、 上記第１の位相偏移した再同期された縮小データ信号及
   び１個以上のクロック信号の受信後に、第２の位相偏移
   した再同期された縮小データ信号を供給するよう配置さ
   れた第２のシフトレジスタ回路手段と、 上記縮小データ信号及び上記第１の位相偏移した再同期
   された縮小データ信号の受信後に、位相差信号を供給す
   るよう配置された第１の排他的論理和回路手段と、 上記再同期された縮小データ信号及び上記第２の位相偏
   移した再同期された縮小データ信号の受信後に、基準信
   号を供給するよう配置された第２の排他的論理和回路手
   段とを有し、 動作中に上記位相差信号と上記基準信号の間の差は、上
   記データ信号と上記再同期回路手段によって受けられた
   上記クロック信号の間の位相差に関して直線的に変化す
   る請求項１乃至５のうちいずれか１項記載のディジタル
   信号位相検出器。
7. 【請求項７】 上記データ縮小回路手段は、上記ディジ
   タル入力信号の全ての立ち上がり状態遷移又は全ての立
   ち下がり状態遷移に応答するよう配置されている請求項
   ６記載のディジタル信号位相検出器。
8. 【請求項８】 上記データ縮小回路手段はＤ形回路から
   なり、 上記再同期回路手段はＤ形回路からなり、 上記第１のシフトレジスタ回路手段はラッチからなり、 上記第２のシフトレジスタ手段はラッチからなり、 上記第１の排他的論理和回路手段はＸＯＲゲートからな
   り、 上記第２の排他的論理和回路手段はＸＯＲゲートからな
   る請求項６又は７記載のディジタル信号位相検出器。
9. 【請求項９】 上記位相差信号と上記基準信号の間の上
   記差の移動時間平均は、上記データ信号と上記再同期回
   路手段によって受けられた上記クロック信号の間の位相
   差に関して時間的に変化する請求項６乃至８のうちいず
   れか１項記載のディジタル信号位相検出器。
10. 【請求項１０】 上記位相差信号及び上記基準信号の受
    信後に、上記データ信号と上記再同期回路手段によって
    受けられた上記クロック信号の間の位相差に関して直線
    的に変化する統合されたアナログ信号を供給するよう配
    置された統合化回路手段を更に有する請求項１乃至９の
    うちいずれか１項記載のディジタル信号位相検出器。
11. 【請求項１１】 上記データ信号と上記再同期回路手段
    によって受信された上記クロック信号の間の位相差に関
    して移動時間平均が直線的に変化する統合されたアナロ
    グ信号を供給するよう配置された統合化回路手段を更に
    有する請求項１乃至１０のうちいずれか１項記載のディ
    ジタル信号位相検出器。
12. 【請求項１２】 多相クロックからクロック信号を受け
    るよう配置されている請求項１乃至１１のうちいずれか
    １項記載のディジタル信号位相検出器。
13. 【請求項１３】 上記位相差信号と上記基準信号の受信
    後に、クロック入力信号が取り出される可変クロック信
    号を供給するよう配置されているフィードバック回路手
    段と、 上記データ信号及び上記可変クロック信号の受信に応答
    して、再同期されたデータ信号を供給するよう配置され
    ている再同期回路手段とを更に有する請求項１乃至１２
    のうちいずれか１項記載のディジタル信号位相検出器。
14. 【請求項１４】 上記位相差信号、上記基準信号及び上
    記データ信号の受信後に、上記データ縮小回路手段によ
    ってデータ信号入力として受けられるべき可変的に遅延
    したデータ信号を供給するよう配置されているフィード
    バック回路手段と、 上記可変的に遅延したデータ信号及び上記クロック信号
    の受信後に、再同期されたデータ信号を供給するよう配
    置されている再同期回路手段とを更に有する請求項１乃
    至１３のうちいずれか１項記載のディジタル信号位相検
    出器。
15. 【請求項１５】 ディジタル入力信号の立ち上がり状態
    遷移又は立ち下がり状態遷移のいずれか一方の受信後に
    状態を変える縮小データディジタル出力信号を供給する
    段階と、 クロック入力信号及び上記縮小データディジタル出力信
    号の受信後に、再同期された縮小データ信号を供給する
    ため再同期させる段階と、 上記再同期された縮小データ信号及び１個以上のクロッ
    ク信号の受信後に、第１の位相偏移した再同期された縮
    小データ信号を供給するため位相偏移させる段階と、 上記第１の位相偏移した再同期された縮小データ信号及
    び１個以上のクロック信号の受信後に、第２の位相偏移
    した再同期された縮小データ信号を供給するため位相偏
    移させる段階と、 上記縮小データ信号と上記第１の位相偏移した再同期さ
    れた縮小データ信号との排他的論理和である位相差信号
    を供給する段階と、 上記再同期された縮小データ信号と上記第２の位相偏移
    した再同期された縮小データ信号の排他的論理和である
    基準信号を供給する段階とからなり、 上記位相差信号と上記基準信号の間の差が、上記データ
    信号と再同期させる段階で使用された上記クロック信号
    の間の位相差に関して直線的に変化することを特徴とす
    るディジタル信号位相検出方法。
16. 【請求項１６】 データ入力信号の立ち上がり及び立ち
    下がりエッジの受信に応じて、第１及び第２の位相出力
    信号を供給するよう配置されている請求項１乃至１４の
    うちいずれか１項記載の位相検出器を含む立ち上がり／
    立ち下がりエッジ位相検出器回路手段と、 上記位相出力信号の受信に応じて、データ信号の閾値誤
    差に関して直線的に変化する閾値差信号を供給するよう
    配置されている閾値弁別回路手段とからなることを特徴
    とするディジタル信号閾値誤差検出器。
17. 【請求項１７】 上記閾値弁別回路手段は、移動時間平
    均が上記データ信号の閾値誤差に関して直線的に変化す
    る閾値差信号を供給するよう配置されている請求項１６
    記載のディジタル信号閾値誤差検出器。
18. 【請求項１８】 上記位相出力信号の受信に応じて、移
    動時間平均が上記データ信号の位相誤差に関して直線的
    に変化する位相差信号を供給するよう配置されている位
    相差統合回路手段を更に有する請求項１６又は１７記載
    のディジタル信号閾値誤差検出器。
19. 【請求項１９】 第２のデータ入力信号及び上記閾値差
    信号に応じて上記データ入力信号を上記立ち上がり／立
    ち下がりエッジ位相検出器回路手段に供給するよう配置
    されている増幅器回路手段と、 上記立ち上がり／立ち下がり位相検出器回路手段からの
    １個以上の出力信号の受信に応じて、クロック信号と上
    記立ち上がり／立ち下がりエッジ位相検出器回路手段に
    より受信されたデータ入力信号との間の位相差を調整す
    るよう配置されている可調整遅延回路手段と、 クロック入力信号と上記立ち上がり／立ち下がりエッジ
    位相検出器回路手段により受信された上記データ入力信
    号との受信に応じて、再同期されたデータ信号を供給す
    る再同期回路手段とを更に有する請求項１６乃至１８の
    うちいずれか１項記載のディジタル信号閾値誤差検出
    器。
20. 【請求項２０】 データ入力信号の立ち上がりエッジ及
    び立ち下がりエッジの夫々の受信に応じて、第１及び第
    ２の位相出力信号を供給する段階と、 上記位相出力信号の受信に応じて、データ信号の閾値誤
    差に関して直線的に変化する閾値差信号を供給する段階
    とからなることを特徴とするディジタル信号閾値誤差検
    出方法。
21. 【請求項２１】 データ入力信号、モード入力信号及び
    ２個の位相入力信号の受信後に、振幅制限データ信号を
    供給するよう配置されている閾値調整回路と、 上記振幅制限データ信号、モード入力信号及びクロック
    入力信号の受信後に、上記振幅制限データ信号の立ち上
    がりエッジから得られた第１の位相出力信号と、上記振
    幅制限データ信号の立ち下がりエッジから得られた第２
    の位相出力信号と、遅延したデータ信号とを供給するよ
    う配置されている請求項１乃至１４のうちいずれか１項
    記載の位相検出器を含み、上記第１及び第２の位相出力
    信号が上記閾値調整回路に位相入力信号として供給され
    る位相調整回路と、 上記遅延したデータ信号及びクロック入力信号の受信後
    に再同期されたデータ出力信号を供給するよう配置され
    ている再同期回路とからなるディジタル信号再生器。
22. 【請求項２２】 上記閾値調整回路は、 閾値調整入力信号及び上記データ入力信号の受信後に増
    幅データ出力信号を供給するよう配置されている第１の
    増幅器と、 上記増幅データ信号の受信後に上記振幅制限データ信号
    を供給するよう配置されている第２の増幅器と、 上記第１の位相出力信号と上記第２の位相出力信号の間
    の差を表す位相差出力信号を供給するよう配置されてい
    る減算器と、 上記増幅データ出力信号、上記位相差出力信号及び上記
    モード入力信号の受信後に、閾値調整信号を供給するよ
    う配置されている閾値ループフィルタとにより構成され
    ている請求項２１記載のディジタル信号再生器。
23. 【請求項２３】 上記クロック入力信号に対して測定さ
    れた漂動及びジッタが共に既知の有限範囲内に収まるこ
    とを特徴とする連続的なディジタル信号を受信し、該デ
    ィジタル信号を再生するよう配置されている請求項２１
    又は２２記載のディジタル信号再生器。
24. 【請求項２４】 請求項２１乃至２３のうちいずれか１
    項記載のディジタル信号再生器と、 同期部とデータ部とが交番している信号フォーマットと
    からなるディジタル信号再生システム。
25. 【請求項２５】 各同期部は、信号の無い期間と、その
    後に続く学習パターンの期間とからなる請求項２４記載
    のディジタル信号再生システム。
26. 【請求項２６】 上記学習パターンは立ち上がりパルス
    エッジ及び立ち下がりパルスエッジの高い出現レートを
    示す請求項２３乃至２５のうちいずれか１項記載のディ
    ジタル信号再生システム。
27. 【請求項２７】 本発明を実現する装置の一つ以上の実
    施例により構成されたディジタル信号処理の目的のため
    の電気通信システム。
28. 【請求項２８】 データ入力信号、モード入力信号及び
    ２個の位相入力信号の受信後に、振幅制限データ信号を
    供給する閾値調整段階と、 上記振幅遅延データ信号、モード入力信号及びクロック
    入力信号の受信後に、上記振幅制限データ信号の立ち上
    がりエッジから得られた第１の位相出力信号と、上記振
    幅制限データ信号の立ち下がりエッジから得られた第２
    の位相出力信号と、遅延したデータ信号とを供給し、上
    記第１及び第２の位相出力信号は上記閾値調整段階での
    上記位相入力信号として供給される位相調整段階と、 上記遅延したデータ信号及びクロック入力信号の受信後
    に、再同期されたデータ出力信号を供給する再同期段階
    とからなるディジタル信号再生方法。