JPH11272548A - 記憶回路制御装置およびグラフィック演算装置 - Google Patents

Abstract

(57)【要約】 【課題】 テクスチャバッファの記憶領域を効率的に使
用でき、しかも、複数の画素の画像データの同時処理を
可能にする記憶回路制御装置を提供する。 【解決手段】 マトリクス状に配置された複数の画素の
色を示す画素データを含むテクスチャデータをＤＲＡＭ
１６のテクスチャバッファ２０に記憶し、前記複数の画
素の２次元配置に対応した２次元アドレス（Ｕ，Ｖ）を
用いて、テクスチャバッファ２０記憶された、複数の画
素データに同時にアクセスをする。テクスチャバッファ
２０は、同時にアクセスされる複数の画素データを含む
単位ブロックを規定し、テクスチャデータを構成する複
数の単位ブロックを、１次元のアドレス空間内で連続し
て位置するように記憶する。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、複数の画素につい
ての画像データを同時に処理でき、しかも、記憶回路の
記憶領域を効率的に使用できる記憶回路制御装置および
その方法と、グラフィック演算装置およびその方法とに
関する。

【０００２】

【従来の技術】種々のＣＡＤ(Computer Aided Design)
システムや、アミューズメント装置などにおいて、コン
ピュータグラフィックスがしばしば用いられている。特
に、近年の画像処理技術の進展に伴い、３次元コンピュ
ータグラフィックスを用いたシステムが急速に普及して
いる。このような３次元コンピュータグラフィックスで
は、マトリクス状に画素（ピクセル）を配置したＣＲＴ
(Cathode Ray Tube)などのディスプレイに表示を行なう
とき、レンダリング(Rendering) 処理を行なう。このレ
ンダリング処理は、各画素の色データを計算し、得られ
た色データを、当該画素に対応するディスプレイバッフ
ァ（フレームバッファ）に書き込む。レンダリング処理
の手法の一つに、ポリゴン（Polygon)レンダリングがあ
る。この手法では、立体モデルを三角形の単位図形（ポ
リゴン）の組み合わせとして表現しておき、このポリゴ
ンを単位として描画を行なうことで、表示画面の色を決
定する。

【０００３】このようなポリゴンレンダリングを用いた
３次元コンピュータグラフィックシステムでは、描画時
に、テクスチャマッピン処理が行なわれる。このテクス
チャマッピング処理は、三角形を単位として、イメージ
パターンを示すテクスチャデータをテクスチャバッファ
から読み出し、この読み出したテクスチャデータを立体
モデルの表面に張り付け、リアリティの高い画像データ
を得るためのものである。

【０００４】このテクスチャマッピング処理では、以下
に示すように、イメージデータに応じたイメージを映し
出す画素を特定する２次元のテクスチャアドレスを算出
し、これをテクスチャアドレスを用いて、テクスチャバ
ッファに記憶されたテクスチャデータを参照する。具体
的には、先ず、三角形の各頂点の同次座標（ｓ，ｔ）お
よび同次項ｑを示す（ｓ₁ ，ｔ₁ ，ｑ₁ ），（ｓ₂ ，ｔ
₂ ，ｑ₂ ），（ｓ₃ ，ｔ₃ ，ｑ₃ ）から、三角形の内部
の各画素の（ｓ，ｔ，ｑ）を線形補間して求める。ここ
で、同次項ｑは、簡単にいうと、拡大縮小率を示してい
る。

【０００５】次に、各画素について、除算により、（ｓ
／ｑ，ｔ／ｑ）を算出し、ｓ／ｑおよびｔ／ｑのそれぞ
れにテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗
じてテクスチャ座標データ（ｕ，ｖ）を生成する。次
に、テクスチャ座標データ（ｕ，ｖ）を、テクスチャバ
ッファ上のテクスチャアドレス（Ｕ，Ｖ）に変換し、こ
のテクスチャアドレス（Ｕ，Ｖ）を用いて、テクスチャ
バッファからテクスチャデータを読み出す。

【０００６】上述した３次元コンピュータグラフィック
システムでは、テクスチャバッファをテクスチャアドレ
ス（Ｕ，Ｖ）を用いて直接参照ができるように、テクス
チャバッファの記憶領域に、テクスチャデータをＵ，Ｖ
座標系に対応する２次元的な配置で記憶する場合があ
る。すなわち、２次元のテクスチャアドレス（Ｕ，Ｖ）
を直接用いて、テクスチャバッファに記憶されたテクス
チャデータにアクセスすることがある。この方法によれ
ば、テクスチャデータにアクセスを行なう際の処理を簡
単化できる。しかしながら、この方法では、複数の種類
のテクスチャデータをテクスチャバッファに記憶する場
合に、記憶しようとするテクスチャデータのサイズと空
き領域のサイズとの関係で、図１２に示すように、有効
に活用できない空き領域が生じ、記憶領域を効率的に利
用ができないという問題がある。

【０００７】例えば、図１２に示すように、Ｕ，Ｖ方向
のアドレス長が異なる複数のテクスチャデータ４００，
４０１，４０２，４０３，４０６を、テクスチャアドレ
ス（Ｕ，Ｖ）によって直接参照できるようにテクスチャ
バッファのアドレス空間に記憶すると、記憶しようとす
るテクスチャデータの２次元的なサイズと空き領域の２
次元的なサイズとの関係で、テクスチャデータを記憶で
きない空き領域４１０，４１１が生じてしまう。

【０００８】その結果、記憶するテクスチャデータのデ
ータ量に比べて、非常に大きな記憶容量を持つテクスチ
ャバッファを用いる必要があり、システムが大規模化お
よび高価格化するという問題がある。

【０００９】そのため、従来では、テクスチャバッファ
の記憶領域を効率的に利用するために、「物理アドレス
Ａ ＝ Ｖ×（テクスチャの幅）＋Ｕ」に基づいて、２
次元のテクスチャアドレス（Ｕ，Ｖ）から１次元の物理
アドレスＡを算出し、この物理アドレスＡを用いて、テ
クスチャバッファにアクセスを行なっている。このよう
にすることで、図１３に示すように、テクスチャバッフ
ァの記憶領域に空き領域をつくることなく、テクスチャ
データを記憶できる。なお、「テクスチャの幅」は、テ
クスチャバッファのアドレス空間における、Ｕ方向のア
ドレス長を示している。

【００１０】図１４は、従来の３次元コンピュータグラ
フィックシステムの部分構成図である。図１４に示すよ
うに、テクスチャマッピング装置１０１に内蔵されたア
ドレス変換装置１０４において、上述したように、三角
形の頂点の（ｓ₁ ，ｔ₁ ，ｑ₁），（ｓ₂ ，ｔ₂ ，
ｑ₂ ），（ｓ₃ ，ｔ₃ ，ｑ₃ ）から、各画素の物理アド
レスＡが算出される。そして、当該算出された物理アド
レスＡを用いて、テクスチャバッファ１０２からテクス
チャマッピング装置１０１にテクスチャデータ（Ｒ，
Ｇ，Ｂ，α）が読み出され、このテクスチャデータ
（Ｒ，Ｇ，Ｂ，α）が立体モデルの表面に対応する画素
に張り付けられ、描画データＳ１０１が生成される。こ
の描画データＳ１０１は、ディスプレイバッファ１０３
に書き込まれる。

【００１１】また、高速な３次元コンピュータグラフィ
ックシステムでは、例えば、図１５に示すように、それ
ぞれアドレス変換装置１０４₁ 〜１０４_n を内蔵したｎ
個のテクスチャマッピング装置１０１₁ 〜１０１_n を備
え、ｎ個の画素について、テクスチャマッピング処理が
同時に並行して行なわれ、描画データＳ１０１₁ 〜Ｓ１
０１_n がディスプレイバッファに同時に書き込まれる。

【００１２】

【発明が解決しようとする課題】ところで、上述した３
次元コンピュータグラフィックシステムでは、例えば、
２×２あるいは４×４のマトリクス状に所定の矩形内に
配置された画素の画像データを同時に読み出して処理を
行なうことがある。しかしながら、上述したように、
「物理アドレスＡ ＝ Ｖ×（テクスチャの幅）＋Ｕ」
を用いて生成された物理アドレスＡを用いると、同時に
読み出す画像データがテクスチャバッファの異なるバン
クに記憶されることを保証することが困難になる。その
ため、従来の３次元コンピュータグラフィックシステム
では、複数の画素の画像データについて、同時処理する
場合には、２次元のテクスチャアドレス（Ｕ，Ｖ）を用
いて、テクスチャバッファにアクセスを行なっていた。
そのため、前述したように、テクスチャバッファの記憶
領域を効率的に使用できないという問題がある。

【００１３】本発明は上述した従来技術の問題点に鑑み
てなされ、小規模な回路構成で、テクスチャバッファの
記憶領域を効率的に使用でき、しかも、複数の画素の画
像データの同時処理を可能にする記憶回路制御装置およ
びグラフィック演算装置を提供することを目的とする。
また、本発明は、テクスチャバッファの記憶領域を効率
的に使用でき、しかも、複数の画素の画像データの同時
処理を可能にする記憶回路制御方法およびグラフィック
演算方法を提供することを目的とする。

【００１４】

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、本発明の
記憶回路制御装置は、マトリクス状に配置された複数の
画素の色を示す画素データを含む２次元画像データを記
憶回路に記憶し、前記複数の画素の２次元配置に対応し
た２次元アドレス（Ｕ，Ｖ）を用いて、前記記憶回路に
記憶された、複数の画素についての前記画素データに同
時にアクセスを行う記憶回路制御装置であって、前記同
時にアクセスされる複数の画素データを含む単位ブロッ
クを規定し、前記２次元画像データを構成する複数の単
位ブロックを、前記記憶回路の１次元のアドレス空間内
で連続して位置するように、前記記憶回路に記憶する。

【００１５】本発明の記憶回路制御装置は、好適には、
前記記憶回路は、少なくとも、前記同時にアクセスが行
なわれる画素データの数のバンクを備えており、前記単
位ブロックに含まれる同時にアクセスされる複数の画素
データは、前記記憶回路の相互に異なるバンクに記憶さ
れる。

【００１６】また、本発明の記憶回路制御装置は、好適
には、前記同時にアクセスされる複数の画素データは、
マトリクス状に配置された複数の画素の画素データであ
る。

【００１７】また、本発明の記憶回路制御装置は、好適
には、ｎ（ｎは１以上の整数）ビットで表現された前記
２次元アドレス（Ｕ，Ｖ）のＵアドレスと、ｍ（ｍは１
以上の整数）ビットで表現された前記２次元アドレス
（Ｕ，Ｖ）の前記Ｖアドレスとのそれぞれを構成するビ
ットデータを組み合わせて、（ｎ＋ｍ）ビットの１次元
アドレスを生成するアドレス生成手段と、前記生成され
た１次元アドレスを用いて、前記記憶回路にアクセスを
行うデータアクセス手段とを有する。

【００１８】また、本発明の記憶回路制御装置は、好適
には、前記整数ｎと前記整数ｍとが等しく、ｋを、（ｎ
−１）＜ｋ＜０の整数とし、前記Ｕアドレスを（Ｕ〔ｎ
−１〕，．．，Ｕ〔ｋ〕，．．，Ｕ

〔０〕）のｎビット
で表現し、前記Ｖアドレスを（Ｖ〔ｎ−１〕，．．，Ｖ
〔ｋ〕，．．，Ｖ

〔０〕）のｎビットで表現した場合
に、前記アドレス生成手段は、前記Ｕアドレスの各ビッ
トデータＵ〔ｎ−１〕，．．，Ｕ〔ｋ〕，．．，Ｕ

〔０〕と、前記Ｖアドレスの各ビットデータＶ〔ｎ−
１〕，．．，Ｖ〔ｋ〕，．．，Ｖ

〔０〕とを、組み合わ
せて、２ｎビットの１次元アドレス（Ｖ〔ｎ−１〕，Ｕ
〔ｎ−１〕，．．，Ｖ〔ｋ〕，Ｕ〔ｋ〕，．．，Ｖ

〔０〕，Ｕ

〔０〕）を生成する。

【００１９】また、本発明の第１の観点のグラフィック
演算装置は、立体モデルを複数の単位図形の組み合わせ
で表現し、前記単位図形の内部に位置する各画素の色を
示す画素データに含まれる同次座標（ｓ，ｔ）および同
次項ｑに応じたアドレスを用いて、記憶回路に記憶され
た、前記単位図形に張り付ける画像データであるテクス
チャデータを構成する複数の画素データを同時に読み出
して単位図形に張り付けるグラフィック演算装置であっ
て、前記同時にアクセスされる複数の画素データから構
成される単位ブロックを規定し、前記テクスチャデータ
を構成する複数の単位ブロックを、１次元のアドレス空
間内で連続して位置するように記憶する記憶回路と、前
記同次座標（ｓ，ｔ）を前記同次項ｑで除算した除算結
果（ｓ／ｑ，ｓ／ｔ）に応じた２次元アドレス（Ｕ，
Ｖ）を生成する２次元アドレス生成手段と、前記２次元
アドレス（Ｕ，Ｖ）から１次元アドレスを生成する１次
元アドレス生成手段と、前記生成された１次元アドレス
を用いて、前記記憶回路から前記テクスチャデータを前
記単位ブロックを単位として読み出し、前記単位図形に
張り付けるデータ読み出し手段とを有する。

【００２０】本発明の第１の観点のグラフィック演算装
置では、２次元アドレス生成手段において、前記同次座
標（ｓ，ｔ）を前記同次項ｑで除算した除算結果（ｓ／
ｑ，ｓ／ｔ）に基づいて、２次元アドレス（Ｕ，Ｖ）が
生成される。次に、１次元アドレス生成手段において、
前記生成された２次元アドレスから１次元アドレスが生
成される。次に、データ読み出し手段において、前記生
成された１次元アドレスを用いて、前記記憶回路から前
記テクスチャデータが読み出され、前記単位図形に張り
付けられる。

【００２１】また、本発明の第２の観点のグラフィック
演算装置は、立体モデルを複数の単位図形の組み合わせ
で表現し、前記単位図形の内部に位置する各画素の色を
示す画素データに含まれる同次座標（ｓ，ｔ）および同
次項ｑに応じたアドレスを用いて、記憶回路に記憶され
た、前記単位図形に張り付ける画像データであるテクス
チャデータを構成する複数の画素データを同時に読み出
して単位図形に張り付けるグラフィック演算装置であっ
て、前記同時にアクセスされる複数の画素データから構
成される単位ブロックを規定し、前記テクスチャデータ
を構成する複数の単位ブロックを、１次元のアドレス空
間内で連続して位置するように記憶する記憶回路と、前
記単位図形の頂点について、３次元座標（ｘ，ｙ，
ｚ）、Ｒ（赤），Ｇ（緑），Ｂ（青）データ、同次座標
（ｓ，ｔ）および同次項ｑを含むポリゴンレンダリング
データを生成するポリゴンレンダリングデータ生成手段
と、前記単位図形の頂点のポリゴンレンダリングデータ
を補間して、前記単位図形内に位置する画素の補間デー
タを生成する補間データ生成手段と、前記補間データに
含まれる前記同次座標（ｓ，ｔ）を前記同次項ｑで除算
した除算結果（ｓ／ｑ，ｓ／ｔ）に応じた２次元アドレ
ス（Ｕ，Ｖ）を生成する２次元アドレス生成手段と、前
記２次元アドレス（Ｕ，Ｖ）から１次元アドレスを生成
する１次元アドレス生成手段と、前記生成された１次元
アドレスを用いて、前記記憶回路から前記テクスチャデ
ータを前記単位ブロックを単位として読み出し、前記単
位図形に張り付けるデータ読み出し手段とを有する。

【００２２】本発明の第２の観点のグラフィック演算装
置では、先ず、ポリゴンレンダリングデータ生成手段に
おいて、前記単位図形の頂点について、３次元座標
（ｘ，ｙ，ｚ）、Ｒ（赤），Ｇ（緑），Ｂ（青）デー
タ、同次座標（ｓ，ｔ）および同次項ｑを含むポリゴン
レンダリングデータが生成される。次に、補間データ生
成手段において、前記単位図形の頂点のポリゴンレンダ
リングデータが補間され、前記単位図形内に位置する画
素の補間データが生成される。次に、２次元アドレス生
成手段において、前記補間データに含まれる前記同次座
標（ｓ，ｔ）を前記同次項ｑで除算した除算結果（ｓ／
ｑ，ｓ／ｔ）に応じた２次元アドレス（Ｕ，Ｖ）が生成
される。次に、１次元アドレス生成手段において、前記
生成された２次元アドレスから１次元アドレスが生成さ
れる。次に、データ読み出し手段において、前記生成さ
れた１次元アドレスを用いて、前記記憶回路から前記テ
クスチャデータが読み出され、前記単位図形に張り付け
られる。

【００２３】また、本発明の第３の観点のグラフィック
演算装置は、立体モデルを複数の単位図形の組み合わせ
で表現し、前記単位図形の内部に位置する各画素の色を
示す画素データに含まれる同次座標（ｓ，ｔ）および同
次項ｑに応じたアドレスを用いて、記憶回路に記憶され
た、前記単位図形に張り付ける画像データであるテクス
チャデータを構成する複数の画素データを同時に読み出
して単位図形に張り付けるグラフィック演算装置であっ
て、前記単位図形の頂点について、３次元座標（ｘ，
ｙ，ｚ）、Ｒ（赤），Ｇ（緑），Ｂ（青）データ、同次
座標（ｓ，ｔ）および同次項ｑを含むポリゴンレンダリ
ングデータを生成するポリゴンレンダリングデータ生成
装置と、前記ポリゴンレンダリングデータを用いてレン
ダリング処理を行なうレンダリング装置と、前記ポリゴ
ンレンダリングデータ生成装置とレンダリング装置とを
接続するバスとを有する。ここで、前記レンダリング装
置は、前記同時にアクセスされる複数の画素データから
構成される単位ブロックを規定し、前記テクスチャデー
タを構成する複数の単位ブロックを、１次元のアドレス
空間内で連続して位置するように記憶する記憶回路と、
前記バスを介して前記ポリゴンレンダリングデータ生成
装置から入力した前記ポリゴンレンダリングデータを補
間して、前記単位図形内に位置する画素の補間データを
生成する補間データ生成手段と、前記補間データに含ま
れる前記同次座標（ｓ，ｔ）を前記同次項ｑで除算した
除算結果（ｓ／ｑ，ｓ／ｔ）に応じた２次元アドレス
（Ｕ，Ｖ）を生成する２次元アドレス生成手段と、前記
２次元アドレス（Ｕ，Ｖ）から１次元アドレスを生成す
る１次元アドレス生成手段と、前記生成された１次元ア
ドレスを用いて、前記記憶回路から前記テクスチャデー
タを前記単位ブロックを単位として読み出し、前記単位
図形に張り付けるデータ読み出し手段とを有する。

【００２４】本発明の第３のグラフィック演算装置で
は、先ず、ポリゴンレンダリングデータ生成装置におい
て、単位図形の頂点について、３次元座標（ｘ，ｙ，
ｚ）、Ｒ（赤），Ｇ（緑），Ｂ（青）データ、同次座標
（ｓ，ｔ）および同次項ｑを含むポリゴンレンダリング
データが生成される。このポリゴンレンダリングデータ
は、バスを介して、レンダリング装置に転送される。次
に、レンダリング装置において、以下に示す処理が行な
われる。すなわち、補間データ生成手段において、前記
バスを介した入力した単位図形の頂点のポリゴンレンダ
リングデータが補間され、前記単位図形内に位置する画
素の補間データが生成される。次に、２次元アドレス生
成手段において、前記補間データに含まれる前記同次座
標（ｓ，ｔ）を前記同次項ｑで除算した除算結果（ｓ／
ｑ，ｓ／ｔ）に応じて２次元アドレス（Ｕ，Ｖ）が生成
される。次に、１次元アドレス生成手段において、前記
生成された２次元アドレスから１次元アドレスが生成さ
れる。次に、データ読み出し手段において、前記生成さ
れた１次元アドレスを用いて、前記記憶回路から前記テ
クスチャデータが読み出され、前記単位図形に張り付け
られる。

【００２５】また、本発明の記憶回路制御方法は、マト
リクス状に配置された複数の画素の色を示す画素データ
を含む２次元画像データを記憶回路に記憶し、前記複数
の画素の２次元配置に対応した２次元アドレス（Ｕ，
Ｖ）を用いて、前記記憶回路に記憶された、複数の画素
についての前記画素データに同時にアクセスを行う記憶
回路制御方法であって、前記同時にアクセスされる複数
の画素データを含む単位ブロックを規定し、前記２次元
画像データを構成する複数の単位ブロックを、前記記憶
回路の１次元のアドレス空間内で連続して位置するよう
に、前記記憶回路に記憶する。

【００２６】さらに、本発明のグラフィック演算方法
は、立体モデルを複数の単位図形の組み合わせで表現
し、前記単位図形の内部に位置する各画素の色を示す画
素データに含まれる同次座標（ｓ，ｔ）および同次項ｑ
に応じたアドレスを用いて、記憶回路に記憶された、前
記単位図形に張り付ける画像データであるテクスチャデ
ータを構成する複数の画素データを同時に読み出して単
位図形に張り付けるグラフィック演算方法であって、前
記同時にアクセスされる複数の画素データから構成され
る単位ブロックを規定し、前記テクスチャデータを構成
する複数の単位ブロックを、１次元のアドレス空間内で
連続して位置するように記憶回路に記憶し、前記同次座
標（ｓ，ｔ）を前記同次項ｑで除算した除算結果（ｓ／
ｑ，ｓ／ｔ）に応じた２次元アドレス（Ｕ，Ｖ）を生成
し、前記２次元アドレス（Ｕ，Ｖ）から１次元アドレス
を生成し、前記生成された１次元アドレスを用いて、前
記記憶回路から前記テクスチャデータを前記単位ブロッ
クを単位として読み出し、前記単位図形に張り付ける。

【００２７】

【発明の実施の形態】以下、本実施形態においては、家
庭用ゲーム機などに適用される、任意の３次元物体モデ
ルに対する所望の３次元画像をＣＲＴなどのディスプレ
イ上に高速に表示する３次元コンピュータグラフィック
システムについて説明する。第１実施形態 図１は、本実施形態の３次元コンピュータグラフィック
システム１のシステム構成図である。３次元コンピュー
タグラフィックシステム１は、立体モデルを単位図形で
ある三角形（ポリゴン）の組み合わせとして表現し、こ
のポリゴンを描画することで表示画面の各画素の色を決
定し、ディスプレイに表示するポリゴンレンダリング処
理を行うシステムである。また、３次元コンピュータグ
ラフィックシステム１では、平面上の位置を表現する
（ｘ，ｙ）座標の他に、奥行きを表すｚ座標を用いて３
次元モデルを表し、この（ｘ，ｙ，ｚ）の３つの座標で
３次元空間の任意の一点を特定する。

【００２８】図１に示すように、３次元コンピュータグ
ラフィックシステム１は、メインメモリ２、Ｉ／Ｏイン
タフェース回路３、メインプロセッサ４およびレンダリ
ング回路５が、メインバス６を介して接続されている。
以下、各構成要素の機能について説明する。メインプロ
セッサ４は、例えば、ゲームの進行状況などに応じて、
メインメモリ２から必要なグラフィックデータを読み出
し、このグラフィックデータに対してクリッピング(Cli
pping)処理、ライティング(Lighting)処理およびジオメ
トリ(Geometry)処理などを行い、ポリゴンレンダリング
データを生成する。メインプロセッサ４は、ポリゴンレ
ンダリングデータＳ４を、メインバス６を介してレンダ
リング回路５に出力する。Ｉ／Ｏインタフェース回路３
は、必要に応じて、外部からポリゴンレンダリングデー
タを入力し、これをメインバス６を介してレンダリング
回路５に出力する。

【００２９】ここで、ポリゴンレンダリングデータは、
ポリゴンの各３頂点の（ｘ，ｙ，ｚ，Ｒ，Ｇ，Ｂ，α，
ｓ，ｔ，ｑ，Ｆ）のデータを含んでいる。ここで、
（ｘ，ｙ，ｚ）データは、ポリゴンの頂点の３次元座標
を示し、（Ｒ，Ｇ，Ｂ）データは、それそれ当該３次元
座標における赤、緑、青の輝度値を示している。データ
αは、これから描画する画素と、ディスプレイバッファ
２１に既に記憶されている画素とのＲ，Ｇ，Ｂデータの
ブレンド（混合）係数を示している。（ｓ，ｔ，ｑ）デ
ータのうち、（ｓ，ｔ）は、対応するテクスチャの同次
座標を示しており、ｑは同次項を示している。ここで、
「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサ
イズＵＳＩＺＥおよびＶＳＩＺＥを乗じてテクスチャ座
標データ（ｕ，ｖ）が得られる。テクスチャバッファ２
０に記憶されたテクスチャデータへのアクセスは、テク
スチャ座標データ（ｕ，ｖ）を用いて行われる。Ｆデー
タは、フォグのα値を示している。すなわち、ポリゴン
レンダリングデータは、三角形の各頂点の物理座標値
と、それぞれの頂点の色とテクスチャおよびフォグの値
のデータを示している。

【００３０】以下、レンダリング回路５について詳細に
説明する。図１に示すように、レンダリング回路５は、
ＤＤＡ(Digital Differential Anarizer) セットアップ
回路１０、トライアングルＤＤＡ回路１１、テクスチャ
エンジン回路１２、メモリＩ／Ｆ回路１３、ＣＲＴコン
トローラ回路１４、ＲＡＭＤＡＣ回路１５、ＤＲＡＭ１
６およびＳＲＡＭ１７を有する。

【００３１】ＤＲＡＭ１６およびＳＲＡＭ１７ 図２は、ＤＲＡＭ１６、ＳＲＡＭ１７、および、メモリ
Ｉ／Ｆ回路１３のＤＲＡＭ１６およびＳＲＡＭ１７への
アクセス機能を持つブロックの構成図である。図２に示
すように、図１に示すＤＲＡＭ１６およびＳＲＡＭ１７
は、メモリモジュール２００，２０１，２０２，２０３
を有する。メモリモジュール２００は、メモリ２１０，
２１１を有する。メモリ２１０は、ＤＲＡＭ１６の一部
を構成するバンク２１０₁ ，２１０₂ と、ＳＲＡＭ１７
の一部を構成するバンク２２０₁ ，２２０₂ とを有す
る。また、メモリ２１１は、ＤＲＡＭ１６の一部を構成
するバンク２１１₁ ，２１１₂ と、ＳＲＡＭ１７の一部
を構成するバンク２２１₁ ，２２１₂ とを有する。バン
ク２２０₁ ，２２０₂ ，２２１₁ ，２２１₂ に対しては
同時アクセスが可能である。なお、メモリモジュール２
０１，２０２，２０２は、基本的に、メモリモジュール
２００と同じ構成をしている。

【００３２】ここで、メモリモジュール２００，２０
１，２０２，２０３の各々は、図１に示すテクスチャバ
ッファ２０、ディスプレイバッファ２１、Ｚバッファ２
２およびテクスチャＣＬＵＴバッファ２３の全ての機能
を持つ。すなわち、メモリモジュール２００，２０１，
２０２，２０３の各々は、対応する画素のテクスチャデ
ータ、描画データ（（Ｒ，Ｇ，Ｂ）データ）、ｚデータ
およびテクスチャカラールックアップテーブルデータの
全てを記憶する。但し、メモリモジュール２００，２０
１，２０２，２０３は、相互で異なる画素についてのデ
ータを記憶する。ここで、同時に処理される１６画素に
ついてのテクスチャデータ、描画データ、ｚデータおよ
びテクスチャカラールックアップテーブルデータが、相
互に異なるバンク２１０₁ ，２１０₂ ，２１１₁ ，２１
１₂ ，２１２₁ ，２１２₂ ，２１３₁ ，２１３₂ ，２１
４₁ ，２１４₂ ，２１５₁ ，２１５₂ ，２１６₁ ，２１
６₂ ，２１７₁ ，２１７₂ に記憶される。これにより、
ＤＲＡＭ１６に対して、１６画素についてのデータが同
時にアクセス可能になる。

【００３３】なお、バンク２２０₁ ，２２０₂ ，２２１
₁ ，２２１₂ ，２２２₁ ，２２２₂，２２３₁ ，２２３
₂ ，２２４₁ ，２２４₂ ，２２５₁ ，２２５₂ ，２２６
₁ ，２２６₂ ，２２７₁ ，２２７₂ には、それぞれバン
ク２１０₁ ，２１０₂ ，２１１₁ ，２１１₂ ，２１
２₁ ，２１２₂ ，２１３₁ ，２１３₂ ，２１４₁ ，２１
４₂ ，２１５₁ ，２１５₂ ，２１６₁ ，２１６₂ ，２１
７₁ ，２１７₂ に記憶されたテクスチャデータのコピー
が記憶されている。

【００３４】次に、テクスチャバッファ２０におけるテ
クスチャデータの記憶パターンについて説明する。ここ
で、図３に示すように、テクスチャデータに含まれる、
２×８のマトリクス状に配置された画素の色データを示
す画素データＰ₀ 〜Ｐ₁₅が、同時にアクセスされる場合
について説明する。画素データＰ₀ 〜Ｐ₁₅は、テクスチ
ャバッファ２０を構成するＳＲＡＭ１７の異なるバンク
に記憶される必要がある。本実施形態では、画素データ
Ｐ₀ ，Ｐ₁ ，Ｐ₈ ，Ｐ₈ が、それぞれ図２に示すメモリ
２１０のバンク２２０₁ ２２０₂ およびメモリ２１１の
バンク２２１₁ ，２２１₂ に記憶される。また、画素デ
ータＰ₂ ，Ｐ₃ ，Ｐ₁₀，Ｐ₁₁が、それぞれ図２に示すメ
モリ２１２のバンク２２２₁ ２２２₂ およびメモリ２１
３のバンク２２３₁ ，２２３₂ に記憶される。また、画
素データＰ₄ ，Ｐ₅ ，Ｐ₁₂，Ｐ₁₃が、それぞれ図２に示
すメモリ２１４のバンク２２４₁ ２２４₂ およびメモリ
２１５のバンク２２５₁ ，２２５₂ に記憶される。さら
に、画素データＰ₆ ，Ｐ₇ ，Ｐ₁₄，Ｐ₁₅が、それぞれ図
２に示すメモリ２１６のバンク２２６₁ ２２６₂ および
メモリ２１７のバンク２２７₁ ，２２７₂ に記憶され
る。

【００３５】本実施形態では、同時に処理される矩形領
域内に位置する画素の画素データＰ₀ 〜Ｐ₁₅の組を単位
ブロックＲ_i と呼び、例えば、１枚のイメージを示すテ
クスチャデータは、図４に示すように、Ｂ×Ａのマトリ
クス状に配置された単位ブロックＲ₀ 〜Ｒ_BA-1からな
る。単位ブロックＲ₀ 〜Ｒ_BA-1は、図５に示すように、
１次元のアドレス空間で連続したアドレスを持つよう
に、テクスチャバッファ２０を構成するＳＲＡＭ１７に
記憶されている。また、各単位ブロックＲ₀ 〜Ｒ_BA-1内
の画素データＰ₀ 〜Ｐ₁₅は、１次元のアドレス空間内で
連続したアドレスを持つように、ＳＲＡＭ１７の相互に
異なるバンクに記憶される。すなわち、テクスチャバッ
ファ２０には、同時にアクセスが行なわれる画素データ
からなる単位ブロックが、一次元のアドレス空間で連続
したアドレスを持つように記憶されている。

【００３６】ＤＤＡセットアップ回路１０ ＤＤＡセットアップ回路１０は、後段のトライアングル
ＤＤＡ回路１１において物理座標系上の三角形の各頂点
の値を線形補間して、三角形の内部の各画素の色と深さ
情報を求めるに先立ち、ポリゴンレンダリングデータＳ
４が示す（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）デー
タについて、三角形の辺と水平方向の差分などを求める
セットアップ演算を行う。このセットアップ演算は、具
体的には、開始点の値と終点の値と、開始点と終点との
距離を用いて、単位長さ移動した場合における、求めよ
うとしている値の変分を算出する。

【００３７】ＤＤＡセットアップ回路１０は、算出した
変分データＳ１０をトライアングルＤＤＡ回路１１に出
力する。

【００３８】トライアングルＤＤＡ回路１１ トライアングルＤＤＡ回路１１は、ＤＤＡセットアップ
回路１０から入力した変分データＳ１０を用いて、三角
形内部の各画素における線形補間された（ｚ，Ｒ，Ｇ，
Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データを算出する。トライア
ングルＤＤＡ回路１１は、各画素の（ｘ，ｙ）データ
と、当該（ｘ，ｙ）座標における（ｚ，Ｒ，Ｇ，Ｂ，
α，ｓ，ｔ，ｑ，Ｆ）データとを、ＤＤＡデータＳ１１
としてテクスチャエンジン回路１２に出力する。本実施
形態では、トライアングルＤＤＡ回路１１は、並行して
処理を行う矩形内に位置する８（＝２×４）画素分を単
位として、ＤＤＡデータＳ１１をテクスチャエンジン回
路１２に出力する。

【００３９】テクスチャエンジン回路１２ テクスチャエンジン回路１２は、テクスチャデータの縮
小率の選択処理、「ｓ／ｑ」および「ｔ／ｑ」の算出処
理、テクスチャ座標データ（ｕ，ｖ）の算出処理、２次
元のテクスチャアドレス（Ｕ，Ｖ）の算出処理、１次元
の物理アドレスＡの生成、テクスチャバッファ２０から
の（Ｒ，Ｇ，Ｂ，ｔα）データの読み出し処理、およ
び、混合処理（テクスチャαブレンディング処理）を順
にパイプライン方式で行う。このとき、テクスチャエン
ジン回路１２は、所定の矩形領域内に位置する８画素に
ついての処理を同時に並行して行う。

【００４０】図６は、テクスチャエンジン回路１２の構
成図である。図６に示すように、テクスチャエンジン回
路１２は、縮小率演算回路３０４、テクスチャデータ読
み出し回路３０５およびテクスチャαブレンド回路３０
６を有する。

【００４１】縮小率演算回路３０４は、ＤＤＡデータＳ
１１に含まれる８画素分の（ｓ，ｔ，ｑ）データＳ１１
ａ₁ 〜Ｓ１１ａ₈ などを用いて、テクスチャデータの縮
小率ｌｏｄを算出する。ここで、縮小率は、元画像のテ
クスチャデータを、どの程度縮小したものであるかを示
すものであり、元画像の縮小率を１／１とした場合に
は、１／２，１／４，１／８，．．．となる。

【００４２】テクスチャバッファ２０には、例えば、図
７に示すように、ｌｏｄ＝０，１，２，３，４のテクス
チャデータ３２０，３２１，３２２，３２３，３２４が
記憶されている。なお、テクスチャバッファ２０の記憶
領域のアドレス空間は、図７に示すように、Ｕ，Ｖ座標
系で表現され、複数の縮小率に対応したテクスチャデー
タが記憶されている記憶領域の基準アドレス（開始アド
レス）は、縮小率ｌｏｄに基づいて算出される。図２に
示す例では、テクスチャデータ３２０，３２１，３２
２，３２３の基準アドレスは、（ｕｂａｓｅ₀ ，ｖｂａ
ｓｅ₀ ），（ｕｂａｓｅ₁ ，ｖｂａｓｅ₁ ），（ｕｂａ
ｓｅ₂ ，ｖｂａｓｅ₂ ），（ｕｂａｓｅ₃ ，ｖｂａｓｅ
₃ ）となる。また、テクスチャバッファ２０に記憶され
ているテクスチャデータにおける各画素についてのテク
スチャアドレス（Ｕ，Ｖ）は、基準アドレス（ｕｂａｓ
ｅ，ｖｂａｓｅ）と、テクスチャ座標データ（ｕ，ｖ）
とを加算したアドレスとなる。

【００４３】〔テクスチャデータ読み出し回路３０５〕
テクスチャデータ読み出し回路３０５は、ＤＤＡデータ
Ｓ１１に含まれる８画素分の（ｓ，ｔ，ｑ）データＳ１
１ａ₁ 〜Ｓ１１ａ₈ と、縮小率演算回路３０４からの縮
小率ｌｏｄと、テクスチャサイズＵＳＩＺＥおよびＶＳ
ＩＺＥとを入力し、８画素のそれぞれに対応した、テク
スチャデータＳ１７₁ 〜Ｓ１７₈ をテクスチャバッファ
２０から読み出し、これをテクスチャαブレンド回路３
０６に出力する。

【００４４】図８はテクスチャデータ読み出し回路３０
５の構成図である。図９は、テクスチャデータ読み出し
回路３０５における処理のフローチャートである。図８
に示すように、テクスチャデータ読み出し回路３０５
は、ｕ，ｖ算出回路５０１、Ｕ，Ｖ算出回路５０２、物
理アドレス生成回路５０３およびアクセス制御回路５０
４を有する。 ステップＳ２１：テクスチャデータ読み出し回路３０５
では、先ず、ｕ，ｖ算出回路５０１において、は、８画
素分の（ｓ，ｔ，ｑ）データＳ１１ａ₁ 〜Ｓ１１ａ₈ の
それぞれについて、ｓデータをｑデータで除算する演算
と、ｔデータをｑデータで除算する演算とを行い、除算
結果「ｓ／ｑ」および「ｔ／ｑ」を算出する。そして、
除算結果「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテク
スチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じて、各
画素に対応したテクスチャ座標データ（ｕ₁ ，ｖ₁ ）〜
（ｕ₈ ，ｖ₈ ）を算出する。

【００４５】ステップＳ２２：Ｕ，Ｖ算出回路５０２
は、例えば、予め用意したアドレステーブルを参照し
て、縮小率ｌｏｄに対応する基準アドレス（ｕｂａｓ
ｅ，ｖｂａｓｅ）を得る。そして、Ｕ，Ｖ算出回路５０
２は、基準アドレス（ｕｂａｓｅ ，ｖｂａｓｅ）と、
ｕ，ｖ算出回路５０１から入力したテクスチャ座標デー
タ（ｕ₁ ，ｖ₁ ）〜（ｕ₈ ，ｖ₈ ）とを加算して、テク
スチャバッファ２０の記憶領域を２次元のＵＶ座標系で
表した場合のテクスチャアドレス（Ｕ₁ ，Ｖ₁ ）〜（Ｕ
₈ ，Ｖ₈ ）を生成する。

【００４６】ステップＳ２３：物理アドレス生成回路５
０３は、Ｕ，Ｖ算出回路５０２から入力したテクスチャ
アドレス（Ｕ₁ ，Ｖ₁ ）〜（Ｕ₈ ，Ｖ₈ ）を、物理アド
レスＡ_i を求める下記式（１）に基づいて、図５に示す
アドレス空間上の１次元の物理アドレスＡ₁ 〜Ａ₈ に変
換する。なお、下記式（１）の右辺に示す「Ａ」は図４
に示す単位ブロックＲ_BAの下付きの「Ａ」を示す。

【００４７】

【数１】 物理アドレスＡ_i ＝（Ｖ_i ×Ａ／２＋Ｕ_i ／８） …（１）

【００４８】このとき、物理アドレスＡ₁ 〜Ａ₈ は、図
５に示すアドレス空間で連続したアドレスであり、しか
も、図２に示すテクスチャバッファ２０を構成するＳＲ
ＡＭ１７の異なるバンクのアドレスである。例えば、物
理アドレスＡ₁ ，Ａ₂ ，Ａ₃ ，Ａ₄ ，Ａ₅ ，Ａ₆ ，
Ａ₇ ，Ａ₈ は、それぞれ図２に示すバンク２２０₁ ２２
０₂ ，２２１₁ ，２２１₂ ，２２２₁ ，２２２₂ ，２２
３₁ ，２２３₂ の記憶領域における図４および図５に示
す単位ブロックＲ_2Aの画素データＰ₀ ，Ｐ₁ ，Ｐ₂ ，Ｐ
₃ ，Ｐ₄ ，Ｐ₅ ，Ｐ₆ ，Ｐ₇ が記憶されているアドレス
を示している。

【００４９】ステップＳ２４：アクセス制御回路５０４
は、物理アドレス生成回路５０３から入力した１次元の
物理アドレスＡ₁ 〜Ａ₈ を、図１に示すメモリＩ／Ｆ回
路１３を介して、テクスチャバッファ２０に出力し、テ
クスチャデータである（Ｒ，Ｇ，Ｂ，ｔα）データＳ１
７₁ 〜Ｓ１７₈ 、すなわち画素データＰ₀ 〜Ｐ₇ を読み
出す。それと同時に、画素データＰ₈ 〜Ｐ₁₅についても
読み出しが行なわれる。このとき、画素データＰ₀ 〜Ｐ
₁₅は、異なるバンクに記憶されているため、同時に読み
出すことが可能である。なお、ＳＲＡＭ１７には、テク
スチャバッファ２０に記憶されているテクスチャデータ
のコピーが記憶されており、テクスチャエンジン回路１
２は、実際には、メモリＩ／Ｆ回路１３を介してＳＲＡ
Ｍ１７に記憶されているテクスチャデータを読み出す。

【００５０】ステップＳ２５：アクセス制御回路５０４
は、ステップＳ２４で読み出した（Ｒ，Ｇ，Ｂ，ｔα）
データＳ１７₁ 〜Ｓ１７₈ をテクスチャαブレンド回路
３０６に出力する。

【００５１】〔テクスチャαブレンド回路３０６〕テク
スチャαブレンド回路３０６は、ＤＤＡデータＳ１１に
含まれる８画素分の（Ｒ，Ｇ，Ｂ）データＳ１１ｂ₁ 〜
Ｓ１１ｂ₈ と、テクスチャデータ読み出し回路３０５が
読み出した（Ｒ，Ｇ，Ｂ，ｔα）データＳ１７₁ 〜Ｓ１
７₈ とを入力し、それぞれ（Ｒ，Ｇ，Ｂ）データＳ１１
ｂ₁ 〜Ｓ１１ｂ₈ と、データＳ１７₁ 〜Ｓ１７₈ に含ま
れる（Ｒ，Ｇ，Ｂ）データとを、データＳ１７₁ 〜Ｓ１
７₈に含まれるｔαで示される混合値で混合し、（Ｒ，
Ｇ，Ｂ）データＳ３０６₁ 〜Ｓ３０６₈ を生成する。そ
して、ＤＤＡデータに含まれるαデータＳ１１ｄ₁ 〜Ｓ
１１ｄ₈ と、（Ｒ，Ｇ，Ｂ）データＳ３０６₁ 〜Ｓ３０
６₈ とが、（Ｒ，Ｇ，Ｂ，α）データＳ１２ａ₁ 〜Ｓ１
２ａ₈ として、メモリＩ／Ｆ回路１３に出力される。

【００５２】なお、テクスチャエンジン回路１２は、フ
ルカラー方式の場合には、テクスチャバッファ２０から
読み出した（Ｒ，Ｇ，Ｂ，ｔα）データを直接用いる。
一方、テクスチャエンジン回路１２は、インデックスカ
ラー方式の場合には、予め作成したカラールックアップ
テーブル（ＣＬＵＴ）をテクスチャＣＬＵＴバッファ２
３から読み出して、内蔵するＳＲＡＭに転送および記憶
し、このカラールックアップテーブルを用いて、テクス
チャバッファ２０から読み出したカラーインデックスに
対応する（Ｒ，Ｇ，Ｂ）データを得る。

【００５３】メモリＩ／Ｆ回路１３ また、メモリＩ／Ｆ回路１３は、テクスチャエンジン回
路１２から入力した（Ｒ，Ｇ，Ｂ，α）データＳ１２ａ
₁ 〜Ｓ１２ａ₈ 、すなわち画素データＳ１２ａに対応す
るｚデータと、ｚバッファ２２に記憶されているｚデー
タとの比較を行い、入力した画素データＳ１２ａによっ
て描画される画像が、前回、ディスプレイバッファ２１
に書き込まれた画像より、手前（視点側）に位置するか
否かを判断し、手前に位置する場合には、画素データＳ
１２ａに対応するｚデータでｚバッファ２２に記憶され
たｚデータを更新する。また、メモリＩ／Ｆ回路１３
は、必要に応じて、画素データＳ１２ａに含まれる
（Ｒ，Ｇ，Ｂ）データと、既にディスプレイバッファ２
１に記憶されている（Ｒ，Ｇ，Ｂ）データとを、画素デ
ータＳ１２ａに対応するαデータが示す混合値で混合す
る、いわゆるαブレンディング処理を行い、混合後の
（Ｒ，Ｇ，Ｂ）データをディスプレイバッファ２１に書
き込む（打ち込む）。

【００５４】メモリＩ／Ｆ回路１３は、ＤＲＡＭ１６に
対して１６画素について同時にアクセスを行なう。図２
に示すように、メモリＩ／Ｆ回路１３は、メモリコント
ローラ２４０，２４１，２４２，２４３、アドレスコン
バータ２５０，２５１，２５２，２５３、ディストリビ
ュータ２６０および読み出しコントローラ２６２を有す
る。

【００５５】ディストリビュータ２６０は、例えば、書
き込み時に、１６画素分の（Ｒ，Ｇ，Ｂ）データを入力
し、これらを、各々４画素分のデータからなる４つの画
像データＳ２６０₀ ，Ｓ２６０₁ ，Ｓ２６０₂ ，Ｓ２６
０₃ に分割し、それぞれをアドレスコンバータ２５０，
２５１，２５２，２５３に出力する。ここで、１画素分
の（Ｒ，Ｇ，Ｂ）データおよびｚデータは、それぞれ３
２ビットからなる。

【００５６】アドレスコンバータ２５０，２５１，２５
２，２５３は、書き込み時に、ディストリビュータ２６
０から入力した（Ｒ，Ｇ，Ｂ）データおよびｚデータに
対応したアドレスを、それぞれメモリモジュール２０
０，２０１，２０２，２０３内のアドレスに変換し、そ
れぞれ変換したアドレスＳ２５０，Ｓ２５１，Ｓ２５
２，Ｓ２５３をメモリコントローラ２４０に出力する。

【００５７】メモリコントローラ２４０，２４１，２４
２，２４３は、それぞれ配線群２７０，２７１，２７
２，２７３を介してメモリモジュール２００，２０１，
２０２，２０３に接続されており、書き込み時にメモリ
モジュール２００，２０１，２０２，２０３に対しての
アクセスを制御する。具体的には、メモリコントローラ
２４０，２４１，２４２，２４３は、ディストリビュー
タ２６０から入力した４画素分の（Ｒ，Ｇ，Ｂ）データ
およびｚデータを、配線群２７０，２７１，２７２，２
７３を介してメモリモジュール２００，２０１，２０
２，２０３に同時に書き込む。このとき、例えば、メモ
リモジュール２００では、バンク２１０₁ ，２１０₂，
２１０₃ ，２１０₄ の各々に、１画素分の（Ｒ，Ｇ，
Ｂ）データおよびｚデータが記憶される。メモリモジュ
ール２０１，２０２，２０３についても同じである。な
お、本実施形態では、配線群２７０，２７１，２７２，
２７３の各々は、２５６ビットである。

【００５８】読み出しコントローラ２６２は、配線群２
８０を介してメモリモジュール２００，２０１，２０
２，２０３と接続されており、読み出し時に、メモリモ
ジュール２００，２０１，２０２，２０３から、８画素
あるいは１６画素単位で、テクスチャデータ、（Ｒ，
Ｇ，Ｂ）データ、ｚデータおよびテクスチャカラールッ
クアップテーブルデータを配線群２８０を介して読み出
す。なお、本実施形態では、配線群２８０は、１０２４
ビットである。

【００５９】ＣＲＴコントローラ回路１４ ＣＲＴコントローラ回路１４は、与えられた水平および
垂直同期信号に同期して、図示しないＣＲＴに表示する
アドレスを発生し、ディスプレイバッファ２１から表示
データを読み出す要求をメモリＩ／Ｆ回路１３に出力す
る。この要求に応じて、メモリＩ／Ｆ回路１３は、ディ
スプレイバッファ２１から一定の固まりで表示データを
読み出す。ＣＲＴコントローラ回路１４は、ディスプレ
イバッファ２１から読み出した表示データを記憶するＦ
ＩＦＯ(First In First Out)回路を内蔵し、一定の時間
間隔で、ＲＡＭＤＡＣ回路１５に、ＲＧＢのインデック
ス値を出力する。

【００６０】ＲＡＭＤＡＣ回路１５ ＲＡＭＤＡＣ回路１５は、各インデックス値に対応する
Ｒ，Ｇ，Ｂデータを記憶しており、ＣＲＴコントローラ
回路１４から入力したＲＧＢのインデックス値に対応す
るデジタル形式のＲ，Ｇ，Ｂデータを、Ｄ／Ａコンバー
タに転送し、アナログ形式のＲ，Ｇ，Ｂデータを生成す
る。ＲＡＭＤＡＣ回路１５は、この生成されたＲ，Ｇ，
ＢデータをＣＲＴに出力する。

【００６１】以下、３次元コンピュータグラフィックシ
ステム１の動作について説明する。図１に示す３次元コ
ンピュータグラフィックシステム１では、ポリゴンレン
ダリングデータＳ４が、メインバス６を介してメインプ
ロセッサ４からＤＤＡセットアップ回路１０に出力さ
れ、ＤＤＡセットアップ回路１０において、三角形の辺
と水平方向の差分を示す変分データＳ１０が生成され
る。そして、ＤＤＡセットアップ回路１０からトライア
ングルＤＤＡ回路１１に変分データＳ１０が出力され
る。

【００６２】次に、トライアングルＤＤＡ回路１１にお
いて、変分データＳ１０に基づいて、三角形内部の各画
素における線形補間された（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，
ｔ，ｑ，Ｆ）が生成される。そして、トライアングルＤ
ＤＡ回路１１からテクスチャエンジン回路１２に、各画
素の（ｘ，ｙ）データと、当該（ｘ，ｙ）座標における
（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データとが、
ＤＤＡデータＳ１１として出力される。

【００６３】次に、図６に示すテクスチャエンジン回路
１２の縮小率演算回路３０４において、ＤＤＡデータＳ
１１に含まれる８画素分の（ｓ，ｔ，ｑ）データＳ１１
ａ₁〜Ｓ１１ａ₈ を用いて、テクスチャデータの縮小率
が算出され、この縮小率ｌｏｄがテクスチャデータ読み
出し回路３０５に出力される。

【００６４】次に、テクスチャデータ読み出し回路３０
５において、図９に示すフローに基づいて、上記式
（１）に基づいて生成された図５に示す１次元のアドレ
ス空間の物理アドレスＡを用いて、テクスチャバッファ
２０（ＳＲＡＭ１７）からテクスチャデータＳ１７₁ 〜
Ｓ１７₈ が読み出され、この読み出されたテクスチャデ
ータＳ１７₁ 〜Ｓ１７₈ が、テクスチャαブレンド回路
３０６に出力される。

【００６５】このとき、図２に示す読み出しコントロー
ラ２６２からの制御によって、配線群２８０を介して、
テクスチャデータＳ１７₁ 〜Ｓ１７₈ を含む１６画素分
のテクスチャデータが、ＳＲＡＭ１７を構成するバンク
２２０₁ ，２２０₂ ，２２１₁ ，２２１₂ ，２２２₁ ，
２２２₂ ，２２３₁ ，２２３₂ ，２２４₁ ，２２４₂，
２２５₁ ，２２５₂ ，２２６₁ ，２２６₂ ，２２７₁ ，
２２７₂ から読み出される。

【００６６】次に、テクスチャαブレンド回路３０６に
おいて、（Ｒ，Ｇ，Ｂ）データＳ１１ｂ₁ 〜Ｓ１１ｂ₈
と、データＳ１７₁ 〜Ｓ１７₈ に含まれる（Ｒ，Ｇ，
Ｂ）データとが、データＳ１７₁ 〜Ｓ１７₈ に含まれる
ｔαで示される混合値で混合され、（Ｒ，Ｇ，Ｂ）デー
タＳ３０６₁ 〜Ｓ３０６₈ が生成される。そして、ＤＤ
Ａデータに含まれるαデータＳ１１ｄ₁ 〜Ｓ１１ｄ
₈ と、（Ｒ，Ｇ，Ｂ）データＳ３０６₁ 〜Ｓ３０６₈ と
が、（Ｒ，Ｇ，Ｂ，α）データＳ１２ａ₁ 〜Ｓ１２
ａ₈ 、すなわち、画素データＳ１２ａとして、メモリＩ
／Ｆ回路１３に出力される。

【００６７】そして、メモリＩ／Ｆ回路１３において、
テクスチャエンジン回路１２から入力した画素データＳ
１２ａに対応するｚデータと、ｚバッファ２２に記憶さ
れているｚデータとの比較が行なわれ、入力した画素デ
ータＳ１２ａによって描画される画像が、前回、ディス
プレイバッファ２１に書き込まれた画像より、手前（視
点側）に位置するか否かが判断され、手前に位置する場
合には、画像データＳ１２ａに対応するｚデータでｚバ
ッファ２２に記憶されたｚデータが更新される。

【００６８】次に、メモリＩ／Ｆ回路１３において、必
要に応じて、画像データＳ１２ａに含まれる（Ｒ，Ｇ，
Ｂ）データと、既にディスプレイバッファ２１に記憶さ
れている（Ｒ，Ｇ，Ｂ）データとが、画素データＳ１２
ａに対応するαデータが示す混合値で混合され、混合後
の（Ｒ，Ｇ，Ｂ）データがディスプレイバッファ２１に
書き込まれる。

【００６９】このとき、図２に示すメモリコントローラ
２４０，３４１，２４２，２４３からの制御によって、
配線群２７０，２７１，２７２，２７３を介して、１６
画素分の（Ｒ，Ｇ，Ｂ）データが、図１に示すディスプ
レイバッファ２１を構成するバンク２１０₁ ，２１
０₂ ，２１１₁ ，２１１₂ ，２１２₁ ，２１２₂ ，２１
３₁ ，２１３₂ ，２１４₁ ，２１４₂ ，２１５₁ ，２１
５₂ ，２１６₁ ，２１６₂，２１７₁ ，２１７₂ に書き
込まれる

【００７０】以上説明したように、３次元コンピュータ
グラフィックシステム１によれば、テクスチャバッファ
２０の２次元アドレス空間を示す２次元のテクスチャア
ドレス（Ｕ，Ｖ）から、１次元の物理アドレスＡを生成
し、この物理アドレスを用いて、テクスチャバッファ２
０にアクセスを行なうことから、テクスチャデータを連
続した記憶領域に記憶できる。そのため、図Ａ１に示す
ような空き領域が生じることはなく、テクスチャバッフ
ァ２０の記憶領域を効率的に使用できる。その結果、テ
クスチャバッファ２０の記憶容量を小さくでき、装置の
小規模化および低価格化を図れる。

【００７１】また、３次元コンピュータグラフィックシ
ステム１によれば、図４に示すような２次元のテクスチ
ャデータは、同時に処理が行なわれる単位ブロックＲ_i
を単位として、図５に示すように連続したアドレスを持
つように、テクスチャバッファ２０に記憶される。ま
た、単位ブロックＲ_i 内の画素データＰ₀ 〜Ｐ₁₅は、相
互に異なるバンクに記憶される。その結果、テクスチャ
バッファ２０に記憶された単位ブロックＲ_i 内の画素デ
ータＰ₀ 〜Ｐ₁₅についての同時アクセスが保証される。

【００７２】第２実施形態 本実施形態の３次元コンピュータグラフィックシステム
は、同時にアクセスされる画素データに対応する画素の
配置、および、２次元のＵＶ座標系におけるテクスチャ
アドレス（Ｕ，Ｖ）から１次元の物理アドレスＡを生成
するアドレス生成方法が、前述した第１実施形態の３次
元コンピュータグラフィックシステム１とは異なる。本
実施形態の３次元コンピュータグラフィックシステム
は、それ以外の構成は、第１実施形態の３次元コンピュ
ータグラフィックシステム１と同じである。

【００７３】本実施形態では、図１０に示すように、４
×４のマトリクス状に配置された１６画素の画素データ
について、テクスチャバッファ２０に対して同時にアク
セスを行なう。以下、本実施形態の３次元コンピュータ
グラフィックシステムにおけるテクスチャデータの読み
出し処理について、図８、図９および図１０を参照しな
がら説明する。 ステップＳ２１：テクスチャデータ読み出し回路３０５
では、先ず、ｕ，ｖ算出回路５０１において、８画素分
の（ｓ，ｔ，ｑ）データＳ１１ａ₁ 〜Ｓ１１ａ₈ のそれ
ぞれについて、ｓデータをｑデータで除算する演算と、
ｔデータをｑデータで除算する演算とを行い、除算結果
「ｓ／ｑ」および「ｔ／ｑ」を算出する。そして、除算
結果「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチ
ャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じて、各画素
に対応したテクスチャ座標データ（ｕ₁ ，ｖ₁ ）〜（ｕ
₈ ，ｖ₈ ）を算出する。

【００７４】ステップＳ２２：Ｕ，Ｖ算出回路５０２
は、例えば、予め用意したアドレステーブルを参照し
て、縮小率ｌｏｄに対応する基準アドレス（ｕｂａｓ
ｅ，ｖｂａｓｅ）を得る。そして、Ｕ，Ｖ算出回路５０
２は、基準アドレス（ｕｂａｓｅ ，ｖｂａｓｅ）と、
ｕ，ｖ算出回路５０１から入力したテクスチャ座標デー
タ（ｕ₁ ，ｖ₁ ）〜（ｕ₈ ，ｖ₈ ）とを加算して、テク
スチャバッファ２０の記憶領域を２次元のＵＶ座標系で
表した場合のテクスチャアドレス（Ｕ₁ ，Ｖ₁ ）〜（Ｕ
₈ ，Ｖ₈ ）を生成する。また、他の同時処理された画素
データについてのテクスチャアドレス（Ｕ₉ ，Ｖ₉ ）〜
（Ｕ₁₆，Ｖ₁₆）も、テクスチャアドレス（Ｕ₁ ，Ｖ₁ ）
〜（Ｕ₈ ，Ｖ₈ ）を生成と同時あるいは異なるタイミン
グで生成される。本実施形態では、「ｉ」を「１≦ｉ≦
１６」の整数とした場合に、テクスチャアドレス
（Ｕ_i ，Ｖ_i ）のＵ_i およびＶ_i は、それぞれ下記
（２）および（３）に示す２ビットからなる。

【００７５】

【数２】 Ｕ_i ＝｛Ｕ_i 〔１〕，Ｕ_i

〔０〕｝ …（２）

【００７６】

【数３】 Ｖ_i ＝｛Ｖ_i 〔１〕，Ｖ_i

〔０〕｝ …（３）

【００７７】ステップＳ２３：物理アドレス生成回路５
０３は、Ｕ，Ｖ算出回路５０２から入力したテクスチャ
アドレス（Ｕ₁ ，Ｖ₁ ）〜（Ｕ₁₆，Ｖ₁₆）のそれぞれに
ついて、Ｕ_i およびＶ_i を構成するビットを、下記
（４）示すパターンで結合し、物理アドレスＡを生成す
る。この物理アドレスＡの生成は、簡単なビット入れ替
え操作のみで実現されるため、小規模な回路構成で高速
に行なうことができる。

【００７８】

【数４】 物理アドレスＡ_i ＝（Ｖ_i 〔１〕，Ｕ_i 〔１〕，Ｖ_i

〔０〕，Ｕ_i

〔０〕） …（４）

【００７９】上記（４）に示す物理アドレスＡ_i の生成
は、図１１で示される。図１１において、縦軸Ｖが２ビ
ットで示されるＶ_i の値を示し、横軸Ｕが２ビットで示
されるＵ_i の値を示し、マトリクス状に配置された
「０」〜「１５」が物理アドレスＡ_i の値を示してい
る。すなわち、２ビットのＵ_i およびＶ_i で表されるマ
トリクス状に位置する２次元のテクスチャアドレス（Ｕ
_i ，Ｖ_i ）は、上記式（４）によって、「０」〜「１
５」の連続した１次元の物理アドレスＡ_i に変換され
る。

【００８０】上記式（４）の変換の具体例を、図１０を
参照して例示する。例えば、Ｕ_i ＝（０，１）、Ｖ_i ＝
（１，０）である場合には、上記式（４）によって、物
理アドレスＡ＝（１，０，０，１）となり、１０進数で
表すと、「９」となる。ここで、Ｕ_i ＝（０，１）＝１
であり、Ｖ_i ＝（１，０）＝２であり、図１１におい
て、Ｕ＝１、Ｖ＝２の位置Ａは「９」になっている。ま
た、Ｕ_i ＝（１，１）、Ｖ_i ＝（０，１）である場合に
は、上記式（４）によって、物理アドレスＡ＝（０，
１，１，１）となり、１０進数で表すと、「７」とな
る。ここで、Ｕ_i ＝（１，１）＝３であり、Ｖ_i ＝
（０，１）＝１であり、図１１において、Ｕ＝１、Ｖ＝
２の位置Ｂは「７」になっている。

【００８１】ステップＳ２４：アクセス制御回路５０４
は、物理アドレス生成回路５０３から入力した１次元の
物理アドレスＡ₁ 〜Ａ₁₆を、図１に示すメモリＩ／Ｆ回
路１３を介して、テクスチャバッファ２０に出力し、テ
クスチャデータである（Ｒ，Ｇ，Ｂ，ｔα）データＳ１
７₁ 〜Ｓ１７₈ を読み出す。なお、ＳＲＡＭ１７には、
テクスチャバッファ２０に記憶されているテクスチャデ
ータのコピーが記憶されており、テクスチャエンジン回
路１２は、実際には、メモリＩ／Ｆ回路１３を介してＳ
ＲＡＭ１７に記憶されているテクスチャデータを読み出
す。

【００８２】ステップＳ２５：アクセス制御回路５０４
は、ステップＳ２４で読み出した（Ｒ，Ｇ，Ｂ，ｔα）
データＳ１７₁ 〜Ｓ１７₈ をテクスチャαブレンド回路
３０６に出力する。

【００８３】以上説明したように、本実施形態の３次元
コンピュータグラフィックシステムによれば、上述した
第１実施形態の３次元コンピュータグラフィックシステ
ム１の効果に加えて、さらに以下に示す効果を得ること
ができる。すなわち、本実施形態の３次元コンピュータ
グラフィックシステムによれば、テクスチャバッファ２
０の２次元アドレス空間を示す２次元のテクスチャアド
レス（Ｕ，Ｖ）のＵおよびＶを構成する各ビットを、上
記式（４）に基づいて組み合わせることで、１次元の物
理アドレスＡを生成できる。ここで、物理アドレスＡ_i
の生成は、簡単なビット操作で実現できることから、当
該物理アドレスＡの生成を、小規模な回路構成で高速に
実現できる。

【００８４】本発明は上述した実施形態には限定されな
い。上述した実施形態では、同時に処理が実行される画
素数を８としたが、この数は任意であり、例えば、４で
あってもよい。但し、同時に処理が実行される画素数
は、２のべき乗であることが望ましい。また、上述した
実施形態では、ＤＲＡＭ１６およびＳＲＡＭ１７に記憶
された画素データに対して同時にアクセスする数を、１
６としたが、例えば、４あるいは６４であってもよい。

【００８５】また、上述した図１に示す３次元コンピュ
ータグラフィックシステム１では、ＳＲＡＭ１７を用い
る構成を例示したが、ＳＲＡＭ１７を設けない構成にし
てもよい。また、図１に示すテクスチャバッファ２０お
よびテクスチャＣＬＵＴバッファ２３を、ＤＲＡＭ１６
の外部に設けてもよい。

【００８６】さらに、図１に示す３次元コンピュータグ
ラフィックシステム１では、ポリゴンレンダリングデー
タを生成するジオメトリ処理を、メインプロセッサ４で
行なう場合を例示したが、レンダリング回路５で行なう
構成にしてもよい。

【００８７】

【発明の効果】以上説明したように、本発明の記憶回路
制御装置およびその方法によれば、複数の画素データの
同時アクセスを保証し、かつ、２次元画像データを記憶
回路に効率的に記憶できる。その結果、記憶回路の記憶
領域を有効利用できる。また、本発明のグラフィック演
算装置およびその方法によれば、テクスチャデータを構
成する複数の画素データの同時アクセスを保証し、テク
スチャデータを記憶回路に効率的に記憶できる。その結
果、記憶回路の記憶領域を有効利用できる。また、本発
明の記憶回路制御装置およびその方法とグラフィック演
算装置とによれば、２次元アドレス（Ｕ，Ｖ）を構成す
るビットを組み合わせて１次元アドレスを生成すること
で、記憶回路にアクセスする際のアドレス変換を高速に
行なうことができる。

【図面の簡単な説明】

【図１】図１は、本発明の実施形態の３次元コンピュー
タグラフィックシステムのシステム構成図である。

【図２】図２は、図１に示すＤＲＡＭ、ＳＲＡＭ、およ
び、メモリＩ／Ｆ回路のＤＲＡＭおよびＳＲＡＭへのア
クセス機能を持つブロックの構成図である。

【図３】図３は、テクスチャデータに含まれる同時にア
クセスが行なわれる画素データを説明するための図であ
る。

【図４】図４は、テクスチャデータに構成する単位ブロ
ックを説明するための図である。

【図５】図５は、テクスチャバッファのアドレス空間を
説明するための図である。

【図６】図６は、図１に示すテクスチャエンジン回路の
内部構成図である。

【図７】図７は、図１に示すテクスチャバッファに記憶
され、ＭＩＰＭＡＰフィルタリング処理された複数の縮
小率のテクスチャデータを説明するための図である。

【図８】図８は、テクスチャデータ読み出し回路の構成
図である。

【図９】図９は、図６に示すテクスチャデータ読み出し
回路における処理のフローチャートである。

【図１０】図１０は、本発明の第２実施形態の３次元コ
ンピュータグラフィックシステムにおいて、テクスチャ
データに含まれる同時にアクセスが行なわれる画素デー
タを説明するための図である。

【図１１】図１１は、本発明の第２実施形態の３次元コ
ンピュータグラフィックシステムにおける２次元のテク
スチャアドレス（Ｕ，Ｖ）から１次元の物理アドレスＡ
を生成する方法を説明するための図である。

【図１２】図１２は、２次元のテクスチャアドレス
（Ｕ，Ｖ）を直接用いて、複数の種類のテクスチャデー
タをテクスチャバッファに記憶する場合の問題点を説明
するための図である。

【図１３】図１３は、１次元の物理アドレスを用いて、
複数の種類のテクスチャデータをテクスチャバッファに
記憶したときの記憶状態を説明するための図である。

【図１４】図１４は、従来の３次元コンピュータグラフ
ィックシステムの部分構成図である。

【図１５】図１５は、従来の高速処理が可能な３次元コ
ンピュータグラフィックシステムの部分構成図である。

【符号の説明】

１…３次元コンピュータグラフィックシステム、２…メ
インメモリ、３…Ｉ／Ｏインタフェース回路、４…メイ
ンプロセッサ、５…レンダリング回路、１０…ＤＤＡセ
ットアップ回路、１１…トライアングルＤＤＡ回路、１
２…テクスチャエンジン回路、１３…メモリＩ／Ｆ回
路、１４…ＣＲＴコントローラ回路、１５…ＲＡＭＤＡ
Ｃ回路、１６…ＤＲＡＭ、１７…ＳＲＡＭ、２０…テク
スチャバッファ、２１…ディスプレイバッファ、２２…
Ｚバッファ、２３…テクスチャＣＬＵＴバッファ、３０
４…縮小率演算回路、３０５…テクスチャデータ読み出
し回路、３０６…テクスチャαブレンド回路、２００，
２０１，２０２，２０３…メモリモジュール、２１０，
２１１，２１２，２１３，２１４，２１５，２１６，２
１７…メモリ、２４０，２４１，２４２，２４３…メモ
リコントローラ、２５０，２５１，２５２，２５３…ア
ドレスコンバータ、２６０…ディストリビュータ、２６
２…読み出しコントローラ、２７０，２７１，２７２，
２７３，２８０…配線群

Claims (25)

【特許請求の範囲】
1. 【請求項１】マトリクス状に配置された複数の画素の色
   を示す画素データを含む２次元画像データを記憶回路に
   記憶し、前記複数の画素の２次元配置に対応した２次元
   アドレス（Ｕ，Ｖ）を用いて、前記記憶回路に記憶され
   た、複数の画素についての前記画素データに同時にアク
   セスを行う記憶回路制御装置において、 前記同時にアクセスされる複数の画素データを含む単位
   ブロックを規定し、前記２次元画像データを構成する複
   数の単位ブロックを、前記記憶回路の１次元のアドレス
   空間内で連続して位置するように、前記記憶回路に記憶
   する記憶回路制御装置。
2. 【請求項２】前記記憶回路は、少なくとも、前記同時に
   アクセスが行なわれる画素データの数のバンクを備えて
   おり、 前記単位ブロックに含まれる同時にアクセスされる複数
   の画素データは、前記記憶回路の相互に異なるバンクに
   記憶される請求項１に記載の記憶回路制御装置。
3. 【請求項３】前記同時にアクセスされる複数の画素デー
   タは、マトリクス状に配置された複数の画素の画素デー
   タである請求項１に記載の記憶回路制御装置。
4. 【請求項４】ｎ（ｎは１以上の整数）ビットで表現され
   た前記２次元アドレス（Ｕ，Ｖ）のＵアドレスと、ｍ
   （ｍは１以上の整数）ビットで表現された前記２次元ア
   ドレス（Ｕ，Ｖ）の前記Ｖアドレスとのそれぞれを構成
   するビットデータを組み合わせて、（ｎ＋ｍ）ビットの
   １次元アドレスを生成するアドレス生成手段と、 前記生成された１次元アドレスを用いて、前記記憶回路
   にアクセスを行うデータアクセス手段とを有する請求項
   １に記載の記憶回路制御装置。
5. 【請求項５】前記整数ｎと前記整数ｍとが等しく、 ｋを、（ｎ−１）＜ｋ＜０の整数とし、 前記Ｕアドレスを（Ｕ〔ｎ−１〕，．．，Ｕ
   〔ｋ〕，．．，Ｕ〔０〕）のｎビットで表現し、 前記Ｖアドレスを（Ｖ〔ｎ−１〕，．．，Ｖ
   〔ｋ〕，．．，Ｖ〔０〕）のｎビットで表現した場合
   に、 前記アドレス生成手段は、前記Ｕアドレスの各ビットデ
   ータＵ〔ｎ−１〕，．．，Ｕ〔ｋ〕，．．，Ｕ〔０〕
   と、前記Ｖアドレスの各ビットデータＶ〔ｎ−
   １〕，．．，Ｖ〔ｋ〕，．．，Ｖ〔０〕とを、組み合わ
   せて、２ｎビットの１次元アドレス（Ｖ〔ｎ−１〕，Ｕ
   〔ｎ−１〕，．．，Ｖ〔ｋ〕，Ｕ〔ｋ〕，．．，Ｖ
   〔０〕，Ｕ〔０〕）を生成する請求項４に記載の記憶回
   路制御装置。
6. 【請求項６】立体モデルを複数の単位図形の組み合わせ
   で表現し、前記単位図形の内部に位置する各画素の色を
   示す画素データに含まれる同次座標（ｓ，ｔ）および同
   次項ｑに応じたアドレスを用いて、記憶回路に記憶され
   た、前記単位図形に張り付ける画像データであるテクス
   チャデータを構成する複数の画素データを同時に読み出
   して単位図形に張り付けるグラフィック演算装置におい
   て、 前記同時にアクセスされる複数の画素データから構成さ
   れる単位ブロックを規定し、前記テクスチャデータを構
   成する複数の単位ブロックを、１次元のアドレス空間内
   で連続して位置するように記憶する記憶回路と、 前記同次座標（ｓ，ｔ）を前記同次項ｑで除算した除算
   結果（ｓ／ｑ，ｓ／ｔ）に応じた２次元アドレス（Ｕ，
   Ｖ）を生成する２次元アドレス生成手段と、 前記２次元アドレス（Ｕ，Ｖ）から１次元アドレスを生
   成する１次元アドレス生成手段と、 前記生成された１次元アドレスを用いて、前記記憶回路
   から前記テクスチャデータを前記単位ブロックを単位と
   して読み出し、前記単位図形に張り付けるデータ読み出
   し手段とを有するグラフィック演算装置。
7. 【請求項７】前記記憶回路は、少なくとも、前記同時に
   アクセスが行なわれる画素データの数のバンクを備えて
   おり、 前記単位ブロックに含まれる同時にアクセスされる複数
   の画素データは、前記記憶回路の相互に異なるバンクに
   記憶される請求項６に記載のグラフィック演算装置。
8. 【請求項８】前記同時にアクセスされる複数の画素デー
   タは、マトリクス状に配置された複数の画素の画素デー
   タである請求項６に記載のグラフィック演算装置。
9. 【請求項９】前記１次元アドレス生成手段は、ｎ（ｎは
   １以上の整数）ビットで表現された前記２次元アドレス
   （Ｕ，Ｖ）のＵアドレスと、ｍ（ｍは１以上の整数）ビ
   ットで表現された前記２次元アドレス（Ｕ，Ｖ）の前記
   Ｖアドレスとのそれぞれを構成するビットデータを組み
   合わせて、（ｎ＋ｍ）ビットの１次元アドレスを生成す
   る請求項６に記載のグラフィック演算装置。
10. 【請求項１０】前記整数ｎと前記整数ｍとが等しく、 ｋを、（ｎ−１）＜ｋ＜０の整数とし、 前記Ｕアドレスを（Ｕ〔ｎ−１〕，．．，Ｕ
    〔ｋ〕，．．，Ｕ〔０〕）のｎビットで表現し、 前記Ｖアドレスを（Ｖ〔ｎ−１〕，．．，Ｖ
    〔ｋ〕，．．，Ｖ〔０〕）のｎビットで表現した場合
    に、 前記１次元アドレス生成手段は、前記Ｕアドレスの各ビ
    ットデータＵ〔ｎ−１〕，．．，Ｕ〔ｋ〕，．．，Ｕ
    〔０〕と、前記Ｖアドレスの各ビットデータＶ〔ｎ−
    １〕，．．，Ｖ〔ｋ〕，．．，Ｖ〔０〕とを、組み合わ
    せて、２ｎビットの１次元アドレス（Ｖ〔ｎ−１〕，Ｕ
    〔ｎ−１〕，．．，Ｖ〔ｋ〕，Ｕ〔ｋ〕，．．，Ｖ
    〔０〕，Ｕ〔０〕）を生成する請求項９に記載のグラフ
    ィック演算装置。
11. 【請求項１１】立体モデルを複数の単位図形の組み合わ
    せで表現し、前記単位図形の内部に位置する各画素の色
    を示す画素データに含まれる同次座標（ｓ，ｔ）および
    同次項ｑに応じたアドレスを用いて、記憶回路に記憶さ
    れた、前記単位図形に張り付ける画像データであるテク
    スチャデータを構成する複数の画素データを同時に読み
    出して単位図形に張り付けるグラフィック演算装置にお
    いて、 前記同時にアクセスされる複数の画素データから構成さ
    れる単位ブロックを規定し、前記テクスチャデータを構
    成する複数の単位ブロックを、１次元のアドレス空間内
    で連続して位置するように記憶する記憶回路と、 前記単位図形の頂点について、３次元座標（ｘ，ｙ，
    ｚ）、Ｒ（赤），Ｇ（緑），Ｂ（青）データ、同次座標
    （ｓ，ｔ）および同次項ｑを含むポリゴンレンダリング
    データを生成するポリゴンレンダリングデータ生成手段
    と、 前記単位図形の頂点のポリゴンレンダリングデータを補
    間して、前記単位図形内に位置する画素の補間データを
    生成する補間データ生成手段と、 前記補間データに含まれる前記同次座標（ｓ，ｔ）を前
    記同次項ｑで除算した除算結果（ｓ／ｑ，ｓ／ｔ）に応
    じた２次元アドレス（Ｕ，Ｖ）を生成する２次元アドレ
    ス生成手段と、 前記２次元アドレス（Ｕ，Ｖ）から１次元アドレスを生
    成する１次元アドレス生成手段と、 前記生成された１次元アドレスを用いて、前記記憶回路
    から前記テクスチャデータを前記単位ブロックを単位と
    して読み出し、前記単位図形に張り付けるデータ読み出
    し手段とを有するグラフィック演算装置。
12. 【請求項１２】前記記憶回路は、少なくとも、前記同時
    にアクセスが行なわれる画素データの数のバンクを備え
    ており、 前記単位ブロックに含まれる同時にアクセスされる複数
    の画素データは、前記記憶回路の相互に異なるバンクに
    記憶される請求項１１に記載のグラフィック演算装置。
13. 【請求項１３】前記同時にアクセスされる複数の画素デ
    ータは、マトリクス状に配置された複数の画素の画素デ
    ータである請求項１１に記載のグラフィック演算装置。
14. 【請求項１４】前記１次元アドレス生成手段は、ｎ（ｎ
    は１以上の整数）ビットで表現された前記２次元アドレ
    ス（Ｕ，Ｖ）のＵアドレスと、ｍ（ｍは１以上の整数）
    ビットで表現された前記２次元アドレス（Ｕ，Ｖ）の前
    記Ｖアドレスとのそれぞれを構成するビットデータを組
    み合わせて、（ｎ＋ｍ）ビットの１次元アドレスを生成
    する請求項１１に記載のグラフィック演算装置。
15. 【請求項１５】前記整数ｎと前記整数ｍとが等しく、 ｋを、（ｎ−１）＜ｋ＜０の整数とし、 前記Ｕアドレスを（Ｕ〔ｎ−１〕，．．，Ｕ
    〔ｋ〕，．．，Ｕ〔０〕）のｎビットで表現し、 前記Ｖアドレスを（Ｖ〔ｎ−１〕，．．，Ｖ
    〔ｋ〕，．．，Ｖ〔０〕）のｎビットで表現した場合
    に、 前記１次元アドレス生成手段は、前記Ｕアドレスの各ビ
    ットデータＵ〔ｎ−１〕，．．，Ｕ〔ｋ〕，．．，Ｕ
    〔０〕と、前記Ｖアドレスの各ビットデータＶ〔ｎ−
    １〕，．．，Ｖ〔ｋ〕，．．，Ｖ〔０〕とを、組み合わ
    せて、２ｎビットの１次元アドレス（Ｖ〔ｎ−１〕，Ｕ
    〔ｎ−１〕，．．，Ｖ〔ｋ〕，Ｕ〔ｋ〕，．．，Ｖ
    〔０〕，Ｕ〔０〕）を生成する請求項１４に記載のグラ
    フィック演算装置。
16. 【請求項１６】立体モデルを複数の単位図形の組み合わ
    せで表現し、前記単位図形の内部に位置する各画素の色
    を示す画素データに含まれる同次座標（ｓ，ｔ）および
    同次項ｑに応じたアドレスを用いて、記憶回路に記憶さ
    れた、前記単位図形に張り付ける画像データであるテク
    スチャデータを構成する複数の画素データを同時に読み
    出して単位図形に張り付けるグラフィック演算装置にお
    いて、 前記単位図形の頂点について、３次元座標（ｘ，ｙ，
    ｚ）、Ｒ（赤），Ｇ（緑），Ｂ（青）データ、同次座標
    （ｓ，ｔ）および同次項ｑを含むポリゴンレンダリング
    データを生成するポリゴンレンダリングデータ生成装置
    と、 前記ポリゴンレンダリングデータを用いてレンダリング
    処理を行なうレンダリング装置と、 前記ポリゴンレンダリングデータ生成装置とレンダリン
    グ装置とを接続するバスとを有し、 前記レンダリング装置は、 前記同時にアクセスされる複数の画素データから構成さ
    れる単位ブロックを規定し、前記テクスチャデータを構
    成する複数の単位ブロックを、１次元のアドレス空間内
    で連続して位置するように記憶する記憶回路と、 前記バスを介して前記ポリゴンレンダリングデータ生成
    装置から入力した前記ポリゴンレンダリングデータを補
    間して、前記単位図形内に位置する画素の補間データを
    生成する補間データ生成手段と、 前記補間データに含まれる前記同次座標（ｓ，ｔ）を前
    記同次項ｑで除算した除算結果（ｓ／ｑ，ｓ／ｔ）に応
    じた２次元アドレス（Ｕ，Ｖ）を生成する２次元アドレ
    ス生成手段と、 前記２次元アドレス（Ｕ，Ｖ）から１次元アドレスを生
    成する１次元アドレス生成手段と、 前記生成された１次元アドレスを用いて、前記記憶回路
    から前記テクスチャデータを前記単位ブロックを単位と
    して読み出し、前記単位図形に張り付けるデータ読み出
    し手段とを有するグラフィック演算装置。
17. 【請求項１７】前記記憶回路は、少なくとも、前記同時
    にアクセスが行なわれる画素データの数のバンクを備え
    ており、 前記単位ブロックに含まれる同時にアクセスされる複数
    の画素データは、前記記憶回路の相互に異なるバンクに
    記憶される請求項１６に記載のグラフィック演算装置。
18. 【請求項１８】前記同時にアクセスされる複数の画素デ
    ータは、マトリクス状に配置された複数の画素の画素デ
    ータである請求項１６に記載のグラフィック演算装置。
19. 【請求項１９】前記１次元アドレス生成手段は、ｎ（ｎ
    は１以上の整数）ビットで表現された前記２次元アドレ
    ス（Ｕ，Ｖ）のＵアドレスと、ｍ（ｍは１以上の整数）
    ビットで表現された前記２次元アドレス（Ｕ，Ｖ）の前
    記Ｖアドレスとのそれぞれを構成するビットデータを組
    み合わせて、（ｎ＋ｍ）ビットの１次元アドレスを生成
    する請求項１６に記載のグラフィック演算装置。
20. 【請求項２０】前記整数ｎと前記整数ｍとが等しく、 ｋを、（ｎ−１）＜ｋ＜０の整数とし、 前記Ｕアドレスを（Ｕ〔ｎ−１〕，．．，Ｕ
    〔ｋ〕，．．，Ｕ〔０〕）のｎビットで表現し、 前記Ｖアドレスを（Ｖ〔ｎ−１〕，．．，Ｖ
    〔ｋ〕，．．，Ｖ〔０〕）のｎビットで表現した場合
    に、 前記１次元アドレス生成手段は、前記Ｕアドレスの各ビ
    ットデータＵ〔ｎ−１〕，．．，Ｕ〔ｋ〕，．．，Ｕ
    〔０〕と、前記Ｖアドレスの各ビットデータＶ〔ｎ−
    １〕，．．，Ｖ〔ｋ〕，．．，Ｖ〔０〕とを、組み合わ
    せて、２ｎビットの１次元アドレス（Ｖ〔ｎ−１〕，Ｕ
    〔ｎ−１〕，．．，Ｖ〔ｋ〕，Ｕ〔ｋ〕，．．，Ｖ
    〔０〕，Ｕ〔０〕）を生成する請求項１９に記載のグラ
    フィック演算装置。
21. 【請求項２１】マトリクス状に配置された複数の画素の
    色を示す画素データを含む２次元画像データを記憶回路
    に記憶し、前記複数の画素の２次元配置に対応した２次
    元アドレス（Ｕ，Ｖ）を用いて、前記記憶回路に記憶さ
    れた、複数の画素についての前記画素データに同時にア
    クセスを行う記憶回路制御方法において、 前記同時にアクセスされる複数の画素データを含む単位
    ブロックを規定し、前記２次元画像データを構成する複
    数の単位ブロックを、前記記憶回路の１次元のアドレス
    空間内で連続して位置するように、前記記憶回路に記憶
    する記憶回路制御方法。
22. 【請求項２２】前記同時にアクセスされる複数の画素デ
    ータは、マトリクス状に配置された複数の画素の画素デ
    ータである請求項２１に記載の記憶回路制御方法。
23. 【請求項２３】ｎ（ｎは１以上の整数）ビットで表現さ
    れた前記２次元アドレス（Ｕ，Ｖ）のＵアドレスと、ｍ
    （ｍは１以上の整数）ビットで表現された前記２次元ア
    ドレス（Ｕ，Ｖ）の前記Ｖアドレスとのそれぞれを構成
    するビットデータを組み合わせて、（ｎ＋ｍ）ビットの
    １次元アドレスを生成し、 前記生成された１次元アドレスを用いて、前記記憶回路
    にアクセスを行うを有する請求項２１に記載の記憶回路
    制御方法。
24. 【請求項２４】前記整数ｎと前記整数ｍとが等しく、 ｋを、（ｎ−１）＜ｋ＜０の整数とし、 前記Ｕアドレスを（Ｕ〔ｎ−１〕，．．，Ｕ
    〔ｋ〕，．．，Ｕ〔０〕）のｎビットで表現し、 前記Ｖアドレスを（Ｖ〔ｎ−１〕，．．，Ｖ
    〔ｋ〕，．．，Ｖ〔０〕）のｎビットで表現した場合
    に、 前記Ｕアドレスの各ビットデータＵ〔ｎ−１〕，．．，
    Ｕ〔ｋ〕，．．，Ｕ〔０〕と、前記Ｖアドレスの各ビッ
    トデータＶ〔ｎ−１〕，．．，Ｖ〔ｋ〕，．．，Ｖ
    〔０〕とを、組み合わせて、２ｎビットの１次元アドレ
    ス（Ｖ〔ｎ−１〕，Ｕ〔ｎ−１〕，．．，Ｖ〔ｋ〕，Ｕ
    〔ｋ〕，．．，Ｖ〔０〕，Ｕ〔０〕）を生成する請求項
    ２３に記載の記憶回路制御方法。
25. 【請求項２５】立体モデルを複数の単位図形の組み合わ
    せで表現し、前記単位図形の内部に位置する各画素の色
    を示す画素データに含まれる同次座標（ｓ，ｔ）および
    同次項ｑに応じたアドレスを用いて、記憶回路に記憶さ
    れた、前記単位図形に張り付ける画像データであるテク
    スチャデータを構成する複数の画素データを同時に読み
    出して単位図形に張り付けるグラフィック演算方法にお
    いて、 前記同時にアクセスされる複数の画素データから構成さ
    れる単位ブロックを規定し、前記テクスチャデータを構
    成する複数の単位ブロックを、１次元のアドレス空間内
    で連続して位置するように記憶回路に記憶し、 前記同次座標（ｓ，ｔ）を前記同次項ｑで除算した除算
    結果（ｓ／ｑ，ｓ／ｔ）に応じた２次元アドレス（Ｕ，
    Ｖ）を生成し、 前記２次元アドレス（Ｕ，Ｖ）から１次元アドレスを生
    成し、 前記生成された１次元アドレスを用いて、前記記憶回路
    から前記テクスチャデータを前記単位ブロックを単位と
    して読み出し、前記単位図形に張り付けるグラフィック
    演算方法。