JPH11272606A - バス制御装置 - Google Patents
バス制御装置Info
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- JPH11272606A JPH11272606A JP10070544A JP7054498A JPH11272606A JP H11272606 A JPH11272606 A JP H11272606A JP 10070544 A JP10070544 A JP 10070544A JP 7054498 A JP7054498 A JP 7054498A JP H11272606 A JPH11272606 A JP H11272606A
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- memory
- bus
- processor
- signal
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】複数のバスマスタとなり得る装置（プロセッ
サ、ＤＭＡＣ等）がシステムバス２０にアクセスするバ
ス制御装置に関し、アクセスタイムが高速で高価なデバ
イスを用いず、遅いアクセスタイムのデバイスに影響さ
れることなく、システムバスを効率的に利用する。 【解決手段】プロセッサ１０とメモリ又はＩ／Ｏとの間
でデータを転送するとき、プロッセッサ用システムバス
制御部１５とメモリ用システムバス制御部又はＩ／Ｏ用
システムバス制御部とが、各入出力信号をアクセス可能
な最小限の時間幅でシステムバスにアクセスし、ＤＭＣ
ＡがメモリとＩ／Ｏとの間でデータを転送するとき、Ｄ
ＭＡＣ用システムバス制御部とメモリ用システムバス制
御部又はＩ／Ｏ用システムバス制御部とが、各入出力信
号をアクセス可能な最小限の時間幅でシステムバスにア
クセスする。
サ、ＤＭＡＣ等）がシステムバス２０にアクセスするバ
ス制御装置に関し、アクセスタイムが高速で高価なデバ
イスを用いず、遅いアクセスタイムのデバイスに影響さ
れることなく、システムバスを効率的に利用する。 【解決手段】プロセッサ１０とメモリ又はＩ／Ｏとの間
でデータを転送するとき、プロッセッサ用システムバス
制御部１５とメモリ用システムバス制御部又はＩ／Ｏ用
システムバス制御部とが、各入出力信号をアクセス可能
な最小限の時間幅でシステムバスにアクセスし、ＤＭＣ
ＡがメモリとＩ／Ｏとの間でデータを転送するとき、Ｄ
ＭＡＣ用システムバス制御部とメモリ用システムバス制
御部又はＩ／Ｏ用システムバス制御部とが、各入出力信
号をアクセス可能な最小限の時間幅でシステムバスにア
クセスする。
Description
【０００１】
【発明の属する技術分野】本発明はバス制御装置に関
し、特に複数のバスマスタとなり得る装置（プロセッ
サ、ＤＭＡＣ等）がシステムバスにアクセスするバス制
御装置に関するものである。近年、逐次型のコンピュー
タの性能は物理的な限界に近づきつつあり、コンピュー
タの性能をさらに向上させる１つの選択肢としてマルチ
プロセッサ方式がある。この方式においては、バス制御
装置がシステムバスをいかに有効に利用するかが重要で
ある。
し、特に複数のバスマスタとなり得る装置（プロセッ
サ、ＤＭＡＣ等）がシステムバスにアクセスするバス制
御装置に関するものである。近年、逐次型のコンピュー
タの性能は物理的な限界に近づきつつあり、コンピュー
タの性能をさらに向上させる１つの選択肢としてマルチ
プロセッサ方式がある。この方式においては、バス制御
装置がシステムバスをいかに有効に利用するかが重要で
ある。
【０００２】
【従来の技術】図１１は、一般的なバス制御装置の構成
例を示しており、システムバス２０を構成するアドレス
バス２１、データバス２２及び制御バス２３にプロセッ
サ（以後、ＭＰＵと称することがある）１０ａ及び１０
ｂ、ＤＭＡＣ（Direct MemoryAccess Controller)１
１、メモリ１２、及び処理回路（Ｉ／Ｏ：Input/Output
system)１３ａ及び１３ｂが接続されている。なお、同
図には、ＭＰＵ１０ａ、ＭＰＵ１０ｂ、ＤＭＡＣ１１、
メモリ１２、Ｉ／Ｏ１３ａ、Ｉ／Ｏ１３ｂ、及びシステ
ムバス２０のための通常のシステムバス制御部は図示さ
れていない。
例を示しており、システムバス２０を構成するアドレス
バス２１、データバス２２及び制御バス２３にプロセッ
サ（以後、ＭＰＵと称することがある）１０ａ及び１０
ｂ、ＤＭＡＣ（Direct MemoryAccess Controller)１
１、メモリ１２、及び処理回路（Ｉ／Ｏ：Input/Output
system)１３ａ及び１３ｂが接続されている。なお、同
図には、ＭＰＵ１０ａ、ＭＰＵ１０ｂ、ＤＭＡＣ１１、
メモリ１２、Ｉ／Ｏ１３ａ、Ｉ／Ｏ１３ｂ、及びシステ
ムバス２０のための通常のシステムバス制御部は図示さ
れていない。
【０００３】図１２は、ＭＰＵ１０ａがシステムバス２
０をアクセスするタイミング例を示している。すなわ
ち、ＭＰＵ１０ａがメモリ１２のデータを読み込むリー
ドサイクルとメモリ１２にデータを書き込むライトサイ
クルの動作タイミング例を示している。バス制御装置全
体は、バスクロック１０１に同期して動作を行い、この
バスクロック１０１を２分の１分周したクロック２０１
に同期してプロッセサ１０が動作を行うようになってい
る。
０をアクセスするタイミング例を示している。すなわ
ち、ＭＰＵ１０ａがメモリ１２のデータを読み込むリー
ドサイクルとメモリ１２にデータを書き込むライトサイ
クルの動作タイミング例を示している。バス制御装置全
体は、バスクロック１０１に同期して動作を行い、この
バスクロック１０１を２分の１分周したクロック２０１
に同期してプロッセサ１０が動作を行うようになってい
る。
【０００４】リードサイクルにおいて、ＭＰＵ１０ａ
は、クロック２０１の立下りでアドレス信号２０２を出
力し（タイミングｔ4１）、次のクロック２０１の立上
りでメモリリード信号２０３をアクティブ（負論理）に
する（同ｔ4２）。プロッセッサ１０のバス制御部は、
アドレス信号２０２及びメモリリード信号２０３を受け
て、バスクロック１０１の次の立上りのタイミングでＭ
ＰＵ１０ａリクエスト１０２（負論理）をアクティブに
する（同ｔ4３）。
は、クロック２０１の立下りでアドレス信号２０２を出
力し（タイミングｔ4１）、次のクロック２０１の立上
りでメモリリード信号２０３をアクティブ（負論理）に
する（同ｔ4２）。プロッセッサ１０のバス制御部は、
アドレス信号２０２及びメモリリード信号２０３を受け
て、バスクロック１０１の次の立上りのタイミングでＭ
ＰＵ１０ａリクエスト１０２（負論理）をアクティブに
する（同ｔ4３）。
【０００５】このリクエスト１０２を受信してシステム
バス側は、アドレスバス２１，及びデータバス２２が空
いていることを確認した後、ＭＰＵ１０ａバスアクノリ
ッジ１０３（負論理）を次のクロック１０１の立下りで
アクティブにする（同ｔ４４）。このバスアクノリッジ
１０３を受けたＭＰＵ１０ａのシステムバス制御部は、
アドレスバス２１及び制御バス２３にそれぞれアドレス
信号２０２及びメモリリード信号２０３を出力する。
バス側は、アドレスバス２１，及びデータバス２２が空
いていることを確認した後、ＭＰＵ１０ａバスアクノリ
ッジ１０３（負論理）を次のクロック１０１の立下りで
アクティブにする（同ｔ４４）。このバスアクノリッジ
１０３を受けたＭＰＵ１０ａのシステムバス制御部は、
アドレスバス２１及び制御バス２３にそれぞれアドレス
信号２０２及びメモリリード信号２０３を出力する。
【０００６】メモリ１２は、アドレスバス２１及び制御
バス２３からアドレス信号２０２及びメモリリード２０
３を受けて、アドレス信号２０２が指定するデータ２０
８をデータバス２２に出力する。このデータ２０８がデ
ータバス２２上で有効になったとき（同ｔ４５）、ＭＰ
Ｕ１０ａのシステムバス制御部は、メモリ１２から通知
されるレディ信号をレディ信号２０７としてＭＰＵ１０
ａに出力する。ＭＰＵ１０ａは、データを読み込み、リ
ードサイクルを終了し、システムバスを開放する（同ｔ
４６）。
バス２３からアドレス信号２０２及びメモリリード２０
３を受けて、アドレス信号２０２が指定するデータ２０
８をデータバス２２に出力する。このデータ２０８がデ
ータバス２２上で有効になったとき（同ｔ４５）、ＭＰ
Ｕ１０ａのシステムバス制御部は、メモリ１２から通知
されるレディ信号をレディ信号２０７としてＭＰＵ１０
ａに出力する。ＭＰＵ１０ａは、データを読み込み、リ
ードサイクルを終了し、システムバスを開放する（同ｔ
４６）。
【０００７】ライトサイクルにおいて、ＭＰＵ１０ａ
は、クロック２０１の立下りでアドレス信号２０２を出
力し（同ｔ５１）、次のクロック２０１の立上りでメモ
リリード信号２０３をアクティブとせずにデータ信号
（図示せず）を出力する（同ｔ５２）。リードサイクル
と同様に、ＭＰＵ１０ａのシステムバス制御部は、バス
リクエスト１０２でバスを要求した後（同ｔ５３）、バ
スアクノリッジ１０３を受信する（同ｔ５４）。このバ
スアクノリッジ１０３を受信したシステムバス制御部
は、アドレスバス２１にアドレス信号２０２を出力し、
データバス２２に該データ信号をデータバス信号２０８
として出力する。
は、クロック２０１の立下りでアドレス信号２０２を出
力し（同ｔ５１）、次のクロック２０１の立上りでメモ
リリード信号２０３をアクティブとせずにデータ信号
（図示せず）を出力する（同ｔ５２）。リードサイクル
と同様に、ＭＰＵ１０ａのシステムバス制御部は、バス
リクエスト１０２でバスを要求した後（同ｔ５３）、バ
スアクノリッジ１０３を受信する（同ｔ５４）。このバ
スアクノリッジ１０３を受信したシステムバス制御部
は、アドレスバス２１にアドレス信号２０２を出力し、
データバス２２に該データ信号をデータバス信号２０８
として出力する。
【０００８】システムバス制御部は、次のクロック２０
１の立上りでメモリライト信号２０４を制御バス２３に
出力し（同ｔ５５）、このメモリライト信号を受けたメ
モリ１２には、アドレスバス２１で指定されたアドレス
２０２にデータバス２２で指定されたデータ２０８が書
き込まれる。システムバス制御部は、メモリ１２へのデ
ータ書込が終了した後、メモリ１２から通知されるレデ
ィ信号をレディ信号２０７としてＭＰＵ１０ａに出力す
る（同ｔ５６）。ＭＰＵ１０ａはライトサイクルを終了
し、システムバスを開放する（同ｔ５７）。
１の立上りでメモリライト信号２０４を制御バス２３に
出力し（同ｔ５５）、このメモリライト信号を受けたメ
モリ１２には、アドレスバス２１で指定されたアドレス
２０２にデータバス２２で指定されたデータ２０８が書
き込まれる。システムバス制御部は、メモリ１２へのデ
ータ書込が終了した後、メモリ１２から通知されるレデ
ィ信号をレディ信号２０７としてＭＰＵ１０ａに出力す
る（同ｔ５６）。ＭＰＵ１０ａはライトサイクルを終了
し、システムバスを開放する（同ｔ５７）。
【０００９】図１３は、ＤＭＡＣ１１がシステムバス２
０をアクセスする時のタイミング例を示している。すな
わち、ＤＭＡＣ１１が、メモリ１２からデータを読み出
してＩ／Ｏ１３ａに書き込むリードサイクルと、Ｉ／Ｏ
１３ａからデータを読み出してメモリ１２に書き込むラ
イトサイクルとの動作タイミング例を示している。図１
２と同様にバス制御装置全体は、バスクロック１０１に
同期して動作を行い、このバスクロック１０１を２分の
１分周したクロック２０１に同期してＤＭＡＣ１１が動
作を行うようになっている。
０をアクセスする時のタイミング例を示している。すな
わち、ＤＭＡＣ１１が、メモリ１２からデータを読み出
してＩ／Ｏ１３ａに書き込むリードサイクルと、Ｉ／Ｏ
１３ａからデータを読み出してメモリ１２に書き込むラ
イトサイクルとの動作タイミング例を示している。図１
２と同様にバス制御装置全体は、バスクロック１０１に
同期して動作を行い、このバスクロック１０１を２分の
１分周したクロック２０１に同期してＤＭＡＣ１１が動
作を行うようになっている。
【００１０】リードサイクルにおいて、ＤＭＡＣ１１
は、クロック２０１の立下りでメモリ１２のデータを指
定するアドレス信号２０２を出力し（タイミングｔ６
１）、次のクロック２０１の立上りでメモリリード信号
２０３をアクティブ（負論理）にする（同ｔ６２）。Ｄ
ＭＡＣ１１のシステムバス制御部は、システムバス側と
ＤＭＡＣバスリクエスト１０２及びＤＭＡＣバスアクノ
リッジ１０３を送受信してシステムバスの使用権を獲得
する（同ｔ６３，ｔ６４）。そして、ＤＭＡＣ１１のシ
ステムバス制御部は、アドレスバス２１及び制御バス２
３にそれぞれアドレス信号２０２及びメモリリード信号
２０３を出力する。
は、クロック２０１の立下りでメモリ１２のデータを指
定するアドレス信号２０２を出力し（タイミングｔ６
１）、次のクロック２０１の立上りでメモリリード信号
２０３をアクティブ（負論理）にする（同ｔ６２）。Ｄ
ＭＡＣ１１のシステムバス制御部は、システムバス側と
ＤＭＡＣバスリクエスト１０２及びＤＭＡＣバスアクノ
リッジ１０３を送受信してシステムバスの使用権を獲得
する（同ｔ６３，ｔ６４）。そして、ＤＭＡＣ１１のシ
ステムバス制御部は、アドレスバス２１及び制御バス２
３にそれぞれアドレス信号２０２及びメモリリード信号
２０３を出力する。
【００１１】メモリ１２は、アドレスバス２１及び制御
バス２３からアドレス信号２０２及びメモリリード信号
２０３を受けて、アドレス信号２０２が指定するデータ
２０８をデータバス２２に出力する。次のクロック２０
１の立上りで（同ｔ６５）、ＤＭＡＣ１１はＩ／Ｏライ
ト信号２０６を出力する。
バス２３からアドレス信号２０２及びメモリリード信号
２０３を受けて、アドレス信号２０２が指定するデータ
２０８をデータバス２２に出力する。次のクロック２０
１の立上りで（同ｔ６５）、ＤＭＡＣ１１はＩ／Ｏライ
ト信号２０６を出力する。
【００１２】このデータ２０８がデータバス２２上で有
効になったとき、Ｉ／Ｏ１３ａは、Ｉ／Ｏライト２０６
を受けてデータバス２２上のデータ２０２を読み込む動
作を行う。ＤＭＡＣ１１のシステムバス制御部は、ＤＭ
ＡＣ１１にメモリ１２から通知されるレディ信号をレデ
ィ信号２０７として出力する（同ｔ６６）。ＤＭＡＣ１
１は、リードサイクルを終了しシステムバスを開放する
（同ｔ６７）。
効になったとき、Ｉ／Ｏ１３ａは、Ｉ／Ｏライト２０６
を受けてデータバス２２上のデータ２０２を読み込む動
作を行う。ＤＭＡＣ１１のシステムバス制御部は、ＤＭ
ＡＣ１１にメモリ１２から通知されるレディ信号をレデ
ィ信号２０７として出力する（同ｔ６６）。ＤＭＡＣ１
１は、リードサイクルを終了しシステムバスを開放する
（同ｔ６７）。
【００１３】ライトサイクルにおいて、タイミングｔ７
１〜ｔ７４の動作は、ＤＭＡＣ１１がタイミングｔ７２
でメモリリード信号２０３をアクティブにする代わりに
Ｉ／Ｏリード信号（負論理）２０５をアクティブにする
以外はリードサイクルと同じである。タイミングｔ７４
でシステムバスの使用権を獲得したＤＭＡＣ１１のシス
テムバス制御部は、アドレス信号２０２及びＩ／Ｏリー
ド信号２０５をアドレスバス２１及び制御バス２３に出
力する。
１〜ｔ７４の動作は、ＤＭＡＣ１１がタイミングｔ７２
でメモリリード信号２０３をアクティブにする代わりに
Ｉ／Ｏリード信号（負論理）２０５をアクティブにする
以外はリードサイクルと同じである。タイミングｔ７４
でシステムバスの使用権を獲得したＤＭＡＣ１１のシス
テムバス制御部は、アドレス信号２０２及びＩ／Ｏリー
ド信号２０５をアドレスバス２１及び制御バス２３に出
力する。
【００１４】Ｉ／Ｏ１３ａは、Ｉ／Ｏリード信号２０５
を受けてデータ２０８がデータバス２２に出力する。次
のクロック立上りのタイミングｔ７５で、ＤＭＡＣ１１
はメモリライト信号２０４を出力する。この信号を受け
てメモリ１２は、アドレスバス２１上のアドレス２０２
にデータバス２３上のデータ２０８を読み込む。
を受けてデータ２０８がデータバス２２に出力する。次
のクロック立上りのタイミングｔ７５で、ＤＭＡＣ１１
はメモリライト信号２０４を出力する。この信号を受け
てメモリ１２は、アドレスバス２１上のアドレス２０２
にデータバス２３上のデータ２０８を読み込む。
【００１５】メモリのアクセスタイムを考慮した読込終
了時点で（同ｔ７６）、ＤＭＡＣ１１のシステムバス制
御部は、メモリ１２から通知されるレディ信号をレディ
信号２０７としてＤＭＡＣ１１に出力する。ＤＭＡＣ１
１はライトサイクルを終了し、システムバスを開放する
（同ｔ７７）。
了時点で（同ｔ７６）、ＤＭＡＣ１１のシステムバス制
御部は、メモリ１２から通知されるレディ信号をレディ
信号２０７としてＤＭＡＣ１１に出力する。ＤＭＡＣ１
１はライトサイクルを終了し、システムバスを開放する
（同ｔ７７）。
【００１６】
【発明が解決しようとする課題】このような従来のバス
制御装置においては、ＭＰＵ１０ａ，ＭＰＵ１０ｂ及び
ＤＭＡＣ１１のいずれか１つが、バスマスタとして処理
を実行する。そしてバスマスタはメモリ１２又はＩ／Ｏ
１３ａ，１３ｂをアクセスするサイクルタイムの開始か
ら終了までシステムバス２０を占有していた。
制御装置においては、ＭＰＵ１０ａ，ＭＰＵ１０ｂ及び
ＤＭＡＣ１１のいずれか１つが、バスマスタとして処理
を実行する。そしてバスマスタはメモリ１２又はＩ／Ｏ
１３ａ，１３ｂをアクセスするサイクルタイムの開始か
ら終了までシステムバス２０を占有していた。
【００１７】従って、バスマスタ以外のＭＰＵ又はＤＭ
ＡＣは、バスマスタがサイクルタイムを終了してシステ
ムバス２０を開放するまで、バスリクエスト信号に対す
るアクノリッジ信号が返って来ないため、待たされるこ
とになる。
ＡＣは、バスマスタがサイクルタイムを終了してシステ
ムバス２０を開放するまで、バスリクエスト信号に対す
るアクノリッジ信号が返って来ないため、待たされるこ
とになる。
【００１８】この結果、システムの性能を向上するため
に複数のＭＰＵやＤＭＡＣを搭載しても、システムバス
２０のバスネックに起因して、システム全体の性能は、
増設したＭＰＵ等の数の倍数だけ性能が向上せず、せい
ぜい５０〜６０％程度に留まっている。また、メモリ１
２又はＩ／Ｏ１３ａ，１３ｂのアクセスタイムが遅い場
合、システムバス２０がメモリ１２又はＩ／Ｏ１３ａ，
１３ｂに占有され、システム全体の性能がダウンしてし
まうことになる。
に複数のＭＰＵやＤＭＡＣを搭載しても、システムバス
２０のバスネックに起因して、システム全体の性能は、
増設したＭＰＵ等の数の倍数だけ性能が向上せず、せい
ぜい５０〜６０％程度に留まっている。また、メモリ１
２又はＩ／Ｏ１３ａ，１３ｂのアクセスタイムが遅い場
合、システムバス２０がメモリ１２又はＩ／Ｏ１３ａ，
１３ｂに占有され、システム全体の性能がダウンしてし
まうことになる。
【００１９】そこで、複数のＭＰＵ及びＤＭＡＣのバス
アクセスに優先度を設けて優先度の高いＭＰＵ又はＤＭ
ＡＣからのバスリクエスト信号を優先して受け付けて待
ち時間を短くする方式がある。通常、ＤＭＡＣのバスア
クセスの優先度がＭＰＵの優先度より高く設定される。
この場合、ＤＭＡＣがデータ転送を開始すると、ＭＰＵ
はＤＭＡＣによる全てのデータ転送が終了するまで待た
されることになる。従って、ＤＭＡＣが含まれるバス制
御装置のＭＰＵは、リアルタイム処理を必要とするシス
テムには適用できないことになる。この対応策として、
ＭＰＵとＤＭＡＣとが異なるバスを使用する方式もある
が、この方式はシステムの規模が大きくなりコストが高
い。
アクセスに優先度を設けて優先度の高いＭＰＵ又はＤＭ
ＡＣからのバスリクエスト信号を優先して受け付けて待
ち時間を短くする方式がある。通常、ＤＭＡＣのバスア
クセスの優先度がＭＰＵの優先度より高く設定される。
この場合、ＤＭＡＣがデータ転送を開始すると、ＭＰＵ
はＤＭＡＣによる全てのデータ転送が終了するまで待た
されることになる。従って、ＤＭＡＣが含まれるバス制
御装置のＭＰＵは、リアルタイム処理を必要とするシス
テムには適用できないことになる。この対応策として、
ＭＰＵとＤＭＡＣとが異なるバスを使用する方式もある
が、この方式はシステムの規模が大きくなりコストが高
い。
【００２０】さらに、例えばＭＰＵ１０ａがシステムバ
ス２０を占有したままハングアップした場合、他のＭＰ
Ｕ１０ｂ及びＤＭＡＣ１１は、システムバス２０をアク
セスすることができなくなり、システムがダウンすると
ともに、復帰することが不可能な状態になってしまう。
ス２０を占有したままハングアップした場合、他のＭＰ
Ｕ１０ｂ及びＤＭＡＣ１１は、システムバス２０をアク
セスすることができなくなり、システムがダウンすると
ともに、復帰することが不可能な状態になってしまう。
【００２１】これに対応した技術として、例えば特開昭
６０−１４７８６６号公報は、バス使用権を得たＭＰＵ
をバスマスタ、相手のＭＰＵをバススレーブとしてデー
タ転送を行うマルチプロセッサシステムにおいて、バス
マスタがバススレーブからのレディ信号を待たずに、一
定期間でバスアクセスサイクルを終了し、データ転送完
了／未完了を示すＸＡＣＫ信号がデータ転送完了である
場合、プロッセササイクルを終了し、データ転送未完了
の場合、バスマスタは再度バススレーブにバスを経由し
てアクセスを繰り返すことによりデータ転送の転送が可
能となる方式が提案されている。
６０−１４７８６６号公報は、バス使用権を得たＭＰＵ
をバスマスタ、相手のＭＰＵをバススレーブとしてデー
タ転送を行うマルチプロセッサシステムにおいて、バス
マスタがバススレーブからのレディ信号を待たずに、一
定期間でバスアクセスサイクルを終了し、データ転送完
了／未完了を示すＸＡＣＫ信号がデータ転送完了である
場合、プロッセササイクルを終了し、データ転送未完了
の場合、バスマスタは再度バススレーブにバスを経由し
てアクセスを繰り返すことによりデータ転送の転送が可
能となる方式が提案されている。
【００２２】すなわち、上述のハングアップの状況が発
生した場合においても、一旦システムバスが解放される
ため、システムは停止することなく処理を継続すること
が可能となる。しかしながら、この公知例においては、
データ転送完了／未完了信号が未完了を示す場合、バス
マスタが、データ転送完了になるまで何度もシステムバ
スを経由してバススレーブにアクセスを行い、システム
バスを占有する時間が増えバスの利用効率が悪くなる。
また、バスマスタがシステムバスにアクセスするタイミ
ングは、バスマスタのサイクルタイミングと同じであ
り、システムバスのバスネックに起因したシステム全体
の性能の低下は解決していない。
生した場合においても、一旦システムバスが解放される
ため、システムは停止することなく処理を継続すること
が可能となる。しかしながら、この公知例においては、
データ転送完了／未完了信号が未完了を示す場合、バス
マスタが、データ転送完了になるまで何度もシステムバ
スを経由してバススレーブにアクセスを行い、システム
バスを占有する時間が増えバスの利用効率が悪くなる。
また、バスマスタがシステムバスにアクセスするタイミ
ングは、バスマスタのサイクルタイミングと同じであ
り、システムバスのバスネックに起因したシステム全体
の性能の低下は解決していない。
【００２３】このバスネックに対応した技術として、例
えば特開平５−２６５９３２号公報は、システムバスを
共通バス制御部により制御するマルチプロセッサシステ
ムにおいて、各ＭＰＵとシステムバスの間に、記憶部と
制御部を有するインタフェースを接続している。そし
て、各ＭＰＵのアクセス速度より高速のアクセス速度の
メモリをシステムバスに接続する。ＭＰＵとインタフェ
ースの記憶部との間のデータ転送はＭＰＵのアクセス速
度に従って行い、記憶部とメモリとの間で高速なデータ
転送を行っている。
えば特開平５−２６５９３２号公報は、システムバスを
共通バス制御部により制御するマルチプロセッサシステ
ムにおいて、各ＭＰＵとシステムバスの間に、記憶部と
制御部を有するインタフェースを接続している。そし
て、各ＭＰＵのアクセス速度より高速のアクセス速度の
メモリをシステムバスに接続する。ＭＰＵとインタフェ
ースの記憶部との間のデータ転送はＭＰＵのアクセス速
度に従って行い、記憶部とメモリとの間で高速なデータ
転送を行っている。
【００２４】この公知例では、システムバスをアクセス
する時間は、メモリのアクセスタイムに依存している。
従って、必ずＭＰＵのアクセスタイムより速いメモリを
使用する必要があり、ＤＲＡＭのような安価で大容量の
メモリを使用することが出来ない。
する時間は、メモリのアクセスタイムに依存している。
従って、必ずＭＰＵのアクセスタイムより速いメモリを
使用する必要があり、ＤＲＡＭのような安価で大容量の
メモリを使用することが出来ない。
【００２５】従って本発明は、複数のバスマスタとなり
得る装置（ＭＰＵ、ＤＭＡＣ等）がシステムバスにアク
セスするバス制御装置において、アクセスタイムが高速
で高価なデバイスを用いず、遅いアクセスタイムのデバ
イスに影響されることなく、システムバスを効率的に利
用することを課題とする。
得る装置（ＭＰＵ、ＤＭＡＣ等）がシステムバスにアク
セスするバス制御装置において、アクセスタイムが高速
で高価なデバイスを用いず、遅いアクセスタイムのデバ
イスに影響されることなく、システムバスを効率的に利
用することを課題とする。
【００２６】
【課題を解決するための手段】〔１〕上記の課題を解決
するため、本発明に係るバス制御装置は、バスマスタで
あるプロセッサ（ＭＰＵ）１０ａとメモリ１２がシステ
ムバスに共通接続されたバス制御装置において、図１に
原理的に示す如く、プロセッサ用出力バッファ３０をバ
スマスタであるＭＰＵ１０ａとシステムバス２０の間に
設ける。プロッセッサ用システムバス制御部１５が、出
力バッファ３０を出力イネーブル４０（４１）で制御す
ることによりＭＰＵ１０ａの出力信号であるアドレス２
０２、制御信号２４’及びデータ２０８をアクセス可能
な最小限の時間幅で該システムバス２０に、アドレス２
１（アドレスバス２１上の信号をアドレス２１と称す
る）、システム制御信号２４、及びデータ２２（データ
バス２２上の信号をデータ２２と称する）としてアクセ
スする。
するため、本発明に係るバス制御装置は、バスマスタで
あるプロセッサ（ＭＰＵ）１０ａとメモリ１２がシステ
ムバスに共通接続されたバス制御装置において、図１に
原理的に示す如く、プロセッサ用出力バッファ３０をバ
スマスタであるＭＰＵ１０ａとシステムバス２０の間に
設ける。プロッセッサ用システムバス制御部１５が、出
力バッファ３０を出力イネーブル４０（４１）で制御す
ることによりＭＰＵ１０ａの出力信号であるアドレス２
０２、制御信号２４’及びデータ２０８をアクセス可能
な最小限の時間幅で該システムバス２０に、アドレス２
１（アドレスバス２１上の信号をアドレス２１と称す
る）、システム制御信号２４、及びデータ２２（データ
バス２２上の信号をデータ２２と称する）としてアクセ
スする。
【００２７】さらに、図２に原理的に示す如く、メモリ
用ラッチ回路３３をシステムバス２０とメモリ１２の間
に設ける。メモリ用システムバス制御部１６が、メモリ
用ラッチ回路３３の入力タイミングをラッチイネーブル
５１で制御することによりシステムバス２０上の該出力
信号であるアドレス２１、データ２２及びシステム制御
信号２４を保持し、該出力信号がメモリ書込を示すと
き、メモリ１２の書込信号であるアドレス１２１、デー
タ１２２、チップセレクト５３、及びライト１２４に変
換する。
用ラッチ回路３３をシステムバス２０とメモリ１２の間
に設ける。メモリ用システムバス制御部１６が、メモリ
用ラッチ回路３３の入力タイミングをラッチイネーブル
５１で制御することによりシステムバス２０上の該出力
信号であるアドレス２１、データ２２及びシステム制御
信号２４を保持し、該出力信号がメモリ書込を示すと
き、メモリ１２の書込信号であるアドレス１２１、デー
タ１２２、チップセレクト５３、及びライト１２４に変
換する。
【００２８】この結果、ＭＰＵ１０ａ及びメモリ１２の
システムバス２０にアクセスする時間がアクセス可能な
最小限の時間で済み、その最小限の時間で、ＭＰＵは指
定するメモリ１２のアドレスに指定するデータを書き込
むことが可能となる。
システムバス２０にアクセスする時間がアクセス可能な
最小限の時間で済み、その最小限の時間で、ＭＰＵは指
定するメモリ１２のアドレスに指定するデータを書き込
むことが可能となる。
【００２９】なお、図１のシステムバス同期制御部３２
は、システムバス制御部１５に含まれ、図２のメモリ制
御タイミング生成部３４は、システムバス制御部１６に
含まれるが、それぞれシステムバス制御部の外に図示し
ている。
は、システムバス制御部１５に含まれ、図２のメモリ制
御タイミング生成部３４は、システムバス制御部１６に
含まれるが、それぞれシステムバス制御部の外に図示し
ている。
【００３０】〔２〕また、本発明は、上記の本発明
〔１〕において、さらに、メモリ１２とシステムバス２
０の間にメモリ用出力バッファ３５（図２参照）を設
け、システムバス２０とＭＰＵ１０ａの間にプロセッサ
用ラッチ回路３１（図１参照）を設ける。そして、図２
において、メモリ用システムバス制御部１７が、該出力
信号である制御信号２４’がメモリ読出を示すとき、メ
モリ１２のアクセスタイムを考慮した読出信号に変換
し、メモリ用出力バッファ３５を制御することによりメ
モリ１２の出力データ１２２が安定したとき、システム
バス２０にアクセス可能な最小限の時間幅で出力データ
２２としてアクセスする。
〔１〕において、さらに、メモリ１２とシステムバス２
０の間にメモリ用出力バッファ３５（図２参照）を設
け、システムバス２０とＭＰＵ１０ａの間にプロセッサ
用ラッチ回路３１（図１参照）を設ける。そして、図２
において、メモリ用システムバス制御部１７が、該出力
信号である制御信号２４’がメモリ読出を示すとき、メ
モリ１２のアクセスタイムを考慮した読出信号に変換
し、メモリ用出力バッファ３５を制御することによりメ
モリ１２の出力データ１２２が安定したとき、システム
バス２０にアクセス可能な最小限の時間幅で出力データ
２２としてアクセスする。
【００３１】図１において、プロッセッサ用システムバ
ス制御部１５が、プロセッサ用ラッチ回路３１の入力タ
イミングをシステムバスアクセス・リード４４及びラッ
チタイミング４６を制御することにより該データ信号２
２を保持し、プロッセッサＭＰＵ１０ａにデータ２０８
として読み込ませる。
ス制御部１５が、プロセッサ用ラッチ回路３１の入力タ
イミングをシステムバスアクセス・リード４４及びラッ
チタイミング４６を制御することにより該データ信号２
２を保持し、プロッセッサＭＰＵ１０ａにデータ２０８
として読み込ませる。
【００３２】この結果、ＭＰＵ１０ａ及びメモリ１２の
システムバス２０にアクセスする時間がアクセス可能な
最小限の時間のみで済み、ＭＰＵ１０ａはこの最小限の
時間で指定するメモリ１２のアドレスからデータを読み
出すことが可能となる。
システムバス２０にアクセスする時間がアクセス可能な
最小限の時間のみで済み、ＭＰＵ１０ａはこの最小限の
時間で指定するメモリ１２のアドレスからデータを読み
出すことが可能となる。
【００３３】〔３〕本発明を図２〜図４により説明す
る。バスマスタであるＤＭＡＣ１１（図３参照）とメモ
リ１２（図２参照）及び処理回路であるＩ／Ｏ１３ａ
（図４参照）がシステムバス２０に共通接続されてお
り、ＤＭＡＣ用出力バッファ３６（図３参照）をＤＭＡ
Ｃ１１とシステムバス２０との間に設ける。
る。バスマスタであるＤＭＡＣ１１（図３参照）とメモ
リ１２（図２参照）及び処理回路であるＩ／Ｏ１３ａ
（図４参照）がシステムバス２０に共通接続されてお
り、ＤＭＡＣ用出力バッファ３６（図３参照）をＤＭＡ
Ｃ１１とシステムバス２０との間に設ける。
【００３４】そして、図３において、ＤＭＡＣ用システ
ムバス制御部１７が、ＤＭＡＣ用出力バッファ３６を出
力イネーブル６０で制御することによりＤＭＡＣ１１の
出力信号であるアドレス２０２、制御信号２４’及びＤ
ＭＡＣ制御信号２６をアクセス可能な最小限の時間幅で
該システムバス上にアドレス２１、システム制御信号２
４及びＤＭＡＣ制御信号２６としてアクセスする。
ムバス制御部１７が、ＤＭＡＣ用出力バッファ３６を出
力イネーブル６０で制御することによりＤＭＡＣ１１の
出力信号であるアドレス２０２、制御信号２４’及びＤ
ＭＡＣ制御信号２６をアクセス可能な最小限の時間幅で
該システムバス上にアドレス２１、システム制御信号２
４及びＤＭＡＣ制御信号２６としてアクセスする。
【００３５】図２において、上記〔１〕、〔２〕と同様
に、メモリ用ラッチ回路３３をシステムバス２０とメモ
リ１２の間に設ける。メモリ用システムバス制御部１６
が、メモリ用ラッチ回路３３をラッチイネーブル５１で
制御することによりシステムバス２０上の出力信号であ
るアドレス２１、データ２２、システム制御信号２４及
びバス制御信号２５をラッチする。
に、メモリ用ラッチ回路３３をシステムバス２０とメモ
リ１２の間に設ける。メモリ用システムバス制御部１６
が、メモリ用ラッチ回路３３をラッチイネーブル５１で
制御することによりシステムバス２０上の出力信号であ
るアドレス２１、データ２２、システム制御信号２４及
びバス制御信号２５をラッチする。
【００３６】そして、メモリ用システムバス制御部１６
は、該出力信号がメモリ読出を示すとき、該出力信号を
該メモリ１２のアクセスタイムを考慮した読出信号であ
るアドレス１２１及びチップセレクト５３に変換し、メ
モリ１２の出力データ信号１２２が安定したとき、出力
データ信号１２２をアクセス可能な最小限の時間幅で出
力バッファ３５を介して該システムバス２０上にデータ
２２として送出する。
は、該出力信号がメモリ読出を示すとき、該出力信号を
該メモリ１２のアクセスタイムを考慮した読出信号であ
るアドレス１２１及びチップセレクト５３に変換し、メ
モリ１２の出力データ信号１２２が安定したとき、出力
データ信号１２２をアクセス可能な最小限の時間幅で出
力バッファ３５を介して該システムバス２０上にデータ
２２として送出する。
【００３７】図４において、処理回路用システムバス制
御部であるＩ／Ｏ用システムバス制御部１８は、システ
ムバス２０からの出力データ信号であるアドレス２１、
データ２２、及びシステム制御信号２４がデータ書込を
示すとき、データ２２を書込信号７２及び７３により処
理回路Ｉ／Ｏ１３ａに書き込む。
御部であるＩ／Ｏ用システムバス制御部１８は、システ
ムバス２０からの出力データ信号であるアドレス２１、
データ２２、及びシステム制御信号２４がデータ書込を
示すとき、データ２２を書込信号７２及び７３により処
理回路Ｉ／Ｏ１３ａに書き込む。
【００３８】この結果、ＤＭＡＣ１１、メモリ１２及び
Ｉ／Ｏ１３ａのシステムバス２０にアクセスする時間が
アクセス可能な最小限の時間で済み、ＤＭＡＣ１１は、
この最小限の時間でメモリ１２の指定されたアドレスか
らデータを読み出し、このデータを指定されたＩ／Ｏ１
３ａに書き込むことが可能となる。
Ｉ／Ｏ１３ａのシステムバス２０にアクセスする時間が
アクセス可能な最小限の時間で済み、ＤＭＡＣ１１は、
この最小限の時間でメモリ１２の指定されたアドレスか
らデータを読み出し、このデータを指定されたＩ／Ｏ１
３ａに書き込むことが可能となる。
【００３９】なお、図３のシステムバス同期制御部３７
は、システムバス制御部１７に含まれ、図４のＩ／Ｏ制
御タイミング生成部３８は、システムバス制御部１８に
含まれるが、それぞれシステムバス制御部の外に図示し
ている。
は、システムバス制御部１７に含まれ、図４のＩ／Ｏ制
御タイミング生成部３８は、システムバス制御部１８に
含まれるが、それぞれシステムバス制御部の外に図示し
ている。
【００４０】〔４〕本発明を図２〜図４により説明す
る。上記〔３〕と同様に、ＤＭＡＣ１１、メモリ１２、
及びＩ／Ｏ１３ａがシステムバス２０に共通接続されて
おり、ＤＭＡＣ用出力バッファ３６（図３参照）が、Ｄ
ＭＡＣ１１とシステムバス２０の間に設けられている。
る。上記〔３〕と同様に、ＤＭＡＣ１１、メモリ１２、
及びＩ／Ｏ１３ａがシステムバス２０に共通接続されて
おり、ＤＭＡＣ用出力バッファ３６（図３参照）が、Ｄ
ＭＡＣ１１とシステムバス２０の間に設けられている。
【００４１】図３において、ＤＭＣＡ用システムバス制
御部１７が、ＤＭＡＣ用出力バファ３６を出力イネーブ
ル６０で制御することによりＤＭＡＣ１１の出力信号で
あるアドレス２０２、制御信号２４’（２０３〜２０
６）及びＤＭＡＣ制御信号２６をアクセス可能な最小限
の時間幅でシステムバス２０上にアドレス２１、システ
ム制御信号２４及びＤＭＡＣ制御信号２６としてアクセ
スする。
御部１７が、ＤＭＡＣ用出力バファ３６を出力イネーブ
ル６０で制御することによりＤＭＡＣ１１の出力信号で
あるアドレス２０２、制御信号２４’（２０３〜２０
６）及びＤＭＡＣ制御信号２６をアクセス可能な最小限
の時間幅でシステムバス２０上にアドレス２１、システ
ム制御信号２４及びＤＭＡＣ制御信号２６としてアクセ
スする。
【００４２】図４において、Ｉ／Ｏ用出力バッファ３９
が、Ｉ／Ｏ１３ａとシステムバス２０の間に設けられて
いる。そして、Ｉ／Ｏ用システムバス制御部１８は、出
力信号であるシステム制御信号２４がＩ／Ｏ読出を示す
とき、Ｉ／Ｏ用出力バッファ３９を出力イネーブル７１
で制御することによりＩ／Ｏ１３ａの出力データである
データ２２をアクセス可能な最小限の時間幅で該システ
ムバス２０上に送出する。
が、Ｉ／Ｏ１３ａとシステムバス２０の間に設けられて
いる。そして、Ｉ／Ｏ用システムバス制御部１８は、出
力信号であるシステム制御信号２４がＩ／Ｏ読出を示す
とき、Ｉ／Ｏ用出力バッファ３９を出力イネーブル７１
で制御することによりＩ／Ｏ１３ａの出力データである
データ２２をアクセス可能な最小限の時間幅で該システ
ムバス２０上に送出する。
【００４３】図２において、上記と同様に、メモリ用ラ
ッチ回路３３がシステムバス２０とメモリ１２の間に設
けられ、メモリ用システムバス制御部１６が、メモリ用
ラッチ回路３３をラッチイネーブル５１で制御すること
でシステムバス２０上の出力データであるアドレス２
１、データ２２、及びシステム制御信号２４を記憶し、
メモリ１２のアクセスタイムを考慮したメモリ書込信号
であるアドレス１２１、データ１２２、システム制御信
号２３’、チップセレクト５３、及びライト１２４に変
換する。
ッチ回路３３がシステムバス２０とメモリ１２の間に設
けられ、メモリ用システムバス制御部１６が、メモリ用
ラッチ回路３３をラッチイネーブル５１で制御すること
でシステムバス２０上の出力データであるアドレス２
１、データ２２、及びシステム制御信号２４を記憶し、
メモリ１２のアクセスタイムを考慮したメモリ書込信号
であるアドレス１２１、データ１２２、システム制御信
号２３’、チップセレクト５３、及びライト１２４に変
換する。
【００４４】この結果、ＤＭＡＣ１１、メモリ１２、及
びＩ／Ｏ１３ａのシステムバス２０にアクセスする時間
がアクセス可能な最小限の時間で済み、ＤＭＡＣ１１
は、その最小限の時間で、指定するＩ／Ｏ１３ａからデ
ータを読み出し、このデータを指定するメモリ１２に書
き込むことが可能となる。
びＩ／Ｏ１３ａのシステムバス２０にアクセスする時間
がアクセス可能な最小限の時間で済み、ＤＭＡＣ１１
は、その最小限の時間で、指定するＩ／Ｏ１３ａからデ
ータを読み出し、このデータを指定するメモリ１２に書
き込むことが可能となる。
【００４５】〔５〕本発明を図１及び図４により説明す
る。プロセッサ（ＭＰＵ）１０ａ（図１参照）とＩ／Ｏ
１３ａ（図４参照）がシステムバス２０に共通接続され
ている。図１において、上記の如くプロセッサ用出力バ
ッファ３０がＭＰＵ１０ａとシステムバス２０の間に設
けられ、プロッセッサ用システムバス制御部１５が、プ
ロセッサ用出力バッファ３０を出力イネーブル４０（４
１）で制御することによりＭＰＵ１０ａの出力信号であ
るアドレス２０２、制御信号２４’、及びデータ２０８
をアクセス可能な最小限の時間幅でシステムバス２０に
アドレス２１、システム制御信号２４、及びデータ２２
としてアクセスする。
る。プロセッサ（ＭＰＵ）１０ａ（図１参照）とＩ／Ｏ
１３ａ（図４参照）がシステムバス２０に共通接続され
ている。図１において、上記の如くプロセッサ用出力バ
ッファ３０がＭＰＵ１０ａとシステムバス２０の間に設
けられ、プロッセッサ用システムバス制御部１５が、プ
ロセッサ用出力バッファ３０を出力イネーブル４０（４
１）で制御することによりＭＰＵ１０ａの出力信号であ
るアドレス２０２、制御信号２４’、及びデータ２０８
をアクセス可能な最小限の時間幅でシステムバス２０に
アドレス２１、システム制御信号２４、及びデータ２２
としてアクセスする。
【００４６】図４において、Ｉ／Ｏ用システムバス制御
部１８は、該システムバス２０上の出力信号であるアド
レス２１、データ２２及びシステム制御信号２４がＩ／
Ｏ書込を示すとき、該出力信号を書込信号に変換し、チ
ップセレクト７２及びライト７３を出力してデータを書
き込む。
部１８は、該システムバス２０上の出力信号であるアド
レス２１、データ２２及びシステム制御信号２４がＩ／
Ｏ書込を示すとき、該出力信号を書込信号に変換し、チ
ップセレクト７２及びライト７３を出力してデータを書
き込む。
【００４７】この結果、ＭＰＵ１０ａ及びＩ／Ｏ１３ａ
のシステムバス２０にアクセスする時間がアクセス可能
な最小限の時間で済み、ＭＰＵ１０ａはその最小限の時
間で指定したＩ／Ｏ１３ａにデータを書き込むことが可
能となる。
のシステムバス２０にアクセスする時間がアクセス可能
な最小限の時間で済み、ＭＰＵ１０ａはその最小限の時
間で指定したＩ／Ｏ１３ａにデータを書き込むことが可
能となる。
【００４８】〔６〕本発明を図１及び図４より説明す
る。上記と同様に、プロセッサ（ＭＰＵ）１０ａとＩ／
Ｏ１３ａがシステムバス２０に共通接続されている。図
４において、Ｉ／Ｏ出力バッファ３９が、Ｉ／Ｏ１３ａ
とシステムバス２０の間に設けられ、Ｉ／Ｏ用システム
バス制御部１８が、Ｉ／Ｏ用出力バッファ３９を出力イ
ネーブル７１で制御することによりＩ／Ｏ１３ａの出力
データ２２をアクセス可能な最小時間幅でシステムバス
２０にアクセスする。
る。上記と同様に、プロセッサ（ＭＰＵ）１０ａとＩ／
Ｏ１３ａがシステムバス２０に共通接続されている。図
４において、Ｉ／Ｏ出力バッファ３９が、Ｉ／Ｏ１３ａ
とシステムバス２０の間に設けられ、Ｉ／Ｏ用システム
バス制御部１８が、Ｉ／Ｏ用出力バッファ３９を出力イ
ネーブル７１で制御することによりＩ／Ｏ１３ａの出力
データ２２をアクセス可能な最小時間幅でシステムバス
２０にアクセスする。
【００４９】図１において、上記と同様に、プロセッサ
用ラッチ回路３１が、システムバス２０とＭＰＵ１０ａ
の間に設けられ、プロセッサ用システムバス制御部１５
が、プロセッサ用ラッチ回路３１をシステムアクセス・
リード４４、ラッチタイミング４６で制御することによ
り、ＭＰＵ１０ａがシステムバス２０上の出力データ２
２をデータ２０８を読み込ことが可能となる。
用ラッチ回路３１が、システムバス２０とＭＰＵ１０ａ
の間に設けられ、プロセッサ用システムバス制御部１５
が、プロセッサ用ラッチ回路３１をシステムアクセス・
リード４４、ラッチタイミング４６で制御することによ
り、ＭＰＵ１０ａがシステムバス２０上の出力データ２
２をデータ２０８を読み込ことが可能となる。
【００５０】この結果、ＭＰＵ１０ａ及びＩ／Ｏ１３ａ
のシステムバス２０にアクセスする時間がアクセス可能
な最小限の時間で済み、ＭＰＵ１０ａはその最小限の時
間でＩ／Ｏ１３ａの指定されたアドレスからデータを読
み出すことが可能となる。
のシステムバス２０にアクセスする時間がアクセス可能
な最小限の時間で済み、ＭＰＵ１０ａはその最小限の時
間でＩ／Ｏ１３ａの指定されたアドレスからデータを読
み出すことが可能となる。
【００５１】〔７〕また、本発明は、上記の本発明
〔３〕又は〔５〕において、図２に示したメモリ用ラッ
チ回路３３の場合と同様に、システムバス２０とＩ／Ｏ
１３ａの間にさらにＩ／Ｏ用ラッチ回路を設け、Ｉ／Ｏ
用システムバス制御部１８が、Ｉ／Ｏ用ラッチ回路を制
御することにより該システムバス２０上の該信号である
アドレス２１、データ２２、システム制御信号２３を一
時記憶し、Ｉ／Ｏ１３ａのアクセスタイムを考慮した書
込信号に変換することができる。
〔３〕又は〔５〕において、図２に示したメモリ用ラッ
チ回路３３の場合と同様に、システムバス２０とＩ／Ｏ
１３ａの間にさらにＩ／Ｏ用ラッチ回路を設け、Ｉ／Ｏ
用システムバス制御部１８が、Ｉ／Ｏ用ラッチ回路を制
御することにより該システムバス２０上の該信号である
アドレス２１、データ２２、システム制御信号２３を一
時記憶し、Ｉ／Ｏ１３ａのアクセスタイムを考慮した書
込信号に変換することができる。
【００５２】この結果、Ｉ／Ｏ１３ａは、アクセスタイ
ムに応じて確実にデータを読み込むことが可能となる。
ムに応じて確実にデータを読み込むことが可能となる。
【００５３】〔８〕また、本発明は、上記の本発明
〔１〕乃至〔６〕のいずれかにおいて、システムバス２
０のバスマスタが、サイクルを終了しないときで該シス
テムバスにアクセスしていないとき、別のバスマスタが
該システムバスにアクセスできる。
〔１〕乃至〔６〕のいずれかにおいて、システムバス２
０のバスマスタが、サイクルを終了しないときで該シス
テムバスにアクセスしていないとき、別のバスマスタが
該システムバスにアクセスできる。
【００５４】すなわち、バスマスタとなり得る複数のデ
バイスがシステムバスに共通接続された場合、バスマス
タであるデバイスが、例えばリード／ライトサイクル中
に一時的にシステムバスを開放したとき、別のデバイス
がバスリクエストを行ってシステムバスを使用すること
が可能である。
バイスがシステムバスに共通接続された場合、バスマス
タであるデバイスが、例えばリード／ライトサイクル中
に一時的にシステムバスを開放したとき、別のデバイス
がバスリクエストを行ってシステムバスを使用すること
が可能である。
【００５５】この結果、各バスマスタがシステムバスを
占有する時間を最小限で利用し、開放された時間を別の
バスマスタが利用することになり、システムバスの利用
効率を向上させることが可能になる。
占有する時間を最小限で利用し、開放された時間を別の
バスマスタが利用することになり、システムバスの利用
効率を向上させることが可能になる。
【００５６】
〔９〕また、本発明は、上記の本発明
〔７〕において、プロッセッサ、メモリ、ＤＭＡＣ及び
Ｉ／Ｏは、バスマスタとなることが可能である。
〔７〕において、プロッセッサ、メモリ、ＤＭＡＣ及び
Ｉ／Ｏは、バスマスタとなることが可能である。
【００５７】〔１０〕また、本発明は、上記の本発明
〔１〕、〔３〕及び〔４〕のいずれかにおいて、該メモ
リ用ラッチ回路をＦＩＦＯとすることもできる。図２に
おいて、メモリ１２のアクセスタイムが遅い場合、ラッ
チ回路３３にＦＩＦＯを用いる。この結果、それぞれの
バスマスタがアクセスするアクションを保持することが
できる。
〔１〕、〔３〕及び〔４〕のいずれかにおいて、該メモ
リ用ラッチ回路をＦＩＦＯとすることもできる。図２に
おいて、メモリ１２のアクセスタイムが遅い場合、ラッ
チ回路３３にＦＩＦＯを用いる。この結果、それぞれの
バスマスタがアクセスするアクションを保持することが
できる。
【００５８】
【発明の実施の形態】図５は、本発明に係るバス制御装
置の実施例（１）を示しており、この実施例では、図１
に示した機能ブロックを詳細に示した論理回路図であ
る。同図の出力バッファ３０及びラッチ回路３１は、図
５のバッファ３５０，３５１及びラッチ回路３８３にそ
れぞれ相当している。同期制御部３２は、バッファ３４
３、ＡＮＤ回路３６２、Ｄ−ＦＦ回路３７８，３７９、
及びＯＲ回路３７２で構成されている。図１のシステム
バス制御部１５は、図５のその他の論理素子で構成され
ているが、その接続関係は後述する動作とともに説明す
る。なお、図１のプロセッサ（ＭＰＵ）１０ａは、図５
では省略されている。
置の実施例（１）を示しており、この実施例では、図１
に示した機能ブロックを詳細に示した論理回路図であ
る。同図の出力バッファ３０及びラッチ回路３１は、図
５のバッファ３５０，３５１及びラッチ回路３８３にそ
れぞれ相当している。同期制御部３２は、バッファ３４
３、ＡＮＤ回路３６２、Ｄ−ＦＦ回路３７８，３７９、
及びＯＲ回路３７２で構成されている。図１のシステム
バス制御部１５は、図５のその他の論理素子で構成され
ているが、その接続関係は後述する動作とともに説明す
る。なお、図１のプロセッサ（ＭＰＵ）１０ａは、図５
では省略されている。
【００５９】図６は、本発明の実施例（２）を示してお
り、この実施例は図２に示した機能ブロックを詳細にし
た論理回路図である。同図のメモリ１２及び出力バッフ
ァ３５は、図６のメモリ１２と、バッファ４５０及び４
５１とがそれぞれ相当している。ラッチ回路３３は、ラ
ッチ回路４８３〜４８６，４９４〜４９７で構成され、
メモリ制御タイミング生成部３４は、シフトレジスタ４
９０、インバータ４５７及びＮＡＮＤ回路４６４で構成
されている。図２のシステムバス制御部１７は、残りの
論理素子で構成されている。
り、この実施例は図２に示した機能ブロックを詳細にし
た論理回路図である。同図のメモリ１２及び出力バッフ
ァ３５は、図６のメモリ１２と、バッファ４５０及び４
５１とがそれぞれ相当している。ラッチ回路３３は、ラ
ッチ回路４８３〜４８６，４９４〜４９７で構成され、
メモリ制御タイミング生成部３４は、シフトレジスタ４
９０、インバータ４５７及びＮＡＮＤ回路４６４で構成
されている。図２のシステムバス制御部１７は、残りの
論理素子で構成されている。
【００６０】図７は、本発明の実施例（３）を示してお
り、この実施例は図３に示した機能ブロックをより詳細
に示した論理回路図である。同図の出力バッファ３６
は、図７のバッファ５５０〜５５２が相当し、システム
バス同期制御部３７は、バッファ５４３、ＡＮＤ回路５
６２及びＤ−ＦＦ回路５７８が相当している。システム
バス制御部１６には、残りの論理素子で構成されている
が、その接続関係は後述する動作とともに説明する。な
お、図３のＤＭＡＣ１１は、図７では省略されている。
り、この実施例は図３に示した機能ブロックをより詳細
に示した論理回路図である。同図の出力バッファ３６
は、図７のバッファ５５０〜５５２が相当し、システム
バス同期制御部３７は、バッファ５４３、ＡＮＤ回路５
６２及びＤ−ＦＦ回路５７８が相当している。システム
バス制御部１６には、残りの論理素子で構成されている
が、その接続関係は後述する動作とともに説明する。な
お、図３のＤＭＡＣ１１は、図７では省略されている。
【００６１】図８は、本発明の実施例（４）を示してお
り、この実施例は図４に示した機能ブロックをより詳細
に示した論理回路図である。同図のＩ／Ｏ１３ａ及び出
力バッファ３９は、図８のＩ／Ｏ１３ａと、バッファ６
４６，６５０及び６５１とがそれぞれ相当している。Ｉ
／Ｏ制御タイミング生成部３８は、バッファ６４４、シ
フトレジスタ６８９、インバータ６５８、及びＡＮＤ回
路６６５で構成されている。システムバス制御部１８
は、残りの論理素子で構成されているが、その接続関係
は後述する動作とともに説明する。
り、この実施例は図４に示した機能ブロックをより詳細
に示した論理回路図である。同図のＩ／Ｏ１３ａ及び出
力バッファ３９は、図８のＩ／Ｏ１３ａと、バッファ６
４６，６５０及び６５１とがそれぞれ相当している。Ｉ
／Ｏ制御タイミング生成部３８は、バッファ６４４、シ
フトレジスタ６８９、インバータ６５８、及びＡＮＤ回
路６６５で構成されている。システムバス制御部１８
は、残りの論理素子で構成されているが、その接続関係
は後述する動作とともに説明する。
【００６２】図９は、本発明の実施例（１）及び（２）
の動作例を示したタイムチャート図である。同図を参照
して、ＭＰＵ１０ａがアドレスを指定してメモリ１２
（図６参照）にデータを書き込む動作を図５及び図６に
より以下に説明する。
の動作例を示したタイムチャート図である。同図を参照
して、ＭＰＵ１０ａがアドレスを指定してメモリ１２
（図６参照）にデータを書き込む動作を図５及び図６に
より以下に説明する。
【００６３】図５において、プログラムによりＭＰＵ１
０ａがメモリライトするためにシステムバス２０をアク
セスする場合、ＭＰＵ１０ａは、システムバスアクセス
４５（図９には図示せず）、メモリライト２０４（負論
理）及びメモリセレクト１０４’（図９には図示せず）
をアクティブとして出力する。さらに、ＭＰＵ１０ａは
アドレス２０２を出力するとともにデータ（０）〜（１
５）２０８を出力する（図９のタイミングｔ１１）。
０ａがメモリライトするためにシステムバス２０をアク
セスする場合、ＭＰＵ１０ａは、システムバスアクセス
４５（図９には図示せず）、メモリライト２０４（負論
理）及びメモリセレクト１０４’（図９には図示せず）
をアクティブとして出力する。さらに、ＭＰＵ１０ａは
アドレス２０２を出力するとともにデータ（０）〜（１
５）２０８を出力する（図９のタイミングｔ１１）。
【００６４】システムバスアクセス４５を入力したＡＮ
Ｄ回路３６０の出力信号は、メモリライト２０４をＯＲ
回路３７１及び３６８を介して入力してインアクティブ
からアクティブになる。この信号を受けたＤ−ＦＦ３７
６，３７７及びシフトレジスタ３８８は、ＣＬＲ（クリ
ア）状態が解除される。Ｄ−ＦＦ３７６及びシフトレジ
スタ３８８は、バッファ３４０を介して端子ＣＬＫに入
力されたバスクロック１０１に同期した動作を開始す
る。この結果、入力端子ＤがアクティブであるＤ−ＦＦ
３７６の出力端子Ｑ、従ってＡＮＤ回路３６１の一方の
入力端子はアクティブとなる。
Ｄ回路３６０の出力信号は、メモリライト２０４をＯＲ
回路３７１及び３６８を介して入力してインアクティブ
からアクティブになる。この信号を受けたＤ−ＦＦ３７
６，３７７及びシフトレジスタ３８８は、ＣＬＲ（クリ
ア）状態が解除される。Ｄ−ＦＦ３７６及びシフトレジ
スタ３８８は、バッファ３４０を介して端子ＣＬＫに入
力されたバスクロック１０１に同期した動作を開始す
る。この結果、入力端子ＤがアクティブであるＤ−ＦＦ
３７６の出力端子Ｑ、従ってＡＮＤ回路３６１の一方の
入力端子はアクティブとなる。
【００６５】ＡＮＤ回路３６１の出力は、他方の入力端
子が、アクティブであるＤ−ＦＦ３７７の出力信号／Ｑ
（反転Ｑの意味）を入力しているのでアクティブとな
り、出力バッファ３４５の出力であるバスリクエスト１
０２はアクティブ（負論理）になる（同ｔ１２）。
子が、アクティブであるＤ−ＦＦ３７７の出力信号／Ｑ
（反転Ｑの意味）を入力しているのでアクティブとな
り、出力バッファ３４５の出力であるバスリクエスト１
０２はアクティブ（負論理）になる（同ｔ１２）。
【００６６】このバスリクエスト１０２を受信したシス
テムバス側は、システムバスが他のバスマスタによって
使用されていない場合、ＭＰＵ１０ａバスアクノリッジ
１０３を返して来る（同ｔ１３）。このバスアクノリッ
ジ１０３をバッファ３４２を介して入力端子Ａで受信し
たシフトレジスタ３８８は、出力端子Ｑ A 及びＱB をバ
スクロック１０１に同期して順次アクティブにする。
テムバス側は、システムバスが他のバスマスタによって
使用されていない場合、ＭＰＵ１０ａバスアクノリッジ
１０３を返して来る（同ｔ１３）。このバスアクノリッ
ジ１０３をバッファ３４２を介して入力端子Ａで受信し
たシフトレジスタ３８８は、出力端子Ｑ A 及びＱB をバ
スクロック１０１に同期して順次アクティブにする。
【００６７】Ｄ−ＦＦ３７７の端子／Ｑに接続された入
力端子がアクティブＮＡＮＤ回路３６４の出力端子は、
シフトレジスタ３８８の出力端子ＱA がアクティブなっ
たときアクティブとなる。そして、シフトレジスタ３８
８の出力端子ＱB がアクティブになったとき、Ｄ−ＦＦ
３７７はバスクロック１０１がＡＮＤ回路３６５を介し
て端子ＣＬＫに入力され、出力端子／Ｑをインアクティ
ブとする。この信号を入力しているＡＮＤ回路３６４及
び３６１の出力端子をインアクティブとなり、バスリク
エスト１０２はインアクティブとなる。
力端子がアクティブＮＡＮＤ回路３６４の出力端子は、
シフトレジスタ３８８の出力端子ＱA がアクティブなっ
たときアクティブとなる。そして、シフトレジスタ３８
８の出力端子ＱB がアクティブになったとき、Ｄ−ＦＦ
３７７はバスクロック１０１がＡＮＤ回路３６５を介し
て端子ＣＬＫに入力され、出力端子／Ｑをインアクティ
ブとする。この信号を入力しているＡＮＤ回路３６４及
び３６１の出力端子をインアクティブとなり、バスリク
エスト１０２はインアクティブとなる。
【００６８】また、ＡＮＤ回路３６４の出力信号４０が
アクティブのときのみ、この信号４０をイネーブル端子
ＥＮで受信したバッファ３５０は、アドレス（０）〜
（１９）２０２、メモリセレクト１０４’、及びメモリ
ライト２０４等を、システムバス２０上にアドレス
（０）〜（１９）２１（図９の斜線部分）、メモリセレ
クト１０４、及びメモリライト１０６（各信号は負論
理）としてアクセスする（同ｔ１４）。
アクティブのときのみ、この信号４０をイネーブル端子
ＥＮで受信したバッファ３５０は、アドレス（０）〜
（１９）２０２、メモリセレクト１０４’、及びメモリ
ライト２０４等を、システムバス２０上にアドレス
（０）〜（１９）２１（図９の斜線部分）、メモリセレ
クト１０４、及びメモリライト１０６（各信号は負論
理）としてアクセスする（同ｔ１４）。
【００６９】一方、メモリライト２０４がアクティブの
とき、ＯＲ回路３７１及びインバータ３５４を介して接
続されたＯＲ回路３７０の一方の入力端子はインアクテ
ィブとなる。従って、ＡＮＤ回路３６４の出力信号はＯ
Ｒ回路３７０を介してバッファ３５１のイネーブル端子
ＥＮをアクティブにする。ＡＮＤ回路３６４の出力端子
がアクティブのときのみ、バッファ３５１はデータ
（０）〜（１５）２０８をデータ（０）〜（１５）２２
（斜線部分）としてデータバス２２にアクセスする（同
ｔ１４）。
とき、ＯＲ回路３７１及びインバータ３５４を介して接
続されたＯＲ回路３７０の一方の入力端子はインアクテ
ィブとなる。従って、ＡＮＤ回路３６４の出力信号はＯ
Ｒ回路３７０を介してバッファ３５１のイネーブル端子
ＥＮをアクティブにする。ＡＮＤ回路３６４の出力端子
がアクティブのときのみ、バッファ３５１はデータ
（０）〜（１５）２０８をデータ（０）〜（１５）２２
（斜線部分）としてデータバス２２にアクセスする（同
ｔ１４）。
【００７０】図６において、初期化信号１００をバッフ
ァ４４０を介して端子ＣＬＲに受信したＤ−ＦＦ４７６
〜４７８及び４８０は、初期状態で各出力端子／Ｑをア
クティブとしている。メモリセレクト１０４をバッファ
４４２を介して受信したＤ−ＦＦ４７６は、バッファ４
４０を介して端子ＣＬＫに入力したバスクロック１０１
に同期して出力端子／Ｑをアクティブからインアクティ
ブにする。
ァ４４０を介して端子ＣＬＲに受信したＤ−ＦＦ４７６
〜４７８及び４８０は、初期状態で各出力端子／Ｑをア
クティブとしている。メモリセレクト１０４をバッファ
４４２を介して受信したＤ−ＦＦ４７６は、バッファ４
４０を介して端子ＣＬＫに入力したバスクロック１０１
に同期して出力端子／Ｑをアクティブからインアクティ
ブにする。
【００７１】従ってＡＮＤ回路４６０の出力端子は、メ
モリセレクト１０４がアクティブのときからバスクロッ
ク１０１の立ち上がりまでアクティブとなる。このアク
ティブ信号をラッチイネーブル端子ＥＮで受信したラッ
チ回路４９４〜４９７は、それぞれアドレス（０）〜
（１９）２１と、メモリリード１０５と、データ（０）
〜（１５）２２と、ＭＰＵ１０ａバスアクノリッジ１０
３をラッチする。
モリセレクト１０４がアクティブのときからバスクロッ
ク１０１の立ち上がりまでアクティブとなる。このアク
ティブ信号をラッチイネーブル端子ＥＮで受信したラッ
チ回路４９４〜４９７は、それぞれアドレス（０）〜
（１９）２１と、メモリリード１０５と、データ（０）
〜（１５）２２と、ＭＰＵ１０ａバスアクノリッジ１０
３をラッチする。
【００７２】Ｄ−ＦＦ４７９の入力端子Ｄには、メモリ
セレクト１０４がバッファ４４２及び端子ＬＥＮがアク
ティブであるラッチ回路４９２を介して入力されてい
る。Ｄ−ＦＦ４７９の出力端子Ｑがインアクティブのと
きのみ、ＯＲ回路４６８はクロック１０１を端子ＣＬＫ
に与えると、Ｄ−ＦＦ４７９の出力端子Ｑはアクティブ
となる。この信号を端子ＣＬＫに入力したラッチ回路４
８３〜４８６は、ラッチ回路４９４〜４９７の出力信号
を記憶する（同ｔ１５）。そして、Ｄ−ＦＦ４７９のア
クティブ（負論理）な出力端子／Ｑに接続されたメモリ
１２の端子ＣＳもアクティブ（負論理）となる。
セレクト１０４がバッファ４４２及び端子ＬＥＮがアク
ティブであるラッチ回路４９２を介して入力されてい
る。Ｄ−ＦＦ４７９の出力端子Ｑがインアクティブのと
きのみ、ＯＲ回路４６８はクロック１０１を端子ＣＬＫ
に与えると、Ｄ−ＦＦ４７９の出力端子Ｑはアクティブ
となる。この信号を端子ＣＬＫに入力したラッチ回路４
８３〜４８６は、ラッチ回路４９４〜４９７の出力信号
を記憶する（同ｔ１５）。そして、Ｄ−ＦＦ４７９のア
クティブ（負論理）な出力端子／Ｑに接続されたメモリ
１２の端子ＣＳもアクティブ（負論理）となる。
【００７３】シフトレジスタ４９０は、メモリライト１
０６を入力端子Ａで受けクロック１０１に同期して順次
出力端子ＱA 〜ＱD をアクティブにする。このＱB 及び
ＱD信号からインバータ４５７及びＮＡＮＤ４６４は、
ＱB の立ち上りからＱD の立ち上りまでのパルス信号を
ライト１２４信号として作成してメモリ１２のライトイ
ネーブル端子ＷＥに与える（同ｔ１６）。
０６を入力端子Ａで受けクロック１０１に同期して順次
出力端子ＱA 〜ＱD をアクティブにする。このＱB 及び
ＱD信号からインバータ４５７及びＮＡＮＤ４６４は、
ＱB の立ち上りからＱD の立ち上りまでのパルス信号を
ライト１２４信号として作成してメモリ１２のライトイ
ネーブル端子ＷＥに与える（同ｔ１６）。
【００７４】メモリ１２は、ラッチ回路４８３の出力デ
ータＱ０〜Ｑ１９をアドレス１２１として、ラッチ回路
４８５の出力データＱ０〜Ｑ１５をデータ１２２として
記憶する。以後、シフトレジスタの出力端子ＱD がアク
ティブになった時点で、このアクティブ信号をＯＲ回路
４７５を介して入力端子Ｄに入力して、Ｄ−ＦＦ４８０
の出力Ｑが、インアクティブとなりＤ−ＦＦ４７９、ラ
ッチ回路４８４及び４９０はクリアされる。
ータＱ０〜Ｑ１９をアドレス１２１として、ラッチ回路
４８５の出力データＱ０〜Ｑ１５をデータ１２２として
記憶する。以後、シフトレジスタの出力端子ＱD がアク
ティブになった時点で、このアクティブ信号をＯＲ回路
４７５を介して入力端子Ｄに入力して、Ｄ−ＦＦ４８０
の出力Ｑが、インアクティブとなりＤ−ＦＦ４７９、ラ
ッチ回路４８４及び４９０はクリアされる。
【００７５】一方、図５において、メモリライト２０４
は、ＯＲ回路３７１を介してＤ−ＦＦ３７９の入力端子
Ｄ及び端子ＣＬＲに入力されている。ＭＰＵ１０ａバス
アクノリッジ１０３が、バッファ３４２及びシフトレジ
スタ３８８を介してバスクロック１０１に同期した形で
Ｄ−ＦＦ３７９の端子ＣＬＫに与えられる。この結果、
Ｄ−ＦＦ３７９の出力信号Ｑはメモリライト２０４がア
クティブ（負論理）でバスアクノリッジ１０３がアクテ
ィブ（負論理）になったときからメモリライト２０４が
インアクティブになるまでインアクティブになり、この
信号Ｑをバッファ３７２を介してレディ２０７として出
力し、このレディ２０７は、該ＣＬＫ端子入力の立ち上
がりからメモリライト２０４がインアクティブになるま
で、アクティブとなる（同ｔ１４，ｔ１７）。
は、ＯＲ回路３７１を介してＤ−ＦＦ３７９の入力端子
Ｄ及び端子ＣＬＲに入力されている。ＭＰＵ１０ａバス
アクノリッジ１０３が、バッファ３４２及びシフトレジ
スタ３８８を介してバスクロック１０１に同期した形で
Ｄ−ＦＦ３７９の端子ＣＬＫに与えられる。この結果、
Ｄ−ＦＦ３７９の出力信号Ｑはメモリライト２０４がア
クティブ（負論理）でバスアクノリッジ１０３がアクテ
ィブ（負論理）になったときからメモリライト２０４が
インアクティブになるまでインアクティブになり、この
信号Ｑをバッファ３７２を介してレディ２０７として出
力し、このレディ２０７は、該ＣＬＫ端子入力の立ち上
がりからメモリライト２０４がインアクティブになるま
で、アクティブとなる（同ｔ１４，ｔ１７）。
【００７６】この結果、ＭＰＵ１０ａは、システムバス
にアドレス２１とデータ２２及びシステム制御信号２４
を出力した後、レディ２０７信号を受けて動作を終了す
る。なお、メモリ１２へのアクセスタイミングは、シフ
トレジスタ４９０の出力端子とインバータ４５７及びＡ
ＮＤ回路４６４の入力端子の接続を変更して設定するこ
とが可能である。
にアドレス２１とデータ２２及びシステム制御信号２４
を出力した後、レディ２０７信号を受けて動作を終了す
る。なお、メモリ１２へのアクセスタイミングは、シフ
トレジスタ４９０の出力端子とインバータ４５７及びＡ
ＮＤ回路４６４の入力端子の接続を変更して設定するこ
とが可能である。
【００７７】また、Ｄ−ＦＦ４７９の出力端子Ｑがアク
ティブであることは、ＭＰＵ１０ａからのメモリ書込信
号がラッチ回路４９４〜４９６からラッチ回路４８３〜
４８５にシフトされ、メモリ１２への書込動作中である
ことを示している。
ティブであることは、ＭＰＵ１０ａからのメモリ書込信
号がラッチ回路４９４〜４９６からラッチ回路４８３〜
４８５にシフトされ、メモリ１２への書込動作中である
ことを示している。
【００７８】この書込動作中に、ＭＰＵ１０ａとは別の
ＭＰＵ１０ｂがバスマスタとなりメモリ１２にアクセス
してメモリセレクト１０４をアクティブとした場合につ
いて以下に説明する。メモリセレクト１０４は、バッフ
ァ４４２、Ｄ−ＦＦ４７６及びＡＮＤ回路４６０を介し
たラッチ命令としてＭＰＵ１０ｂのメモリ書込信号をラ
ッチ回路４９４〜４９６にラッチする。さらに、メモリ
セレクト１０４は、一方の入力端子がＤ−ＦＦ４７９の
アクティブである出力端子Ｑに接続されたＡＮＤ回路４
６１を介して、Ｄ−ＦＦ４７７及び４７８に順次シフト
され、Ｄ−ＦＦ４７８の出力端子／Ｑをアクティブ（負
論理）とする。
ＭＰＵ１０ｂがバスマスタとなりメモリ１２にアクセス
してメモリセレクト１０４をアクティブとした場合につ
いて以下に説明する。メモリセレクト１０４は、バッフ
ァ４４２、Ｄ−ＦＦ４７６及びＡＮＤ回路４６０を介し
たラッチ命令としてＭＰＵ１０ｂのメモリ書込信号をラ
ッチ回路４９４〜４９６にラッチする。さらに、メモリ
セレクト１０４は、一方の入力端子がＤ−ＦＦ４７９の
アクティブである出力端子Ｑに接続されたＡＮＤ回路４
６１を介して、Ｄ−ＦＦ４７７及び４７８に順次シフト
され、Ｄ−ＦＦ４７８の出力端子／Ｑをアクティブ（負
論理）とする。
【００７９】この出力端子／Ｑに接続されたラッチ回路
４９２の入力端子ＬＥＮは、インアクティブ（正論理）
になったとき、バッファ４４２を介したメモリセレクト
１０４をラッチして出力し、Ｄ−ＦＦ４７９の入力端子
Ｄをアクティブにする。
４９２の入力端子ＬＥＮは、インアクティブ（正論理）
になったとき、バッファ４４２を介したメモリセレクト
１０４をラッチして出力し、Ｄ−ＦＦ４７９の入力端子
Ｄをアクティブにする。
【００８０】ＭＰＵ１０ａの書込信号の動作が完了して
Ｄ−ＦＦ４７９はクリアされ、出力端子Ｑがインアクテ
ィブになる。そして、出力端子Ｑはアクティブな入力端
子Ｄによって再びアクティブになる。この結果、ＭＰＵ
１０ｂのメモリ書込動作が実行されることになる。
Ｄ−ＦＦ４７９はクリアされ、出力端子Ｑがインアクテ
ィブになる。そして、出力端子Ｑはアクティブな入力端
子Ｄによって再びアクティブになる。この結果、ＭＰＵ
１０ｂのメモリ書込動作が実行されることになる。
【００８１】次に、図９を参照して、ＭＰＵ１０ａがメ
モリ１２のアドレスを指定してデータを読み出す場合の
図５及び図６の動作を以下に説明する。この場合には、
システムバスをメモリリード動作のためにアクセスする
のでシステムバスアクセス４５及びメモリリード２０３
がアクティブとなる（図９のタイミングｔ１）。さら
に、ＭＰＵ１０ａはアドレス２０２を出力する。
モリ１２のアドレスを指定してデータを読み出す場合の
図５及び図６の動作を以下に説明する。この場合には、
システムバスをメモリリード動作のためにアクセスする
のでシステムバスアクセス４５及びメモリリード２０３
がアクティブとなる（図９のタイミングｔ１）。さら
に、ＭＰＵ１０ａはアドレス２０２を出力する。
【００８２】これにより、同図のメモリライト動作を示
すタイミングｔ１２〜ｔ１４と同様にして、図５の回路
において、ＭＰＵ１０ａから出力されたアドレス（０）
〜（１９）２０２は、最小限の時間（斜線部分）だけア
ドレスバス２１にアクセス状態となる（同ｔ２〜４）。
すタイミングｔ１２〜ｔ１４と同様にして、図５の回路
において、ＭＰＵ１０ａから出力されたアドレス（０）
〜（１９）２０２は、最小限の時間（斜線部分）だけア
ドレスバス２１にアクセス状態となる（同ｔ２〜４）。
【００８３】従って、バッファ３５０を介してメモリリ
ード２０３から変換されたメモリリード１０５は、この
斜線部分のみバス上でアクティブとなる。図６におい
て、アドレス２１及びメモリリード１０５は、それぞれ
ラッチ回路４８３及び４８４に一時記憶され（同ｔ
５）、メモり１２に与えられる。
ード２０３から変換されたメモリリード１０５は、この
斜線部分のみバス上でアクティブとなる。図６におい
て、アドレス２１及びメモリリード１０５は、それぞれ
ラッチ回路４８３及び４８４に一時記憶され（同ｔ
５）、メモり１２に与えられる。
【００８４】すなわち、メモリリード１０５は、ラッチ
回路４９５，４８４、及びインバータ４５６を介してメ
モリ１２のアウトプットイネーブル端子ＯＥに与えられ
る。メモリ１２は、出力端子Ｄ０〜Ｄ１５から指定され
たアドレス２０２（アドレス（０）〜（１５）２１）の
データ２０８を出力する。
回路４９５，４８４、及びインバータ４５６を介してメ
モリ１２のアウトプットイネーブル端子ＯＥに与えられ
る。メモリ１２は、出力端子Ｄ０〜Ｄ１５から指定され
たアドレス２０２（アドレス（０）〜（１５）２１）の
データ２０８を出力する。
【００８５】一方、メモリリード１０５は、ラッチ回路
４９５及び４８４、シフトレジスタ４８９、Ｄ−ＦＦ４
８１、及びバッファ４４を介してメモリバスリクエスト
１０７としてシステムバス側に出力される（同ｔ６）。
システムバス側は、システムバス２０が空いている場
合、メモリバスアクノリジ１０８を返して来る（同ｔ
７）。
４９５及び４８４、シフトレジスタ４８９、Ｄ−ＦＦ４
８１、及びバッファ４４を介してメモリバスリクエスト
１０７としてシステムバス側に出力される（同ｔ６）。
システムバス側は、システムバス２０が空いている場
合、メモリバスアクノリジ１０８を返して来る（同ｔ
７）。
【００８６】メモリバスアクノリッジ１０８をバッファ
４４３を介して入力端子Ａで受信してシフトレジスタ４
８８は、クロック１０１に同期して出力ＱA 及びＱB を
順次アクティブにする。出力ＱA がアクティブになった
とき、インバータ４５８を介して接続されたバッファ４
５０及び４５１の端子ＥＮがアクティブとなる。
４４３を介して入力端子Ａで受信してシフトレジスタ４
８８は、クロック１０１に同期して出力ＱA 及びＱB を
順次アクティブにする。出力ＱA がアクティブになった
とき、インバータ４５８を介して接続されたバッファ４
５０及び４５１の端子ＥＮがアクティブとなる。
【００８７】この結果、バッファ４５０は、データ１２
２（メモリ１２の出力Ｄ０〜Ｄ１５）を、データバス２
２上にデータ（０）〜（１５）２２として出力し（斜線
部分）、バッファ４５１は、ラッチ回路４８６にラッチ
されていたＭＰＵ１０ａバスアクノリッジ１０３をＭＰ
Ｕ１０ａリードアクノリッジ１０９として出力する（同
ｔ７）。
２（メモリ１２の出力Ｄ０〜Ｄ１５）を、データバス２
２上にデータ（０）〜（１５）２２として出力し（斜線
部分）、バッファ４５１は、ラッチ回路４８６にラッチ
されていたＭＰＵ１０ａバスアクノリッジ１０３をＭＰ
Ｕ１０ａリードアクノリッジ１０９として出力する（同
ｔ７）。
【００８８】シフトレジスタ４８８の出力端子ＱBがア
クティブになったとき、この端子ＱBにＮＯＲ回路４７
５を介して入力端子Ｄが接続されたＤ−ＦＦ４８０の出
力端子Ｑは、インアクティブとなる。従って、シフトレ
ジスタ４８８，４８９、Ｄ−ＦＦ４７９，４８１及びラ
ッチ回路４８４はクリアされる。
クティブになったとき、この端子ＱBにＮＯＲ回路４７
５を介して入力端子Ｄが接続されたＤ−ＦＦ４８０の出
力端子Ｑは、インアクティブとなる。従って、シフトレ
ジスタ４８８，４８９、Ｄ−ＦＦ４７９，４８１及びラ
ッチ回路４８４はクリアされる。
【００８９】図５において、ＭＰＵ１０ａリードアクノ
リッジ１０９をバッファ３４３を介して受信したＡＮＤ
回路３６２は、他方の端子で入力したバスクロック１０
１を出力しＤ−ＦＦ３７８の端子ＣＬＫに与える。この
Ｄ−ＦＦ３７８は、アクティブなメモリリード２０３が
ＯＲ回路３６９を介して端子ＣＬＲで受けているため動
作状態であり、端子ＣＬＫにバスクロック１０１を受け
て、端子Ｄで入力したアクノリッジ１０９を出力端子Ｑ
から出力する（同ｔ８）。
リッジ１０９をバッファ３４３を介して受信したＡＮＤ
回路３６２は、他方の端子で入力したバスクロック１０
１を出力しＤ−ＦＦ３７８の端子ＣＬＫに与える。この
Ｄ−ＦＦ３７８は、アクティブなメモリリード２０３が
ＯＲ回路３６９を介して端子ＣＬＲで受けているため動
作状態であり、端子ＣＬＫにバスクロック１０１を受け
て、端子Ｄで入力したアクノリッジ１０９を出力端子Ｑ
から出力する（同ｔ８）。
【００９０】Ｄ−ＦＦ３７８の出力端子Ｑの信号を端子
ＣＬＫに与えられたラッチ回路３８３は、バッファ３４
４を介して入力したデータバス２２上のデータ（０）〜
（１５）２２をラッチし、ＮＡＮＤ回路３６６を介して
出力イネーブル端子ＥＮに入力されたシステムバスアク
セス４５がアクティブのときのみ、ＭＰＵ１０ａのデー
タ入出力端子にデータ（０）〜（１５）２０８として出
力する。
ＣＬＫに与えられたラッチ回路３８３は、バッファ３４
４を介して入力したデータバス２２上のデータ（０）〜
（１５）２２をラッチし、ＮＡＮＤ回路３６６を介して
出力イネーブル端子ＥＮに入力されたシステムバスアク
セス４５がアクティブのときのみ、ＭＰＵ１０ａのデー
タ入出力端子にデータ（０）〜（１５）２０８として出
力する。
【００９１】一方、Ｄ−ＦＦ３７８の出力端子Ｑの信号
は、ＯＲ回路３７２を介してレディ２０７としてＭＰＵ
１０ａに与えられる（同ｔ９）。ＭＰＵ１０ａはデータ
（０）〜（１５）２０８を読み込み、動作を完了する。
さらに、ＭＰＵ１０ａは、レディ２０７により読出サイ
クルを終了して、アドレス２０２、データ２０８、及び
制御信号に含まれるメモリリード２０３等の各信号をイ
ンアクティブにして、プロセッサの動作が終了する（同
ｔ１０）。
は、ＯＲ回路３７２を介してレディ２０７としてＭＰＵ
１０ａに与えられる（同ｔ９）。ＭＰＵ１０ａはデータ
（０）〜（１５）２０８を読み込み、動作を完了する。
さらに、ＭＰＵ１０ａは、レディ２０７により読出サイ
クルを終了して、アドレス２０２、データ２０８、及び
制御信号に含まれるメモリリード２０３等の各信号をイ
ンアクティブにして、プロセッサの動作が終了する（同
ｔ１０）。
【００９２】この結果、ＭＰＵ１０ａ及びメモリ１２の
システムバス２０にアクセスする時間がアクセス可能な
最小限の時間（データ２２の斜線部分）で、ＭＰＵ１０
ａは指定するメモリ１２のアドレスからデータを読み出
すことことができた。
システムバス２０にアクセスする時間がアクセス可能な
最小限の時間（データ２２の斜線部分）で、ＭＰＵ１０
ａは指定するメモリ１２のアドレスからデータを読み出
すことことができた。
【００９３】図１０は、本発明の実施例（２）〜（４）
の動作例を示したタイムチャート図である。同図を参照
して、ＤＭＣＡ１１がメモリ１２のデータを読み出しＩ
／Ｏ１３ａに書き込む場合の図６乃至図８の動作を以下
に説明する。まず、図９に示したメモリリード時の動作
と同様に、メモリリード２０３が与えられるが、この場
合のメモリリード２０３はＤＭＡＣ１１から与えられる
点が、図９のＭＰＵ１０ａによる動作と異なっている。
の動作例を示したタイムチャート図である。同図を参照
して、ＤＭＣＡ１１がメモリ１２のデータを読み出しＩ
／Ｏ１３ａに書き込む場合の図６乃至図８の動作を以下
に説明する。まず、図９に示したメモリリード時の動作
と同様に、メモリリード２０３が与えられるが、この場
合のメモリリード２０３はＤＭＡＣ１１から与えられる
点が、図９のＭＰＵ１０ａによる動作と異なっている。
【００９４】従って、図７におけるＯＲ回路５６８、Ａ
ＮＤ回路５６０、Ｄ−ＦＦ５７６、シフトレジスタ５８
８、ＡＮＤ回路５６１、ＮＡＮＤ回路５６４，５６５、
Ｄ−ＦＦ回路５７７、及び出力バッファ５４４を経由す
ることにより、ＤＭＡＣバスリクエスト１０２がアクテ
ィブとなる（図１０のｔ２２）。
ＮＤ回路５６０、Ｄ−ＦＦ５７６、シフトレジスタ５８
８、ＡＮＤ回路５６１、ＮＡＮＤ回路５６４，５６５、
Ｄ−ＦＦ回路５７７、及び出力バッファ５４４を経由す
ることにより、ＤＭＡＣバスリクエスト１０２がアクテ
ィブとなる（図１０のｔ２２）。
【００９５】そして、図９と同様にして、ＤＭＡＣバス
アクノリッジ１０３（同ｔ２３）を得られ、ＤＭＡＣ１
１は、システムバスの使用権を獲得する。そして、シス
テムバス上にアドレス２１（同２４）、メモリセレクト
１０４（同）及びメモリリード１０５（同）が出力され
る。
アクノリッジ１０３（同ｔ２３）を得られ、ＤＭＡＣ１
１は、システムバスの使用権を獲得する。そして、シス
テムバス上にアドレス２１（同２４）、メモリセレクト
１０４（同）及びメモリリード１０５（同）が出力され
る。
【００９６】さらに、図６において、アドレス２１及び
メモリリード１０５をラッチ回路４８３及び４８４でラ
ッチすることによりアドレス１２１及びリード１２３が
メモリ１２に与えられる（同ｔ２５）。この後、タイミ
ングｔ２５からメモリ１２の出力データが安定する時間
が経過した時（同ｔ２６）。メモリバスリクエスト１０
７がアクティブとなる。
メモリリード１０５をラッチ回路４８３及び４８４でラ
ッチすることによりアドレス１２１及びリード１２３が
メモリ１２に与えられる（同ｔ２５）。この後、タイミ
ングｔ２５からメモリ１２の出力データが安定する時間
が経過した時（同ｔ２６）。メモリバスリクエスト１０
７がアクティブとなる。
【００９７】この時、システムバス２０が占有されてい
なければ、システムバス側からメモリバスアクノリッジ
１０８を返して来る（同ｔ２７）。このメモリバスアク
ノリッジ１０８を受けてシフトレジスタ４８８、及びイ
ンバータ４５８を経由したイネーブル信号によりバッフ
ァ４５０からメモリ１２の出力データＤ０〜Ｄ１５がデ
ータ（０）〜（１５）２２としてデータバス２２に出力
される（斜線部分）。
なければ、システムバス側からメモリバスアクノリッジ
１０８を返して来る（同ｔ２７）。このメモリバスアク
ノリッジ１０８を受けてシフトレジスタ４８８、及びイ
ンバータ４５８を経由したイネーブル信号によりバッフ
ァ４５０からメモリ１２の出力データＤ０〜Ｄ１５がデ
ータ（０）〜（１５）２２としてデータバス２２に出力
される（斜線部分）。
【００９８】図６において、同時に、ＤＭＡＣバスアク
ノリッジ１０３が、バッファ４９７、ラッチ回路４８
６、及びバッファ４５１を介してＤＭＡＣリードアクノ
リッジ１０９が出力される（同ｔ２８）。
ノリッジ１０３が、バッファ４９７、ラッチ回路４８
６、及びバッファ４５１を介してＤＭＡＣリードアクノ
リッジ１０９が出力される（同ｔ２８）。
【００９９】これでデータ２２がシステムバス２０上に
アクセスされたことになるので、次にはＤＭＡＣによる
Ｉ／Ｏ１３ａへの書き込むための動作が行われる。図７
において、まず、上記のＤＭＡＣリードアクノリッジ１
０９を受けたＤＭＡＣ用システムバス制御部１７は、バ
ッファ５４３、他方の入力がアクティブなメモリリード
２０３であるＮＡＮＤ回路５６６、及びバッファ５５１
を介してＤＭＡＡＣＫ（１）１１２として出力する。
アクセスされたことになるので、次にはＤＭＡＣによる
Ｉ／Ｏ１３ａへの書き込むための動作が行われる。図７
において、まず、上記のＤＭＡＣリードアクノリッジ１
０９を受けたＤＭＡＣ用システムバス制御部１７は、バ
ッファ５４３、他方の入力がアクティブなメモリリード
２０３であるＮＡＮＤ回路５６６、及びバッファ５５１
を介してＤＭＡＡＣＫ（１）１１２として出力する。
【０１００】図８において、このＤＭＡＡＣＫ（１）１
１２を受けたＩ／Ｏ用システムバス制御部１８は、これ
をバッファ６４２及びインバータ６５５を介してＩ／Ｏ
１３ａのチップセレクト端子ＣＳに与える。
１２を受けたＩ／Ｏ用システムバス制御部１８は、これ
をバッファ６４２及びインバータ６５５を介してＩ／Ｏ
１３ａのチップセレクト端子ＣＳに与える。
【０１０１】さらに、ＤＭＡＣ用システムバス制御部１
７から出力されたＩ／Ｏライト２０６は、バッファ５５
１（図７参照）によりＩ／Ｏライト１１１として出力さ
れる（タイミングｔ２８）。図８において、このＩ／Ｏ
ライト１１１はバッファ４４、シフトレジスタ６８９、
インバータ６５８、及びＮＡＮＤ回路６６５を経由して
Ｉ／Ｏ１３ａのライトイネーブル端子ＷＥに与えられ
る。
７から出力されたＩ／Ｏライト２０６は、バッファ５５
１（図７参照）によりＩ／Ｏライト１１１として出力さ
れる（タイミングｔ２８）。図８において、このＩ／Ｏ
ライト１１１はバッファ４４、シフトレジスタ６８９、
インバータ６５８、及びＮＡＮＤ回路６６５を経由して
Ｉ／Ｏ１３ａのライトイネーブル端子ＷＥに与えられ
る。
【０１０２】この時、Ｉ／Ｏライト１１１は、バッファ
６４４及びインバータ６５６を介してバッファ６４５の
イネーブル端子ＥＮに与えられている。従って、データ
（０）〜（１５）２２は、バッファ４５を介してＩ／Ｏ
１３ａのデータＤ０〜Ｄ１５として与えられ、Ｉ／Ｏ１
３ａに書き込まれることになる。
６４４及びインバータ６５６を介してバッファ６４５の
イネーブル端子ＥＮに与えられている。従って、データ
（０）〜（１５）２２は、バッファ４５を介してＩ／Ｏ
１３ａのデータＤ０〜Ｄ１５として与えられ、Ｉ／Ｏ１
３ａに書き込まれることになる。
【０１０３】一方、ＤＭＡＣリードアクノリッジ１０９
（図７参照）を受けたＤＭＡＣ用システムバス制御部１
７は、バッファ５４３、ＡＮＤ回路５６２、及びＤ−Ｆ
Ｆ５７８を介してレディ２０７をＤＭＡＣ１１に返す
（同ｔ２９）。レディ２０７を受けたＤＭＡＣ１１は動
作を終了する（同ｔ３０）
（図７参照）を受けたＤＭＡＣ用システムバス制御部１
７は、バッファ５４３、ＡＮＤ回路５６２、及びＤ−Ｆ
Ｆ５７８を介してレディ２０７をＤＭＡＣ１１に返す
（同ｔ２９）。レディ２０７を受けたＤＭＡＣ１１は動
作を終了する（同ｔ３０）
【０１０４】次に、図１０により、ＤＭＡＣ１１がシス
テムバス２０にＩ／Ｏ１３ａのデータを読み出しメモリ
１２に書き込む場合の動作を説明する。まず、ＤＭＡＣ
１１は、アドレス２０２を出力し、Ｉ／Ｏリード２０５
及びメモリライト２０４をアクティブにする（図１０タ
イミングｔ３１）。そして、Ｉ／Ｏライト時と同様にＤ
ＭＡＣバスリクエスト１０２及びＤＭＡＣバスアクノリ
ッジ１０３が送受信され、ＤＭＡＣ１１はバスの使用権
を獲得する（同ｔ３２，ｔ３３）。
テムバス２０にＩ／Ｏ１３ａのデータを読み出しメモリ
１２に書き込む場合の動作を説明する。まず、ＤＭＡＣ
１１は、アドレス２０２を出力し、Ｉ／Ｏリード２０５
及びメモリライト２０４をアクティブにする（図１０タ
イミングｔ３１）。そして、Ｉ／Ｏライト時と同様にＤ
ＭＡＣバスリクエスト１０２及びＤＭＡＣバスアクノリ
ッジ１０３が送受信され、ＤＭＡＣ１１はバスの使用権
を獲得する（同ｔ３２，ｔ３３）。
【０１０５】これにより、プロセッサ用システムバス制
御部１５と同様に、図７において、Ｉ／Ｏリード２０５
と、アドレス（０）〜（１９）２０２及びメモリライト
２０４とは、それぞれバッファ５５２及び５５０を介し
てＩ／Ｏリード１１０、アドレス（０）〜（１９）２１
及びメモリライト１０６として出力される。
御部１５と同様に、図７において、Ｉ／Ｏリード２０５
と、アドレス（０）〜（１９）２０２及びメモリライト
２０４とは、それぞれバッファ５５２及び５５０を介し
てＩ／Ｏリード１１０、アドレス（０）〜（１９）２１
及びメモリライト１０６として出力される。
【０１０６】図８において、さらに、ＤＭＡＣバスアク
ノリッジ１０３はバッファ６４６及びバッファ６５１を
介してＤＭＡＣリードアクノリッジ１０９として出力さ
れる（同ｔ３４，ｔ３５）。Ｉ／Ｏリード１１０は、バ
ッファ６４４及びインバータ６５７を介してＩ／Ｏ１３
の出力イネーブル端子ＯＥに与えられ、Ｉ／Ｏ１３ａの
データ端子Ｄ０〜Ｄ１５よりバッファ６５０を介してデ
ータ（０）〜（１５）２２としてシステムバス２０に出
力される。アドレス（０）〜（１９）２１は、ラッチ回
路４９４，４８３を介してメモリ１２のアドレス端子Ａ
０〜Ａ１９に与えられる。
ノリッジ１０３はバッファ６４６及びバッファ６５１を
介してＤＭＡＣリードアクノリッジ１０９として出力さ
れる（同ｔ３４，ｔ３５）。Ｉ／Ｏリード１１０は、バ
ッファ６４４及びインバータ６５７を介してＩ／Ｏ１３
の出力イネーブル端子ＯＥに与えられ、Ｉ／Ｏ１３ａの
データ端子Ｄ０〜Ｄ１５よりバッファ６５０を介してデ
ータ（０）〜（１５）２２としてシステムバス２０に出
力される。アドレス（０）〜（１９）２１は、ラッチ回
路４９４，４８３を介してメモリ１２のアドレス端子Ａ
０〜Ａ１９に与えられる。
【０１０７】図６において、メモリライト１０６は、バ
ッファ４９５、ラッチ回路４８４、シフトレジスタ４９
０、インバータ４５７及びＮＡＮＤ回路４６４を介して
メモリ１２のイネーブル端子ＷＥに与えられる。一方、
システムバス２０上のデータ（０）〜（１５）２２は、
バッファ４９６及びラッチ回路４８５を介したメモリ１
２のデータ端子Ｄ０〜Ｄ１５に与えられている。従っ
て、メモリライト１０６によりデータ２２がメモリ１２
に書き込まれることとなる（同ｔ３６）。
ッファ４９５、ラッチ回路４８４、シフトレジスタ４９
０、インバータ４５７及びＮＡＮＤ回路４６４を介して
メモリ１２のイネーブル端子ＷＥに与えられる。一方、
システムバス２０上のデータ（０）〜（１５）２２は、
バッファ４９６及びラッチ回路４８５を介したメモリ１
２のデータ端子Ｄ０〜Ｄ１５に与えられている。従っ
て、メモリライト１０６によりデータ２２がメモリ１２
に書き込まれることとなる（同ｔ３６）。
【０１０８】一方、Ｉ／Ｏ用システムバス制御部１８か
らＤＭＡＣリードアクノリッジ１０９を受けたＤＭＡＣ
用システムバス制御部１７は、上記と同様にしてバッフ
ァ４３及びＤ−ＦＦ７５を介してレディ２０７をＤＭＡ
Ｃ１１に返す（同ｔ２９）。ＤＭＡＣ１１は、動作を終
了する（同ｔ３０）。
らＤＭＡＣリードアクノリッジ１０９を受けたＤＭＡＣ
用システムバス制御部１７は、上記と同様にしてバッフ
ァ４３及びＤ−ＦＦ７５を介してレディ２０７をＤＭＡ
Ｃ１１に返す（同ｔ２９）。ＤＭＡＣ１１は、動作を終
了する（同ｔ３０）。
【０１０９】
【発明の効果】以上説明したように、本発明に係るバス
制御装置によれば、プロセッサ、ＤＭＡＣ等の複数バス
マスタで構成されており、プロセッサとメモリ又はＩ／
Ｏとの間でデータを転送するとき、プロッセッサ用シス
テムバス制御部とメモリ用システムバス制御部又はＩ／
Ｏ用システムバス制御部とが、各入出力信号をアクセス
可能な最小限の時間幅でシステムバスにアクセスするよ
うに構成し、ＤＭＣＡがメモリとＩ／Ｏとの間でデータ
を転送するとき、ＤＭＡＣ用システムバス制御部とメモ
リ用システムバス制御部又はＩ／Ｏ用システムバス制御
部とが、各入出力信号をアクセス可能な最小限の時間幅
でシステムバスにアクセスするように構成したので、ア
クセスタイムが高速で高価なデバイスを用いず、遅いア
クセスタイムのデバイスに影響されることなく、システ
ムバスを効率的に利用することが可能となる。
制御装置によれば、プロセッサ、ＤＭＡＣ等の複数バス
マスタで構成されており、プロセッサとメモリ又はＩ／
Ｏとの間でデータを転送するとき、プロッセッサ用シス
テムバス制御部とメモリ用システムバス制御部又はＩ／
Ｏ用システムバス制御部とが、各入出力信号をアクセス
可能な最小限の時間幅でシステムバスにアクセスするよ
うに構成し、ＤＭＣＡがメモリとＩ／Ｏとの間でデータ
を転送するとき、ＤＭＡＣ用システムバス制御部とメモ
リ用システムバス制御部又はＩ／Ｏ用システムバス制御
部とが、各入出力信号をアクセス可能な最小限の時間幅
でシステムバスにアクセスするように構成したので、ア
クセスタイムが高速で高価なデバイスを用いず、遅いア
クセスタイムのデバイスに影響されることなく、システ
ムバスを効率的に利用することが可能となる。
【０１１０】この結果、他のプロセッサ等がシステムバ
スを使用中に、プロセッサがウエイト状態になること
や、ＤＭＡ転送中に、プロセッサが全くシステムバスに
アクセスことが出来なくなる状態になることを回避で
き、システムの性能を向上することが可能となった。ま
た、アクセスタイムの遅いメモリやＩ／Ｏに引きずられ
て、性能が低下することを防ぐことが可能となった。さ
らに、システムバスを占有した状態でのハングアップ状
態がなくなるため、バスマスタ（プロッセッサ等）相互
間でハングアップした時の救済処置を施すことにより、
さらに信頼の高いシステムを構築することが可能となっ
た。
スを使用中に、プロセッサがウエイト状態になること
や、ＤＭＡ転送中に、プロセッサが全くシステムバスに
アクセスことが出来なくなる状態になることを回避で
き、システムの性能を向上することが可能となった。ま
た、アクセスタイムの遅いメモリやＩ／Ｏに引きずられ
て、性能が低下することを防ぐことが可能となった。さ
らに、システムバスを占有した状態でのハングアップ状
態がなくなるため、バスマスタ（プロッセッサ等）相互
間でハングアップした時の救済処置を施すことにより、
さらに信頼の高いシステムを構築することが可能となっ
た。
【図１】本発明に係るバス制御装置の原理（１）を説明
したブロック図である。
したブロック図である。
【図２】本発明に係るバス制御装置の原理（２）を説明
したブロック図である。
したブロック図である。
【図３】本発明に係るバス制御装置の原理（３）を説明
したブロック図である。
したブロック図である。
【図４】本発明に係るバス制御装置の原理（４）を説明
したブロック図である。
したブロック図である。
【図５】本発明に係るバス制御装置の実施例（１）を示
した論理回路図である。
した論理回路図である。
【図６】本発明に係るバス制御装置の実施例（２）を示
した論理回路図である。
した論理回路図である。
【図７】本発明に係るバス制御装置の実施例（３）を示
した論理回路図である。
した論理回路図である。
【図８】本発明に係るバス制御装置の実施例（４）を示
した論理回路図である。
した論理回路図である。
【図９】本発明の実施例（１）及び（２）の動作例を示
したタイムチャートである。
したタイムチャートである。
【図１０】本発明の実施例（２），（３）及び（４）の
動作例を示したタイムチャートである。
動作例を示したタイムチャートである。
【図１１】一般的なバス制御装置の構成例を示したブロ
ック図である。
ック図である。
【図１２】従来のバス制御装置におけるプロッセッサの
アクセスタイミングを示したタイムチャート図である。
アクセスタイミングを示したタイムチャート図である。
【図１３】従来のバス制御装置におけるＤＭＡＣのアク
セスタイミングを示したタイムチャート図である。
セスタイミングを示したタイムチャート図である。
10a,10b プロセッサ（ＭＰＵ）11 ＤＭＡＣ 12 メモリ 13a,13b 処理回路
（Ｉ／Ｏ） 15 プロッセッサ用システムバス制御部 16 メモリ用システムバス制御部 17 ＤＭＡＣ用システムバス制御部 18 Ｉ／Ｏ用システムバス制御部 20 システムバス 21 アドレスバス 22 データバス 23 制御バス 24 システム制御信号 25 バス制御信号 26 ＤＭＡＣ制御信号 30 プロセッサ用出力
バッファ 31 プロセッサ用ラッチ回路 32 プロセッサ用シス
テムバス同期制御部 33 メモリ用ラッチ回路 34 メモリ制御タイミ
ング生成部 35 メモリ用出力バッファ 36 ＤＭＣＡ用出力バ
ッファ 37 ＤＭＡＣ用システムバス同期制御部 38 Ｉ／Ｏ制御タイミング生成部 39 Ｉ／Ｏ用出力バッファ 340〜351,440〜451,540〜552,640〜651 バッファ 354,454〜457,554,654〜658 インバータ 360〜362,460〜461,560〜562 ＡＮＤ回路 364〜366,464,564〜566,664,665 ＮＡＮＤ回路 368〜372,468, 469,568〜571,668,669 ＯＲ回路 474, 475 ＮＯＲ回路 376〜379,476〜481,576〜578,676 Ｄ−ＦＦ回路 383,483〜486,494〜497 ラッチ回路 388,488〜490,588,688,689 シフトレジスタ 図中、同一符号は同一又は相当部分を示す。
（Ｉ／Ｏ） 15 プロッセッサ用システムバス制御部 16 メモリ用システムバス制御部 17 ＤＭＡＣ用システムバス制御部 18 Ｉ／Ｏ用システムバス制御部 20 システムバス 21 アドレスバス 22 データバス 23 制御バス 24 システム制御信号 25 バス制御信号 26 ＤＭＡＣ制御信号 30 プロセッサ用出力
バッファ 31 プロセッサ用ラッチ回路 32 プロセッサ用シス
テムバス同期制御部 33 メモリ用ラッチ回路 34 メモリ制御タイミ
ング生成部 35 メモリ用出力バッファ 36 ＤＭＣＡ用出力バ
ッファ 37 ＤＭＡＣ用システムバス同期制御部 38 Ｉ／Ｏ制御タイミング生成部 39 Ｉ／Ｏ用出力バッファ 340〜351,440〜451,540〜552,640〜651 バッファ 354,454〜457,554,654〜658 インバータ 360〜362,460〜461,560〜562 ＡＮＤ回路 364〜366,464,564〜566,664,665 ＮＡＮＤ回路 368〜372,468, 469,568〜571,668,669 ＯＲ回路 474, 475 ＮＯＲ回路 376〜379,476〜481,576〜578,676 Ｄ−ＦＦ回路 383,483〜486,494〜497 ラッチ回路 388,488〜490,588,688,689 シフトレジスタ 図中、同一符号は同一又は相当部分を示す。
Claims (10)
- 【請求項１】プロセッサとメモリがシステムバスに共通
接続されたバス制御装置において、 該プロセッサと該システムバスの間に設けられたプロセ
ッサ用出力バッファと、 該プロセッサ用出力バッファを制御することにより該プ
ロセッサの出力信号をアクセス可能な最小限の時間幅で
該システムバスにアクセスするプロッセッサ用システム
バス制御部と、 該システムバスと該メモリの間に設けられたメモリ用ラ
ッチ回路と、 該メモリ用ラッチ回路の入力タイミング制御することに
より該システムバス上の該出力信号を保持し、該出力信
号がメモリ書込を示すとき、該メモリの書込信号に変換
するメモリ用システムバス制御部と、 を有することを特徴としたバス制御装置。 - 【請求項２】請求項１において、 さらに、該メモリと該システムバスの間にメモリ用出力
バッファと、 該システムバスと該プロセッサの間にプロセッサ用ラッ
チ回路と、 を有し、 該メモリ用システムバス制御部が、該出力信号がメモリ
読出を示すとき、該メモリのアクセスタイムを考慮した
読出信号に変換し、該メモリ用出力バッファを制御する
ことにより該メモリの出力データが安定したとき、該シ
ステムバスにアクセス可能な最小限の時間幅で該出力デ
ータをアクセスし、 該プロッセッサ用システムバス制御部が、該プロセッサ
用ラッチ回路の入力タイミングを制御することにより該
データ信号を保持し、該プロッセッサに読み込ませる、 ことを特徴としたバス制御装置。 - 【請求項３】ＤＭＡＣ、メモリ、及び処理回路がシステ
ムバスに共通接続されたバス制御装置において、 該ＤＭＡＣと該システムバスの間に設けられたＤＭＡＣ
用出力バッファと、 該ＤＭＡＣ用出力バッファを制御することにより該ＤＭ
ＡＣの出力信号をアクセス可能な最小限の時間幅で該シ
ステムバス上にアクセスするＤＭＣＡ用システムバス制
御部と、 該システムバスと該メモリの間に設けられたメモリ用ラ
ッチ回路と、 該メモリ用ラッチ回路を制御することで該システムバス
上の該出力信号を記憶し、該出力信号がメモリ読出を示
すとき、該出力信号を該メモリのアクセスタイムを考慮
した読出信号に変換し、該メモリの出力データが安定し
たとき、該出力データ信号をアクセス可能な最小限の時
間幅で該システムバス上にアクセスするメモリ用システ
ムバス制御部と、 該出力信号がデータ書込を示すとき、外該システムバス
にアクセスして該出力データ信号を該処理回路に書き込
む処理回路用システムバス制御部と、 を有することを特徴としたバス制御装置。 - 【請求項４】ＤＭＡＣ、メモリ、及び処理回路がシステ
ムバスに共通接続されたバス制御装置において、 該ＤＭＡＣと該システムバスの間に設けられたＤＭＡＣ
用出力バッファと、 該ＤＭＡＣ用出力バッファを制御することにより該ＤＭ
ＡＣの出力信号をアクセス可能な最小限の時間幅で該シ
ステムバス上にアクセスするＤＭＣＡ用システムバス制
御部と、 該処理回路と該システムバスの間に設けられた処理回路
用出力バッファと、 該出力信号が処理回路読出を示すとき、処理回路用出力
バッファを制御することより該処理回路の出力データを
アクセス可能な最小限の時間幅で該システムバス上にア
クセスする処理回路用システムバス制御部と、 該システムバスと該メモリの間に設けられたメモリ用ラ
ッチ回路と、 該メモリ用ラッチ回路を制御することで該システムバス
上の該出力データを記憶し、該メモリのアクセスタイム
を考慮したメモリ書込信号に変換するメモリ用システム
バス制御部と、 を有することを特徴としたバス制御装置。 - 【請求項５】プロセッサと処理回路が、システムバスに
共通接続されたバス制御装置において、 該プロセッサと該システムバスの間に設けられたプロセ
ッサ用出力バッファと、 該プロセッサ用出力バッファを制御することにより該プ
ロセッサの出力信号をアクセス可能な最小限の時間幅で
該システムバスにアクセスするプロッセッサ用システム
バス制御部と、 該システムバス上の該出力信号が処理回路書込を示すと
き、該出力信号を書込信号に変換する処理回路用システ
ムバス制御部と、 を有することを特徴としたバス制御装置。 - 【請求項６】プロセッサと処理回路が、システムバスに
共通接続されたバス制御装置において、 該処理回路とシステムバスの間に設けられた処理回路用
出力バッファと、 該処理回路用出力バッファを制御することにより該処理
回路の出力データをアクセス可能な最小時間幅で該シス
テムバスにアクセスする処理回路用システムバス制御部
と、 該システムバスと該プロセッサの間に設けられたプロセ
ッサ用ラッチ回路と、 該プロセッサ用ラッチ回路を制御することにより、該シ
ステムバス上の該出力データを該プロセッサに読み込ま
せる読込信号を発生するプロセッサ用システムバス制御
部と、 を有することを特徴としたバス制御装置。 - 【請求項７】請求項３又は５において、 該システムバスと処理回路の間にさらに処理回路用ラッ
チ回路を有し、 部該処理用システムバス制御装置が、処理回路用ラッチ
回路を制御することにより該システムバス上の該信号を
一時記憶し該処理回路のアクセスタイムを考慮した書込
信号に変換することを特徴としたバス制御装置。 - 【請求項８】請求項１乃至６のいずれかにおいて、 該システムバスのバスマスタが、サイクルを終了しない
ときで該システムバスにアクセスしていないとき、別の
バスマスタが該システムバスにアクセスできることを特
徴としたバス制御装置。 - 【請求項９】請求項７において、 該バスマスタが、プロッセッサ、メモリ、ＤＭＡＣ及び
処理部のいずれかであることを特徴としたバス制御装
置。 - 【請求項１０】請求項１、３及び４のいずれかにおい
て、 該メモリ用ラッチ回路がＦＩＦＯであることを特徴とし
たバス制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10070544A JPH11272606A (ja) | 1998-03-19 | 1998-03-19 | バス制御装置 |
| US09/232,604 US6493775B2 (en) | 1998-03-19 | 1999-01-19 | Control for timed access of devices to a system bus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10070544A JPH11272606A (ja) | 1998-03-19 | 1998-03-19 | バス制御装置 |
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Family
ID=13434577
Family Applications (1)
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|---|---|---|---|
| JP10070544A Pending JPH11272606A (ja) | 1998-03-19 | 1998-03-19 | バス制御装置 |
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-
1999
- 1999-01-19 US US09/232,604 patent/US6493775B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7516258B2 (en) | 2005-03-11 | 2009-04-07 | Canon Kabushiki Kaisha | Electronic apparatus and control method |
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| US6493775B2 (en) | 2002-12-10 |
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