JPH11272609A

JPH11272609A - シリアルデ―タ転送方法及びこの方法を実装した同期シリアルバスインタフェ―ス

Info

Publication number: JPH11272609A
Application number: JP11037257A
Authority: JP
Inventors: Gilbert Nihouarn; ニューアーンジルベール
Original assignee: Matra Nortel Communications SAS
Current assignee: Nortel Networks France SAS
Priority date: 1998-02-16
Filing date: 1999-02-16
Publication date: 1999-10-08
Also published as: CA2261840A1; DE69919426D1; EP0938048B1; FR2775091B1; EP0938048A1; FR2775091A1; DE69919426T2; US6182175B1

Abstract

(57)【要約】【課題】周辺装置中のあるデータにより速くアクセスす
ることができる新規の同期シリアルパスプロトコルを提
案する。【解決手段】主処理装置(10)と周辺装置(12)の間の同期
シリアルバス(13)が、データ線(BDA)とクロック線(BCL)
を含む。主処理装置(10)がクロック線を所与のロジック
レベルに保持する間にその主処理装置によって供給され
るストローブパルスが、バス(13)上での転送サイクルを
特徴づける。このようにして主処理装置(10)は、周辺装
置(12)のインタフェース(16)のレジスタ内で書込みサイ
クルまたは読出しサイクルを実行できる。サイクルの開
始点においてアドレスを特定することなしにストローブ
パルスが伝送される直接転送モードが、予め特定された
ある場所に対して主処理装置(10)が高速のアクセスを行
えるようにするために備えられる。バス(13)のデータ線
(BDA)とクロック線(BCL)は、別の同期バス(11)のデータ
線及びクロック線と共用できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術】本発明は、直列デジタルデータ伝
送の分野に関する。本発明は、特に、主処理装置（マス
タ）と周辺装置（スレーブ）との間の同期バスと、その
マスタ／スレーブ伝送プロトコルとに関する。

【０００２】

【従来の技術】様々なカテゴリの機器で使用されている
このようなバスの一例は、欧州特許第００５１３３２号
に開示されているいわゆる「Ｉ²Ｃ」バスである。ある
数のクロックサイクルが、１バイトのデータを検索する
ために主処理装置を構成するマイクロプロセッサまたは
マイクロコントローラのために必要とされる（こうした
バスを使用する、フィリップス(PHILIPS)社によって市
販されている参照番号ＰＣＤ３３１６の回路の場合に
は、５８クロックサイクル）。

【０００３】

【発明が解決しようとする課題】本発明の目的は、周辺
装置内のあるデータに対するより高速のアクセスを可能
にする新規の同期シリアルバスプロトコルを提案するこ
とである。

【０００４】

【課題を解決するための手段】したがって本発明は、デ
ータ線とクロック線を含むバスによって互いに接続され
ている主処理装置と周辺装置との間でのシリアルデータ
転送のための方法であって、主処理装置が、アドレス指
定を伴う転送サイクルと直接転送サイクルを含む同期転
送サイクルを、クロック線によって制御し、各サイクル
中において、主処理装置が、クロック線が第１のロジッ
クレベルにある間にデータ線上でストローブパルスを伝
送し、アドレス指定を伴う転送サイクルにおいてストロ
ーブパルスを伝送する前に、主処理装置が、クロック線
上の対応する同期パルスとともに、転送アドレスのビッ
トをデータ線上で伝送し、アドレス指定を伴う転送サイ
クルにおいてストローブパルスを受け取った後で、周辺
装置が、転送アドレスから決定される記憶場所にアクセ
スして、クロック線上の対応する同期パルスと同期した
形で、データ線上に連続的に現れるデータビットの書込
みまたは読出しを行い、直接転送サイクルにおいてスト
ローブパルスを受け取った後で、周辺装置が、直接転送
サイクルに先行して決定された記憶場所にアクセスし、
クロック線上の対応する同期パルスと同期した形で、デ
ータ線上に連続的に現れるデータビットの書込みまたは
読出しを行う方法、を提案する。

【０００５】この転送プロトコルは非常に単純であり、
したがって高速のアクセスを可能にする。この転送プロ
トコルは、周辺装置によるデータ線上のストローブ(str
obe)パルスの検出に基づいている。主処理装置は、サイ
クル中のストローブパルスの位置によって、および／ま
たは、ストローブパルスの前にデータ線上で出力される
選択ビットを用いることによって、および／または、ア
ドレスビットをデコードすることによって、異なる転送
モードを識別する。

【０００６】直接転送モードにおいては主処理装置がア
ドレスビットを与えず、しかも所望のデータが予め選択
されているので、この直接転送モードによって、周辺装
置内の複数の記憶場所（ストレージロケーション）に対
する非常に高速なアクセスが可能にされる。

【０００７】直接転送モードにおいて伝送データビット
が得られる記憶場所が、予め決められた固定された記憶
場所であることが可能であり、このことが、周辺装置の
バスインタフェースの構造が最大限に単純化されること
を可能にし、したがって、そのバスインタフェースのコ
ストが最小化されることを可能にする。

【０００８】記憶場所が、先行する書込み（ライト）サ
イクル中に主処理装置によって供給されるデータからそ
のアドレスが得られる場所であることも可能である。こ
の場合、周辺装置において様々なタイプのデータを読み
取るために、直接読出し（ダイレクトリード）サイクル
が、主処理装置によって実行されることが可能である。
こうして読み取られるビットの数も、先行する書込みサ
イクル中に主処理装置によって設定されるパラメータで
あることができる。

【０００９】特に、直接読出しモードは、主処理装置に
よる何らかの割込みの高速な処理に使用されることがで
きる。

【００１０】提案されているバスの別の利点は、このバ
スが、主処理装置と他のエンティティとの間でのデータ
交換のための別のプロトコルにしたがって動作するバス
とともにそのデータ線およびクロック線を共有すること
が可能であるということである。

【００１１】本発明の別の側面では、本発明は、データ
線とクロック線を含むバスにより主処理装置によって制
御される周辺装置のための同期シリアルバスインタフェ
ースであって、バスのクロック線が第１のロジックレベ
ルにある間にバスのデータ線上で生じるストローブパル
スを検出するための、ストローブパルス検出手段と、デ
ータ線に接続されたシリアルデータ入力を有し、バスの
クロック線によってタイミングがとられる第１のシフト
レジスタと、第１のシフトレジスタのシリアルデータ出
力またはデータ線に接続されているシリアルデータ入力
を有し、かつ、バスのクロック線に接続されている入力
とバイナリ選択信号を受ける別の入力とを有する排他的
ＯＲゲートの出力によってタイミングがとられる、第２
のシフトレジスタと、一方では第２のシフトレジスタの
シリアルデータ出力に接続されており、他方ではバスの
データ線に接続されている、出力スイッチと、検出され
たストローブパルスが属している各々の転送サイクルを
識別するように、ストローブパルスが検出される時に第
１のシフトレジスタの内容を分析するための転送サイク
ル識別手段と、書込みレジスタであって、バイナリ選択
信号がに保持され、出力スイッチが開位置に維持され、
かつ、ストローブパルスの検出後に書込みアドレスによ
って示されるその書込みレジスタに第２のシフトレジス
タの内容をパラレル転送する、アドレス指定を伴う書込
みサイクルの識別が完了した時に、第１のシフトレジス
タから得られる書込みアドレスからアドレス指定が可能
な書込みレジスタと、読出しレジスタであって、ストロ
ーブパルスの検出後に、読出しアドレスによって示され
るその読出しレジスタの内容の少なくとも一部分を第２
のシフトレジスタにパラレル転送することと、出力スイ
ッチに第２のシフトレジスタの内容をシリアル転送する
こととが続き、そのシリアル転送中はバイナリ選択信号
が「１」に設定されかつ出力スイッチが閉じられてい
る、読出しサイクルの識別が完了した時に、読出しアド
レスからアドレス指定が可能な読出しレジスタと、アド
レス指定を伴う読出しサイクルの識別が完了した時に第
１のシフトレジスタから読出しアドレスを得るともに、
直接読出しサイクルの識別が完了した時に予め特定され
ている読出しアドレスを供給するための転送サイクル管
理手段と、を含む同期シリアルバスインタフェース、を
提案する。

【００１２】本発明の他の特徴と利点とが、添付図面を
参照する形で行われる下記の非限定的な実施の形態の説
明において、明らかになるだろう。

【００１３】

【発明の実施の形態】図１は、マイクロプロセッサ１０
によって構成されている主処理装置によってその全般的
動作が制御されるシステム機器を概略的に示す。マイク
ロプロセッサ１０は、例えばデータ線ＳＤＡとクロック
線ＳＣＬとを含むＩ²Ｃバス（ＥＰ−Ｂ−００５１３３
２参照）によって例示されるような公知のタイプのシリ
アルバス１１によって、システム機器のある数の装置
（不図示）を制御する。

【００１４】別の周辺装置１２が、マイクロプロセッサ
１０によって、本発明にしたがって動作するシリアルバ
ス１３を通して制御される。

【００１５】本発明の適用例として、システム機器は、
キーボード、表示スクリーンおよび様々なインタフェー
スのような装置をマイクロプロセッサ１０がＩ²Ｃバス
１１によって制御する、電話であってもよい。装置１２
は、電話回線の監視と、ネットワークオペレータによっ
て提供される洗練されたサービスに関連した特定のデー
タの処理とのためにだけ専用に使用される構成要素であ
る。

【００１６】この種の用途では、構成要素のコストは可
能な限り低くなければならず、特に、マイクロプロセッ
サ内の入力／出力ピンの個数を可能な限り減少させるこ
とができることが望ましい。このために、装置１０と装
置１２との間の交換媒体として働くバス１３が、図１に
ＢＤＡおよびＢＣＬとしても示されている汎用バス１１
のデータ線とクロック線とを借用する。後述のプロトコ
ルは、これらの線上における曖昧性を防止する。

【００１７】これに加えて、バス１３は、割込み要求を
送ることによって周辺装置１２がマイクロプロセッサ１
０に対して特定のイベントを示すことを可能にする、割
込み線ＩＮＴを有する。

【００１８】周辺装置１２の動作回路１５とバス１３と
の間に備えられているバスインタフェースは、入力／出
力モジュール１６と割込み処理モジュール１７とを含
む。モジュール１７は、ｎ個のイベントから構成される
イベント群に関連した個々の割込み信号ＩＲＱ₁−ＩＲ
Ｑ_nを回路１５から受け取る。イベントの検出がＩＮＴ
線上での割込み要求の送出をトリガする。モジュール１
７は、モジュール１６のステータス（状態）レジスタ内
への、信号ＩＲＱ₁−ＩＲＱ_nの状態に対応するｎビット
の格納を制御する。ＩＮＴ線上で受信される割込み要求
に応答して、マイクロプロセッサ１０は、その割込みの
発生源を発見するために、また、どの割込みプログラム
が実行されるべきであるかを決定するために、状態レジ
スタを読出す。

【００１９】電話に対する応用例では、割込み信号ＩＲ
Ｑ₁−ＩＲＱ_nに関連付けられているイベント群は、例え
ば、電話回線上の鳴動（リンギング）の検出や回線電圧
の存在の検出、特定のサービスに関連して電話回線上で
ネットワークによって伝送される様々な信号の検出を含
む。

【００２０】図２から図４において最初の２つ線は、周
辺装置１２からのデータ転送または周辺装置１２に対す
るデータ転送をトリガするために、どのようにマイクロ
プロセッサ１０がバス１３の線ＢＣＬ，ＢＤＡとを制御
するかを示している。各々の場合に、バス１３の使用
が、クロック線ＢＣＬは所与のロジックレベルにある間
に転送サイクルにおいてデータ線ＢＤＡに表われるスト
ローブパルスによって知らされる。上記の例では、この
ロジックレベルはレベル「１」であり、ストローブパル
スはロジックレベル「０」であり、すなわち、ストロー
ブパルスは立ち下がりエッジで始まって立上りエッジで
終わり、かつ、ＢＣＬ＝１である間にこれら２つのエッ
ジが発生する。

【００２１】アドレス指定（アドレッシング）を伴う書
込み（リード）サイクル（図２）においては、クロック
線ＢＣＬ上の、各々のパルスが立上りエッジで始まり立
ち下がりエッジで終わるｎ＋ｍ＋１個（ここで示す例で
はｎ＝８かつｍ＝４である）の規則的な同期パルスによ
って、ストローブパルスは先行されている。データ線Ｂ
ＣＬ上でのロジックレベルの変化は、これらｎ＋ｍ＋１
個の同期パルス中は許可されず（ＢＣＬ＝１）、これら
のパルスの合間においてだけ許可される（ＢＣＬ＝
０）。書込みサイクル中に伝送される最初のｎ＝８個の
ビットは、マイクロプロセッサ１０によって桁Ｄ７−Ｄ
０の降順に伝送される、書き込まれるべきバイトを形成
するデータビットである。後続のｍ＝４個のビットＡ３
−Ａ０は、先行バイトを記憶するための書込みアドレス
である。ストローブパルスの直前に位置する最後のビッ
トＲＷは、その値ＲＷ＝０によって、現在のサイクルが
書込みサイクルであることを示す。

【００２２】アドレス指定を伴う読出し（リード）サイ
クル（図３）では、クロック線ＢＣＬ上においてｍ＋１
個の同期パルスがストローブパルスに先行し、ｍ＋１個
のビットがマイクロプロセッサによってデータ線ＢＤＡ
上を上述のように伝送される。これらのビットの最初の
ｍ＝４個が、マイクロプロセッサによって要求されるデ
ータに関する読出しアドレスＡ３−Ａ０を形成する。ス
トローブパルスの直前に位置する最後のビットＲＷは、
その値ＲＷ＝１によって、現在のサイクルがアドレス指
定を伴う読出しサイクルであることを示す。

【００２３】アドレス指定を伴う読出しサイクルにおい
ては、ストローブパルスの後に、マイクロプロセッサ１
０が線ＢＣＬ上でｎ＝８個の同期パルスを伝送し、周辺
装置１２のモジュール１６が、読出しバイトのｎ＝８個
のビットを線ＢＤＡ上で桁Ｄ７−Ｄ０の降順で連続的に
送出することによって、その同期パルスに対して応答す
る。上述のように、これらｎ個のデータビットの伝送
は、これらのビットの間の遷移が、クロック線が状態Ｂ
ＣＬ＝０である時に生じるように、行われる。

【００２４】直接読出し（ダイレクトリード）サイクル
（図４）では、そのサイクルの開始点において、ストロ
ーブパルスがマイクロプロセッサによって伝送される。
このストローブパルスの後で、プロセッサ１０が、ｐ個
の同期パルスをクロック線ＢＣＬ上に供給し、周辺装置
１２は、上述と同じ（ＢＣＬ＝０である間にビット間の
遷移が生じる）ように線ＢＤＡ上でｐ個のデータビット
ｄ１−ｄ０を伝送することによって、それらの同期パル
スに応答する。

【００２５】図４の例では、ｐ＝２である特定の事例が
示されている。例えば、ｐ＝２個のビットｄ１−ｄ０
が、上記入力／出力モジュールのレジスタ１６内の予め
決められた固定したアドレスから読み取られる。

【００２６】電話に対する応用例では、直接読出しサイ
クルで読出されるｐ＝２個のビットは、それぞれ、電話
回線上の鳴動の検出とライン電圧の存在とを示すステー
タスレジスタの２個のビットであってもよい。これらの
２個のビットは、マイクロプロセッサ１０が適切な応答
を行うために非常な緊急性を必要とするかもしれないデ
ータに相当する。したがって、マイクロプロセッサ１０
がＩＮＴ線上で割込み要求を受け取る時には、マイクロ
プロセッサ１０は、これら２個のビットの値を発見し、
これらのビットが割込みの発生源を実際に示す場合には
最短時間で適切な応答を行うように、非常に高速のラン
タイムで直接読出しサイクルをトリガすることが可能で
ある。これとは反対の場合には、マイクロプロセッサ１
０は、その他のステータス（状態）ビットを発見して割
込みの発生源を識別するように、ステータスレジスタ内
のアドレス指定を伴う読出しサイクルをトリガすること
が可能である。

【００２７】数値の例としては（図２を参照）、クロッ
ク周波数が５００ｋＨｚであり、クロック線上のパルス
（ＢＣＬ＝１）の長さがＴ１＝１μｓであり、これらの
パルスが長さＴ２＝１μｓ（ＢＣＬ＝０）によって間隔
を置かれ、ロジックレベル「０」のストローブパルスが
長さＴ３＝１μｓを有し、その間はＢＣＬ＝ＢＤＬ＝１
である待機（スタンバイ）時間Ｔ４＝０．５μｓがスト
ローブパルスの前と後に位置することが可能である。そ
の場合には、アドレス指定を伴う読出しまたは書込みサ
イクルの長さが約１５μｓであり、ｐ＝２である直接読
出しサイクルの長さが約４μｓである。バスがＩ²Ｃプ
ロトコルの制約を受けない場合には、アクセスはさらに
高速とすることができ、その場合にはクロック周波数は
より高い値であることができる。

【００２８】マイクロプロセッサ１０がバス１１／１３
上で転送サイクルを実行していない時には、マイクロプ
ロセッサ１０がクロック線ＳＤＡ／ＢＤＡをロジックレ
ベル「１」に保つ。

【００２９】Ｉ²Ｃバスプロトコル１１の場合には、ク
ロック線ＳＣＬがロジックレベル「１」にある間のデー
タ線ＳＤＡ上の立ち下がりエッジが、転送サイクル開始
を特徴づけ、一方、ＢＣＬ＝１である間のデータ線ＳＤ
Ａ上の立上りエッジｆが、転送完了を特徴づける（図
４）。その結果として、このＩ²Ｃプロトコルにしたが
って、データ線は、クロック線がレベル「１」にある間
は２回以上はロジックレベルを変更しない。したがっ
て、図２から図４によって示されている本発明にしたが
って提案される転送プロトコルは、機器の他の装置を制
御するためにマイクロプロセッサ１０によって使用され
るＩ²Ｃバスプロトコルに関する曖昧性を生じさせず、 − ＳＤＡ／ＢＤＡ，ＳＣＬ／ＢＣＬ線の制御が、上記
２つのバスの共存を確実なものとするマイクロプロセッ
サ１０に帰属し、 − 図２から図４のいずれか１つに示されているように
マイクロプロセッサがバス１３を制御する時には、何も
発生しないはずであるＩ²Ｃサイクルの開始と終了をス
トローブパルスが生じさせるので、Ｉ²Ｃ転送サイクル
がバス１１上では実行されず、かつそのストローブパル
スの外側においてＢＣＬ＝１である間のデータ線ＢＤＡ
の安定性が、Ｉ²Ｃサイクルの開始を生じさせることが
不可能であり、 − Ｉ²Ｃプロトコルによる転送サイクルの実行中に
は、ストローブパルスが周辺装置１２によって受信され
ず、その結果として、バス１３上でのタイミングのずれ
た転送が回避される、ということが理解できる。

【００３０】例えば、周辺装置１２の入力／出力モジュ
ール１６の構造は、図５の図にしたがったものである。
この図では、参照番号１８が、図２に示されているよう
なサイクルの形でマイクロプロセッサ１０が書込みを制
御することが可能であるＭ≦２^m個のｎビットレジスタ
のグループを示しており、こうした書込みが生じるこの
グループ１８のレジスタは、書込みアドレスＡ３−Ａ０
によって選択される。参照番号１９が、図３に示されて
いるようなアドレス指定を伴う読出しサイクルの形でマ
イクロプロセッサ１０がデータ読出しを制御することが
可能であるＭ′≦２^m個のｎビットレジスタのグループ
を示しており、こうした読出しが生じるこのグループ１
９のレジスタは、読出しアドレスＡ３−Ａ０によって選
択される。これらの読出しレジスタ１９は、割込みの管
理のために使用されるステータスレジスタを含む。

【００３１】モジュール１６は、クロック線ＢＣＬ上に
存在する信号の立上りエッジによってタイミングがとら
れるｍ＋１個のカスケード接続されたＤフリップフロッ
プ２０₀−２０_mからなるシフトレジスタを含む。このシ
フトレジスタのデータ入力、すなわち初段のフリップフ
ロップ２０₀のＤ入力が、データ線ＢＤＡに接続されて
いる。モジュール１６は、排他的ＯＲ（排他的論理和：
ＥｘＯＲ）ゲート２１によって供給される信号ＣＣの立
上りエッジによってタイミングがとられるｎ個のカスケ
ード接続されたＤフリップフロップ２０_m+1−２０_m+nか
らなる第２のシフトレジスタを含む。１≦ｉ≦ｍ＋ｎで
あるｉに対して、フリップロップ２０_iのＤ入力が、フ
リップフロップ２０_i-1のＱ出力に接続されている。ゲ
ート２１は、クロック線ＢＣＬに接続された入力を有す
る。ゲート２１の他の入力は、バイナリ選択信号ＣＤを
受け取る。

【００３２】書込みまたはアドレス指定を伴う読出しサ
イクル中に周辺装置１２によってストローブパルスが受
信されるときには、モード選択ビットＲＷがフリップロ
ップ２０₀のＱ出力に現れ、ｍ個のアドレスビットＡ３
−Ａ０が、フリップフロップ２０₁−２０_nのＱ出力に現
れる。

【００３３】ｍビットの補助レジスタは、ｍ個のＤフリ
ップフロップ２２₁−２２_mからなる。１≦ｉ≦ｍである
ｉに対して、フリップロップ２２_iのＤ入力が、フリッ
プフロップ２０_iのＱ出力に接続されている。フリップ
フロップ２２₁−２２_mのＱ出力は、書込みレジスタ１８
のグループと読出しレジスタ１９のグループとに送られ
るｍ個のアドレスビットを供給する。書込みサイクルま
たはアドレス指定を伴う読出しサイクル中にストローブ
パルスが検出された直後に、この補助レジスタ２２₁−
２２_mがアドレスＡ３−Ａ０を受け取るように、Ｄフリ
ップフロップ２２ ₁−２２_mが、ストローブ検出器２４に
よって供給されるＨＯＬＤ（ホールド）信号の立上りエ
ッジによってタイミングがとられる。

【００３４】この検出器２４（図６）は、クロック線Ｂ
ＣＬ上で生じる各々の立ち下がりエッジにおいてロジッ
クレベル「０」にそのＱ出力がリセットされる２つのＤ
フリップフロップ２５，２６を含む。線ＢＣＬは、デー
タ線ＢＤＡ上で生じる立ち下がりエッジによってタイミ
ングがとられるフリップフロップ２５のＤ入力に接続さ
れており、そのＱ出力は上述したＨＯＬＤ信号を送出す
る。このＨＯＬＤ信号は、一方では、データ線ＢＤＡ上
で生じる立上りエッジによってタイミングがとられるフ
リップフロップ２６のＤ入力に向けられ、このフリップ
フロップ２６のＱ出力が検出信号ＳＴＲＩを送出する。
このＳＴＲＩ信号は、各ストローブパルスの終了点で開
始しＢＣＬ線が「０」に戻る時に終了する、ロジックレ
ベル「１」のパルスを有する。

【００３５】ＡＮＤ（論理積）ゲート２８は、フリップ
フロップ２０₀のＱ出力上で得られるＲＷビットの論理
補数とＳＴＲＩ信号を組み合わせて、書込みレジスタ１
８のグループに出力される書込み制御信号ＷＲを生じさ
せる。この信号ＷＲ（図２）は、フリップフロップ２２
_m+1−２２_m+nのＱ出力上で得られるｍ個のアドレスビッ
トＡ３−Ａ０によってその記憶場所が示されるグループ
１８のレジスタ内のフリップフロップ２０_m+1−２０_m+n
のＱ出力上に存在する、ｎ個のビットＤ７−Ｄ０のパラ
レル転送を制御する。

【００３６】別のＡＮＤゲート２９は、信号ＳＴＲＩと
フリップフロップ２０₀のＱ出力上で得られる選択ビッ
トＲＷとを受け取り、読出しサイクル中で類似の挙動を
示す信号ＲＲを生じさせる（図３および図４）。

【００３７】アドレス指定を伴う読出しサイクルを直接
読出しサイクルから区別するために、アドレス指定を伴
う読出しサイクルに関してマイクロプロセッサ１０によ
って除外されるべき読出しアドレスの１つの値が用意さ
れる。例えば、この値は、アドレスビット全てがその場
合に「１」である値である。

【００３８】第１のシフトレジスタ２０₀−２０_mのフリ
ップフロップの各々は、選択先読み（プリセレクショ
ン；pre-selection）信号ＣＰの各々の立ち下がりエッ
ジにおいてそのＱ出力を強制的に論理レベル「１」にす
る働きをする、選択先読み入力Ｐを有する。この信号Ｃ
Ｐは、読出しサイクル管理手段３０に属するＡＮＤゲー
ト３１によって形成されるフィルタによって供給され
る。ＡＮＤゲート３１は次の信号を組み合わせる。

【００３９】− 装置１２に対する汎用リセット信号Ｒ
ＥＳ、 − 書込みサイクル（図２）の終了点で生じるその立上
りエッジが、第１のシフトレジスタのフリップフロップ
２０₁−２０_m内での除外アドレスの書込みと、フリップ
フロップ２０₀内でのＲＷ＝１の書込みとを引き起こ
す、書込み制御信号ＷＲの論理補数、 − 直接読出しサイクルまたはアドレス指定を伴う読出
しサイクルの各々の終了点において、レジスタ２０₀−
２０_m内にＲＷ＝１と除外アドレスとを書き込むため
の、各読出しサイクル（図３および図４）の終了点にお
いて論理レベル「０」のパルスを有する読出しサイクル
信号ＥＯＲＣの終了点、および、 − ＢＣＬ＝１である間に生じるデータ線ＢＤＡ上のロ
ジックレベル変化の場所を示すが、ストローブパルスに
起因するとみなすことができない偽ストローブ検出信号
Ｆ。

【００４０】信号Ｆは、Ｉ²Ｃプロトコルにしたがって
マイクロプロセッサ１０によって制御される転送サイク
ルの終了点において、レジスタ２０₀−２０_m内でのＲＷ
＝１と除外アドレス値との書込みを強制する働きをす
る。この信号Ｆは、図４の左側部分に示されているよう
に、各々のＩ²Ｃ転送サイクルの終了点において立ち下
がりエッジを有する。この信号Ｆは、例えば、ストロー
ブ検出器２４（図６）のＤフリップフロップ２７の反転
出力

【００４１】

【外１】によって供給される。このフリップフロップ２７は、ク
ロック線ＢＣＬ上で生じる各々の立ち下がりエッジにお
いて「０」にリセットされる。線ＢＣＬは、データ線Ｂ
ＤＡ上で生じる立上りエッジによってタイミングがとら
れるフリップフロップ２７のＤ入力に接続されている。

【００４２】マイクロプロセッサ１０が各々の時点で直
接読出しサイクルの実行を決定することが可能であるよ
うに、選択先読み信号ＣＰの整形（シェーピング）が行
われる。

【００４３】現在の転送サイクルの種類を識別するため
に、ＡＮＤゲート２８，２９が、補助レジスタ２２₁−
２２_mのフリップフロップのＱ出力に接続されている検
出論理回路３３によって完結する。除外アドレス値が
「１１．．．１」である時にｍ個の入力を有するＡＮＤ
ゲートから単純に構成されるこの検出論理回路３３は、
除外アドレスが検出される時には「１」であり、それが
検出されない時には「０」である選択ビットＦＲＭを送
出する。

【００４４】読出しサイクル管理手段３０は、さらに、
ＦＲＭビットによって制御されるアドレススイッチ３４
とタイミングモジュール３５とアドレス管理モジュール
３６とを含む。モジュール３５は、レジスタ１９のグル
ープに供給される読出し制御信号ＲＤを送出する。この
信号ＲＤは、ＡＤＮゲート２９によって送出される信号
ＲＲからのパルスに応答して生成され、図３と図４が示
す通りに、クロックサイクルＢＣＬ中に延長されるその
パルスに対応する。

【００４５】３状態ゲート４０が、第２のシフトレジス
タの最後のフリップフロップ２０_m+ _nのＱ出力にその入
力が接続されておりかつデータ線ＢＤＡにその出力が接
続されている、入力／出力モジュール１６の出力スイッ
チを形成する。この３状態ゲート４０は、ＣＤ＝０であ
る時にオフ（開）状態でありＣＤ＝１である時にオン
（閉）状態であるように、排他的ＯＲゲート２１に供給
されるバイナリ選択信号ＣＤによって制御されることが
可能である。

【００４６】信号ＣＤはタイミングモジュール３５によ
って送出される。信号ＣＤは、バス１３上での転送サイ
クルの外側と書込みサイクル中とにおいては、レベル
「０」のままである。読出しサイクル（図３と図４）中
は、ストローブパルスが検出されるまで、信号ＣＤはレ
ベル「０」のままである。モジュール３５は、ゲート２
９の出力ＲＲ上の立上りエッジを検出する時に、信号Ｃ
Ｄの立上りエッジを発生させ、その後では、クロック線
ＢＣＬ上の後続の同期パルスの終了点まで、信号ＣＤが
「１」に保持される。したがって、モジュール３５は、
ＦＲＭ＝０である時は線ＢＣＬ上でｎ個の同期パルスを
受け取り終わるまで、ＦＲＭ＝１である時はｐ個の同期
パルスを受け取り終わるまで、信号ＣＤを「１」に保
つ。信号ＣＤが「０」に戻る時には（図３および図
４）、サイクル信号ＥＯＲＣの終了点のレベル「０」の
パルスが発生させられる。

【００４７】ＦＲＭ＝０である時には、スイッチ３４が
図５に示されている位置にあり、その結果として、ＲＤ
信号のパルスが、補助レジスタ２２₁−２２_m内に含まれ
るアドレスにおける、グループ１９内のバイトの読出し
を引き起こす。グループ１９内で読み取られたバイトの
ビットが供給される循環シフトモジュール３８は、ＦＲ
Ｍ＝０である時に非活性化させられ、このことは、シフ
トレジスタ２０_m+1−２０_m+nへのこれらのビットのパラ
レル転送を可能にする。最初に、そのバイト中の最上位
ビットがゲート４０を経由してデータ線ＢＤＡ上に供給
され、一方、そのバイトのその他のビットは、第２のシ
フトレジスタのフリップフロップ２０ _m+2−２０_m+n内に
ロードされる。その他のビットは、その後で、クロック
ＢＣＬの後続する同期パルスに応答して、データ線ＢＤ
Ａ上でシリアルに送出される。排他的ＯＲゲート２１に
よるこのクロックの反転が、ＢＣＬ＝１である時間期間
内においてデータ安定性が確保されることを可能にす
る。

【００４８】直接読出しサイクルでは、スイッチ３４
が、アドレス管理モジュール３６から読出しアドレスａ
を得るための位置にされる。このアドレスａが固定され
ている時には、モジュール３６は、スイッチ３４に定数
ａを供給する接続に変更される。直接読出しサイクル中
に読み取られるｐ個のビットが常にグループ１９のレジ
スタの中の１つのレジスタの最上位のｐ個のビットであ
る場合には、シフトモジュール３８は不要である。そう
でない場合には、データ線ＢＤＡに対して所要ビットを
送出するために、δビットの所要シフトを生じさせるよ
うに、シフトモジュール３８がＦＲＭ＝１によって活性
化される。

【００４９】直接読出しサイクル中に転送されるべきビ
ットの個数として、グループ１９のレジスタのサイズｎ
よりも大きい数ｐを選択することが可能である。この場
合には、タイミングモジュール３５がｎ個の同期パルス
ごとに読出し制御信号ＲＤを再活性化させ、それによっ
て、（基本的にカウンタからなる）モジュール３６によ
って供給されるアドレスの増加（インクリメント）と、
その増加されたアドレスによって指定されるグループ１
９の新たなレジスタの内容の、シフトレジスタ２０_m+1
−２０_m+nに対するパラレル転送とを生じさせなければ
ならないという点を除いて、動作は上記の動作と同一で
ある。

【００５０】パラメータｐ（直接読出しサイクル中に転
送されるビット数）、パラメータａ（開始アドレス）、
およびパラメータδ（可能なシフト）が、上述の例の場
合と同様に固定されることができる。これらのパラメー
タは、マイクロプロセッサ１０によってプログラム可能
なパラメータであってもよい。この場合には、パラメー
タｐ，ａ，δをそれぞれ使用するモジュール３５，３
６，３８が、グループ１８の書込みレジスタの１つから
これらのパラメータを得る。これらのパラメータのいず
れかを変更するために、マイクロプロセッサ１０は、そ
のマイクロプロセッサ１０がそのアドレスを知っている
当のレジスタにおいて、単純に書込みサイクルを実行す
ることが可能である。

【００５１】図７に示されている別の実施の形態では、
アドレス指定を伴わない直接転送サイクルが、読出しサ
イクルだけに限定されない。直接書込み（ダイレクトラ
イト）サイクルも可能である。これに加えて、この実施
の形態では、モード選択ビットＲＷがマイクロプロセッ
サによって伝送されない。読出しサイクルと書込みサイ
クルとの区別は、ストローブパルス検出時に補助レジス
タ２２₁−２２_m内に存在するアドレスをデコードするこ
とに基づいて行われる。

【００５２】図７に示されている入力／出力モジュール
は、図５の入力／出力モジュールと共通の要素を数多く
有し、これらの共通要素は同一の参照番号で示されてい
る。ＲＷビットがもはや考慮される必要がないので、バ
ス１３のデータ線ＢＤＡにその入力が接続されている第
１のシフトレジスタは、１つのフリップフロップを欠い
ている。フリップフロップ２０₁−２０_mはそのまま残っ
ており、同じ形で補助レジスタのフリップフロップ２２
₁−２２_mに接続されている。

【００５３】補助レジスタのパラレルｍビット出力が、
ストローブ検出器２４によって出力されるＳＴＲＩ信号
も受け取るサイクルタイプ検出ロジック回路５０に接続
されている。ロジック回路５０は、この回路がＳＴＲＩ
信号のパルスを受け取る時に、補助レジスタ２２₁−２
２_m内に含まれるアドレスをデコードする。このデコー
ドは、予め定義された規則にしたがっている。非限定的
な例としては、こうした規則は、(i)形式「１ｘ
ｘ．．．ｘ」（各々のｘが０または１である）を有する
アドレスが、アドレス指定を伴う読出しサイクルにおい
てマイクロプロセッサによって使用され、(ii)形式「０
ｘｘ．．．ｘ」を有するアドレスが、アドレス指定を伴
う書込みサイクルで使用され、(iii)アドレス「１１
１．．．１」が、補助レジスタ２２₁−２２_m内でのその
存在が直接読出しサイクルを特徴づけることになる除外
読出しアドレスであり、(iv)アドレス「０１１．．．
１」が、補助レジスタ２２₁−２２_m内でのその存在が直
接書込みサイクルを特徴づけることになる除外書込みア
ドレスである、から構成することができる。この特定の
場合には、書込みアドレス指定可能記憶場所(write-add
ressable location)と同じ数の読出しアドレス指定可能
記憶場所(read-addressable location)が存在する。ロ
ジック回路５０内のデコードテーブル（必要に応じてマ
イクロプロセッサ１０によってプログラム可能である）
は、より一般的に、読出しおよび／または書込みサイク
ル中にアクセス可能な記憶領域のあらゆる組み合わせを
可能にする。

【００５４】読出しサイクル（直接読出しサイクルまた
はアドレス指定を伴う読出しサイクル）の検出時には、
ロジック回路５０が、上述の実施の形態で説明されてい
る役割と同じ役割を有するＲＲ信号中に論理レベル
「１」のパルスを生じさせる（図９と図１０を参照）。
書込みサイクル（直接書込みサイクルまたはアドレス指
定を伴う書込みサイクル）の検出時には、ロジック回路
５０が、同様に、図８と図１１に示されているように、
ＷＷ信号中に論理レベル「１」のパルスを生じさせる。
各直接転送サイクルにおいては、ロジック回路５０は、
さらに信号ＦＭを活性化させる。この信号ＦＭの役割
は、上述の実施の形態のＦＲＭ信号の役割と同様である
（信号ＦＭは、特に、読出しまたは書込みアドレスＡを
送出するアドレススイッチ３４と、場合に応じて、シフ
トモジュール３８とを制御する）。

【００５５】図７に示されているように、検出ロジック
回路５０は、さらに、補助レジスタ２２₁−２２_m内の幾
つかの特定のアドレスの検出に応答して、制御信号Ｃ
１，Ｃ２，…を生じさせることも可能である。このタイ
プのデコードは、線ＢＤＡ上で明示的にデータを転送す
る必要なしに、周辺装置１２の特定の要素に対して制御
信号を伝送することを可能にする。

【００５６】検出ロジック回路５０によって出力される
信号ＦＭ，ＲＲ，ＷＷは、転送サイクル管理手段３０の
一部を形成し、かつ、図５を参照して説明されているモ
ジュール３５の役割と同様の役割を果たす、転送タイミ
ングモジュール５２に供給される。このモジュール５２
は、レジスタアレイ１９，１８に供給される読出し制御
信号ＲＤと書込み制御信号ＷＲとを生成する。モジュー
ル５２による信号ＲＤ，ＣＤ，ＥＯＲＣの生成は上述の
信号生成と同じである（図９および図１０）。

【００５７】書込み制御信号ＷＲの生成は、ここで考察
されている実施の形態においては、書き込まれたデータ
Ｄ７−Ｄ０またはｄ１−ｄ０が、ストローブパルスの後
に、マイクロプロセッサ１０によってデータ線ＢＤＡ上
を伝送される、ということを考慮に入れている。したが
って、アドレス指定を伴う書込みサイクル（ＦＭ＝０）
では、モジュール５２が、クロックＢＣＬのｎサイクル
分だけＷＲ信号の活性化を遅延させる（図８）。直接書
込みサイクルの場合には、この遅延は、クロックＢＣＬ
のｐサイクル分である（図１１）。

【００５８】第２のレジスタ２０_m+1−２０_m+nの中に書
き込まれるべきデータビットをロードすることを可能に
するために、フリップフロップ２０_m+1のＤ入力からな
るそのレジスタのシリアル入力が、図７に示されている
ように、データ線ＢＤＡに直接接続されている。さらに
別の実施の形態では、フリップフロップ２０_m+1のＤ入
力が、スイッチの位置に応じて、フリップフロップ２０
_mのＱ出力またはデータ線ＢＤＡのどちらかに接続され
ることも可能である。このスイッチは、例えば、書込み
サイクル中のストローブパルスの前または後にプロセッ
サ１０がデータを伝送するかどうかをプロセッサ１０が
動的に決定することを可能にするように、マイクロプロ
セッサ１０からの符号化されたコマンドに応答して検出
ロジック回路５０によって出力される制御ビットＣ１ま
たはＣ２によって、制御されることが可能である。

【００５９】図１１に示されているように、アドレスの
符号化に関して上記で検討されている特定の事例では、
マイクロプロセッサ１０は、そのマイクロプロセッサが
直接書込みサイクルにおいてストローブパルスの伝送の
直前に線ＢＣＬ上にクロックサイクルを発生させるのと
同時に、データ線ＢＤＡ上に「０」のビットを供給す
る。これは、直接読出しサイクルを特徴づけるデフォル
トのアドレス「１１１．．．１」を、直接書込みサイク
ルを特徴づけるアドレス「０１１．．．１」に変化させ
るように、フリップフロップ２０₁，２２₁中へのビット
０のロードを可能にし、それによって検出ロジック回路
５０が適切なデコードを行うことが可能になる。

【００６０】直接転送（読出しまたは書込み）サイクル
に関連したビットの個数ｐが、アレイ１８，１９のレジ
スタのサイズｎよりも多い場合には、上記の例の場合と
同様に、制御信号ＲＤまたは制御信号ＷＤが周期的に再
活性化され、アドレスカウンタ３６が、信号ＲＤおよび
信号ＷＲを受け取るＯＲゲート５４の出力によって増加
（インクリメント）される。したがって、マイクロプロ
セッサが、同じ直接転送サイクル中に複数のレジスタに
アクセスすることが可能である。

【００６１】直接書込みサイクルに関連したビットの位
置におけるシフトδが与えられることも可能である。こ
のために、モジュール３８と同様にＦＭビットによって
制御される循環シフトモジュール５６が、レジスタ２０
_m+1−２０_m+nと書込みレジスタアレイ１８との間に備え
られている。さらに、このモジュール５６は、アドレス
指定されたレジスタの非該当記憶場所における書込み動
作を禁止するように、直接書込みサイクルに関連したビ
ットの個数ｐも受け取る。

【図面の簡単な説明】

【図１】本発明を実装した機器のブロック図である。

【図２】本発明による方法の一実施例において実行され
る書込みサイクルを示すタイミングチャートである。

【図３】本発明による方法の一実施例において実行され
るアドレス指定を伴う読出しサイクルを示すタイミング
チャートである。

【図４】本発明による方法の一実施例において実行され
る直接読出しサイクルを示すタイミングチャートであ
る。

【図５】本発明を実装したインタフェースの入力／出力
モジュールの一例の図である。

【図６】図５に示すモジュールのストローブ検出器の一
実施形態の詳細を示す図である。

【図７】本発明によるインタフェースの入力／出力モジ
ュールの別の例を示す図である。

【図８】本発明による方法の別の実施例において実行さ
れる書込みサイクルを示すタイミングチャートである。

【図９】本発明による方法の別の実施例において実行さ
れるアドレス指定を伴う読出しサイクルを示すタイミン
グチャートである。

【図１０】本発明による方法の別の実施例において実行
される直接読出しサイクルを示すタイミングチャートで
ある。

【図１１】本発明による方法の別の実施例において実行
される直接書込みサイクルを示すタイミングチャートで
ある。

【符号の説明】

１０マイクロプロセッサ１１，１３シリアルバス１２周辺装置１５動作回路１６入力／出力回路１７割込み処理モジュール１８，１９レジスタ群２４ストローブ検出器３０読出しサイクル管理手段３３，５０検出ロジック回路３５タイミングモジュール３６アドレス管理モジュール３８シフトモジュール５２転送タイミングモジュール５６循環シフトモジュール

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１１年４月６日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【請求項２０】データ線（ＢＤＡ）とクロック線（Ｂ
ＣＬ）を含むバス（１３）により主処理装置（１０）に
よって制御される周辺装置（１２）のための同期シリア
ルバスインタフェースであって、前記バスの前記クロック線が第１のロジックレベルにあ
る間に前記バスの前記データ線上で生じるストローブパ
ルスを検出するための、ストローブパルス検出手段（２
４）と、前記データ線に接続されたシリアルデータ入力を有し、
前記バスの前記クロック線によってタイミングがとられ
る第１のシフトレジスタ（２０₀−２０_m；２０ ₁−２
０_m）と、前記第１のシフトレジスタの前記シリアルデータ出力ま
たは前記データ線に接続されているシリアルデータ入力
を有し、かつ、前記バスの前記クロック線に接続されて
いる入力とバイナリ選択信号（ＣＤ）を受ける別の入力
とを有する排他的ＯＲゲートの出力によってタイミング
がとられる、第２のシフトレジスタ（２０_m+1−２
０_m+n）と、一方では前記第２のシフトレジスタの前記シリアルデー
タ出力に接続されており、他方では前記バスの前記デー
タ線に接続されている、出力スイッチ（４０）と、検出されたストローブパルスが属している各々の転送サ
イクルを識別するように、ストローブパルスが検出され
る時に前記第１のシフトレジスタの内容を分析するため
の転送サイクル識別手段（２８，２９，３３；５０）
と、書込みレジスタであって、前記バイナリ選択信号が
「０」に保持され、前記出力スイッチが開位置に維持さ
れ、かつ、前記ストローブパルスの検出後に前記書込み
アドレスによって示される前記書込みレジスタに前記第
２のシフトレジスタの内容をパラレル転送する、アドレ
ス指定を伴う書込みサイクルの識別が完了した時に、前
記第１のシフトレジスタから得られる書込みアドレスか
らアドレス指定が可能な書込みレジスタ（１８）と、読出しレジスタであって、前記ストローブパルスの検出
後に、前記読出しアドレスによって示される前記読出し
レジスタの内容の少なくとも一部分を前記第２のシフト
レジスタにパラレル転送することと、前記出力スイッチ
に前記第２のシフトレジスタの内容をシリアル転送する
こととが続き、そのシリアル転送中は前記バイナリ選択
信号が「１」に設定されかつ前記出力スイッチが閉じら
れている、読出しサイクルの識別が完了した時に、読出
しアドレスからアドレス指定が可能な読出しレジスタ
（１９）と、アドレス指定を伴う読出しサイクルの識別が完了した時
に前記第１のシフトレジスタから読出しアドレスを得る
ともに、直接読出しサイクルの識別が完了した時に予め
特定されている読出しアドレス（ａ）を供給するための
転送サイクル管理手段（３０）と、を含む同期シリアル
バスインタフェース。

Claims

【特許請求の範囲】【請求項１】データ線（ＢＤＡ）とクロック線（ＢＣ
Ｌ）を含むバス（１３）によって互いに接続されている
主処理装置（１０）と周辺装置（１２）との間でのシリ
アルデータ転送のための方法であって、前記主処理装置が、アドレス指定を伴う転送サイクルと
直接転送サイクルを含む同期転送サイクルを、前記クロ
ック線によって制御し、各サイクル中において、前記主処理装置が、前記クロッ
ク線が第１のロジックレベルにある間に前記データ線上
でストローブパルスを伝送し、アドレス指定を伴う転送サイクルにおいて前記ストロー
ブパルスを伝送する前に、前記主処理装置が、前記クロ
ック線上の対応する同期パルスとともに、転送アドレス
のビット（Ａ０−Ａ３）を前記データ線上で伝送し、アドレス指定を伴う転送サイクルにおいて前記ストロー
ブパルスを受け取った後で、前記周辺装置が、前記転送
アドレスから決定される記憶場所にアクセスして、前記
クロック線上の対応する同期パルスと同期した形で、前
記データ線上に連続的に現れるデータビット（Ｄ７−Ｄ
０）の書込みまたは読出しを行い、直接転送サイクルにおいて前記ストローブパルスを受け
取った後で、前記周辺装置が、前記直接転送サイクルに
先行して決定された記憶場所にアクセスし、前記クロッ
ク線上の対応する同期パルスと同期した形で、前記デー
タ線上に連続的に現れるデータビット（ｄ１−ｄ０）の
書込みまたは読出しを行う方法。【請求項２】直接転送サイクルにおいて、前記主処理
装置（１０）が、前記サイクルの開始点において前記ス
トローブパルスを伝送する請求項１に記載の方法。【請求項３】アドレス指定を伴う転送サイクルにおい
て前記ストローブパルスを伝送する前に、前記主処理装
置（１０）が、前記アドレス指定を伴う転送サイクルが
書込みサイクルである場合には第１の値を有し、前記ア
ドレス指定を伴う転送サイクルが読出しサイクルである
場合には第２の値を有するモード選択ビット（ＲＷ）
を、前記データ線上で伝送する請求項２に記載の方法。【請求項４】前記クロック線（ＢＣＬ）によってタイ
ミングがとられ、かつ、アドレス指定を伴う転送サイク
ルにおいて伝送される前記アドレスビット（Ａ３−Ａ
０）と前記モード選択ビット（ＲＷ）とを収容するのに
十分なサイズである、前記周辺装置（１２）のシフトレ
ジスタ（２０₀−２０_m）の入力に、前記データ線（ＢＤ
Ａ）が接続され、前記アドレス指定を伴う読出しサイクルにおいて前記主
処理装置（１０）によって伝送される前記転送アドレス
に関して、少なくとも１つのアドレス値が除外され、前記周辺装置が、ストローブパルスを検出した時に、前
記シフトレジスタの内容を検査して、検出されたストロ
ーブパルスが、アドレス指定を伴う書込みサイクルの一
部であるか、アドレス指定を伴う読出しサイクルの一部
であるか、または、直接読出しサイクルの一部であるか
を決定し、前記シフトレジスタが前記除外アドレス値と
前記第２の値を有するモード選択ビットとを含む場合
に、直接読出しサイクルが選択される請求項３に記載の
方法。【請求項５】前記主処理装置（１０）が、転送サイク
ルを実行していない時には前記第１のロジックレベルに
前記クロック線（ＢＣＬ)を保持し、前記主処理装置と前記周辺装置（１２）が、前記第１の
ロジックレベルに対して補数である第２のロジックレベ
ルに前記クロック線がある間に前記データビットと前記
アドレスビットと前記モード選択ビットの間の遷移が生
じるように、前記転送サイクルにおいて前記データビッ
トと前記アドレスビットと前記モード選択ビットとを伝
送する請求項４に記載の方法。【請求項６】ストローブパルスに起因するとみなされ
ることが不可能であるロジックレベル変化を検出し、こ
うした検出に応答して前記シフトレジスタ（２０₀−２
０_m）内に前記除外アドレス値と前記第２の値を有する
モード選択ビットとを書き込むために、前記クロック線
（ＢＣＬ）が前記第１のロジックレベルにある間に、前
記周辺装置（１２）が前記データ線（ＢＤＡ）を検査す
る請求項５に記載の方法。【請求項７】前記クロック線（ＢＣＬ）が前記第１の
ロジックレベルにある間は前記データ線（ＢＤＡ）が２
回以上はロジックレベルを変化させないプロトコルにし
たがって、他の装置とデータ交換するために、前記クロ
ック線（ＢＣＬ）と前記データ線（ＢＤＡ）とが前記主
処理装置（１０）によって使用される請求項６に記載の
方法。【請求項８】アドレス指定を伴う転送サイクルが書込
みサイクルであるか読出しサイクルであるかを決定する
ために、前記アドレス指定を伴う転送サイクル内におい
て前記周辺装置（１２）によって受け取られた前記転送
アドレスのビット（Ａ３−Ａ０）をデコードする段階を
含む請求項１または２に記載の方法。【請求項９】前記クロック線（ＢＣＬ）によってタイ
ミングがとられ、かつ、アドレス指定を伴う転送サイク
ルにおいて伝送される前記アドレスビット（Ａ３−Ａ
０）を格納するのに十分なサイズである、前記周辺装置
（１２）のシフトレジスタ（２０₁−２０_m）の入力に、
前記データ線（ＢＤＡ）が接続され、前記アドレス指定を伴う転送サイクルにおいて前記主処
理装置（１０）によって伝送される前記転送アドレスに
関して、少なくとも１つのアドレス値が除外され、前記周辺装置が、ストローブパルスを検出した時に、前
記シフトレジスタの内容を検査して、検出されたストロ
ーブパルスが、アドレス指定を伴う転送サイクルの一部
であるか、または、直接転送サイクルの一部であるかを
決定し、前記シフトレジスタが除外アドレス値を含む場
合に、直接転送サイクルが選択される請求項８に記載の
方法。【請求項１０】前記シフトレジスタの入力場所（２０
₁）に位置しているビットだけが互いに異なっている第
１の除外アドレス値と第２の除外アドレス値を前記シフ
トレジスタ（２０₁−２０_m）が含む時にそれぞれ選択さ
れる直接書込みサイクルと直接読出しサイクルとを、前
記直接転送サイクルが含む請求項９に記載の方法。【請求項１１】前記主処理装置（１０）が、転送サイ
クルを実行していない時に前記クロック線（ＢＣＬ）を
前記第１のロジックレベルに保持し、前記主処理装置と前記周辺装置（１２）が、前記第１の
ロジックレベルに対して補数である第２のロジックレベ
ルに前記クロック線がある時に前記データビットと前記
転送アドレスビットの間の遷移が生じるように、前記デ
ータビットと前記転送アドレスビットとを前記転送サイ
クルにおいて伝送する請求項１０に記載の方法。【請求項１２】ストローブパルスに起因するとみなさ
れることが不可能であるロジックレベル変化を検出し、
こうした検出に応答して前記第１の除外アドレス値と前
記第２の除外アドレス値のどちらか一方に対応するデフ
ォルトアドレス値を前記シフトレジスタ（２０₁−２
０_m）内に書き込むために、前記クロック線（ＢＣＬ）
が前記第１のロジックレベルにある間に、前記周辺装置
（１２）が前記データ線（ＢＤＡ）を検査する請求項１
１に記載の方法。【請求項１３】前記シフトレジスタ（２０₁−２０_m）
が前記デフォルトアドレス値を含む時に選択されるタイ
プの直接転送サイクルにおいて、前記主処理装置（１
０）が前記サイクルの開始点において前記ストローブパ
ルスを伝送し、前記シフトレジスタが前記デフォルトアドレス値に一致
しない第１の除外アドレス値と第２の除外アドレス値の
どちらか一方を含む時に選択されるタイプの直接転送サ
イクルにおいて、前記主処理装置（１０）が、前記シフ
トレジスタの入力場所（２０₁）内に位置しているビッ
トを変更するビットを前記サイクルの開始点において伝
送した直後に、前記ストローブパルスを伝送する請求項
１２に記載の方法。【請求項１４】前記クロック線（ＢＣＬ）が前記第１
のロジックレベルにある間は前記データ線（ＢＤＡ）が
２回以上ロジックレベルを変化させないプロトコルにし
たがって、他の装置とデータ交換するために、前記クロ
ック線（ＢＣＬ）と前記データ線（ＢＤＡ）が前記主処
理装置（１０）によって使用される請求項１２または１
３に記載の方法。【請求項１５】直接転送サイクルにおいて前記データ
ビット（ｄ１−ｄ０）が読出されまたは書込まれる記憶
場所が、固定した記憶場所である請求項１乃至１４のい
ずれか１項に記載の方法。【請求項１６】直接転送サイクルにおいて前記データ
ビットが読出されまたは書込まれる記憶場所が、先行す
る書込みサイクル中に前記主処理装置（１０）によって
伝送されるデータから決定される請求項１乃至１４のい
ずれか１項に記載の方法。【請求項１７】直接転送サイクル中に連続的に伝送さ
れるデータビットの個数（ｐ）が、先行する書込みサイ
クル中に前記主処理装置（１０）によって伝送されるデ
ータから決定される請求項１６に記載の方法。【請求項１８】前記バス（１３）が、特定されたイベ
ントの群の中の１つのイベントを前記周辺装置（１２）
が検出した時に前記周辺装置（１２）がそれを通して前
記主処理装置（１０）に割込み要求を送る割込み線（Ｉ
ＮＴ）をさらに含み、前記周辺装置が、既に検出された
前記群のイベントをそれぞれ示すビットを含むステータ
スレジスタを含み、前記主処理装置が、前記割込み線上で割込み要求を受け
取る時に、前記ステータスレジスタの特定の部分を読み取るために
直接読出しサイクルと、前記ステータスレジスタの前記部分内に含まれるビット
がイベント検出を示さない場合に、前記ステータスレジ
スタの残り部分を読出すために、少なくとも１つのアド
レス指定を伴う読出しサイクルと、からなる転送サイク
ルを制御する請求項１乃至１７のいずれか１項に記載の
方法。【請求項１９】データ線（ＢＤＡ）とクロック線（Ｂ
ＣＬ）を含むバス（１３）により主処理装置（１０）に
よって制御される周辺装置（１２）のための同期シリア
ルバスインタフェースであって、前記バスの前記クロック線が第１のロジックレベルにあ
る間に前記バスの前記データ線上で生じるストローブパ
ルスを検出するための、ストローブパルス検出手段（２
４）と、前記データ線に接続されたシリアルデータ入力を有し、
前記バスの前記クロック線によってタイミングがとられ
る第１のシフトレジスタ（２０₀−２０_m；２０ ₁−２
０_m）と、前記第１のシフトレジスタの前記シリアルデータ出力ま
たは前記データ線に接続されているシリアルデータ入力
を有し、かつ、前記バスの前記クロック線に接続されて
いる入力とバイナリ選択信号（ＣＤ）を受ける別の入力
とを有する排他的ＯＲゲートの出力によってタイミング
がとられる、第２のシフトレジスタ（２０_m+1−２
０_m+n）と、一方では前記第２のシフトレジスタの前記シリアルデー
タ出力に接続されており、他方では前記バスの前記デー
タ線に接続されている、出力スイッチ（４０）と、検出されたストローブパルスが属している各々の転送サ
イクルを識別するように、ストローブパルスが検出され
る時に前記第１のシフトレジスタの内容を分析するため
の転送サイクル識別手段（２８，２９，３３；５０）
と、書込みレジスタであって、前記バイナリ選択信号が
「０」に保持され、前記出力スイッチが開位置に維持さ
れ、かつ、前記ストローブパルスの検出後に前記書込み
アドレスによって示される前記書込みレジスタに前記第
２のシフトレジスタの内容をパラレル転送する、アドレ
ス指定を伴う書込みサイクルの識別が完了した時に、前
記第１のシフトレジスタから得られる書込みアドレスか
らアドレス指定が可能な書込みレジスタ（１８）と、読出しレジスタであって、前記ストローブパルスの検出
後に、前記読出しアドレスによって示される前記読出し
レジスタの内容の少なくとも一部分を前記第２のシフト
レジスタにパラレル転送することと、前記出力スイッチ
に前記第２のシフトレジスタの内容をシリアル転送する
こととが続き、そのシリアル転送中は前記バイナリ選択
信号が「１」に設定されかつ前記出力スイッチが閉じら
れている、読出しサイクルの識別が完了した時に、読出
しアドレスからアドレス指定が可能な読出しレジスタ
（１９）と、アドレス指定を伴う読出しサイクルの識別が完了した時
に前記第１のシフトレジスタから読出しアドレスを得る
ともに、直接読出しサイクルの識別が完了した時に予め
特定されている読出しアドレス（ａ）を供給するための
転送サイクル管理手段（３０）と、を含む同期シリアル
バスインタフェース。【請求項２１】直接読出しサイクル中に前記読出しサ
イクル管理手段（３０）によって供給される前記読出し
アドレス（ａ）が、固定アドレスである、請求項２０に
記載の同期シリアルバスインタフェース。【請求項２２】直接読出しサイクル中に前記読出しサ
イクル管理手段（３０）によって供給される前記読出し
アドレス（ａ）が、前記書込みレジスタの１つの内容か
ら得られる、請求項２０に記載の同期シリアルバスイン
タフェース。【請求項２３】直接読出しサイクル中に前記出力スイ
ッチ（４０）に転送されるビットの個数（ｐ）が、前記
書込みレジスタの１つの内容から得られる請求項２２に
記載の同期シリアルバスインタフェース。【請求項２４】少なくとも１つのアドレス値が、前記
アドレス指定を伴う読出しサイクルにおいて除外され、
前記転送サイクル識別手段（２８，２９，３３）が、前
記第１のシフトレジスタが前記除外アドレスを含む場合
に直接読出しサイクルを識別するように、ストローブパ
ルスの検出が完了した時に前記第１のシフトレジスタ
（２０₀−２０_m）の内容を検査する、請求項２０乃至２
３のいずれか１項に記載の同期シリアルバスインタフェ
ース。【請求項２５】前記主処理装置（１０）による転送の
同期化が、前記第１のロジックレベルに対して補数であ
る第２のロジックレベルに前記クロック線（ＢＣＬ）が
ある間に伝送ビットの相互間の遷移が生じ、かつ、転送
サイクルが実行されない時に前記第１のロジックレベル
に前記クロック線が維持されるような同期化であり、前記クロック線（ＢＣＬ）が前記第１のロジックレベル
にある間に前記データ線（ＢＤＡ）上で生じる、ストロ
ーブパルスに起因するとみなされることが不可能である
ロジックレベルの変化に応答して、前記第１のシフトレ
ジスタ（２０₀−２０_m）内に前記除外アドレス値を書き
込むためのフィルタリング手段（２７，３０）が備えら
れている請求項２４に記載の同期シリアルバスインタフ
ェース。【請求項２６】各書込みサイクルの終了点で前記第１
のシフトレジスタ（２０₀−２０_m）内に前記除外アドレ
ス値を書き込むために、前記フィルタリング手段（３
１）がさらに配置されている請求項２５に記載の同期シ
リアルバスインタフェース。【請求項２７】前記バイナリ選択信号が「０」に保持
され、前記出力スイッチが開状態に維持され、かつ、前
記ストローブパルスの検出の後に前記書込みアドレスに
よって示される前記書込みレジスタの中に前記第２のシ
フトレジスタの内容がパラレル転送される直接書込みサ
イクルの識別が完了した時に、予め特定されている書込
みアドレス（ａ）から前記書込みレジスタ（１８）がさ
らにアドレス指定可能である、請求項２０乃至２６のい
ずれか１項に記載の同期シリアルバスインタフェース。