JPH11273004A - リードアンプ - Google Patents
リードアンプInfo
- Publication number
- JPH11273004A JPH11273004A JP8804198A JP8804198A JPH11273004A JP H11273004 A JPH11273004 A JP H11273004A JP 8804198 A JP8804198 A JP 8804198A JP 8804198 A JP8804198 A JP 8804198A JP H11273004 A JPH11273004 A JP H11273004A
- Authority
- JP
- Japan
- Prior art keywords
- mosfet
- potential
- magnetoresistive head
- read amplifier
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Magnetic Heads (AREA)
- Recording Or Reproducing By Magnetic Means (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 カレントバイアス・カレントセンス方式をと
るリードアンプの外付け部品を削減し、磁気ディスク等
との間の放電にともなう磁気抵抗効果型ヘッドの破損を
抑制し、リードアンプの周波数特性及び信頼性を高め
る。 【解決手段】 磁気抵抗効果型ヘッドＭＲＨにバイアス
電流Ｉｍを与える入力トランジスタを、入力インピーダ
ンスの大きなＮチャンネルＭＯＳＦＥＴＮ１とし、これ
を含む帰還ループの周波数特性を設定し素子ノイズを除
去するローパスフィルタを、大きな抵抗値の抵抗Ｒ４
と、小さな容量値の容量Ｃ１とする。磁気抵抗効果型ヘ
ッドの低電位電源電圧側端子にＰチャンネルＭＯＳＦＥ
ＴＰ１のソースを結合し、ゲート側に、定電流源Ｓ２，
ＭＯＳＦＥＴＮ３，Ｎ４，Ｐ３，抵抗Ｒ５及びＲ６なら
びに容量Ｃ２からなり、磁気抵抗効果型ヘッドの中間点
の電位が回路の接地電位となるべくＭＯＳＦＥＴＰ１の
ソース電位を制御する電位設定回路を設ける。
るリードアンプの外付け部品を削減し、磁気ディスク等
との間の放電にともなう磁気抵抗効果型ヘッドの破損を
抑制し、リードアンプの周波数特性及び信頼性を高め
る。 【解決手段】 磁気抵抗効果型ヘッドＭＲＨにバイアス
電流Ｉｍを与える入力トランジスタを、入力インピーダ
ンスの大きなＮチャンネルＭＯＳＦＥＴＮ１とし、これ
を含む帰還ループの周波数特性を設定し素子ノイズを除
去するローパスフィルタを、大きな抵抗値の抵抗Ｒ４
と、小さな容量値の容量Ｃ１とする。磁気抵抗効果型ヘ
ッドの低電位電源電圧側端子にＰチャンネルＭＯＳＦＥ
ＴＰ１のソースを結合し、ゲート側に、定電流源Ｓ２，
ＭＯＳＦＥＴＮ３，Ｎ４，Ｐ３，抵抗Ｒ５及びＲ６なら
びに容量Ｃ２からなり、磁気抵抗効果型ヘッドの中間点
の電位が回路の接地電位となるべくＭＯＳＦＥＴＰ１の
ソース電位を制御する電位設定回路を設ける。
Description
【０００１】
【発明の属する技術分野】この発明はリードアンプに関
し、例えば、磁気抵抗効果型ヘッドを用いたカレントバ
イアス・カレントセンス方式のリードアンプならびにそ
のノイズ低減及び信頼性向上に利用して特に有効な技術
に関するものである。
し、例えば、磁気抵抗効果型ヘッドを用いたカレントバ
イアス・カレントセンス方式のリードアンプならびにそ
のノイズ低減及び信頼性向上に利用して特に有効な技術
に関するものである。
【０００２】
【従来の技術】磁気抵抗効果（ＭＲ：Ｍａｇｎｅｔｏｒ
ｅｓｉｓｔｉｖｅ）素子を用いた磁気抵抗効果型ヘッド
がある。また、磁気抵抗効果型ヘッドを読み取り用ヘッ
ドとして用いた磁気ディスク装置があり、このような磁
気ディスク装置に組み込まれるリードライト用集積回路
装置がある。リードライト用集積回路装置は、磁気抵抗
効果型ヘッドにより得られる読み出し信号を所定レベル
まで増幅するためのリードアンプと、与えられた入力デ
ータを所定の書き込み信号に変換して書き込み用ヘッド
から磁気ディスクに書き込むためのライトアンプとを含
む。
ｅｓｉｓｔｉｖｅ）素子を用いた磁気抵抗効果型ヘッド
がある。また、磁気抵抗効果型ヘッドを読み取り用ヘッ
ドとして用いた磁気ディスク装置があり、このような磁
気ディスク装置に組み込まれるリードライト用集積回路
装置がある。リードライト用集積回路装置は、磁気抵抗
効果型ヘッドにより得られる読み出し信号を所定レベル
まで増幅するためのリードアンプと、与えられた入力デ
ータを所定の書き込み信号に変換して書き込み用ヘッド
から磁気ディスクに書き込むためのライトアンプとを含
む。
【０００３】一方、上記磁気抵抗効果型ヘッドを用いた
磁気ディスク装置のリードアンプとして、磁気抵抗効果
型ヘッドに所定のバイアス電流を与えながらその読み出
し電流をセンスするいわゆるカレントバイアス・カレン
トセンス方式のリードアンプが、例えば、米国特許第
５，２７０，８８２号に記載されている。
磁気ディスク装置のリードアンプとして、磁気抵抗効果
型ヘッドに所定のバイアス電流を与えながらその読み出
し電流をセンスするいわゆるカレントバイアス・カレン
トセンス方式のリードアンプが、例えば、米国特許第
５，２７０，８８２号に記載されている。
【０００４】
【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、上記カレントバイアス・カレントセン
ス方式を用いた図７のようなリードアンプを開発し、次
の問題点に気付いた。すなわち、このリードアンプで
は、磁気抵抗効果型ヘッドＭＲＨにバイアス電流を与え
るいわゆる入力トランジスタＴ２がバイポーラトランジ
スタからなり、そのベースつまり帰還増幅器ＦＢＡの出
力端子と接地電位ＧＮＤとの間には、帰還ループの周波
数特性を設定し素子ノイズを除去するための容量Ｃ５が
設けられる。また、帰還増幅器ＦＢＡは、差動形態とさ
れる一対のバイポーラトランジスタを含み、その非反転
入力端子となる非反転出力ノードＶｏｐと電源電圧ＶＣ
Ｃとの間には、磁気抵抗効果型ヘッドＭＲＨに読み出し
データに応じた交流電流を流しかつ非反転出力ノードＶ
ｏｐにおける直流基準電圧のノイズを抑制しその電位を
安定化させるための容量Ｃ４が設けられる。これらの容
量Ｃ４及びＣ５は、結合されるバイポーラトランジスタ
の入力抵抗が比較的小さいため、充分なノイズ除去効果
を得るには比較的大きな容量を持つことが必要とされ、
リードアンプが形成される半導体基板面上に収納しきれ
ずいわゆる外付け部品となる。
発明に先立って、上記カレントバイアス・カレントセン
ス方式を用いた図７のようなリードアンプを開発し、次
の問題点に気付いた。すなわち、このリードアンプで
は、磁気抵抗効果型ヘッドＭＲＨにバイアス電流を与え
るいわゆる入力トランジスタＴ２がバイポーラトランジ
スタからなり、そのベースつまり帰還増幅器ＦＢＡの出
力端子と接地電位ＧＮＤとの間には、帰還ループの周波
数特性を設定し素子ノイズを除去するための容量Ｃ５が
設けられる。また、帰還増幅器ＦＢＡは、差動形態とさ
れる一対のバイポーラトランジスタを含み、その非反転
入力端子となる非反転出力ノードＶｏｐと電源電圧ＶＣ
Ｃとの間には、磁気抵抗効果型ヘッドＭＲＨに読み出し
データに応じた交流電流を流しかつ非反転出力ノードＶ
ｏｐにおける直流基準電圧のノイズを抑制しその電位を
安定化させるための容量Ｃ４が設けられる。これらの容
量Ｃ４及びＣ５は、結合されるバイポーラトランジスタ
の入力抵抗が比較的小さいため、充分なノイズ除去効果
を得るには比較的大きな容量を持つことが必要とされ、
リードアンプが形成される半導体基板面上に収納しきれ
ずいわゆる外付け部品となる。
【０００５】周知のように、外付け部品となる容量Ｃ４
及びＣ５は、プリント基板等の配線を介してリードアン
プが搭載される集積回路に結合され、これらの配線に
は、比較的大きな寄生インダクタンスが結合される。こ
の結果、特に高周波領域においてノイズ耐性が劣化し、
リードアンプの周波数特性が劣化してしまう。
及びＣ５は、プリント基板等の配線を介してリードアン
プが搭載される集積回路に結合され、これらの配線に
は、比較的大きな寄生インダクタンスが結合される。こ
の結果、特に高周波領域においてノイズ耐性が劣化し、
リードアンプの周波数特性が劣化してしまう。
【０００６】一方、図７のリードアンプでは、磁気抵抗
効果型ヘッドＭＲＨの下方の端子が直接接地電位ＧＮＤ
に結合され、その上方の端子には、磁気抵抗効果型ヘッ
ドＭＲＨの抵抗値とバイアス電流Ｉｎの電流値の積値に
相当する電圧が印加される。このため、磁気抵抗効果型
ヘッドＭＲＨの上方の端子に近い部分が回転中の磁気デ
ィスク等に接触した場合、両者間の放電によって磁気抵
抗効果型ヘッドＭＲＨが破損し、リードアンプの信頼性
が低下してしまう。
効果型ヘッドＭＲＨの下方の端子が直接接地電位ＧＮＤ
に結合され、その上方の端子には、磁気抵抗効果型ヘッ
ドＭＲＨの抵抗値とバイアス電流Ｉｎの電流値の積値に
相当する電圧が印加される。このため、磁気抵抗効果型
ヘッドＭＲＨの上方の端子に近い部分が回転中の磁気デ
ィスク等に接触した場合、両者間の放電によって磁気抵
抗効果型ヘッドＭＲＨが破損し、リードアンプの信頼性
が低下してしまう。
【０００７】この発明の目的は、カレントバイアス・カ
レントセンス方式をとるリードアンプの外付け部品を削
減し、リードアンプの周波数特性を高めることにある。
この発明の他の目的は、磁気ディスク等との間の放電に
ともなう磁気抵抗効果型ヘッドの破損を抑制し、リード
アンプの信頼性を高めることにある。
レントセンス方式をとるリードアンプの外付け部品を削
減し、リードアンプの周波数特性を高めることにある。
この発明の他の目的は、磁気ディスク等との間の放電に
ともなう磁気抵抗効果型ヘッドの破損を抑制し、リード
アンプの信頼性を高めることにある。
【０００８】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、磁気ディスク装置のリードラ
イト用集積回路等に搭載され、磁気抵抗効果型ヘッドを
用いかつカレントバイアス・カレントセンス方式をとる
リードアンプにおいて、磁気抵抗効果型ヘッドにバイア
ス電流を与える入力トランジスタを入力インピーダンス
が大きな例えばＮチャンネル型の第１のＭＯＳＦＥＴに
置き換え、これを含む帰還ループの周波数特性を設定し
素子ノイズを除去するためのローパスフィルタを、比較
的大きな抵抗値を有する抵抗と、比較的小さな容量値を
有する容量とにより構成する。また、磁気抵抗効果型ヘ
ッドの低電位電源電圧側端子にＰチャンネル型の第２の
ＭＯＳＦＥＴのソースを結合し、この第２のＭＯＳＦＥ
Ｔのゲート側に、磁気抵抗効果型ヘッドの中間点におけ
る電位が回路の接地電位となるべく第２のＭＯＳＦＥＴ
のソース電位を制御するための電位設定回路を設ける。
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、磁気ディスク装置のリードラ
イト用集積回路等に搭載され、磁気抵抗効果型ヘッドを
用いかつカレントバイアス・カレントセンス方式をとる
リードアンプにおいて、磁気抵抗効果型ヘッドにバイア
ス電流を与える入力トランジスタを入力インピーダンス
が大きな例えばＮチャンネル型の第１のＭＯＳＦＥＴに
置き換え、これを含む帰還ループの周波数特性を設定し
素子ノイズを除去するためのローパスフィルタを、比較
的大きな抵抗値を有する抵抗と、比較的小さな容量値を
有する容量とにより構成する。また、磁気抵抗効果型ヘ
ッドの低電位電源電圧側端子にＰチャンネル型の第２の
ＭＯＳＦＥＴのソースを結合し、この第２のＭＯＳＦＥ
Ｔのゲート側に、磁気抵抗効果型ヘッドの中間点におけ
る電位が回路の接地電位となるべく第２のＭＯＳＦＥＴ
のソース電位を制御するための電位設定回路を設ける。
【００１０】上記した手段によれば、帰還ループの周波
数特性を設定し素子ノイズを除去するための容量を、磁
気抵抗効果型ヘッドを除く他の回路素子とともに共通の
半導体基板面上に形成して、上記容量が外付けされるこ
とによる寄生インダクタンスの影響を除去し、リードア
ンプのノイズ耐性を高めることができるとともに、磁気
抵抗効果型ヘッドの中間点における電位を回路の接地電
位として、その両端子にかかる電圧を従来品の二分の一
とし、磁気抵抗効果型ヘッドが磁気ディスク等に接触し
て破損する確率を低くすることができる。この結果、磁
気抵抗効果型ヘッドを用いかつカレントバイアス・カレ
ントセンス方式を採るリードアンプの周波数特性を高
め、その信頼性を高めることができる。
数特性を設定し素子ノイズを除去するための容量を、磁
気抵抗効果型ヘッドを除く他の回路素子とともに共通の
半導体基板面上に形成して、上記容量が外付けされるこ
とによる寄生インダクタンスの影響を除去し、リードア
ンプのノイズ耐性を高めることができるとともに、磁気
抵抗効果型ヘッドの中間点における電位を回路の接地電
位として、その両端子にかかる電圧を従来品の二分の一
とし、磁気抵抗効果型ヘッドが磁気ディスク等に接触し
て破損する確率を低くすることができる。この結果、磁
気抵抗効果型ヘッドを用いかつカレントバイアス・カレ
ントセンス方式を採るリードアンプの周波数特性を高
め、その信頼性を高めることができる。
【００１１】
【発明の実施の形態】図１には、この発明が適用された
リードアンプの第１の実施例の回路図が示されている。
また、図２には、図１のリードアンプに含まれる磁気抵
抗効果型ヘッドＭＲＨの一実施例の動作特性図が示さ
れ、図３及び図４には、図１のリードアンプに含まれる
出力増幅器ＯＰＡ及び帰還増幅器ＦＢＡの一実施例の回
路図がそれぞれ示されている。以下、図１を中心に、こ
の実施例のリードアンプの構成及び動作ならびにその特
徴等について説明する。なお、この実施例のリードアン
プは、特に制限されないが、図示されない他のリードア
ンプ及びライトアンプとともに、磁気ディスク装置を構
成するリードライト用集積回路装置に搭載される。ま
た、磁気抵抗効果型ヘッドＭＲＨを除く各回路素子は、
リードライト用集積回路装置の図示されない他の回路素
子とともに、単結晶シリコンのような１個の半導体基板
面上に形成される。以下の回路図において、そのチャン
ネル（バックゲート）部に矢印が付されるＭＯＳＦＥＴ
（金属酸化物半導体型電界効果トランジスタ。この明細
書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トラ
ンジスタの総称とする）はＰチャンネル型（第２導電
型）であって、矢印の付されないＮチャンネル型（第１
導電型）ＭＯＳＦＥＴと区別して示される。
リードアンプの第１の実施例の回路図が示されている。
また、図２には、図１のリードアンプに含まれる磁気抵
抗効果型ヘッドＭＲＨの一実施例の動作特性図が示さ
れ、図３及び図４には、図１のリードアンプに含まれる
出力増幅器ＯＰＡ及び帰還増幅器ＦＢＡの一実施例の回
路図がそれぞれ示されている。以下、図１を中心に、こ
の実施例のリードアンプの構成及び動作ならびにその特
徴等について説明する。なお、この実施例のリードアン
プは、特に制限されないが、図示されない他のリードア
ンプ及びライトアンプとともに、磁気ディスク装置を構
成するリードライト用集積回路装置に搭載される。ま
た、磁気抵抗効果型ヘッドＭＲＨを除く各回路素子は、
リードライト用集積回路装置の図示されない他の回路素
子とともに、単結晶シリコンのような１個の半導体基板
面上に形成される。以下の回路図において、そのチャン
ネル（バックゲート）部に矢印が付されるＭＯＳＦＥＴ
（金属酸化物半導体型電界効果トランジスタ。この明細
書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トラ
ンジスタの総称とする）はＰチャンネル型（第２導電
型）であって、矢印の付されないＮチャンネル型（第１
導電型）ＭＯＳＦＥＴと区別して示される。
【００１２】図１において、この実施例のリードアンプ
は、カレントバイアス・カレントセンス方式を採り、電
源電圧ＶＣＣ（高電位電源電圧）と読み取り用ヘッドと
なる磁気抵抗効果型ヘッドＭＲＨの高電位電源電圧側端
子との間に直列形態に設けられる抵抗Ｒ２及びＮチャン
ネルＭＯＳＦＥＴＮ１（第１のＭＯＳＦＥＴ）と、磁気
抵抗効果型ヘッドＭＲＨの低電位電源電圧側端子と電源
電圧ＶＥＥ（低電位電源電圧）との間に設けられるＰチ
ャンネルＭＯＳＦＥＴＰ１（第２のＭＯＳＦＥＴ・第１
のトランジスタ）とを含む。なお、磁気抵抗効果型ヘッ
ドＭＲＨは外付け部品であって、リードライト用集積回
路装置の半導体基板面上には形成されない。また、電源
電圧ＶＣＣは、例えば＋５Ｖ（ボルト）のような正電位
とされ、電源電圧ＶＥＥは例えば−５Ｖのような負電位
とされる。
は、カレントバイアス・カレントセンス方式を採り、電
源電圧ＶＣＣ（高電位電源電圧）と読み取り用ヘッドと
なる磁気抵抗効果型ヘッドＭＲＨの高電位電源電圧側端
子との間に直列形態に設けられる抵抗Ｒ２及びＮチャン
ネルＭＯＳＦＥＴＮ１（第１のＭＯＳＦＥＴ）と、磁気
抵抗効果型ヘッドＭＲＨの低電位電源電圧側端子と電源
電圧ＶＥＥ（低電位電源電圧）との間に設けられるＰチ
ャンネルＭＯＳＦＥＴＰ１（第２のＭＯＳＦＥＴ・第１
のトランジスタ）とを含む。なお、磁気抵抗効果型ヘッ
ドＭＲＨは外付け部品であって、リードライト用集積回
路装置の半導体基板面上には形成されない。また、電源
電圧ＶＣＣは、例えば＋５Ｖ（ボルト）のような正電位
とされ、電源電圧ＶＥＥは例えば−５Ｖのような負電位
とされる。
【００１３】ＭＯＳＦＥＴＮ１のドレインつまり内部ノ
ードＶｎｂは、帰還増幅器ＦＢＡの非反転入力端子＋に
結合されるとともに、出力増幅器ＯＰＡの非反転入力端
子＋に結合される。帰還増幅器ＦＢＡの反転入力端子−
つまり内部ノードＶｎａは、抵抗Ｒ１を介して電源電圧
ＶＣＣに結合されるとともに、所定の定電流源Ｓ１を介
して接地電位ＧＮＤ（回路の接地電位）に結合される。
出力増幅器ＯＰＡの非反転及び反転出力信号は、それぞ
れリードアンプの非反転出力信号Ｖｏｐ及び反転出力信
号Ｖｏｎとして図示されない後段回路に供給される。帰
還増幅器ＦＢＡの出力端子つまり内部ノードＶｎｃは、
ＰチャンネルＭＯＳＦＥＴＰ２のゲートに結合される。
ＭＯＳＦＥＴＰ２のソースは、電源電圧ＶＣＣに結合さ
れ、そのドレインは、直列形態とされるＮチャンネルＭ
ＯＳＦＥＴＮ２及び抵抗Ｒ３を介して接地電位ＧＮＤに
結合されるとともに、抵抗Ｒ４（第１の抵抗）を介して
ＭＯＳＦＥＴＮ１のゲートに結合される。ＭＯＳＦＥＴ
Ｎ１のゲートは、さらに容量Ｃ１（第１の容量）を介し
て接地電位ＧＮＤに結合される。
ードＶｎｂは、帰還増幅器ＦＢＡの非反転入力端子＋に
結合されるとともに、出力増幅器ＯＰＡの非反転入力端
子＋に結合される。帰還増幅器ＦＢＡの反転入力端子−
つまり内部ノードＶｎａは、抵抗Ｒ１を介して電源電圧
ＶＣＣに結合されるとともに、所定の定電流源Ｓ１を介
して接地電位ＧＮＤ（回路の接地電位）に結合される。
出力増幅器ＯＰＡの非反転及び反転出力信号は、それぞ
れリードアンプの非反転出力信号Ｖｏｐ及び反転出力信
号Ｖｏｎとして図示されない後段回路に供給される。帰
還増幅器ＦＢＡの出力端子つまり内部ノードＶｎｃは、
ＰチャンネルＭＯＳＦＥＴＰ２のゲートに結合される。
ＭＯＳＦＥＴＰ２のソースは、電源電圧ＶＣＣに結合さ
れ、そのドレインは、直列形態とされるＮチャンネルＭ
ＯＳＦＥＴＮ２及び抵抗Ｒ３を介して接地電位ＧＮＤに
結合されるとともに、抵抗Ｒ４（第１の抵抗）を介して
ＭＯＳＦＥＴＮ１のゲートに結合される。ＭＯＳＦＥＴ
Ｎ１のゲートは、さらに容量Ｃ１（第１の容量）を介し
て接地電位ＧＮＤに結合される。
【００１４】ここで、出力増幅器ＯＰＡは、特に制限さ
れないが、図３に示されるように、差動形態とされる一
対のＮチャンネルＭＯＳＦＥＴＮ５及びＮ６を含む。こ
れらのＭＯＳＦＥＴＮ５及びＮ６のドレインは、負荷抵
抗Ｒ７及びＲ８を介して電源電圧ＶＣＣに結合されると
ともに、出力増幅器ＯＰＡの非反転出力端子及び反転出
力端子にそれぞれ結合され、その共通結合されたソース
は、所定の定電流源Ｓ３を介して電源電圧ＶＥＥに結合
される。ＭＯＳＦＥＴＮ５のゲートは、出力増幅器ＯＰ
Ａの非反転入力端子＋つまり内部ノードＶｎｂに結合さ
れるとともに、抵抗Ｒ９を介してＭＯＳＦＥＴＮ６のゲ
ートに結合される。ＭＯＳＦＥＴＮ６のゲートは、さら
に容量Ｃ３を介して接地電位ＧＮＤに結合される。
れないが、図３に示されるように、差動形態とされる一
対のＮチャンネルＭＯＳＦＥＴＮ５及びＮ６を含む。こ
れらのＭＯＳＦＥＴＮ５及びＮ６のドレインは、負荷抵
抗Ｒ７及びＲ８を介して電源電圧ＶＣＣに結合されると
ともに、出力増幅器ＯＰＡの非反転出力端子及び反転出
力端子にそれぞれ結合され、その共通結合されたソース
は、所定の定電流源Ｓ３を介して電源電圧ＶＥＥに結合
される。ＭＯＳＦＥＴＮ５のゲートは、出力増幅器ＯＰ
Ａの非反転入力端子＋つまり内部ノードＶｎｂに結合さ
れるとともに、抵抗Ｒ９を介してＭＯＳＦＥＴＮ６のゲ
ートに結合される。ＭＯＳＦＥＴＮ６のゲートは、さら
に容量Ｃ３を介して接地電位ＧＮＤに結合される。
【００１５】これにより、抵抗Ｒ９及び容量Ｃ３はロー
パスフィルタを構成し、ＭＯＳＦＥＴＮ６のゲートに
は、対をなすＭＯＳＦＥＴＮ５のゲートつまり出力増幅
器ＯＰＡの非反転入力端子＋における平均電位、すなわ
ちその直流電位が伝達される。したがって、出力増幅器
ＯＰＡは、非反転入力端子＋に入力される内部ノードＶ
ｎｂの電位の交流成分のみを増幅すべく作用し、その結
果としてリードアンプの非反転出力信号Ｖｏｐ及び反転
出力信号Ｖｏｎが得られる。
パスフィルタを構成し、ＭＯＳＦＥＴＮ６のゲートに
は、対をなすＭＯＳＦＥＴＮ５のゲートつまり出力増幅
器ＯＰＡの非反転入力端子＋における平均電位、すなわ
ちその直流電位が伝達される。したがって、出力増幅器
ＯＰＡは、非反転入力端子＋に入力される内部ノードＶ
ｎｂの電位の交流成分のみを増幅すべく作用し、その結
果としてリードアンプの非反転出力信号Ｖｏｐ及び反転
出力信号Ｖｏｎが得られる。
【００１６】一方、帰還増幅器ＦＢＡは、特に制限され
ないが、図４に示されるように、差動形態とされる一対
のＮチャンネルＭＯＳＦＥＴＮ９及びＮ１０を含む。こ
れらの差動ＭＯＳＦＥＴＮ９及びＮ１０のドレインは、
対応するＰチャンネル型の負荷ＭＯＳＦＥＴＰ４及びＰ
５を介して電源電圧ＶＣＣに結合され、その共通結合さ
れたソースは、所定の定電流源Ｓ６を介して電源電圧Ｖ
ＥＥに結合される。負荷ＭＯＳＦＥＴＰ４及びＰ５はカ
レントミラー結合され、いわゆるアクティブ負荷として
作用する。また、ＭＯＳＦＥＴＮ１０のドレインは、帰
還増幅器ＦＢＡの反転出力端子として内部ノードＶｎｃ
に結合される。
ないが、図４に示されるように、差動形態とされる一対
のＮチャンネルＭＯＳＦＥＴＮ９及びＮ１０を含む。こ
れらの差動ＭＯＳＦＥＴＮ９及びＮ１０のドレインは、
対応するＰチャンネル型の負荷ＭＯＳＦＥＴＰ４及びＰ
５を介して電源電圧ＶＣＣに結合され、その共通結合さ
れたソースは、所定の定電流源Ｓ６を介して電源電圧Ｖ
ＥＥに結合される。負荷ＭＯＳＦＥＴＰ４及びＰ５はカ
レントミラー結合され、いわゆるアクティブ負荷として
作用する。また、ＭＯＳＦＥＴＮ１０のドレインは、帰
還増幅器ＦＢＡの反転出力端子として内部ノードＶｎｃ
に結合される。
【００１７】差動ＭＯＳＦＥＴＮ９のゲートは、Ｎチャ
ンネルＭＯＳＦＥＴＮ７及び定電流源Ｓ４からなるソー
スフォロア回路を介して帰還増幅器ＦＢＡの反転入力端
子−に結合され、差動ＭＯＳＦＥＴＮ１０のゲートは、
ＮチャンネルＭＯＳＦＥＴＮ８及び定電流源Ｓ５からな
るもう一つのソースフォロア回路を介して帰還増幅器Ｆ
ＢＡの非反転入力端子＋に結合される。
ンネルＭＯＳＦＥＴＮ７及び定電流源Ｓ４からなるソー
スフォロア回路を介して帰還増幅器ＦＢＡの反転入力端
子−に結合され、差動ＭＯＳＦＥＴＮ１０のゲートは、
ＮチャンネルＭＯＳＦＥＴＮ８及び定電流源Ｓ５からな
るもう一つのソースフォロア回路を介して帰還増幅器Ｆ
ＢＡの非反転入力端子＋に結合される。
【００１８】これにより、帰還増幅器ＦＢＡは、内部ノ
ードＶｎａ及びＶｎｂの電位差を増幅して、その反転出
力端子つまり内部ノードＶｎｃに出力する。したがっ
て、内部ノードＶｎｃにおける電位は、内部ノードＶｎ
ｂの電位が内部ノードＶｎａの電位より高いとき選択的
に低くなり、低くなったとき高くなる。
ードＶｎａ及びＶｎｂの電位差を増幅して、その反転出
力端子つまり内部ノードＶｎｃに出力する。したがっ
て、内部ノードＶｎｃにおける電位は、内部ノードＶｎ
ｂの電位が内部ノードＶｎａの電位より高いとき選択的
に低くなり、低くなったとき高くなる。
【００１９】言うまでもなく、帰還増幅器ＦＢＡの反転
入力端子−つまり内部ノードＶｎａにおける電位Ｖｎａ
は、定電流源Ｓ１により得られる電流Ｉ１の値をＩ１と
し、抵抗Ｒ１の抵抗値をＲ１とするとき、 Ｖｎａ＝ＶＣＣ−Ｉ１×Ｒ１ となる。また、帰還増幅器ＦＢＡの非反転入力端子＋つ
まり内部ノードＶｎｂにおける電位Ｖｎｂは、ＭＯＳＦ
ＥＴＮ１を介して磁気抵抗効果型ヘッドＭＲＨに流され
る電流Ｉｍの値をＩｍとし、抵抗Ｒ２の抵抗値をＲ２と
するとき、 Ｖｎｂ＝ＶＣＣ−Ｉｍ×Ｒ２ となる。
入力端子−つまり内部ノードＶｎａにおける電位Ｖｎａ
は、定電流源Ｓ１により得られる電流Ｉ１の値をＩ１と
し、抵抗Ｒ１の抵抗値をＲ１とするとき、 Ｖｎａ＝ＶＣＣ−Ｉ１×Ｒ１ となる。また、帰還増幅器ＦＢＡの非反転入力端子＋つ
まり内部ノードＶｎｂにおける電位Ｖｎｂは、ＭＯＳＦ
ＥＴＮ１を介して磁気抵抗効果型ヘッドＭＲＨに流され
る電流Ｉｍの値をＩｍとし、抵抗Ｒ２の抵抗値をＲ２と
するとき、 Ｖｎｂ＝ＶＣＣ−Ｉｍ×Ｒ２ となる。
【００２０】帰還増幅器ＦＢＡの反転出力信号Ｖｎｃ
は、前述のように、その非反転入力端子＋つまり内部ノ
ードＶｎｂにおける電位Ｖｎｂが反転入力端子−つまり
内部ノードＶｎａにおける電位Ｖｎａより高いとき低く
なり、逆の状態で高くなる。内部ノードＶｎｂの電位Ｖ
ｎｂが内部ノードＶｎａの電位Ｖｎａより高くなり、帰
還増幅器ＦＢＡの反転出力信号Ｖｎｃの電位が低くなる
とき、この反転出力信号Ｖｎｃをゲートに受けるＭＯＳ
ＦＥＴＰ２はより強いオン状態となり、そのドレイン電
位つまりＭＯＳＦＥＴＮ１のゲート電位が上昇する。し
たがって、ＭＯＳＦＥＴＮ１がより強いオン状態とな
り、磁気抵抗効果型ヘッドＭＲＨに流される電流Ｉｍが
大きくなって、内部ノードＶｎｂの電位Ｖｎｂは低くな
る。
は、前述のように、その非反転入力端子＋つまり内部ノ
ードＶｎｂにおける電位Ｖｎｂが反転入力端子−つまり
内部ノードＶｎａにおける電位Ｖｎａより高いとき低く
なり、逆の状態で高くなる。内部ノードＶｎｂの電位Ｖ
ｎｂが内部ノードＶｎａの電位Ｖｎａより高くなり、帰
還増幅器ＦＢＡの反転出力信号Ｖｎｃの電位が低くなる
とき、この反転出力信号Ｖｎｃをゲートに受けるＭＯＳ
ＦＥＴＰ２はより強いオン状態となり、そのドレイン電
位つまりＭＯＳＦＥＴＮ１のゲート電位が上昇する。し
たがって、ＭＯＳＦＥＴＮ１がより強いオン状態とな
り、磁気抵抗効果型ヘッドＭＲＨに流される電流Ｉｍが
大きくなって、内部ノードＶｎｂの電位Ｖｎｂは低くな
る。
【００２１】一方、内部ノードＶｎｂの電位Ｖｎｂが内
部ノードＶｎａの電位Ｖｎａより低くなり、帰還増幅器
ＦＢＡの反転出力信号Ｖｎｃの電位が高くなると、ＭＯ
ＳＦＥＴＰ２のコンダクタンスは小さくなり、ＭＯＳＦ
ＥＴＮ１のゲート電位は低くなく。したがって、磁気抵
抗効果型ヘッドＭＲＨに流される電流Ｉｍが小さくな
り、内部ノードＶｎｂの電位Ｖｎｂは上昇する。
部ノードＶｎａの電位Ｖｎａより低くなり、帰還増幅器
ＦＢＡの反転出力信号Ｖｎｃの電位が高くなると、ＭＯ
ＳＦＥＴＰ２のコンダクタンスは小さくなり、ＭＯＳＦ
ＥＴＮ１のゲート電位は低くなく。したがって、磁気抵
抗効果型ヘッドＭＲＨに流される電流Ｉｍが小さくな
り、内部ノードＶｎｂの電位Ｖｎｂは上昇する。
【００２２】これらのことから、ＭＯＳＦＥＴＮ１はい
わゆる入力トランジスタとして作用し、内部ノードＶｎ
ａ及びＶｎｂの電位は、このＭＯＳＦＥＴＮ１と帰還増
幅器ＦＢＡからなる帰還ループの帰還作用によって同一
電位となるべく制御される。この結果、例えば抵抗Ｒ１
及びＲ２の抵抗値が同じであると仮定した場合、磁気抵
抗効果型ヘッドＭＲＨには、定電流源Ｓ１により得られ
る電流Ｉ１がそのままバイアス電流Ｉｍとして与えられ
る。
わゆる入力トランジスタとして作用し、内部ノードＶｎ
ａ及びＶｎｂの電位は、このＭＯＳＦＥＴＮ１と帰還増
幅器ＦＢＡからなる帰還ループの帰還作用によって同一
電位となるべく制御される。この結果、例えば抵抗Ｒ１
及びＲ２の抵抗値が同じであると仮定した場合、磁気抵
抗効果型ヘッドＭＲＨには、定電流源Ｓ１により得られ
る電流Ｉ１がそのままバイアス電流Ｉｍとして与えられ
る。
【００２３】周知のように、磁気抵抗効果型ヘッドＭＲ
Ｈは、その抵抗値ＲＭＲと外部磁界ＥＭとの関係におい
て図２に示されるような動作特性を有し、磁気抵抗効果
型ヘッドＭＲＨの読み出し効率つまり外部磁界ＥＭの変
化に対する抵抗値ＲＭＲの変化の度合いは、所定のバイ
アス電流が与えられ適当な外部磁界ＥＭｐが与えられる
Ｐ点において最大となる。この実施例において、上記定
電流源Ｓ１により得られる電流Ｉ１つまりバイアス電流
Ｉｍは、磁気抵抗効果型ヘッドＭＲＨに対してその動作
点を上記Ｐ点とする最適値とされ、これによって磁気抵
抗効果型ヘッドＭＲＨを含むリードアンプの読み出し効
率が充分に高められる。
Ｈは、その抵抗値ＲＭＲと外部磁界ＥＭとの関係におい
て図２に示されるような動作特性を有し、磁気抵抗効果
型ヘッドＭＲＨの読み出し効率つまり外部磁界ＥＭの変
化に対する抵抗値ＲＭＲの変化の度合いは、所定のバイ
アス電流が与えられ適当な外部磁界ＥＭｐが与えられる
Ｐ点において最大となる。この実施例において、上記定
電流源Ｓ１により得られる電流Ｉ１つまりバイアス電流
Ｉｍは、磁気抵抗効果型ヘッドＭＲＨに対してその動作
点を上記Ｐ点とする最適値とされ、これによって磁気抵
抗効果型ヘッドＭＲＨを含むリードアンプの読み出し効
率が充分に高められる。
【００２４】磁気ディスク装置の図示されない磁気ディ
スクが回転し、その保持データに応じた外部磁界ＥＭの
変化によって磁気抵抗効果型ヘッドＭＲＨに生じる抵抗
値ＲＭＲの変化は、磁気抵抗効果型ヘッドＭＲＨに流さ
れる電流の交流的変化つまり読み出し電流となる。これ
らの読み出し電流は、抵抗Ｒ２に流され、これを受けて
内部ノードＶｎｂの電位が交流的に変化するが、この交
流成分は、前述のように、出力増幅器ＯＰＡにより増幅
され、これによってリードアンプの非反転出力信号Ｖｏ
ｐ及び反転出力信号Ｖｏｎの電位差が拡大される。
スクが回転し、その保持データに応じた外部磁界ＥＭの
変化によって磁気抵抗効果型ヘッドＭＲＨに生じる抵抗
値ＲＭＲの変化は、磁気抵抗効果型ヘッドＭＲＨに流さ
れる電流の交流的変化つまり読み出し電流となる。これ
らの読み出し電流は、抵抗Ｒ２に流され、これを受けて
内部ノードＶｎｂの電位が交流的に変化するが、この交
流成分は、前述のように、出力増幅器ＯＰＡにより増幅
され、これによってリードアンプの非反転出力信号Ｖｏ
ｐ及び反転出力信号Ｖｏｎの電位差が拡大される。
【００２５】ところで、入力トランジスタつまりＭＯＳ
ＦＥＴＮ１のゲート側に設けられる抵抗Ｒ４及び容量Ｃ
１は、ローパスフィルタ（第１のローパスフィルタ）を
構成して、帰還増幅器ＦＢＡを含む帰還ループの周波数
特性を低周波領域に設定して信号成分に対する帰還ルー
プの反応を抑制するとともに、帰還増幅器ＦＢＡ，ＭＯ
ＳＦＥＴＮ２ならびに抵抗Ｒ３の素子ノイズを抑制すべ
く作用する。また、この第１のローパスフィルタは、そ
の入力インピーダンスが極めて高いＭＯＳＦＥＴＮ１の
ゲートに結合されるため、抵抗Ｒ４の抵抗値を比較的大
きくし容量Ｃ１の容量値を比較的小さくして構成でき、
これによって容量Ｃ１をリードアンプが形成される半導
体基板面上に収納することが可能となる。
ＦＥＴＮ１のゲート側に設けられる抵抗Ｒ４及び容量Ｃ
１は、ローパスフィルタ（第１のローパスフィルタ）を
構成して、帰還増幅器ＦＢＡを含む帰還ループの周波数
特性を低周波領域に設定して信号成分に対する帰還ルー
プの反応を抑制するとともに、帰還増幅器ＦＢＡ，ＭＯ
ＳＦＥＴＮ２ならびに抵抗Ｒ３の素子ノイズを抑制すべ
く作用する。また、この第１のローパスフィルタは、そ
の入力インピーダンスが極めて高いＭＯＳＦＥＴＮ１の
ゲートに結合されるため、抵抗Ｒ４の抵抗値を比較的大
きくし容量Ｃ１の容量値を比較的小さくして構成でき、
これによって容量Ｃ１をリードアンプが形成される半導
体基板面上に収納することが可能となる。
【００２６】次に、磁気抵抗効果型ヘッドＭＲＨの低電
位電源電圧側に設けられるＭＯＳＦＥＴＰ１のゲート
は、容量Ｃ２（第２の容量）を介して接地電位ＧＮＤに
結合されるとともに、抵抗Ｒ６（第３の抵抗）の一方の
端子に結合される。この抵抗Ｒ６の他方の端子は、直列
形態とされるＰチャンネルＭＯＳＦＥＴＰ３（第３のＭ
ＯＳＦＥＴ）及び抵抗Ｒ５（第２の抵抗）を介して接地
電位ＧＮＤに結合されるとともに、ＮチャンネルＭＯＳ
ＦＥＴＮ４（第４のＭＯＳＦＥＴ）を介して電源電圧Ｖ
ＥＥに結合される。ＭＯＳＦＥＴＮ４のゲートは、ＭＯ
ＳＦＥＴＮ３（第５のＭＯＳＦＥＴ）のゲートに共通結
合される。また、ＭＯＳＦＥＴＮ３のソースは電源電圧
ＶＥＥに結合され、そのドレインは、定電流源Ｓ２を介
して接地電位ＧＮＤに結合される。ＭＯＳＦＥＴＮ３
は、そのドレイン及びゲートが共通結合されることでＭ
ＯＳＦＥＴＮ４とともにカレントミラー回路を構成し、
ＭＯＳＦＥＴＰ３は、同じくそのドレイン及びゲートが
共通結合されることでＭＯＳＦＥＴＰ１とともにカレン
トミラー回路を構成する。また、ＭＯＳＦＥＴＰ３，Ｎ
３，Ｎ４，抵抗Ｒ５〜Ｒ６ならびに容量Ｃ２は、電位設
定回路を構成し、後述のようにＭＯＳＦＥＴＰ１のソー
ス電位を設定すべく作用する。
位電源電圧側に設けられるＭＯＳＦＥＴＰ１のゲート
は、容量Ｃ２（第２の容量）を介して接地電位ＧＮＤに
結合されるとともに、抵抗Ｒ６（第３の抵抗）の一方の
端子に結合される。この抵抗Ｒ６の他方の端子は、直列
形態とされるＰチャンネルＭＯＳＦＥＴＰ３（第３のＭ
ＯＳＦＥＴ）及び抵抗Ｒ５（第２の抵抗）を介して接地
電位ＧＮＤに結合されるとともに、ＮチャンネルＭＯＳ
ＦＥＴＮ４（第４のＭＯＳＦＥＴ）を介して電源電圧Ｖ
ＥＥに結合される。ＭＯＳＦＥＴＮ４のゲートは、ＭＯ
ＳＦＥＴＮ３（第５のＭＯＳＦＥＴ）のゲートに共通結
合される。また、ＭＯＳＦＥＴＮ３のソースは電源電圧
ＶＥＥに結合され、そのドレインは、定電流源Ｓ２を介
して接地電位ＧＮＤに結合される。ＭＯＳＦＥＴＮ３
は、そのドレイン及びゲートが共通結合されることでＭ
ＯＳＦＥＴＮ４とともにカレントミラー回路を構成し、
ＭＯＳＦＥＴＰ３は、同じくそのドレイン及びゲートが
共通結合されることでＭＯＳＦＥＴＰ１とともにカレン
トミラー回路を構成する。また、ＭＯＳＦＥＴＰ３，Ｎ
３，Ｎ４，抵抗Ｒ５〜Ｒ６ならびに容量Ｃ２は、電位設
定回路を構成し、後述のようにＭＯＳＦＥＴＰ１のソー
ス電位を設定すべく作用する。
【００２７】なお、抵抗６及び容量Ｃ２は、第２のロー
パスフィルタを構成し、ＭＯＳＦＥＴＮ３，Ｎ４，Ｐ３
ならびに抵抗Ｒ６等の素子ノイズを除去すべく作用す
る。また、この第２のローパスフィルタは、その入力イ
ンピーダンスが極めて高いＭＯＳＦＥＴＰ２のゲートに
結合されるため、抵抗Ｒ６の抵抗値を比較的大きくし容
量Ｃ２の容量値を比較的小さくして構成でき、これによ
って容量Ｃ２もリードアンプが形成される半導体基板面
上に収納することが可能となる。
パスフィルタを構成し、ＭＯＳＦＥＴＮ３，Ｎ４，Ｐ３
ならびに抵抗Ｒ６等の素子ノイズを除去すべく作用す
る。また、この第２のローパスフィルタは、その入力イ
ンピーダンスが極めて高いＭＯＳＦＥＴＰ２のゲートに
結合されるため、抵抗Ｒ６の抵抗値を比較的大きくし容
量Ｃ２の容量値を比較的小さくして構成でき、これによ
って容量Ｃ２もリードアンプが形成される半導体基板面
上に収納することが可能となる。
【００２８】この実施例において、定電流源Ｓ２により
得られる電流Ｉ２は、定電流源Ｓ１によって得られる電
流Ｉ１の１／ｎとされ、ＭＯＳＦＥＴＮ３及びＮ４は同
一サイズで形成される。また、ＭＯＳＦＥＴＰ１は、Ｍ
ＯＳＦＥＴＰ３のｎ倍のサイズで形成されるが、そのゲ
ートソース間電圧Ｖｇｓは同一値となるべく設計され
る。さらに、抵抗Ｒ５は、磁気抵抗効果型ヘッドＭＲＨ
の抵抗値ＲＭＲのｎ／２倍の抵抗値つまりＲＭＲ×ｎ／
２なる抵抗値を持つべく設計される。
得られる電流Ｉ２は、定電流源Ｓ１によって得られる電
流Ｉ１の１／ｎとされ、ＭＯＳＦＥＴＮ３及びＮ４は同
一サイズで形成される。また、ＭＯＳＦＥＴＰ１は、Ｍ
ＯＳＦＥＴＰ３のｎ倍のサイズで形成されるが、そのゲ
ートソース間電圧Ｖｇｓは同一値となるべく設計され
る。さらに、抵抗Ｒ５は、磁気抵抗効果型ヘッドＭＲＨ
の抵抗値ＲＭＲのｎ／２倍の抵抗値つまりＲＭＲ×ｎ／
２なる抵抗値を持つべく設計される。
【００２９】これにより、定電流源Ｓ２によってＭＯＳ
ＦＥＴＮ３に流される電流Ｉ２は、そのまま電流Ｉ３と
してＭＯＳＦＥＴＮ４及びＭＯＳＦＥＴＰ３に流される
が、この電流Ｉ３は、ｎ倍の電流Ｉ４となってＭＯＳＦ
ＥＴＰ１に流され、このＭＯＳＦＥＴＰ１を介して流さ
れる電流Ｉ４は、前記磁気抵抗効果型ヘッドＭＲＨのバ
イアス電流Ｉｍと同一値となる。
ＦＥＴＮ３に流される電流Ｉ２は、そのまま電流Ｉ３と
してＭＯＳＦＥＴＮ４及びＭＯＳＦＥＴＰ３に流される
が、この電流Ｉ３は、ｎ倍の電流Ｉ４となってＭＯＳＦ
ＥＴＰ１に流され、このＭＯＳＦＥＴＰ１を介して流さ
れる電流Ｉ４は、前記磁気抵抗効果型ヘッドＭＲＨのバ
イアス電流Ｉｍと同一値となる。
【００３０】周知のように、カレントミラー結合される
ＭＯＳＦＥＴＰ１及びＰ３のゲート電位は同一電位であ
り、同一のゲートソース間電圧ＶｇｓとされるＭＯＳＦ
ＥＴＰ１及びＰ３のソース電位も同一電位となる。ＭＯ
ＳＦＥＴＰ３のソース側に設けられる抵抗Ｒ５は、前述
のように、ＲＭＲ×ｎ／２なる抵抗値を持つため、ＭＯ
ＳＦＥＴＰ３のソース電位Ｖｓ３は、 Ｖｓ３＝ＧＮＤ−Ｉ３×（ＲＭＲ×ｎ／２） ＝ＧＮＤ−Ｉ２×（ＲＭＲ×ｎ／２） となる。
ＭＯＳＦＥＴＰ１及びＰ３のゲート電位は同一電位であ
り、同一のゲートソース間電圧ＶｇｓとされるＭＯＳＦ
ＥＴＰ１及びＰ３のソース電位も同一電位となる。ＭＯ
ＳＦＥＴＰ３のソース側に設けられる抵抗Ｒ５は、前述
のように、ＲＭＲ×ｎ／２なる抵抗値を持つため、ＭＯ
ＳＦＥＴＰ３のソース電位Ｖｓ３は、 Ｖｓ３＝ＧＮＤ−Ｉ３×（ＲＭＲ×ｎ／２） ＝ＧＮＤ−Ｉ２×（ＲＭＲ×ｎ／２） となる。
【００３１】一方、ＭＯＳＦＥＴＰ１に流される電流Ｉ
４は、前述のように、ＭＯＳＦＥＴＰ３に流される電流
Ｉ３すなわちＩ２のｎ倍であり、そのソース電位Ｖｓ１
は、ＭＯＳＦＥＴＰ３のソース電位Ｖｎ３と同一電位と
なる。したがって、磁気抵抗効果型ヘッドＭＲＨの中間
点における電位Ｖｈは、ＭＯＳＦＥＴＰ１のソース電位
Ｖｓ１に電流Ｉ４による磁気抵抗効果型ヘッドＭＲＨの
抵抗値ＲＭＲの二分の一つまりＲＭＲ／２の電圧上昇分
を加えた電位、すなわち、 Ｖｈ＝Ｖｓ１＋Ｉｍ×（ＲＭＲ／２） ＝Ｖｓ１＋Ｉ４×（ＲＭＲ／２） ＝Ｖｓ３＋Ｉ２×ｎ×（ＲＭＲ／２） ＝［ＧＮＤ−Ｉ２×（ＲＭＲ×ｎ／２）］＋Ｉ２×ｎ×（ＲＭＲ／２） ＝ＧＮＤ となり、接地電位ＧＮＤと同電位となる。この結果、磁
気抵抗効果型ヘッドＭＲＨの両端子における電位は、従
来品の二分の一すなわち（Ｉ４×ＲＭＲ）／２となり、
もし磁気抵抗効果型ヘッドＭＲＨが回転中の磁気ディス
ク等に接触した場合でも磁気抵抗効果型ヘッドＭＲＨが
破損する確率が低くなり、これによってリードアンプの
信頼性を高めることができるものとなる。
４は、前述のように、ＭＯＳＦＥＴＰ３に流される電流
Ｉ３すなわちＩ２のｎ倍であり、そのソース電位Ｖｓ１
は、ＭＯＳＦＥＴＰ３のソース電位Ｖｎ３と同一電位と
なる。したがって、磁気抵抗効果型ヘッドＭＲＨの中間
点における電位Ｖｈは、ＭＯＳＦＥＴＰ１のソース電位
Ｖｓ１に電流Ｉ４による磁気抵抗効果型ヘッドＭＲＨの
抵抗値ＲＭＲの二分の一つまりＲＭＲ／２の電圧上昇分
を加えた電位、すなわち、 Ｖｈ＝Ｖｓ１＋Ｉｍ×（ＲＭＲ／２） ＝Ｖｓ１＋Ｉ４×（ＲＭＲ／２） ＝Ｖｓ３＋Ｉ２×ｎ×（ＲＭＲ／２） ＝［ＧＮＤ−Ｉ２×（ＲＭＲ×ｎ／２）］＋Ｉ２×ｎ×（ＲＭＲ／２） ＝ＧＮＤ となり、接地電位ＧＮＤと同電位となる。この結果、磁
気抵抗効果型ヘッドＭＲＨの両端子における電位は、従
来品の二分の一すなわち（Ｉ４×ＲＭＲ）／２となり、
もし磁気抵抗効果型ヘッドＭＲＨが回転中の磁気ディス
ク等に接触した場合でも磁気抵抗効果型ヘッドＭＲＨが
破損する確率が低くなり、これによってリードアンプの
信頼性を高めることができるものとなる。
【００３２】図５には、この発明が適用されたリードア
ンプの第２の実施例の回路図が示されている。なお、こ
の実施例のリードアンプは、前記図１の実施例を基本的
に踏襲するものであるため、これと異なる部分について
のみ説明を追加する。
ンプの第２の実施例の回路図が示されている。なお、こ
の実施例のリードアンプは、前記図１の実施例を基本的
に踏襲するものであるため、これと異なる部分について
のみ説明を追加する。
【００３３】図５において、この実施例のリードアンプ
は、ＭＯＳＦＥＴＰ１のドレイン及び電源電圧ＶＥＥ間
に設けられるＮチャンネルＭＯＳＦＥＴＮ１１（第６の
ＭＯＳＦＥＴ）と、ＭＯＳＦＥＴＮ１のドレイン及び電
源電圧ＶＥＥ間に設けられるＮチャンネルＭＯＳＦＥＴ
Ｎ１２（第７のＭＯＳＦＥＴ）とを含む。これらのＭＯ
ＳＦＥＴＮ１１及びＮ１２は、カレントミラー形態とさ
れ、例えば１対１のサイズ比をもって形成される。この
ため、ＭＯＳＦＥＴＮ１２には、ＭＯＳＦＥＴＮ１１つ
まり磁気抵抗効果型ヘッドＭＲＨに流される電流Ｉ４が
そのまま電流Ｉｒとして流され、この電流Ｉｒは抵抗Ｒ
２に流される。抵抗Ｒ２には、電流Ｉ４及びＩｒが流さ
れるため、電流Ｉｍは電流Ｉ１の二分の一となる。
は、ＭＯＳＦＥＴＰ１のドレイン及び電源電圧ＶＥＥ間
に設けられるＮチャンネルＭＯＳＦＥＴＮ１１（第６の
ＭＯＳＦＥＴ）と、ＭＯＳＦＥＴＮ１のドレイン及び電
源電圧ＶＥＥ間に設けられるＮチャンネルＭＯＳＦＥＴ
Ｎ１２（第７のＭＯＳＦＥＴ）とを含む。これらのＭＯ
ＳＦＥＴＮ１１及びＮ１２は、カレントミラー形態とさ
れ、例えば１対１のサイズ比をもって形成される。この
ため、ＭＯＳＦＥＴＮ１２には、ＭＯＳＦＥＴＮ１１つ
まり磁気抵抗効果型ヘッドＭＲＨに流される電流Ｉ４が
そのまま電流Ｉｒとして流され、この電流Ｉｒは抵抗Ｒ
２に流される。抵抗Ｒ２には、電流Ｉ４及びＩｒが流さ
れるため、電流Ｉｍは電流Ｉ１の二分の一となる。
【００３４】この結果、抵抗Ｒ２には、磁気抵抗効果型
ヘッドＭＲＨにより得られる読み出し電流の２倍に相当
する交流成分が得られ、これによってリードアンプの読
み出し効率がさらに高められるものとなる。なお、ＭＯ
ＳＦＥＴＮ１１及びＮ１２のサイズ比を任意に設定する
ことにより、電流Ｉ４に対する電流Ｉｒの大きさを任意
に設定できるものであることは言うまでもない。
ヘッドＭＲＨにより得られる読み出し電流の２倍に相当
する交流成分が得られ、これによってリードアンプの読
み出し効率がさらに高められるものとなる。なお、ＭＯ
ＳＦＥＴＮ１１及びＮ１２のサイズ比を任意に設定する
ことにより、電流Ｉ４に対する電流Ｉｒの大きさを任意
に設定できるものであることは言うまでもない。
【００３５】図６には、この発明が適用されたリードア
ンプの第３の実施例の回路図が示されている。なお、こ
の実施例のリードアンプは、前記図１の実施例を基本的
に踏襲するものであるため、これと異なる部分について
のみ説明を追加する。
ンプの第３の実施例の回路図が示されている。なお、こ
の実施例のリードアンプは、前記図１の実施例を基本的
に踏襲するものであるため、これと異なる部分について
のみ説明を追加する。
【００３６】図６において、この実施例のリードアンプ
は、図１の実施例と同様、抵抗Ｒ４及び容量Ｃ１からな
る第１のローパスフィルタを含むが、本実施例の場合、
容量Ｃ１の下方の電極は、接地電位ＧＮＤではなく、磁
気抵抗効果型ヘッドＭＲＨの低電位電源電圧側端子つま
りＭＯＳＦＥＴＰ１のソースに結合される。
は、図１の実施例と同様、抵抗Ｒ４及び容量Ｃ１からな
る第１のローパスフィルタを含むが、本実施例の場合、
容量Ｃ１の下方の電極は、接地電位ＧＮＤではなく、磁
気抵抗効果型ヘッドＭＲＨの低電位電源電圧側端子つま
りＭＯＳＦＥＴＰ１のソースに結合される。
【００３７】このため、容量Ｃ１は、図１の実施例と同
様、抵抗Ｒ４とともにローパスフィルタを構成し、ＭＯ
ＳＦＥＴＮ１及び帰還増幅器ＦＢＡを含む帰還ループの
周波数特性を設定しかつＭＯＳＦＥＴＮ２及び抵抗Ｒ３
の素子ノイズを抑制すべく作用するとともに、ＭＯＳＦ
ＥＴＰ１の素子ノイズをも抑制すべく作用し、これによ
ってリードアンプのノイズ耐性がさらに高められるもの
となる。
様、抵抗Ｒ４とともにローパスフィルタを構成し、ＭＯ
ＳＦＥＴＮ１及び帰還増幅器ＦＢＡを含む帰還ループの
周波数特性を設定しかつＭＯＳＦＥＴＮ２及び抵抗Ｒ３
の素子ノイズを抑制すべく作用するとともに、ＭＯＳＦ
ＥＴＰ１の素子ノイズをも抑制すべく作用し、これによ
ってリードアンプのノイズ耐性がさらに高められるもの
となる。
【００３８】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）リードライト用集積回路に搭載され、カレントバ
イアス・カレントセンス方式をとるリードアンプにおい
て、磁気抵抗効果型ヘッドにバイアス電流を与える入力
トランジスタを例えばＮチャンネル型の第１のＭＯＳＦ
ＥＴに置き換え、これを含む帰還ループの周波数特性を
設定し素子ノイズを除去するためのローパスフィルタ
を、比較的大きな抵抗値を有する抵抗と、比較的小さな
容量値を有する容量とにより構成することで、帰還ルー
プの周波数特性を設定し、素子ノイズを除去するための
容量を、磁気抵抗効果型ヘッドを除く他の回路素子とと
もに共通の半導体基板面上に形成できるという効果が得
られる。 （２）上記（１）項により、ローパスフィルタ用の容量
が外付けされることによる寄生インダクタンスの影響を
除去して、リードアンプのノイズ耐性を高めることがで
きるという効果が得られる。
記の通りである。すなわち、 （１）リードライト用集積回路に搭載され、カレントバ
イアス・カレントセンス方式をとるリードアンプにおい
て、磁気抵抗効果型ヘッドにバイアス電流を与える入力
トランジスタを例えばＮチャンネル型の第１のＭＯＳＦ
ＥＴに置き換え、これを含む帰還ループの周波数特性を
設定し素子ノイズを除去するためのローパスフィルタ
を、比較的大きな抵抗値を有する抵抗と、比較的小さな
容量値を有する容量とにより構成することで、帰還ルー
プの周波数特性を設定し、素子ノイズを除去するための
容量を、磁気抵抗効果型ヘッドを除く他の回路素子とと
もに共通の半導体基板面上に形成できるという効果が得
られる。 （２）上記（１）項により、ローパスフィルタ用の容量
が外付けされることによる寄生インダクタンスの影響を
除去して、リードアンプのノイズ耐性を高めることがで
きるという効果が得られる。
【００３９】（３）上記（１）項及び（２）項におい
て、磁気抵抗効果型ヘッドの低電位電源電圧側端子にＰ
チャンネル型の第２のＭＯＳＦＥＴのソースを結合し、
この第２のＭＯＳＦＥＴのゲート側に、磁気抵抗効果型
ヘッドの中間点における電位が回路の接地電位となるべ
く第２のＭＯＳＦＥＴのソース電位を制御するための電
位設定回路を設けることで、磁気抵抗効果型ヘッドの中
間点における電位を回路の接地電位として、その両端子
にかかる電圧を従来品の二分の一に低減することができ
るという効果が得られる。 （４）上記（３）項により、磁気抵抗効果型ヘッドが磁
気ディスク等に接触して破損する確率を低くすることが
できるという効果が得られる。 （５）上記（１）項ないし（４）項により、磁気抵抗効
果型ヘッドを用いかつカレントバイアス・カレントセン
ス方式を採るリードアンプの周波数特性を高め、その信
頼性を高めることができるという効果が得られる。
て、磁気抵抗効果型ヘッドの低電位電源電圧側端子にＰ
チャンネル型の第２のＭＯＳＦＥＴのソースを結合し、
この第２のＭＯＳＦＥＴのゲート側に、磁気抵抗効果型
ヘッドの中間点における電位が回路の接地電位となるべ
く第２のＭＯＳＦＥＴのソース電位を制御するための電
位設定回路を設けることで、磁気抵抗効果型ヘッドの中
間点における電位を回路の接地電位として、その両端子
にかかる電圧を従来品の二分の一に低減することができ
るという効果が得られる。 （４）上記（３）項により、磁気抵抗効果型ヘッドが磁
気ディスク等に接触して破損する確率を低くすることが
できるという効果が得られる。 （５）上記（１）項ないし（４）項により、磁気抵抗効
果型ヘッドを用いかつカレントバイアス・カレントセン
ス方式を採るリードアンプの周波数特性を高め、その信
頼性を高めることができるという効果が得られる。
【００４０】（６）上記（１）項ないし（５）項におい
て、第２のＭＯＳＦＥＴのドレインと低電位電源電圧と
の間にＮチャンネル型の第６のＭＯＳＦＥＴを設け、第
１のＭＯＳＦＥＴのドレインと低電位電源電圧との間に
第６のＭＯＳＦＥＴとカレントミラー形態とされるＮチ
ャンネル型の第７のＭＯＳＦＥＴを設けることで、磁気
抵抗効果型ヘッドにより得られる読み出し電流を拡大
し、リードアンプの読み出し効率をさらに高めることが
できるという効果が得られる。 （７）上記（１）項ないし（６）項において、第１の容
量を、第１のＭＯＳＦＥＴのゲートと磁気抵抗効果型ヘ
ッドの低電位電源電圧側端子つまり第２のＭＯＳＦＥＴ
のソースとの間に設けることで、第１の容量を含むロー
パスフィルタによって第２のＭＯＳＦＥＴの素子ノイズ
を抑制し、リードアンプのノイズ耐性をさらに高めるこ
とができるという効果が得られる。
て、第２のＭＯＳＦＥＴのドレインと低電位電源電圧と
の間にＮチャンネル型の第６のＭＯＳＦＥＴを設け、第
１のＭＯＳＦＥＴのドレインと低電位電源電圧との間に
第６のＭＯＳＦＥＴとカレントミラー形態とされるＮチ
ャンネル型の第７のＭＯＳＦＥＴを設けることで、磁気
抵抗効果型ヘッドにより得られる読み出し電流を拡大
し、リードアンプの読み出し効率をさらに高めることが
できるという効果が得られる。 （７）上記（１）項ないし（６）項において、第１の容
量を、第１のＭＯＳＦＥＴのゲートと磁気抵抗効果型ヘ
ッドの低電位電源電圧側端子つまり第２のＭＯＳＦＥＴ
のソースとの間に設けることで、第１の容量を含むロー
パスフィルタによって第２のＭＯＳＦＥＴの素子ノイズ
を抑制し、リードアンプのノイズ耐性をさらに高めるこ
とができるという効果が得られる。
【００４１】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１，図５及び図６において、抵抗Ｒ４及びＣ１か
らなるローパスフィルタと、ＭＯＳＦＥＴＰ１のゲート
側に設けられる電位設定回路は、必ずしも同時に設けら
れることを必須条件とはせず、個別にその効果を享受す
ることができる。また、電位設定回路による効果は、Ｍ
ＯＳＦＥＴＰ１がＰＮＰ型バイポーラトランジスタに置
き換えられる場合でも、バイポーラトランジスタを用い
た電位設定回路を設けることで同様に享受できる。リー
ドアンプの具体的回路構成や電源電圧の極性及び絶対値
ならびにＭＯＳＦＥＴの導電型等は、種々の実施形態を
とりうる。
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１，図５及び図６において、抵抗Ｒ４及びＣ１か
らなるローパスフィルタと、ＭＯＳＦＥＴＰ１のゲート
側に設けられる電位設定回路は、必ずしも同時に設けら
れることを必須条件とはせず、個別にその効果を享受す
ることができる。また、電位設定回路による効果は、Ｍ
ＯＳＦＥＴＰ１がＰＮＰ型バイポーラトランジスタに置
き換えられる場合でも、バイポーラトランジスタを用い
た電位設定回路を設けることで同様に享受できる。リー
ドアンプの具体的回路構成や電源電圧の極性及び絶対値
ならびにＭＯＳＦＥＴの導電型等は、種々の実施形態を
とりうる。
【００４２】図２において、磁気抵抗効果型ヘッドＭＲ
Ｈの動作特性はほんの一例であり、本発明の主旨に影響
を与えない。図３及び図４において、出力増幅器ＯＰＡ
及び帰還増幅器ＦＢＡの具体的構成は、種々の実施形態
をとりうる。
Ｈの動作特性はほんの一例であり、本発明の主旨に影響
を与えない。図３及び図４において、出力増幅器ＯＰＡ
及び帰還増幅器ＦＢＡの具体的構成は、種々の実施形態
をとりうる。
【００４３】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である磁気
ディスク装置のリードライト用集積回路に搭載されるリ
ードアンプに適用した場合について説明したが、それに
限定されるものではなく、例えば、リードアンプとして
単体で形成されるものや他の各種回路と同一基板に形成
される同様なリードアンプならびにこれを含む各種装置
にも適用できる。この発明は、少なくとも磁気抵抗効果
型ヘッドとこの磁気抵抗効果型ヘッドにバイアス電流を
与えるための入力トランジスタとを含むリードアンプな
らびにこのようなリードアンプを含む装置又はシステム
に広く適用できる。
てなされた発明をその背景となった利用分野である磁気
ディスク装置のリードライト用集積回路に搭載されるリ
ードアンプに適用した場合について説明したが、それに
限定されるものではなく、例えば、リードアンプとして
単体で形成されるものや他の各種回路と同一基板に形成
される同様なリードアンプならびにこれを含む各種装置
にも適用できる。この発明は、少なくとも磁気抵抗効果
型ヘッドとこの磁気抵抗効果型ヘッドにバイアス電流を
与えるための入力トランジスタとを含むリードアンプな
らびにこのようなリードアンプを含む装置又はシステム
に広く適用できる。
【００４４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、リードライト用集積回路に
搭載され、磁気抵抗効果型ヘッドを用い、かつカレント
バイアス・カレントセンス方式をとるリードアンプにお
いて、磁気抵抗効果型ヘッドにバイアス電流を与える入
力トランジスタを入力インピーダンスの大きな例えばＮ
チャンネル型の第１のＭＯＳＦＥＴに置き換え、これを
含む帰還ループの周波数特性を設定し素子ノイズを除去
するためのローパスフィルタを、比較的大きな抵抗値を
有する抵抗と、比較的小さな容量値を有する容量とによ
り構成する。また、磁気抵抗効果型ヘッドの低電位電源
電圧側端子にＰチャンネル型の第２のＭＯＳＦＥＴのソ
ースを結合し、第２のＭＯＳＦＥＴのゲート側に、磁気
抵抗効果型ヘッドの中間点における電位が回路の接地電
位となるべく第２のＭＯＳＦＥＴのソース電位を制御す
る電位設定回路を設ける。これにより、帰還ループの周
波数特性を設定し素子ノイズを除去するための容量を、
磁気抵抗効果型ヘッドを除く他の回路素子とともに共通
の半導体基板面上に形成し、この容量が外付けされるこ
とによる寄生インダクタンスの影響を除去し、リードア
ンプのノイズ耐性を高めることができるとともに、磁気
抵抗効果型ヘッドの中間点における電位を回路の接地電
位として、その両端子にかかる電圧を従来品の二分の一
とし、磁気抵抗効果型ヘッドが磁気ディスク等に接触し
て破損する確率を低くすることができる。この結果、磁
気抵抗効果型ヘッドを用いかつカレントバイアス・カレ
ントセンス方式を採るリードアンプの周波数特性を高
め、その信頼性を高めることができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、リードライト用集積回路に
搭載され、磁気抵抗効果型ヘッドを用い、かつカレント
バイアス・カレントセンス方式をとるリードアンプにお
いて、磁気抵抗効果型ヘッドにバイアス電流を与える入
力トランジスタを入力インピーダンスの大きな例えばＮ
チャンネル型の第１のＭＯＳＦＥＴに置き換え、これを
含む帰還ループの周波数特性を設定し素子ノイズを除去
するためのローパスフィルタを、比較的大きな抵抗値を
有する抵抗と、比較的小さな容量値を有する容量とによ
り構成する。また、磁気抵抗効果型ヘッドの低電位電源
電圧側端子にＰチャンネル型の第２のＭＯＳＦＥＴのソ
ースを結合し、第２のＭＯＳＦＥＴのゲート側に、磁気
抵抗効果型ヘッドの中間点における電位が回路の接地電
位となるべく第２のＭＯＳＦＥＴのソース電位を制御す
る電位設定回路を設ける。これにより、帰還ループの周
波数特性を設定し素子ノイズを除去するための容量を、
磁気抵抗効果型ヘッドを除く他の回路素子とともに共通
の半導体基板面上に形成し、この容量が外付けされるこ
とによる寄生インダクタンスの影響を除去し、リードア
ンプのノイズ耐性を高めることができるとともに、磁気
抵抗効果型ヘッドの中間点における電位を回路の接地電
位として、その両端子にかかる電圧を従来品の二分の一
とし、磁気抵抗効果型ヘッドが磁気ディスク等に接触し
て破損する確率を低くすることができる。この結果、磁
気抵抗効果型ヘッドを用いかつカレントバイアス・カレ
ントセンス方式を採るリードアンプの周波数特性を高
め、その信頼性を高めることができる。
【図１】この発明が適用されたリードアンプの第１の実
施例を示す回路図である。
施例を示す回路図である。
【図２】図１のリードアンプに含まれる磁気抵抗効果型
ヘッドの一実施例を示す動作特性図である。
ヘッドの一実施例を示す動作特性図である。
【図３】図１のリードアンプに含まれる出力増幅器の一
実施例を示す回路図である。
実施例を示す回路図である。
【図４】図１のリードアンプに含まれる帰還増幅器の一
実施例を示す回路図である。
実施例を示す回路図である。
【図５】この発明が適用されたリードアンプの第２の実
施例を示す回路図である。
施例を示す回路図である。
【図６】この発明が適用されたリードアンプの第３の実
施例を示す回路図である。
施例を示す回路図である。
【図７】この発明に先立って本願発明者等が開発したリ
ードアンプの一例を示す回路図である。
ードアンプの一例を示す回路図である。
ＭＲＨ……磁気抵抗効果型ヘッド、ＯＰＡ……出力増幅
器、ＦＢＡ……帰還増幅器、Ｐ１〜Ｐ７……Ｐチャンネ
ルＭＯＳＦＥＴ、Ｎ１〜Ｎ１２……ＮチャンネルＭＯＳ
ＦＥＴ、Ｒ１〜Ｒ１２……抵抗、Ｃ１〜Ｃ５……容量、
Ｓ１〜Ｓ７……定電流源、Ｔ１〜Ｔ２……ＮＰＮ型バイ
ポーラトランジスタ。ＶＣＣ……高電位側電源電圧、Ｖ
ＥＥ……低電位側電源電圧、ＧＮＤ……接地電位、Ｖｏ
ｐ……非反転出力信号、Ｖｏｎ……反転出力信号、Ｖｎ
ａ〜Ｖｎｃ……内部ノード電圧、Ｉｍ，Ｉｎ……バイア
ス電流、Ｉｒ……読み出し電流、Ｉ１〜Ｉ５……直流電
流、Ｖｂ……定電圧。
器、ＦＢＡ……帰還増幅器、Ｐ１〜Ｐ７……Ｐチャンネ
ルＭＯＳＦＥＴ、Ｎ１〜Ｎ１２……ＮチャンネルＭＯＳ
ＦＥＴ、Ｒ１〜Ｒ１２……抵抗、Ｃ１〜Ｃ５……容量、
Ｓ１〜Ｓ７……定電流源、Ｔ１〜Ｔ２……ＮＰＮ型バイ
ポーラトランジスタ。ＶＣＣ……高電位側電源電圧、Ｖ
ＥＥ……低電位側電源電圧、ＧＮＤ……接地電位、Ｖｏ
ｐ……非反転出力信号、Ｖｏｎ……反転出力信号、Ｖｎ
ａ〜Ｖｎｃ……内部ノード電圧、Ｉｍ，Ｉｎ……バイア
ス電流、Ｉｒ……読み出し電流、Ｉ１〜Ｉ５……直流電
流、Ｖｂ……定電圧。
Claims (9)
- 【請求項１】 磁気抵抗効果型ヘッドと、 上記磁気抵抗効果型ヘッドと直列形態に設けられそのバ
イアス電流を制御する第１のＭＯＳＦＥＴと、 上記第１のＭＯＳＦＥＴのゲート側に設けられる第１の
抵抗及び第１の容量からなる第１のローパスフィルタと
を含んでなり、かつ、 上記第１の容量が、上記磁気抵抗効果型ヘッドを除く他
の回路素子ともに共通の半導体基板上に形成されること
を特徴とするリードアンプ。 - 【請求項２】 請求項１において、 上記第１のＭＯＳＦＥＴは、第１導電型とされ、かつ上
記磁気抵抗効果型ヘッドの高電位電源電圧側に設けられ
るものであって、 上記リードアンプは、 そのソースが上記磁気抵抗効果型ヘッドの低電位電源電
圧側端子に結合される第２導電型の第２のＭＯＳＦＥＴ
と、 上記第２のＭＯＳＦＥＴのゲート側に設けられ、上記磁
気抵抗効果型ヘッドの中間点の電位が回路の接地電位と
なるべく第２のＭＯＳＦＥＴのソース電位を制御する電
位設定回路とを含むものであることを特徴とするリード
アンプ。 - 【請求項３】 請求項２において、 上記電位設定回路は、 上記第２のＭＯＳＦＥＴとカレントミラー形態とされる
第２導電型の第３のＭＯＳＦＥＴと、 回路の接地電位と上記第３のＭＯＳＦＥＴのソースとの
間に設けられる第２の抵抗と、 上記第３のＭＯＳＦＥＴのドレインと低電位電源電圧と
の間に設けられる第１導電型の第４のＭＯＳＦＥＴと、 上記第４のＭＯＳＦＥＴとカレントミラー形態とされる
第１導電型の第５のＭＯＳＦＥＴと、 上記第５のＭＯＳＦＥＴに所定の動作電流を与える定電
流源とを含むものであることを特徴とするリードアン
プ。 - 【請求項４】 請求項３において、 上記電位設定回路は、 上記第２のＭＯＳＦＥＴのゲートと上記第３のＭＯＳＦ
ＥＴのドレインとの間に設けられる第３の抵抗と、 上記第２のＭＯＳＦＥＴのゲートと回路の接地電位との
間に設けられ上記磁気抵抗効果型ヘッドを除く他の回路
素子とともに共通の半導体基板に形成される第２の容量
とからなる第２のローパスフィルタを含むものであるこ
とを特徴とするリードアンプ。 - 【請求項５】 請求項２，請求項３又は請求項４におい
て、 上記リードアンプは、 上記第２のＭＯＳＦＥＴのドレインと低電位電源電圧と
の間に設けられる第１導電型の第６のＭＯＳＦＥＴと、 上記第１のＭＯＳＦＥＴのドレインと低電位電源電圧と
の間に設けられ、上記第６のＭＯＳＦＥＴとカレントミ
ラー形態とされる第１導電型の第７のＭＯＳＦＥＴとを
含むものであることを特徴とするリードアンプ。 - 【請求項６】 請求項２，請求項３，請求項４又は請求
項５において、 上記第１の容量は、上記第１のＭＯＳＦＥＴのゲートと
上記磁気抵抗効果型ヘッドの低電位電源電圧側端子との
間に設けられるものであることを特徴とするリードアン
プ。 - 【請求項７】 請求項１，請求項２，請求項３，請求項
４，請求項５又は請求項６において、 上記リードアンプは、ライトアンプとともにリードライ
ト用集積回路に搭載されるものであることを特徴とする
リードアンプ。 - 【請求項８】 磁気抵抗効果型ヘッドと、 そのエミッタ又はソースが上記磁気抵抗効果型ヘッド側
となるべく直列形態に設けられる第１のトランジスタ
と、 上記第１のトランジスタのベース又はゲート側に設けら
れ、上記磁気抵抗効果型ヘッドの中間点における電位が
回路の接地電位となるべく上記第１のトランジスタのエ
ミッタ又はソース電位を制御する電位設定回路とを含む
ことを特徴とするリードアンプ。 - 【請求項９】 請求項８において、 上記第１のトランジスタは、そのソースが上記磁気抵抗
効果型ヘッドの低電位電源電圧側に結合される第２導電
型の第２のＭＯＳＦＥＴであって、 上記電位設定回路は、 上記第２のＭＯＳＦＥＴとカレントミラー形態とされる
第２導電型の第３のＭＯＳＦＥＴと、 回路の接地電位と上記第３のＭＯＳＦＥＴのソースとの
間に設けられる第２の抵抗と、 上記第３のＭＯＳＦＥＴのドレインと低電位電源電圧と
の間に設けられる第１導電型の第４のＭＯＳＦＥＴと、 上記第４のＭＯＳＦＥＴとカレントミラー形態とされる
第１導電型の第５のＭＯＳＦＥＴと、 上記第５のＭＯＳＦＥＴに所定の動作電流を与える定電
流源とを含むものであることを特徴とするリードアン
プ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8804198A JPH11273004A (ja) | 1998-03-17 | 1998-03-17 | リードアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8804198A JPH11273004A (ja) | 1998-03-17 | 1998-03-17 | リードアンプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11273004A true JPH11273004A (ja) | 1999-10-08 |
Family
ID=13931752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8804198A Pending JPH11273004A (ja) | 1998-03-17 | 1998-03-17 | リードアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11273004A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20180254630A1 (en) * | 2015-03-02 | 2018-09-06 | Globalfoundries Inc. | Method to protect sensitive devices from electrostatic discharge damage |
-
1998
- 1998-03-17 JP JP8804198A patent/JPH11273004A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20180254630A1 (en) * | 2015-03-02 | 2018-09-06 | Globalfoundries Inc. | Method to protect sensitive devices from electrostatic discharge damage |
| US10263418B2 (en) * | 2015-03-02 | 2019-04-16 | Globalfoundries Inc. | Method to protect sensitive devices from electrostatic discharge damage |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2665025B2 (ja) | 増幅器回路 | |
| JPH06180803A (ja) | データ記憶装置 | |
| JP3779341B2 (ja) | 半導体メモリ装置 | |
| US6472908B1 (en) | Differential output driver circuit and method for same | |
| JP2994522B2 (ja) | 磁気抵抗素子用プリアンプ | |
| US6909569B2 (en) | Low impedance semiconductor integrated circuit | |
| US20020109548A1 (en) | Power amplifying circuit | |
| US5886568A (en) | Open-loop MR biasing circuit with high power supply and common mode rejection | |
| JPH11273004A (ja) | リードアンプ | |
| JP2001067602A (ja) | Ｍｒ素子信号増幅回路 | |
| JP3160000B2 (ja) | バッファ及び利得１を与える方法 | |
| US6154333A (en) | Amplification circuit | |
| US5063310A (en) | Transistor write current switching circuit for magnetic recording | |
| JPS6276907A (ja) | 増幅回路 | |
| JP3106612B2 (ja) | 半導体装置 | |
| JPH09245304A (ja) | リードアンプ及びリードライト用集積回路装置 | |
| JP4414560B2 (ja) | センスアンプ | |
| JPH02285714A (ja) | 半導体集積回路 | |
| US7046044B2 (en) | Differential preamplifier having balanced resistor network | |
| JPH0483405A (ja) | 半導体集積回路装置 | |
| JP3305057B2 (ja) | 増幅回路 | |
| JPH01125108A (ja) | Ｆｅｔ負荷増幅回路 | |
| JP2570050B2 (ja) | ディジタル回路 | |
| JP2546974B2 (ja) | 磁気ヘッド読み書き回路 | |
| TW465186B (en) | Logic gate having temperature compensation and method |