JPH11273342A

JPH11273342A - 半導体装置

Info

Publication number: JPH11273342A
Application number: JP10072065A
Authority: JP
Inventors: Yasuro Matsuzaki; 康郎松崎
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-03-20
Filing date: 1998-03-20
Publication date: 1999-10-08
Anticipated expiration: 2018-03-20
Also published as: JP3945897B2

Abstract

(57)【要約】【課題】外部クロック信号の位相を調整して所定の位
相だけ遅らせた内部クロック信号を出力するクロック位
相調整回路を備えた半導体記憶装置に関し、電源投入直
後またはスタンバイモードからの復帰直後に、可変ディ
レイ回路等の遅延量を調整してロックオンするまでに必
要な時間を短縮することを目的とする。【解決手段】クロック位相調整回路が、選択された遅
延量だけ外部クロック信号を遅延させるディレイ回路部
２と、外部クロック信号の位相と内部クロック信号に応
答する信号の位相を比較する位相比較回路部３と、位相
比較結果に基づいてディレイ回路部の遅延量を選択する
ディレイ制御回路部４と、外部クロック信号の所定の周
期分の遅延量を測定してディレイ制御回路部に供給する
クロック周期測定部５とを有し、位相比較回路部への外
部クロック信号の供給が停止している期間に、位相比較
回路部により上記遅延量をディレイ回路部に設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、外部から供給され
る外部クロック信号の位相を調整して所定の位相だけ遅
らせた内部クロック信号を出力するＤＬＬ（Delay Lock
ed Loop ）回路等のクロック位相調整回路を備えた半導
体装置に関する。さらに詳しくいえば、本発明は、外部
クロック信号に対し所定の周期分、例えば、１周期分だ
け遅らせた内部クロック信号を生成し、ダイナミック・
ランダム・アクセス・メモリ（以後、ＤＲＡＭと略記す
る）等に入力されるデータの位相を上記内部クロック信
号の位相に同期させることにより、特性のばらつきや周
囲温度や電源電圧等の変動に関係なく外部クロック信号
に対し常に所定の正確な位相にてデータを取り込んで出
力する機能を備えた半導体装置に関するものである。

【０００２】

【従来の技術】通常、半導体集積回路（ＬＳＩ）では、
外部からの入力信号としてデータが入力され、この入力
されたデータに応じた処理動作が行われて所望のデータ
が出力される。一般的にいって、汎用のＬＳＩでは、特
性のばらつきや周囲温度や電源電圧等の変動に関係なく
所望のデータを安定に出力するためには、外部からの入
力されるデータに対して、どのようなタイミングで同デ
ータが出力されるかが重要であり、このために、仕様に
より上記タイミングを予め規定することが必要になって
くる。例えば、ＤＲＡＭでは、アドレス信号の最大周波
数等と共に、アドレス信号の変化エッジからデータが出
力されるタイミングや、データを書き込むためのデータ
セットアップ時間等が予め規定されている。

【０００３】近年、コンピュータ・システムにおけるＣ
ＰＵ（中央処理装置）のクロック信号の高速化、あるい
は他のさまざまな電子回路の処理速度の高速化に伴っ
て、ＣＰＵ内の主記憶装置やインタフェース部分も高速
化する必要に迫られている。現在、クロック信号が１０
０ＭＨｚ以上のＣＰＵも出現しているが、主記憶装置と
して広く使用される汎用のＤＲＡＭは、現行のＣＰＵの
クロック信号よりも１桁速いアクセス速度やデータ転送
速度にて動作させることが必要である。そこで、１００
ＭＨｚ以上でのデータ転送速度を可能にするシンクロナ
スＤＲＡＭ（通常、ＳＤＲＡＭと略記される）等の新し
いＤＲＡＭが各種提案されている。

【０００４】このような高速にて動作するＳＤＲＡＭ等
の新しいＤＲＡＭにおいては、外部から入力される高速
の外部クロック信号に対し常に所定の正確な位相にてデ
ータの入出力を行うことが必要である。このため、通常
は、外部クロック信号の位相を正確に調整して内部クロ
ック信号を生成する機能を有するＤＬＬ回路等のクロッ
ク位相調整回路をＤＲＡＭに設け、このクロック位相調
整回路にて生成された内部クロック信号の位相と、ＤＲ
ＡＭに入力されるデータの位相とを同期させるようにし
ている。

【０００５】図２１は、上記のような機能を備えた従来
のクロック位相調整回路を有する半導体装置の構成を示
す回路ブロック図である。図２１に示すような従来のク
ロック位相調整回路は、外部から入力バッファ８００を
介して入力される外部クロック信号ＣＬＫの遅延量を変
化させることにより所定の位相だけ遅延させた内部クロ
ック信号を生成するための第１の可変ディレイ回路２１
０および第２の可変ディレイ回路２２０と、上記外部ク
ロック信号ＣＬＫの位相と、第２の可変ディレイ回路２
２０からダミーデータ出力バッファ２９０およびダミー
入力バッファ２８０を介して入力される信号の位相とを
比較する位相比較回路３００と、この位相比較回路部３
００による位相比較結果に基づいて、上記第１および第
２の可変ディレイ回路２１０、２２０の遅延量を選択す
るディレイ制御回路４００とを備えている。

【０００６】さらに詳しく説明すると、外部クロック信
号ＣＬＫは、入力バッファ８００により所定のレベルに
なるまで増幅された後に、第１の可変ディレイ回路２１
０および第２の可変ディレイ回路２２０に供給されると
共に、位相比較回路３００に第１入力信号として供給さ
れる。この場合、位相比較回路３００の入力側において
入力バッファ８００による外部クロック信号ＣＬＫの位
相遅れを相殺するために、ダミー入力バッファ２８０が
設けられている。さらに、第１の可変ディレイ回路２１
０により生成された内部クロック信号に同期してデータ
ＤＡＴＡを取り込んで出力するデータ出力バッファ９０
０による内部クロック信号の位相遅れを相殺するため
に、ダミーデータ出力バッファ２９０が設けられてい
る。それゆえに、第２の可変ディレイ回路２２０に入力
された外部クロック信号ＣＬＫは、ダミーデータ出力バ
ッファ２９０およびダミー入力バッファ２８０を介して
位相比較回路３００に第２入力信号として供給されるこ
とになる。

【０００７】この位相比較回路３００は、上記の第１入
力信号の位相と第２入力信号の位相とを比較し、これら
の２つの入力信号の位相の比較結果をディレイ制御回路
４００に入力する。このディレイ制御回路４００は、外
部クロック信号ＣＬＫと内部クロック信号との位相差が
所定の周期分、例えば１周期分（３６０度）になるよう
に、第１および第２の可変ディレイ回路２１０、２２０
の遅延量を選択して調整する。この結果、第１の可変デ
ィレイ回路２１０に入力された外部クロック信号ＣＬＫ
は、ディレイ制御回路４００によって調整された遅延量
を付与された後、データ出力バッファ９００に供給され
る。このデータ出力バッファ９００は、第１の可変ディ
レイ回路２１０から供給された内部クロック信号に同期
してデータＤＡＴＡを取り込み、出力信号ＯＵＴとして
外部へ出力する。

【０００８】

【発明が解決しようとする課題】従来のクロック位相調
整回路を有する半導体装置においては、外部クロック信
号と内部クロック信号の位相差が所定の周期分、例え
ば、３６０度になるまで（すなわち、ロックオンの状態
になるまで）第１および第２の可変ディレイ回路２１
０、２２０の遅延量を一段ずつ変化させることにより、
外部クロック信号の遅延量を調整していた。ＤＲＡＭ等
が通常の動作モードになっている場合、すなわち、アク
ティブ状態になっている場合は、特性のばらつきや電源
電圧や周囲温度の変化による外部クロック信号の周期の
変動が小さいので、遅延量を一段ずつ変化させる方式に
より外部クロック信号の位相を調整しても問題は生じな
い。しかしながら、下記の（１）および（２）の場合に
はロックオンに必要な遅延量に設定するまでに多くの時
間が必要になり、データの書き込み／読み出し等の実際
の動作が開始されるまでの時間の増大につながるという
問題が発生する。（１）電源投入時電源投入時には、可変ディレイ回路の遅延量を初期状態
にリセットしてから外部クロック信号の位相調整を行う
ようにしている。このため、可変ディレイ回路がロック
オンの状態になるまでに多くの時間がかかる。（２）動作モードの切り替え時、例えば、スタンバイモ
ードからの復帰時ＤＲＡＭ等がスタンバイモードになっているときは、消
費電力を節減するために外部クロック信号のクロック周
波数を低くしたり電源電圧を下げたりするので、可変デ
ィレイ回路の遅延量は、通常のアクティブ状態にて設定
される遅延量から大きく外れている。このため、上記の
スタンバイモードから復帰するときには、可変ディレイ
回路がロックオンの状態になるまでに多くの時間がかか
る。

【０００９】本発明は上記問題点に鑑みてなされたもの
であり、電源投入時またはスタンバイモードからの復帰
時のように、ＤＲＡＭ等が通常の動作モードになってい
ない場合でも、可変ディレイ回路等の遅延量を調整して
ロックオンの状態にするまでに必要な時間を従来よりも
短縮することが可能な半導体装置を提供することを目的
とするものである。

【００１０】

【課題を解決するための手段】図１は、本発明の原理構
成を示すブロック図である。ここでは、位相調整回路を
有する半導体装置の構成を簡略化して示すこととする。
上記問題点を解決するために、本発明の半導体装置は、
図１に示すように、外部から供給される外部クロック信
号ＣＬＫの位相を調整して内部クロック信号を出力する
クロック位相調整回路１を備えている。

【００１１】このクロック位相調整回路１は、上記外部
クロック信号ＣＬＫ（または、第１のクロック入力信号
ＣＬＫ１）の遅延量が選択可能であり、選択された遅延
量だけ上記外部クロック信号ＣＬＫを遅延させ、上記内
部クロック信号として出力するディレイ回路部２と、上
記外部クロック信号ＣＬＫの位相と上記内部クロック信
号に応答する信号とを比較する位相比較回路部３と、こ
の位相比較回路部３による位相比較結果に基づいて、上
記ディレイ回路部２の遅延量を選択するディレイ制御回
路部４と、上記外部クロック信号ＣＬＫの所定の周期分
に相当する遅延量を測定し、この遅延量の測定結果を上
記ディレイ制御回路部４に供給するクロック周期測定部
５とを有している。

【００１２】ここで、上記ディレイ制御回路部４は、上
記位相比較回路部３への外部クロック信号ＣＬＫの供給
が停止している期間に、上記外部クロック信号ＣＬＫの
所定の周期分に相当する遅延量を上記ディレイ回路部２
に設定するようにしている。好ましくは、本発明の半導
体装置は、この半導体装置の電源投入時から所定の期間
だけ上記位相比較回路部３への上記外部クロック信号Ｃ
ＬＫの供給を停止させ、上記外部クロック信号ＣＬＫの
所定の周期分に相当する遅延量の測定結果を上記ディレ
イ制御回路部４に供給することを可能にするクロック位
相調整回路制御部６を備えている。

【００１３】さらに、好ましくは、本発明の半導体装置
は、この半導体装置の動作モードの切り替え時から所定
の期間だけ上記位相比較回路部３への上記外部クロック
信号ＣＬＫの供給を停止させ、上記外部クロック信号Ｃ
ＬＫの所定の周期分に相当する遅延量の測定結果を上記
ディレイ制御回路部４に供給することを可能にするクロ
ック位相調整回路制御部６を備えている。

【００１４】さらに詳しく説明すると、図１において
は、クロック位相調整回路１の入力側には、従来の入力
バッファ８００（図２１）とほぼ同じ機能を有するクロ
ック入力回路８が設けられている。また一方で、クロッ
ク位相調整回路１の入力側には、従来のデータ出力バッ
ファ９００（図２１）とほぼ同じ機能を有するデータ出
力回路９が設けられている。位相比較回路部３への外部
クロック信号ＣＬＫの供給が行われている間、外部クロ
ック信号ＣＬＫは、クロック入力回路８により所定のレ
ベルになるまで増幅され、第１のクロック入力信号ＣＬ
Ｋ１として出力される。この第１のクロック入力信号Ｃ
ＬＫ１は、クロック位相調整回路１内のディレイ回路部
２に供給されると共に、クロック位相調整回路制御部６
を介し、位相比較回路部３に一方の入力信号として供給
される（例えば、第２のクロック入力信号ＣＬＫ２）。

【００１５】ここでは、位相比較回路部３の入力側にお
いてクロック入力回路８による外部クロック信号ＣＬＫ
の位相遅れを相殺するために、ダミー入力回路部１８が
設けられている。さらに、データ出力回路９による内部
クロック信号の位相遅れを相殺するために、ダミー出力
回路部１９が設けられている。それゆえに、ディレイ回
路部２に入力された第１のクロック入力信号ＣＬＫ１
は、ダミー出力回路部１９およびダミー入力回路部１８
を介して、位相比較回路部３に他方の入力信号として供
給されることになる。この位相比較回路３は、上記２つ
の入力信号の位相を比較し、これらの入力信号の位相比
較結果をディレイ制御回路部４に入力する。

【００１６】さらに、好ましくは、本発明の半導体装置
は、この半導体装置の電源を投入した直後に、上記クロ
ック周期測定部５による上記遅延量の測定結果に基づい
て上記外部クロック信号ＣＬＫの位相調整を行い、つぎ
に、上記位相比較回路部３による位相比較結果に基づい
て上記外部クロック信号ＣＬＫの位相調整を行うように
している。

【００１７】さらに、好ましくは、本発明の半導体装置
は、この半導体装置がスタンバイモードから復帰した直
後に、上記クロック周期測定回路５による上記遅延量の
測定結果に基づいて上記外部クロック信号ＣＬＫの位相
調整を行い、つぎに、上記位相比較回路部３による位相
比較結果に基づいて上記外部クロック信号ＣＬＫの位相
調整を行うようにしている。

【００１８】換言すれば、本発明の半導体装置において
は、クロック位相調整回路制御部６およびクロック周期
測定部５が新たに設けられている。このクロック位相調
整回路制御部６は、半導体装置の電源投入時から一定期
間、またはスタンバイモードからの復帰直後のように半
導体装置の動作モードの切り替え時から一定期間だけ、
ディレイ回路部２および位相比較回路部３への外部クロ
ック信号ＣＬＫの供給を停止し、外部クロック信号ＣＬ
Ｋに同期したクロック周期測定用制御信号Ｓsをクロッ
ク周期測定部５に供給する。このクロック周期測定用制
御信号Ｓs には、後述の図４に示すような外部クロック
信号の所定の周期分に相当する遅延量の測定開始を示す
スタート信号ＳＴＡＲＴや、同遅延量の測定終了を示す
ストップ信号ＳＴＯＰや、同遅延量の測定結果をディレ
イ制御回路部４に送出するためのゲート信号ＧＡＴＥ等
が含まれる。なお、半導体装置の電源投入のタイミン
グ、または半導体装置の動作モードの切り替えのタイミ
ングは、制御信号Ｓc により、ＤＬＬ制御回路等のクロ
ック位相調整回路制御部６に通知される。

【００１９】さらに、クロック周期測定部５は、上記の
クロック周期測定用制御信号Ｓs に従って、半導体装置
の電源投入時から一定期間、または半導体装置の動作モ
ードの切り替え時から一定期間だけ、外部クロック信号
の所定の周期分、例えば、１周期分に相当する遅延量を
測定し、この遅延量の測定結果をディレイ制御回路部４
に供給する。さらに、このディレイ制御回路部４は、外
部クロック信号の１周期分に相当する遅延量をディレイ
回路部２に設定するようにしている。上記のようなクロ
ック周期測定部５およびクロック位相調整回路制御部６
の動作により、電源投入直後時または半導体装置の動作
モードの切り替え直後に、ディレイ回路部の可変ディレ
イ回路等のロックオンに必要な遅延量の近傍にディレイ
回路部の遅延量を設定することができる。

【００２０】かくして、本発明では、電源投入時または
スタンバイモードからの復帰時のように、ＤＲＡＭ等が
通常の動作モードになっていない場合でも、可変ディレ
イ回路等をロックオンの状態にするまでに必要な時間を
従来よりも大幅に短縮することが可能になる。

【００２１】

【発明の実施の形態】以下、添付図面（図２〜図２０）
を参照しながら本発明の好ましい実施の形態（以後、実
施例とよぶこととする）を説明する。ただし、ここで
は、本発明の好ましい実施例の構成および特徴を容易に
理解することができるように、本発明の実施例が適用さ
れるＳＤＲＡＭの構成およびその動作を最初に説明する
こととする。

【００２２】図２は、本発明の半導体装置が適用される
シンクロナスＤＲＡＭの概略的構成を示すブロック図で
あり、図３は、図２のシンクロナスＤＲＡＭの動作を説
明するためのタイミングチャートである。図２に示すシ
ンクロナスＤＲＡＭ（ＳＤＲＡＭ）からなる半導体チッ
プは、チップ内のメモリ領域を構成するための複数のバ
ンク（例えば、バンクＮｏ．０、Ｎｏ．１）を有する２
０４８ビット×２０４８ビットのＤＲＡＭコア１０８
ａ、１０８ｂと、これらのＤＲＡＭコア１０８ａ、１０
８ｂに供給すべき各種の制御信号（ローアドレス制御信
号ＲＡＳ、コラムアドレス信号ＣＡＳ、およびライトイ
ネーブル信号ＷＥ）を保持する制御信号ラッチ１０５
ａ、１０５ｂと、ＳＤＲＡＭの動作モードを特定するた
めのモードレジスタ１０６と、コラムアドレスをカウン
トしてデータをアクセスするためのコラムアドレスカウ
ンタ１０７ａ、１０７ｂとを備えている。

【００２３】さらに、図２に示す半導体チップは、クロ
ックイネーブル信号ＣＫＥに基づき、シンクロナスＤＲ
ＡＭを動作させるための基準となるクロック信号（すな
わち、外部クロック信号）ＣＬＫを保持して他の回路部
に供給するためのクロックバッファ１０１と、各種のコ
マンド信号（チップセレクト信号／ＣＳ、ローアドレス
セレクト信号／ＲＡＳ、コラムアドレスセレクト信号／
ＣＡＳ、およびライトイネーブル信号／ＷＥ）をデコー
ドして上記制御信号ラッチ１０５ａ、１０５ｂおよびモ
ードレジスタ１０６に供給するコマンドデコーダ１０２
と、ローアドレスおよびコラムアドレスを含むメモリア
ドレス信号Ａ０〜Ａ１０、およびバンクアドレス信号Ａ
１１を保持してモードレジスタ１０６、コラムアドレス
カウンタ１０７ａ、１０７ｂおよびＤＲＡＭコア１０８
ａ、１０８ｂに供給するアドレスバッファ／レジスタお
よびバンクセレクタ７２と、各種のデータＤＱ（ＤＱ０
〜ＤＱ７およびＤＱＭ）を保持してＤＲＡＭコアのＩ／
Ｏ部に供給するＩ／Ｏデータバッファ／レジスタ１０４
とを備えている。

【００２４】さらに、図２において、チップセレクト信
号／ＣＳ、ローアドレスセレクト信号／ＲＡＳ、コラム
アドレスセレクト信号／ＣＡＳ、およびライトイネーブ
ル信号／ＷＥ等のコマンド信号は、その組み合せにより
各種のコマンドを入力することによって動作モードが決
定されるようになっている。これらの各種コマンドは、
コマンドデコーダ１０２により解読され、動作モードに
応じて各回路を制御することになる。また一方で、上記
のチップセレクト信号／ＣＳ、ローアドレスセレクト信
号／ＲＡＳ、コラムアドレスセレクト信号／ＣＡＳ、お
よびライトイネーブル信号／ＷＥは、制御信号ラッチ１
０５ａと１０５ｂにも入力され、次のコマンドが入力さ
れるまで現在のコマンド信号の状態がラッチされる。

【００２５】さらにまた、図２において、メモリアドレ
ス信号Ａ０〜Ａ１０、およびバンクアドレス信号Ａ１１
は、アドレスバッファ１０３により増幅されて各バンク
のロードアドレスとして使用されると共に、コラムアド
レスカウンタ１０７ａ、１０７ｂの初期値として使用さ
れる。ＤＲＡＭコア１０８ａ、１０８ｂから読み出され
た信号は、Ｉ／Ｏデータバッファ／レジスタ１０４によ
り増幅され、外部から入力される外部クロック信号ＣＬ
Ｋの立ち上がりに同期して出力される。データ入力につ
いても同様の動作が行われ、Ｉ／Ｏデータバッファ／レ
ジスタ１０４に入力されたデータがＤＲＡＭコア１０８
ａ、１０８ｂに書き込まれる。

【００２６】図３に示すタイミングチャートにおいて
は、（ａ）部の外部クロック信号ＣＬＫの立ち上がりに
同期して各種の制御信号がＤＲＡＭコアに入力され
（（ｂ）部に示す）、このＤＲＡＭコア内のデータが読
み出される。この場合、まず初めに、ＤＲＡＭコア内の
メモリマトリックスのローアドレス（Row Address ）が
選択され、所定の遅れ時間（後述のローアドレスアクセ
ス時間ｔＲＣＤに相当する）が経過した後にコラムアド
レス（Column Address）が選択されてデータ読み出し動
作が開始される。

【００２７】さらに詳しく説明すると、ＳＤＲＡＭから
データを読み出す場合、前述の各種のコマンド信号の組
み合わせからアクティブ（ＡＣＴ）コマンドをコマンド
端子に入力し、アドレス端子にはローアドレス信号を入
力する。このようなコマンドおよびローアドレスが入力
されると、ＳＤＲＡＭは活性状態になり、ローアドレス
に応じたワード線を選択し、この選択されたワード線上
のセル情報をビット線に出力した後に、センスアンプに
て増幅する。また一方で、上記のローアドレスのアクセ
スに関係した部分の動作時間（ローアドレスアクセス時
間ｔＲＣＤ）が経過した後に、リードコマンド（ＲＥＡ
Ｄ）およびコラムアドレスを入力する。このコラムアド
レスに従って、選択されたセンスアンプのデータをデー
タバス線に出力した後に、データバスアンプにて増幅
し、出力バッファによりさらに増幅することによって出
力端子にデータＤＱが出力される（（ｃ）部に示す）。

【００２８】これら一連の動作は汎用のＤＲＡＭの動作
と全く同じであるが、ＳＤＲＡＭの場合、コラムアドレ
スに関係する回路がパイプライン動作をするようになっ
ており、読み出されたリードデータは毎サイクル連続し
て出力されることになる。これにより、データ転送周期
は外部クロック信号ＣＬＫの周期に等しくなる。ＳＤＲ
ＡＭでのアクセス時間には３種類あり、いずれも外部ク
ロック信号ＣＬＫの立ち上がり時点を基準にして定義さ
れる。図３において、ｔＲＡＣはローアドレスのアクセ
スに関係した部分の動作時間を示すローアドレスアクセ
ス時間、ｔＣＡＣはコラムドレスのアクセスに関係した
部分の動作時間を示すコラムアドレスアクセス時間、ｔ
ＡＣは外部クロック信号ＣＬＫからデータ出力までの時
間遅れを示すクロックアクセス時間を示している。上記
ＳＤＲＡＭを高速のメモリシステムにて使用する場合、
コマンドを入力してから最初にデータが得られるまでの
時間を示すｔＲＡＣやｔＣＡＣも重要であるが、データ
の転送速度を高める上では、クロックアクセス時間ｔＡ
Ｃも重要である。

【００２９】さらに、図３において、ｔＯＨは前のサイ
クルまたは次のサイクルへの出力データ保持時間を示し
ている。ＳＤＲＡＭの特性のばらつき、温度依存性およ
び電源電圧依存性を考えると、ｔＡＣとｔＯＨとは一致
せず、ある程度の時間幅を持つことになってしまう。こ
の時間幅に相当する時間では、出力端子から出力される
べきデータが不確定になっている。このようにデータが
不確定になっている時間、すなわち、データ不確定時間
は、どのようなデータが出力されるか分からない時間を
意味しており、メモリシステムでは使用することができ
ない時間である。

【００３０】上記のデータ不確定時間は、ＳＤＲＡＭの
特性のばらつきや、温度および電源電圧等の変化により
変動する傾向にある。このような場合でも、正確なタイ
ミングにてデータを誤りなく出力するためには、外部ク
ロック信号ＣＬＫに対してデータが常に所定の位相で出
力されること、すなわち、クロックアクセス時間ｔＡＣ
が常に一定であることが要求される。例えば、データの
出力が内部クロック信号の立ち上がりに同期して行われ
ることが望ましい場合、外部クロック信号ＣＬＫと内部
クロック信号の位相差が常に所定の周期分、例えば、３
６０度に保持されるようにクロック位相調整回路（図１
参照）のディレイ回路部（図１参照）の遅延量を設定す
ることが必要である。

【００３１】図４は、本発明の一実施例の構成を示すブ
ロック図である。なお、これ以降、前述した構成要素と
同様のものについては、同一の参照番号を付して表すこ
ととする。図４に示す実施例においては、本発明のクロ
ック位相調整回路１（図１参照）として、外部から供給
される外部クロック信号ＣＬＫの遅延量（位相）を調整
して常に所定の周期分の位相だけ遅らせた内部クロック
信号を出力するＤＬＬ回路１０が設けられている。

【００３２】このＤＬＬ回路１０は、前述のディレイ回
路部２（図１参照）として、外部から入力バッファ８０
を介して入力される外部クロック信号ＣＬＫ（すなわ
ち、第１の入力クロック信号ＣＬＫ１）の遅延量を変化
させることにより所定の位相だけ遅延させた内部クロッ
ク信号を生成するための第１の可変ディレイ回路２１お
よび第２の可変ディレイ回路２２を設けている。さら
に、ＤＬＬ回路１０は、前述の位相比較回路部３（図１
参照）として、上記外部クロック信号ＣＬＫの位相と、
第２の可変ディレイ回路２２からダミーデータ出力バッ
ファ２９およびダミー入力バッファ２８を介して入力さ
れる信号の位相とを比較する位相比較回路３０を設けて
いる。

【００３３】さらにまた、ＤＬＬ回路１０は、前述のデ
ィレイ制御回路部４（図１参照）として、位相比較回路
部３０による位相比較結果に基づいて、第１および第２
の可変ディレイ回路２１、２２の遅延量を選択するディ
レイ制御回路４０を設けている。さらにまた、ＤＬＬ回
路１０は、前述のクロック周期測定部５（図１参照）と
して、位相比較回路３０への外部クロック信号ＣＬＫ
（第２のクロック入力信号ＣＬＫ２）の供給が停止して
いる期間に、外部クロック信号ＣＬＫの所定の周期分に
相当する遅延量を測定し、この遅延量の測定結果を上記
ディレイ制御回路４０に供給するクロック周期測定回路
５０を設けている。

【００３４】さらに、図４に示す実施例においては、前
述のクロック調整回路制御部６（図１参照）として、Ｄ
ＲＡＭ等の半導体装置の電源投入時、または動作モード
の切り替え時から所定の期間だけ位相比較回路３０への
第２のクロック入力信号ＣＬＫ２の供給を停止させてク
ロック周期測定回路５０からディレイ制御回路４０への
上記遅延量の測定結果の供給を可能にするＤＬＬ制御回
路６０を設けている。このＤＬＬ制御回路６０では、入
力バッファ８０から供給される第１のクロック入力信号
ＣＬＫ１をもとに第２のクロック入力信号ＣＬＫ２を生
成し、位相比較回路３０に一方の入力信号として供給す
る。また一方で、半導体装置の電源投入を示す電源立ち
上げ信号Ｓpo、または半導体装置のスタンバイモードか
らの復帰を示すパワーダウン復帰信号ＳprがＤＬＬ制御
回路６０に入力された場合、第２のクロック入力信号Ｃ
ＬＫ２の位相比較回路３０への供給を停止させ、上記遅
延量の測定開始を示すスタート信号ＳＴＡＲＴや、上記
遅延量の測定終了を示すストップ信号ＳＴＯＰや、上記
遅延量の測定結果をディレイ制御回路４０に送出するた
めのゲート信号ＧＡＴＥをクロック周期測定回路５０に
供給する。

【００３５】さらにまた、図４に示す実施例において
は、従来の入力バッファ８００（図２１参照）とほぼ同
じ機能を有する入力バッファ８０と、従来のデータ出力
バッファ９００（図２１参照）とほぼ同じ機能を有する
データ出力バッファ９０とが設けられている。この場
合、位相比較回路３０の入力側において入力バッファ８
０による外部クロック信号ＣＬＫの位相遅れを相殺する
ために、第２の可変ディレイ回路２２の出力側にダミー
入力バッファ２８が設けられている。また一方で、デー
タ出力バッファ９０による内部クロック信号の位相遅れ
を相殺するために、第２の可変ディレイ回路２２の出力
側にダミーデータ出力バッファ２９が設けられている。

【００３６】これらのダミー入力バッファ２８およびダ
ミーデータ出力バッファ２９は、それぞれ、従来のダミ
ー入力バッファ２８０およびダミーデータ出力バッファ
２９０とほぼ同じ機能を有する。それゆえに、第２の可
変ディレイ回路２２０に入力された外部クロック信号Ｃ
ＬＫは、ダミーデータ出力バッファ２９およびダミー入
力バッファ２８を介して位相比較回路３０に他方の入力
信号として供給されることになる。この位相比較回路３
０は、上記２つの入力信号の位相を比較し、これらの入
力信号の位相比較結果をディレイ制御回路４０に入力す
る。

【００３７】図４において、ＤＲＡＭ等の半導体装置が
通常の動作モードになっている場合、本発明の実施例の
ＤＬＬ回路１０は、図２１に示した従来例の位相調整回
路と同様の動作を行う。このような通常の動作モードで
は、外部クロック信号ＣＬＫは、入力バッファ８０によ
り増幅され、第１のクロック入力信号ＣＬＫ１として第
１の可変ディレイ回路２１およびおよびディレイ制御回
路４０に供給される。

【００３８】このＤＬＬ制御回路４０に供給された第１
のクロック入力信号ＣＬＫ１は、第２の可変ディレイ回
路２２に供給されると同時に、位相比較回路３０の一方
の入力信号として同位相比較回路３０に供給される（第
２のクロック入力信号ＣＬＫ２）。また一方で、第１の
可変ディレイ回路２１に供給された第１のクロック入力
信号ＣＬＫ１は、ダミーデータ出力バッファ２９および
ダミー入力バッファ２８を介して、位相比較回路３０の
他方の入力信号として同位相比較回路に供給される。こ
こで、位相比較回路３０は、上記２つの入力信号の位相
を比較し、この位相比較結果をディレイ制御回路４０に
出力する。

【００３９】このディレイ制御回路４０は、位相比較回
路３０から供給される位相比較結果に応じて第１の可変
ディレイ回路２１および第２の可変ディレイ回路２２の
遅延量を制御する。この結果、第１のディレイ回路２１
に入力された第１のクロック入力信号ＣＬＫ１は、ディ
レイ制御回路４０により調整された遅延量を付与された
後、データ出力バッファ９０に供給される。このデータ
出力バッファ９０は、ディレイ制御回路４０により調整
された遅延量を付与された第１のクロック入力信号ＣＬ
Ｋ１、すなわち、内部クロック入力信号に同期してデー
タＤＡＴＡを取り込み、出力信号ＯＵＴとして外部へ出
力する。

【００４０】ついで、図４において、ＤＲＡＭ等の半導
体装置の電源を投入した直後の動作、またはスタンバイ
モードから復帰した直後の動作について説明する。半導
体装置の電源投入時には、電源立ち上げ信号Ｓpoが高電
圧レベル（“Ｈ（High）”レベル）になり、半導体装置
のスタンバイモードからの復帰時には、パワーダウン復
帰信号Ｓprが“Ｈ”レベルになる。このときに、後述す
るように第２のクロック入力信号はＣＬＫ２は一定期間
だけ低電圧レベル（“Ｌ（Low ）”レベル）になり、外
部クロック信号が第２の可変ディレイ回路２２および位
相比較回路４０に供給されなくなる。

【００４１】これらの第２の可変ディレイ回路２２およ
び位相比較回路４０への外部クロック信号の供給が停止
している間に、第１のクロック入力信号ＣＬＫ１に同期
したスタート信号ＳＴＡＲＴ、ストップ信号ＳＴＯＰお
よびゲート信号ＧＡＴＥが、クロック周期測定回路５０
に供給される。このクロック周期測定回路５０は、これ
らのスタート信号ＳＴＡＲＴ、ストップ信号ＳＴＯＰお
よびゲート信号ＧＡＴＥを用いて外部クロック信号の１
周期分の遅延量を測定し、このようにして得られた測定
結果をディレイ制御回路４０に出力する。このディレイ
制御回路４０は、上記測定結果に応じて第１の可変ディ
レイ回路２１および第２の可変ディレイ回路２２の遅延
量を選択し、これらの可変ディレイ回路のロックオンに
必要な遅延量の近傍に上記遅延量を設定する。その後、
第２の可変ディレイ回路２２および位相比較回路３０へ
の外部クロック信号ＣＬＫの供給が開始する。これ以降
のＤＬＬ回路等の動作は、前述の通常時の動作モードに
おける動作と同様である。

【００４２】要約すれば、本発明の実施例では、ＤＲＡ
Ｍ等の半導体装置の電源を投入した直後、またはスタン
バイモードから復帰した直後のように、ＤＲＡＭ等の半
導体装置が通常の動作モードになっていない場合には、
最初の１回目のサイクルにおいて外部クロック信号の１
周期分の長さを測定することによりクロック周期の長さ
を一気に測定する手段（例えば、クロック周期測定回路
５０）を備えている。このような手段を用いることによ
って、第１および第２の可変ディレイ回路２１、２２の
遅延量を一段ずつ変化させることなく上記可変ディレイ
回路のロックオンに必要な遅延量の近傍にディレイ回路
部の遅延量を迅速に設定することができる。次のサイク
ル以降は、位相比較回路３０に外部クロック信号を供給
することによって、ディレイ回路部の遅延量を一段ずつ
変化させて内部クロック信号の位相をより精度良く調整
し、可変ディレイ回路をロックオンの状態にすることが
できる。

【００４３】それゆえに、本発明の実施例によれば、Ｄ
ＲＡＭ等の半導体装置が通常の動作モードになっていな
い場合でも、可変ディレイ回路の遅延量をロックオンの
状態にするまでに必要な時間を大幅に短縮することが可
能になる。図５は、図４のＤＬＬ制御回路の一構成例を
示す回路図であり、図６および図７は、図５のＤＬＬ制
御回路の動作を説明するためのタイミングチャート（そ
の１およびその２）である。

【００４４】図５に示すように、本発明の実施例に係る
ＤＬＬ制御回路６０（図４）の主要部は、電源が投入さ
れたことを示す電源立ち上げ信号Ｓpo、またはスタンバ
イモードからの復帰を示すパワーダウン復帰信号Ｓprの
電圧レベルの変化に応じてスタート信号ＳＴＡＲＴ、ス
トップ信号ＳＴＯＰおよびゲート信号ＧＡＴＥを生成す
るための第１のＤフリップフロップ７─１〜第６のＤフ
リップフロップ７─６からなる複数段のＤフリップフロ
ップ（例えば、６段のＤフリップフロップ）と、電源立
ち上げ信号Ｓpoまたはパワーダウン復帰信号Ｓprの電圧
レベルの変化に応じて第２のクロック入力信号ＣＬＫ２
を位相比較回路３０に供給するか否かを決定するための
第７のＤフリップフロップ７─７とにより構成される。

【００４５】図６のタイミングーチャートにおいて、電
源投入時には“Ｈ”レベルの電源立上げ信号Ｓpo（ノー
ドＮ１１）がＮＯＲゲート６１を介してノードＮ８に供
給される。あるいは、スタンバイモードからの復帰時に
は“Ｈ”レベルのパワーダウン復帰信号Ｓpr（ノードＮ
１２）がＮＯＲゲート６１を介してノードＮ８に供給さ
れる供給される。このときに、２つのＮＡＮＤ素子６
１、６２からなるＲＳフリップフロップの出力側（ノー
ドＮ１）は“Ｈ”レベルとなり、第１のＤフリップフロ
ップ７─１に供給される。電源投入時には、実際に電源
を立ち上げてから電源立ち上げ信号Ｓpo（ノードＮ１
１）が供給されるまでの間、ＲＳフリップフロップの出
力側（ノードＮ１）の状態が決まらない可能性がある。

【００４６】本実施例では、コンデンサー６３ｃを介し
てノードＮ１を接地することにより、電源立ち上げ信号
Ｓpo（ノードＮ１１）が供給されるまでノードＮ１が
“Ｌ”レベルを保持するようにしている。第１のＤフリ
ップフロップ７−１では、図４に示すように、外部クロ
ック信号ＣＬＫに対応する第１のクロック入力信号ＣＬ
Ｋ１に同期して“Ｈ”レベルの信号を第２のＤフリップ
フロップ７−２に出力する（ノードＮ２）。さらに、第
１のＤフリップフロップ以降に直列に設置された第２〜
第６のＤフリップフロップ７−２〜７−６も同様に、第
１のクロック入力信号ＣＬＫ１に同期して“Ｈ”レベル
の信号を後段に出力する（ノードＮ３〜ノードＮ６）。
このときに、第２〜第４のＤフリップフロップ７−２〜
７−４から出力される信号（ノードＮ３〜ノードＮ５）
から、図７に示すような信号波形を有するスタート信号
ＳＴＡＲＴ、ストップ信号ＳＴＯＰおよびゲート信号Ｇ
ＡＴＥがそれぞれ生成され、クロック周期測定回路５０
に供給される。この場合、スタート信号ＳＴＡＲＴは、
ＮＡＮＤゲート７０およびインバーター７１を介して出
力され、ストップ信号ＳＴＯＰは、ＮＡＮＤゲート７２
およびインバーター７３を介して出力される。さらに、
ゲート信号ＧＡＴＥは、３つのインバーター７５、７６
および７７と、ＮＡＮＤゲート７８およびインバーター
７９を介して出力される。

【００４７】第６のフリップフロップ７−６から出力さ
れる“Ｈ”レベルの信号は、インバーター６４を介して
“Ｌ”レベルの信号となり（ノードＮ７）、上記ＲＳフ
リップフロップ回路のリセット入力側に供給される。そ
れにより、同ＲＳフリップフロップ回路の出力側（ノー
ドＮ１）は“Ｌ”レベルになる。前述のノードＮ１およ
びノードＮ７の信号は、ＮＡＮＤゲート６６およびイン
バーター６７を介して、第７のＤフリップフロップ７−
７のセット入力側に供給される（ノードＮ９）。この第
７のＤフリップフロップ７−７は、インバーター６５に
より生成される第１のクロック入力信号ＣＬＫ１の反転
信号（／ＣＬＫ１）に同期して、その反転出力端子（／
Ｑ）に“Ｌ”レベルの信号を出力する（ノードＮ１
０）。この“Ｌ”レベルの出力信号（ノードＮ１０）お
よび第１のクロック入力信号（ＣＬＫ１）は、ＮＡＮＤ
ゲート６８およびインバーター６９を経由し、第２のク
ロック入力信号ＣＬＫ２（図７）として第２の可変ディ
レイ回路２２および位相比較回路３０に供給される。ノ
ードＮ１およびノードＮ７の信号が“Ｈ”レベルのとき
に、第７のＤフリップフロップ７−７の出力信号（ノー
ドＮ１０）は“Ｌ”レベルとなり、第２のクロック入力
信号ＣＬＫ２（図７）として“Ｌ”レベルの信号が出力
される（図６の第１のクロック入力信号ＣＬＫ１の信号
パルス〜の期間）。すなわち、電源投入直後または
スタンバイモードからの復帰直後の一定期間は、外部ク
ロック信号が第２の可変ディレイ回路２２および位相比
較回路３０に供給されなくなる。

【００４８】図８は、図４のクロック周期測定回路の一
構成例を示す回路図であり、図９および図１０は、図８
のクロック周期測定回路の動作を説明するためのタイミ
ングチャート（その１およびその２）である。図８に示
すように、本発明の実施例に係るクロック周期測定回路
５０（図４）の主要部は、ダミー入力バッファとダミー
データ出力バッファとの遅延量の和に相当する遅延量を
有する基本ディレイ回路２５と、ＤＬＬ制御回路６０か
ら供給されるスタート信号ＳＴＡＲＴおよびストップ信
号ＳＴＯＰに基づき外部クロック信号の１周期分に相当
する遅延量をカウントするための複数段のディレイ回路
および複数のトランファゲートと、ゲート信号ＧＡＴＥ
に基づき上記のカウントされた遅延量を保持するための
複数のダイオードとトランファゲートからなるラッチ回
路とにより構成される。

【００４９】図９においては、前述したように、ＤＲＡ
Ｍ等の半導体装置の電源投入時またはスタンバイモード
からの復帰時から一定の期間は、ＤＬＬ制御回路６０に
より生成されたスタート信号ＳＴＡＲＴ、ストップ信号
ＳＴＯＰおよびゲート信号ＧＡＴＥが、第１のクロック
入力信号に同期してクロック周期測定回路５０に供給さ
れる。

【００５０】ここで、スタート信号ＳＴＡＲＴは、基本
ディレイ回路２５を経由して、各段がＮＡＮＤゲートお
よびインバーターからなる複数段（ｎ段、ｎは任意の正
の整数）のディレイ回路群に伝播していく（ノードＮ１
０、ノードＮ２０…、ノードＮ４０…、ノードＮｎ
０）。基本ディレイ回路２５の遅延量は、前述の図２に
おけるダミー入力バッファ２８およびダミーデータ出力
バッファ２９の遅延量の和に相当する。より詳しく説明
すると、１段目のディレイ回路群は、基本ディレイ回路
２５の遅延量以外に、２つのＮＡＮＤゲート５０−１、
５０−３、および２つのインバーター５０−２、５０−
４による遅延量を有している。さらに、２段目のディレ
イ回路群はＮＡＮＤゲート５０−５およびインバーター
５０−６による遅延量を含み、３段目のディレイ回路群
はＮＡＮＤゲート５０−７およびインバーター５０−８
による遅延量を含み、４段目のディレイ回路群はＮＡＮ
Ｄゲート５０−９およびインバーター５０−１０による
遅延量を含む。以下同様にして、ｎ段目のディレイ回路
群はＮＡＮＤゲート５０−ｎ−４およびインバーター５
０−ｎ−３による遅延量を含む。

【００５１】これらの複数段のディジタル回路群の１段
あたりの遅延量は、図２における第１の可変ディレイ回
路２１および第２の可変ディレイ回路２２の１段分の遅
延量と等しい。なお、これらの可変ディレイ回路の回路
構成の詳細は、図１１にて後述する。図１０に示すノー
ドＮ１０、ノードＮ２０…、ノードＮｎ０）を通過した
信号は、これらのノードＮ１０〜ノードＮｎ０にそれぞ
れ接続された複数のトランファゲート５−１〜５−ｎ−
５を経由して複数のラッチ回路で保持される（ノードＮ
１１、ノードＮ２１…、ノードＮ４１…、ノードＮｎ
１）。

【００５２】これら複数のラッチ回路の１段目のラッチ
回路は、互いに逆の極性になるように並列に接続された
一対のインバーター５０−１４、５０−１５と、この一
対のインバーターから出力される信号を反転するインバ
ーター５０─１６と、このインバーター５０─１６に接
続されるトランファゲート５−６とを有する（ノードＮ
１１）。さらに、上記複数のラッチ回路の２段目のラッ
チ回路は、互いに逆の極性になるように並列に接続され
た一対のインバーター５０−１７、５０−１８と、この
一対のインバーターから出力される信号を反転するイン
バーター５０─１９と、このインバーター５０─１９に
接続されるトランファゲート５−７とを有する（ノード
Ｎ２１）。

【００５３】さらにまた、上記複数のラッチ回路の３段
目のラッチ回路は、互いに逆の極性になるように並列に
接続された一対のインバーター５０−２０、５０−２１
と、この一対のインバーターから出力される信号を反転
するインバーター５０─２２と、このインバーター５０
─２２に接続されるトランファゲート５−８とを有する
（ノードＮ３１）。さらにまた、上記複数のラッチ回路
の４段目のラッチ回路は、互いに逆の極性になるように
並列に接続された一対のインバーター５０−２３、５０
−２４と、この一対のインバーターから出力される信号
を反転するインバーター５０─２５と、このインバータ
ー５０─２５に接続されるトランファゲート５−８とを
有する（ノードＮ４１）。以下同様にして、上記複数の
ラッチ回路のｎ段目のラッチ回路は、インバーター５０
−ｎ−２、５０−ｎ−１および５０─ｎ−１と、このイ
ンバーター５０─２５に接続されるトランファゲート５
−ｎとを有する（ノードＮ４１）。

【００５４】さらに、図８において、複数のトランファ
ゲート中のｎ段目のトランファゲート５−ｎ−５は、イ
ンバーター５０−１３を介して１段目のトランファゲー
ト５−１に接続されている。さらに、複数のラッチ回路
中のｎ段目のトランファゲート５−ｎは、インバーター
５０−２６を介して１段目のトランファゲート５−６に
接続されている。

【００５５】図９において、ストップ信号ＳＴＯＰは、
スタート信号ＳＴＡＲＴから第１のクロック入力信号Ｃ
ＬＫ１の１周期分遅れて供給され、ノードＮ１０〜ノー
ドＮｎ０の各々に接続されたトランスファゲート５−１
〜５−ｎ−５を閉じる。本実施例では、図９および図１
０に示すように、ストップ信号ＳＴＯＰが供給された時
点でノードＮ３０までスタート信号ＳＴＡＲＴが伝播し
ているため、外部クロック信号の１周期分に相当する遅
延量はディレイ回路群の４段分と見なされる。上記トラ
ンスファゲート５−１〜５−ｎ−５を閉じた後、ノード
Ｎ１１〜ノードＮ３１はそれぞれ対応するラッチ回路に
て“Ｈ”レベルに保持され、ノードＮ４１以降はそれぞ
れ対応するラッチ回路にて“Ｌ”レベルに保持される。

【００５６】また一方で、ゲート信号ＧＡＴＥは、図９
および図１０に示すように、スタート信号ＳＴＡＲＴか
ら第１のクロック入力信号ＣＬＫ１の２周期分、ストッ
プ信号ＳＴＯＰから１周期分遅れて供給され、ノードＮ
１１〜ノードＮｎ１の各々に接続されたトランスファゲ
ート５−６〜５−ｎを一時的に通過状態にする。これら
のトランスファゲート５−６〜５−ｎの各々を通過した
信号はディレイ制御回路４０に供給される（ノードＮ１
〜ノードＮｎ１）。

【００５７】ついで、本発明の実施例に係る半導体装置
において、上記のＤＬＬ制御回路およびクロック周期測
定回路以外の構成要素の具体的な回路構成および動作に
ついて説明する。ここでは、ＤＬＬ回路１０内の第１お
よび第２の可変ディレイ回路、ディレイ制御回路および
位相比較回路の具体的な回路構成および動作波形に関す
る説明を行うこととする。

【００５８】図１１は、図４の可変ディレイ回路の回路
構成と動作波形を示す図である。さらに詳しくいえば、
図１１の（１）は、図４に示した第１の可変ディレイ回
路２１および第２の可変ディレイ回路２２の各々（以
下、単に可変ディレイ回路とよぶこととする）における
１ビット分のディレイ回路の構成を示し、図１１の
（２）は、１ビット分のディレイ回路の動作を説明する
ためのタイミングチャートを示し、図１１の（３）は、
１ビット分のディレイ回路を複数段接続したときの回路
構成を示すものである。

【００５９】図１１の（１）に示すように、１ビット分
のディレイ回路は２個のＮＡＮＤ回路２０１と２０２、
およびインバータ２０３からなる。この１ビット分のデ
ィレイ回路の動作を図１１の（２）で説明すると、一つ
の入力信号φＥは活性化信号で、“Ｈ”レベル（電源電
圧Ｖccのレベル）のときにディレイ回路が動作する。図
１１の（２）では入力信号φＥが“Ｈ”レベルになって
信号の受付が可能になった状態を示してある。信号ＩＮ
は１ビット分のディレイ回路への他の入力信号を示し、
φＮは複数段接続された隣接する右側からの信号を示
し、ＯＵＴは１ビット分のディレイ回路の出力信号を示
し、２ａ−１と２ａ−２は図１１の（１）のディレイ回
路における対応する内部端子（２ａ−１と２ａ−２）の
動作波形を示している。したがって、ＯＵＴは左側への
信号φＮになる。

【００６０】信号φＮが“Ｌ”レベルのときには、出力
信号ＯＵＴは常に“Ｌ”レベルである。信号φＮが
“Ｈ”レベルで入力信号φＥが“Ｌ”レベルのときには
出力信号ＯＵＴは“Ｈ”レベルである。信号φＮが
“Ｈ”レベルで入力信号φＥが“Ｈ”レベルのときに、
入力信号ＩＮが“Ｌ”レベルであれば出力信号ＯＵＴは
“Ｈ”レベルになり、入力信号ＩＮが“Ｈ”レベルであ
れば“Ｌ”レベルになる。図１１の（２）は、φＥ＝
“Ｈ”、φＮ＝“Ｈ”の状態で、入力信号ＩＮが“Ｌ”
レベルから“Ｈ”レベルに立ち上がると、その入力信号
ＩＮがＮＡＮＤゲート２０１，２０２およびインバータ
２０３で反転されながら、出力信号ＯＵＴとして出力側
に伝達されている様子を示している。

【００６１】図１１の（３）は、図１１の（１）の１ビ
ット分のディレイ回路を複数段カスケード接続（縦続接
続）した例で、実際のディレイ回路に相当する。図では
３段しか示していないが、実際には多数段に接続されて
いる。他の入力信号（すなわち、活性化信号）φＥの信
号線は回路要素毎に、φＥ−１、φＥ−２およびφＥ−
３のように複数本あり、これらの活性化信号はディレイ
制御回路４０によって制御される。

【００６２】図では真ん中の１ビット分のディレイ回路
が活性化されており、活性化信号φＥ−２が“Ｈ”レベ
ルとなっている。この場合、入力信号ＩＮが“Ｌ”レベ
ルから“Ｈ”レベルに変化すると、左端の１ビット分の
ディレイ回路と右端の１ビット分のディレイ回路の活性
化信号φＥ−１およびφＥ−３は共に“Ｌ”レベルであ
るから、太い実線にて示すように、入力信号ＩＮはＮＡ
ＮＤ回路２０１−１および２０１−３で止められてしま
う。また一方で、活性化されている真ん中の１ビット分
のディレイ回路の活性化信号φＥ−２は“Ｈ”レベルで
あるから、入力信号ＩＮはＮＡＮＤ回路２０１−２を通
過する。右側の１ビット分のディレイ回路の出力信号Ｏ
ＵＴは“Ｈ”レベルであるから、入力信号ＩＮはＮＡＮ
Ｄ回路２０２−２も通過して、出力側には“Ｌ”レベル
の出力信号ＯＵＴとして伝達されることになる。上記の
ように、活性化信号φＮが“Ｌ”レベルのときには、左
側の出力信号ＯＵＴは常に“Ｌ”レベルになるので、こ
の“Ｌ”レベルの信号は左側の１ビット分のディレイ回
路のＮＡＮＤ回路およびインバーターに順次伝達され、
最終的な出力信号ＯＵＴとして取り出される。

【００６３】このように、活性化された１ビット分のデ
ィレイ回路を介して、入力信号ＩＮは折り返されるよう
に伝達され、最終的な出力信号ＯＵＴになる。つまり、
どの部分の活性化信号φＥを“Ｈ”レベルにするかによ
り、遅延量を制御することができる。１ビット分の遅延
量は、ＮＡＮＤ回路とインバーターの合計の信号伝搬時
間で決定され、この時間がＤＬＬ回路の遅延量の単位時
間になる。全体の遅延量に相当する遅延時間は、１ビッ
ト分の遅延量に、通過する段数を乗算した量になる。

【００６４】図１２は図４のディレイ制御回路の一構成
例を示す図であり、図１３は図１２のディレイ制御回路
の動作を説明するためのタイミングチャートである。図
１２に示すように、ディレイ制御回路も点線で囲った１
ビット分のディレイ制御回路４００−２を、ディレイ回
路の段数分接続した構成であり、各段の出力がディレイ
回路の各段の活性化信号φＥになる。

【００６５】１ビット分のディレイ制御回路４００−２
は、ＮＡＮＤゲート４０２−２と、インバーター４０３
−２で構成されるフリップフロップの両端にそれぞれ直
列に接続されたトランジスタ４０５−２、４０８−２、
および４０７−２、４０９−２、そしてＮＯＲゲート回
路４０１−２を有する。トランジスタ４０８−２のゲー
ト端子は、前段の端子４ａ−２に接続され、かつ、トラ
ンジスタ４０９−２のゲート端子は、後段の端子４ａ−
５に接続されて、前段と後段の信号を受けるようになっ
ている。また一方で、直列に接続されている他方のトラ
ンジスタには、カウントアップするときのセット信号φ
ＳＥとφＳＯ、カウントダウンするときのリセット信号
φＲＥとφＲＯが１回路おきに接続されている。図示の
ように、真ん中の１ビット分のディレイ制御回路４００
−２では、トランジスタ４０５−２がセット信号φＳＯ
に接続されると共に、トランジスタ４０７−２がリセッ
ト信号φＲＯに接続され、かつ、ディレイ制御回路４０
０−２の両側の回路ではそれぞれ他のセット信号φＳＥ
とリセット信号φＲＥに接続される。ＮＯＲ回路４０１
−２には、左側のＮＡＮＤゲート４０２─１の端子４ａ
−１と同回路の端子４ａ−２の信号が入力される構成に
なっている。なお、リセット信号φＲはディレイ制御回
路をリセットする信号で、電源投入後に一時的に“Ｌ”
レベルになり、その後は“Ｈ”レベルに固定される。

【００６６】さらに、図１２においては、前述のクロッ
ク周期測定回路５０（図８参照）の複数のノードＮ１〜
Ｎ３の信号（ここでは、説明の都合上３つの信号のみを
示す）が、インバーター４０３−１〜４０３−３の出力
側にそれぞれ供給される。本実施例では、ノードＮ１〜
Ｎ３が“Ｈ”レベル、ノードＮ４以降は“Ｌ”レベルと
なるため、ＮＯＲ回路４０１−４の出力側の活性化信号
φＥ−４が“Ｈ”レベルとなる（図１２には図示されて
いない）。これにより、外部クロック信号の１周期分に
相当する遅延量として、可変ディレイ回路２１にはディ
レイ回路の４段分が設定される。

【００６７】図１３のタイミングチャートにおいて、ま
ず、リセット信号がφＲが一時的に“Ｌ”レベルにな
り、端子４ａ−１、４ａ−３および４ａ−５が“Ｈ”レ
ベルにリセットされ、端子４ａ−２，４ａ−４および４
ａ−６が“Ｌ”レベルにリセットされる。カウントアッ
プするときには、カウントアップ信号であるリセット信
号φＳＥとセット信号φＳＯが交互に“Ｈ”レベルと
“Ｌ”レベルを繰り返す。セット信号φＳＥが“Ｌ”レ
ベルから“Ｈ”レベルになると、端子４ａ−１は接地さ
れて“Ｌ”レベルに変化し、端子４ａ−２は“Ｈ”レベ
ルに変化する。端子４ａ−２が“Ｈ”レベルに変化した
のを受けて、活性化信号φＥ−１は“Ｈ”レベルから
“Ｌ”レベルに変化する。この状態はフリップフロップ
にラッチされるので、セット信号φＳＥが“Ｌ”レベル
に戻ったとしても、活性化信号φＥ−１は“Ｌ”レベル
のままである。

【００６８】そして、端子４ａ−１が“Ｌ”レベルに変
化したことを受けて、活性化信号φＥ−２が“Ｌ”レベ
ルから“Ｈ”レベルに変化する。端子４ａ−２が“Ｈ”
レベルに変化したためにトランジスタ４０８─２がオン
状態（動作状態）になり、セット信号φＳＯが“Ｌ”レ
ベルから“Ｈ”レベルになると、端子４ａ−３は接地さ
れて“Ｌ”レベルに変化し、端子４ａ−４は“Ｈ”レベ
ルに変化する。端子４ａ−４が“Ｈ”レベルに変化した
のを受けて、活性化信号φＥ−２は“Ｈ”レベルから
“Ｌ”レベルに変化する。この状態はフリップフロップ
にラッチされるので、セット信号φＳＯが“Ｌ”レベル
に戻ったとしても、活性化信号φＥ−２は“Ｌ”レベル
のままである。

【００６９】そして、端子４ａ−３が“Ｌ”レベルに変
化したことを受けて、活性化信号φＥ−３が“Ｌ”レベ
ルから“Ｈ”レベルに変化する。図１３では、セット信
号φＳＥおよびφＳＯが１パルスずつ出ているだけであ
るが、ディレイ制御回路が何段にも接続されており、セ
ット信号φＳＥおよびφＳＯが交互に“Ｈ”レベルと
“Ｌ”レベルとを繰り返せば、活性化信号φＥが“Ｈ”
レベルになる段の位置が順次右側にシフトする。したが
って、位相比較回路３０（図４）の位相比較結果により
遅延量を増加させる必要がある場合には、交互にセット
信号φＳＥおよびφＳＯのパルスを入力すればよい。

【００７０】もし、カウントアップするときのセット信
号φＳＥとφＳＯ、および、カウントダウンするときの
リセット信号φＲＥとφＲＯが出力されない状態、すな
わち“Ｌ”レベルである状態が維持されるならば、出力
の活性化信号φＥが“Ｈ”レベルになる段の位置は固定
される。したがって、位相比較回路３０の位相比較結果
により遅延量を維持する必要がある場合には、セット信
号φＳＥとφＳＯ、および、リセット信号φＲＥとφＲ
Ｏのパルスを入力しないようにする。

【００７１】カウントダウンするときには、リセット信
号φＲＥとφＲＯのパルスを交互に入力すると、カウン
トアップするときとは逆に活性化信号φＥが“Ｈ”レベ
ルになる段の位置が順次左側にシフトする。以上説明し
たように、図１２に示したディレイ制御回路では、パル
スを入力することにより、出力の活性化信号φＥが
“Ｈ”レベルになる段の位置を１つずつ移動させること
が可能であり、これらの活性化信号φＥで図１１の
（３）に示した可変ディレイ回路を制御すれば、遅延量
が１単位ずつ増減するように制御することができる。

【００７２】ここで、ディレイ回路およびディレイ制御
回路について、さらに詳しく説明する。前述の実施例で
は、ディレイ回路として、図１１の（３）に示すような
回路を使用し、図１２に示すようなディレイ制御回路で
制御している。遅延量を単位量ずつ段階的に変化させる
ことができる回路を実現するには、直列に接続された複
数の信号経路を有し、この複数の信号経路の一部から選
択的に信号が出力されるようにすることにより遅延量が
選択可能なディレイラインを使用するのが一般的であ
る。このようなディレイラインでは、遅延量を変化させ
るために隣接する信号経路から信号が出力されるように
変化させる過渡的状態であっても、いずれの信号経路も
選択されない状態は避ける必要がある。このため、上記
のようなディレイラインを制御するディレイ制御回路
は、過渡的状態であっても、いずれかの信号経路を選択
する信号を常時出力する必要がある。

【００７３】図１２のディレイ制御回路では、各々の段
は２つの相補的な信号を出力する。すなわち、ＮＡＮＤ
ゲートの出力とインバーターの出力は相補信号である。
そして、ある段までは一方の状態の相補信号を出力し、
その段以降の段は反転した相補信号を出力し、反転した
相補信号を最初に出力する段がシフトするようになって
いる。換言すれば、図１２のディレイ制御回路は、シフ
トレジスタと同じ動作を行う。図１２のディレイ制御回
路では、ＮＯＲゲートでこのようなシフトレジスタの相
補信号のうち、隣接する２段の異なる相補信号の否定論
理和を各段毎に算出して、その出力を図１１の（３）の
各段の選択信号線に接続している。本発明の実施例に使
用されるＭＯＳトランジスタでは、一般に“Ｈ”レベル
の論理値から“Ｌ”レベルの論理値への立ち下がりの方
が、“Ｌ”レベルの論理値から“Ｈ”レベルの論理値へ
の立ち上がりより変化速度が早い。図１２のディレイ制
御回路では、入力が共に“Ｌ”レベルの論理値のＮＯＲ
ゲートの出力がディレイラインの選択位置を指示してお
り、このＮＯＲゲートの入力の一方が“Ｈ”レベルの論
理値に変化するのは遅く、次にディレイラインの選択位
置を指示するＮＯＲゲートの“Ｈ”レベルの入力は、よ
り速い速度で“Ｌ”レベルに変化する。したがって、前
に選択位置を指示していたＮＯＲゲートの出力が選択位
置の指示を停止する前に、次に選択位置を指示するＮＯ
Ｒゲートの出力が選択位置を指示するようになるので、
いずれのＮＯＲゲートも選択位置を指示しない状態を回
避することができる。

【００７４】ついで、図１４〜図２０を参照しながら、
図４の位相比較回路３０の具体的な構成および動作につ
いて説明する。位相比較回路３０は、位相比較部と増幅
回路部の２つの回路部分により構成される。より詳しく
いえば、図１４は、図４の位相比較回路の位相比較部の
一構成例を示す回路図であり、図１５は、図１４の位相
比較回路の位相比較部の動作を説明するためのタイミン
グチャートであり、図１６は、図４の位相比較回路の増
幅回路部の一構成例を示す回路図であり、図１７は、図
１４の位相比較回路の増幅回路部の動作を説明するため
のタイミングチャートである。さらに、図１８は、図１
６の位相比較回路の増幅部のカウントアップ動作を説明
するためのタイミングチャートであり、図１９は、同増
幅部のカウント維持動作を説明するためのタイミングチ
ャートであり、図２０は、同増幅部のカウントダウン動
作を説明するためのタイミングチャートである。

【００７５】図１４においては、一般的な位相比較回路
の構成および動作を説明するために、位相比較回路３０
（図４）で比較すべき２つの信号を、出力信号φｏｕｔ
（前述の内部クロック信号に相当する）と外部クロック
信号φｅｘｔ（前述の第２のクロック入力信号ＣＬＫ２
に相当する）により表すこととする。ここでは、外部ク
ロック信号φｅｘｔを基準として出力信号φｏｕｔの位
相が判定され、φａ〜φｅは上記増幅回路部に接続され
る出力信号を示している。図１４に示すように、位相比
較回路内の位相比較部は、各々が２個のＮＡＮＤゲート
３ａ−２、３ａ−３により構成されたフリップフロップ
回路３０１、３０３と、その状態をラッチするラッチ回
路３０５、３０６と、これらのラッチ回路の活性化信号
を生成する回路３０４と、外部クロック信号φｅｘｔの
位相許容値を得る１ディレイ分のディレイ回路３０２と
を有している。

【００７６】図１５において、（１）は比較対象信号で
ある出力信号φｏｕｔが、比較基準となる外部クロック
信号φｅｘｔよりも位相が進んでおり、出力信号φｏｕ
ｔが外部クロック信号φｅｘｔよりも先に“Ｌ”レベル
から“Ｈ”レベルになる場合を示している。出力信号φ
ｏｕｔおよび外部クロック信号φｅｘｔが共に“Ｌ”レ
ベルのときには、フリップフロップ回路３０１、３０３
の端子３ａ−２、３ａ−３、３ａ−４および３ａ−５は
共に“Ｈ”レベルになっている。出力信号φｏｕｔが
“Ｌ”レベルから“Ｈ”レベルに変化すると、端子３ａ
−２と３ａ−４は共に“Ｈ”レベルから“Ｌ”レベルに
変化する。その後、外部クロック信号φｅｘｔが“Ｌ”
レベルから“Ｈ”レベルになり、１単位の遅延量の分だ
け遅れて端子３ａ−１が“Ｌ”レベルから“Ｈ”レベル
になるが、フリップフロップの両端の電位はすでに確定
しているので、なにも変化は起こらない。

【００７７】結局のところ、端子３ａ−２は“Ｌ”レベ
ル、３ａ−３は“Ｈ”レベル、端子３ａ−４は“Ｌ”レ
ベル、端子３ａ−５は“Ｈ”レベルを維持する。また一
方で、外部クロック信号φｅｘｔが“Ｌ”レベルから
“Ｈ”レベルに変化したのに応じて、回路３０４の出力
信号φａは“Ｌ”レベルから“Ｈ”レベルに変化し、端
子３ａ−６には一時的に“Ｈ”レベルになるパルスが印
加される。この端子３ａ−６の信号は、ラッチ回路３０
５、３０６のＮＡＮＤゲートに入力されるので、これら
のＮＡＮＤゲート回路が一時的に活性化されて、フリッ
プフロップ回路３０１、３０３の両端の電位状態をラッ
チ回路３０５、３０６に取り込むことになる。最終的に
は、出力信号φｂが“Ｈ”レベル、出力信号φｃが
“Ｌ”レベル、出力信号φｄが“Ｈ”レベル、出力信号
φｅが“Ｌ”レベルとなる。

【００７８】つぎに、図１５の（２）は、比較対象信号
である出力信号φｏｕｔと、比較基準となる外部クロッ
ク信号φｅｘｔとの位相がほぼ同じで、出力信号φｏｕ
ｔが外部クロック信号φｅｘｔとほぼ同時に“Ｌ”レベ
ルから“Ｈ”レベルになる場合を示している。すなわ
ち、出力信号φｏｕｔの立ち上がり時点と端子３ａ−１
での立ち上がり時点との時間差内に出力信号φｏｕｔが
“Ｌ”レベルから“Ｈ”レベルに変化した場合である。
この場合、まず、外部クロック信号φｅｘｔが“Ｌ”レ
ベルから“Ｈ”レベルになることによってフリップフロ
ップ回路３０１の端子３ａ−３が“Ｌ”レベルから
“Ｈ”レベルに変化するが、フリップフロップ回路３０
３では端子３ａ−１が“Ｌ”レベルのままなので、逆に
端子３ａ−４が“Ｈ”レベルから“Ｌ”レベルに変化す
る。その後、端子３ａ−１が“Ｈ”レベルから“Ｌ”レ
ベルに変化するが、フリップフロップ回路３０３の状態
は既に決まっているので何も変化は起こらない。その後
に、端子３ａ−６が一時的に“Ｈ”レベルになるので、
ラッチ回路にはこの状態が記憶される。結局、出力信号
φｂが“Ｌ”レベル、出力信号φｃが“Ｈ”レベル、出
力信号φｄが“Ｈ”レベル、出力信号φｅが“Ｌ”レベ
ルとなる。

【００７９】さらに、図１５の（３）は、比較対象信号
である出力信号φｏｕｔが、比較基準となる外部クロッ
ク信号φｅｘｔよりも位相が遅れており、出力信号φｏ
ｕｔが外部クロック信号φｅｘｔよりも後に“Ｌ”レベ
ルから“Ｈ”レベルになる場合を示している。この場合
は、外部クロック信号φｅｘｔによって２個のフリップ
フロップ回路３０１と３０３に変化が生じて、端子３ａ
−３および３ａ−５が“Ｈ”レベルから“Ｌ”レベルに
変化する。そして、最終的には、出力信号φｂが“Ｌ”
レベル、出力信号φｃが“Ｈ”レベル、出力信号φｄが
“Ｌ”レベル、出力信号φｅが“Ｈ”レベルとなる。

【００８０】このように、外部クロック信号φｅｘｔの
立ち上がり時間を基準として、出力信号φｏｕｔの立ち
上がり時間がそれ以前に“Ｈ”レベルになったか、ほぼ
同時であったか、または遅れて“Ｈ”レベルになったか
を検出することが可能になる。これらの検出結果を出力
信号φｂ、φｃ、φｄ、およびφｅの値としてラッチし
ておき、その値に基づいてディレイ制御回路をカウント
アップするか、またはカウントダウンするかを決める。

【００８１】図１６に、位相比較回路３０（図４）の増
幅回路部の回路構成を示す。ここで、増幅回路部は、Ｊ
Ｋフリップフロップ３０７と、ＮＡＮＤゲートとインバ
ーターで構成される増幅部３０８の２つの部分からな
る。ＪＫフリップフロップ３０７には、図１４の位相比
較部から出力信号φａが入力され、この出力信号φａが
“Ｌ”レベルであるか“Ｈ”レベルであるかに応じて端
子５ａ−９および５ａ−１１の電位が交互に“Ｌ”レベ
ルと“Ｈ”レベルを繰り返す仕組みになっている。増幅
部３０８は、ＪＫフリップフロップ３０７の出力信号
と、位相比較部からの出力信号φｂ〜らφｄとを受けて
増幅した後に出力する。

【００８２】まず、ＪＫフリップフロップ３０７の動作
を、図１７のタイミングチャートを参照して説明する。
時間Ｔ１で、出力信号φａが“Ｈ”レベルから“Ｌ”レ
ベルに変化すると、端子５ａ−１および５ａ−１０が
“Ｌ”レベルから“Ｈ”レベルに変化する。また一方
で、端子５ａ−１の変化に応じて、端子５ａ−５、５ａ
−６および５ａ−７に状態の変化が起こるが、出力信号
φａが“Ｌ”レベルであるために、端子５ａ−８には変
化が生じない。結局のところ、端子５ａ−９の出力レベ
ルは変化せず、端子５ａ−１１のみが“Ｌ”レベルから
“Ｈ”レベルになる。

【００８３】つぎに、時間Ｔ２になって、出力信号φａ
が“Ｌ”レベルから“Ｈ”レベルに変化すると、時間Ｔ
１での動きと逆に端子５ａ−８が“Ｈ”レベルから
“Ｌ”レベルに変化するが、端子５ａ−７が変化しない
ので端子５ａ−１０は変化せず、出力５ａ−９は“Ｌ”
レベルから“Ｈ”レベルに変化し、端子５ａ−１１は変
化しない。このようにして、時間Ｔ２以降においても、
ＪＫフリップフロップ回路３０７は、出力信号φａの動
きに応じて端子５ａ−９および端子５ａ−１１が交互に
“Ｈ”レベルと“Ｌ”レベルを繰り返す動きをする。

【００８４】つぎに、増幅部３０８の動作を、図１８〜
図２０を参照して説明する。図１８は、比較基準となる
外部クロック信号φｅｘｔの立ち上がりに対して、比較
対象信号である出力信号φｏｕｔが先に“Ｌ”レベルか
ら“Ｈ”レベルになる場合を示している。この場合、位
相比較部から供給される出力信号φｂが“Ｈ”レベル、
出力信号φｃが“Ｌ”レベル、出力信号φｄが“Ｈ”レ
ベル、出力信号φｅが“Ｌ”レベルである。

【００８５】結局のところ、端子５ａ−１２が“Ｈ”レ
ベルに、端子５ａ−１３が“Ｌ”レベルに固定され、セ
ット信号φＳＯおよびφＳＥがＪＫフリップフロップの
状態に応じて変化するが、リセット信号φＲＯおよびφ
ＲＥは、端子５ａ−１３が“Ｌ”レベルのため変化しな
い。図１９は、比較対象信号である出力信号φｏｕｔ
が、比較基準となる外部クロック信号φｅｘｔとほぼ同
時に“Ｌ”レベルから“Ｈ”レベルになる場合を示して
いる。この場合、位相比較部から供給される出力信号φ
ｂが“Ｌ”レベル、出力信号φｃが“Ｈ”レベル、出力
信号φｄが“Ｈ”レベル、出力信号φｅが“Ｌ”レベル
である。結局のところ、端子５ａ−１２および５ａ−１
３が“Ｌ”レベルに固定され、セット信号φＳＯおよび
φＳＥが、ＪＫフリップフロップの出力である増幅部に
影響することはなく、セット信号φＳＯおよびφＳＥ
と、リセット信号φＲＯおよびφＲＥとは“Ｌ”レベル
に固定されたままになる。

【００８６】図２０は、比較対象信号である出力信号φ
ｏｕｔが、比較基準となる外部クロック信号φｅｘｔの
立ち上がりに対して遅れて“Ｌ”レベルから“Ｈ”レベ
ルになる場合を示している。この場合の位相比較部から
供給される出力信号φｂが“Ｌ”レベル、出力信号φｃ
が“Ｈ”レベル、出力信号φｄが“Ｌ”レベル、出力信
号φｅが“Ｈ”レベルである。結局のところ、端子５ａ
−１２が“Ｌ”レベルに、端子５ａ−１３が“Ｈ”レベ
ルに固定され、リセット信号φＲＯおよびφＲＥがＪＫ
フリップフロップの状態に応じて変化するが、セット信
号φＳＯおよびφＳＥは端子５ａ−１３が“Ｌ”レベル
のため変化しない。

【００８７】なお、これまでは、本発明のクロック位相
調整回路が、ＳＤＲＡＭ等の高速メモリシステムに適用
されるＤＬＬ回路により構成される場合について述べて
きた。しかしながら、本発明はこのような特定の回路構
成に限定されるものではなく、一般的な半導体装置に適
用され得るものであることはいうまでもない。

【００８８】

【発明の効果】以上説明したように、本発明の半導体装
置によれば、第１に、半導体装置が通常の動作モードに
なっていない場合でも、クロック周期測定部により外部
クロック信号の所定の周期分に相当する遅延量を測定し
て可変ディレイ回路等のロックオンに必要な遅延量の近
傍に上記遅延量を設定するようにしているので、ロック
オンの状態にするまでに必要な時間を大幅に短縮するこ
とが可能になる。

【００８９】さらに、本発明の半導体装置によれば、第
２に、半導体装置の電源投入時から一定期間だけ、ディ
レイ回路部および位相比較回路部への外部クロック信号
の供給を停止させ、外部クロック信号の所定の周期分に
相当する遅延量を測定して可変ディレイ回路等のロック
オンに必要な遅延量の近傍に上記遅延量を設定するよう
にしているので、半導体装置の電源立ち上がりによるＤ
ＬＬ回路等の誤動作を起こすことなく可変ディレイ回路
等をロックオンの状態にするまでに必要な時間を大幅に
短縮することが可能になる。

【００９０】さらに、本発明の半導体装置によれば、第
３に、半導体装置の動作モードの切り替え時から一定期
間だけ、ディレイ回路部および位相比較回路部への外部
クロック信号の供給を停止させ、外部クロック信号の所
定の周期分に相当する遅延量を測定して可変ディレイ回
路等のロックオンに必要な遅延量の近傍に上記遅延量を
設定するようにしているので、半導体装置の動作モード
の切り替えによりＤＬＬ回路等に悪影響を及ぼすことな
く可変ディレイ回路等をロックオンの状態にするまでに
必要な時間を大幅に短縮することが可能になる。

【００９１】さらに、本発明の半導体装置によれば、第
４に、半導体装置の電源投入直後のみ、可変ディレイ回
路等のロックオンに必要な遅延量の近傍に上記遅延量を
一気に調整し、つぎに、可変ディレイ回路等を使用して
上記遅延量を正確に調整しているので、半導体装置の電
源立ち上がりによるＤＬＬ回路等の誤動作を起こすこと
なく内部クロック信号の位相を高精度にてかつ迅速に調
整することが可能になる。

【００９２】さらに、本発明の半導体装置によれば、第
５に、半導体装置がスタンバイモードから復帰した直後
のみ、可変ディレイ回路等のロックオンに必要な遅延量
の近傍に上記遅延量を一気に調整し、つぎに、可変ディ
レイ回路等を使用して上記遅延量を正確に調整している
ので、半導体装置のスタンバイモードからの復帰直後の
ＤＬＬ回路等の誤動作を起こすことなく内部クロック信
号の位相を高精度にてかつ迅速に調整することが可能に
なる。

【図面の簡単な説明】

【図１】本発明の原理構成を示すブロック図である。

【図２】本発明の半導体装置が適用されるシンクロナス
ＤＲＡＭの概略的構成を示すブロック図である。

【図３】図２のシンクロナスＤＲＡＭの動作を説明する
ためのタイミングチャートである。

【図４】本発明の一実施例の構成をブロック図である。

【図５】図４のＤＬＬ制御回路の一構成例を示す回路図
である。

【図６】図５のＤＬＬ制御回路の動作を説明するための
タイミングチャート（その１）である。

【図７】図５のＤＬＬ制御回路の動作を説明するための
タイミングチャート（その２）である。

【図８】図４のクロック周期測定回路の一構成例を示す
回路図である。

【図９】図８のクロック周期測定回路の動作を説明する
ためのタイミングチャート（その１）である。

【図１０】図８のクロック周期測定回路の動作を説明す
るためのタイミングチャート（その２）である。

【図１１】図４の可変ディレイ回路の回路構成と動作波
形を示す図である。

【図１２】図４のディレイ制御回路の一構成例を示す回
路図である。

【図１３】図１２のディレイ制御回路の動作を説明する
ためのタイミングチャートである。

【図１４】図４の位相比較回路（位相比較部）の一構成
例を示す回路図である。

【図１５】図１４の位相比較回路（位相比較部）の動作
を説明するためのタイミングチャートである。

【図１６】図４の位相比較回路（増幅回路部）の一構成
例を示す回路図である。

【図１７】図１６の位相比較回路（ＪＫフリップフロッ
プ）の動作を説明するためのタミングチャートである。

【図１８】図１６の位相比較回路（増幅部）のカウント
アップ動作を説明するためのタミングチャートである。

【図１９】図１６の位相比較回路（増幅部）のカウント
維持動作を説明するためのタミングチャートである。

【図２０】図１６の位相比較回路（増幅部）のカウント
ダウン動作を説明するためのタミングチャートである。

【図２１】従来のクロック位相調整回路を有する半導体
装置の構成を示す回路ブロック図である。

【符号の説明】

１…クロック位相調整回路２…ディレイ回路部３…位相比較回路部４…ディレイ制御回路部５…クロック周期測定部６…クロック位相調整回路制御部７─１〜７─７…Ｄフリップフロップ８…クロック入力回路９…データ出力回路１０…ＤＬＬ回路１８…ダミー入力回路部１９…ダミー出力回路部２１…第１の可変ディレイ回路２２…第２の可変ディレイ回路２５…基本ディレイ回路２８…ダミー入力バッファ２９…ダミーデータ出力バッファ３０…位相比較回路４０…ディレイ制御回路５０…クロック周期測定回路６０…ＤＬＬ制御回路

Claims

【特許請求の範囲】

【請求項１】外部から供給される外部クロック信号の
位相を調整して内部クロック信号を出力するクロック位
相調整回路を備えた半導体装置において、該クロック位相調整回路は、前記外部クロック信号の遅延量が選択可能であり、選択
された遅延量だけ前記外部クロック信号を遅延させ、前
記内部クロック信号として出力するディレイ回路部と、前記外部クロック信号の位相と前記内部クロック信号に
応答する信号の位相とを比較する位相比較回路部と、該位相比較回路部による位相比較結果に基づいて、前記
ディレイ回路部の遅延量を選択するディレイ制御回路部
と、前記外部クロック信号の所定の周期分に相当する遅延量
を測定し、該遅延量の測定結果を該ディレイ制御回路部
に供給するクロック周期測定部とを有しており、前記ディレイ制御回路部は、前記位相比較回路部への前
記外部クロック信号の供給が停止している期間に、前記
外部クロック信号の所定の周期分に相当する遅延量を前
記ディレイ回路部に設定することを特徴とする半導体装
置。
【請求項２】前記半導体装置の電源投入時から所定の
期間だけ前記位相比較回路部への前記外部クロック信号
の供給を停止させ、前記外部クロック信号の所定の周期
分に相当する遅延量の測定結果を前記ディレイ制御回路
部に供給することを可能にするクロック位相調整回路制
御部をさらに備える請求項１記載の半導体装置。
【請求項３】前記半導体装置の動作モードの切り替え
時から所定の期間だけ前記位相比較回路部への前記外部
クロック信号の供給を停止させ、前記外部クロック信号
の所定の周期分に相当する遅延量の測定結果を前記ディ
レイ制御回路部に供給することを可能にするクロック位
相調整回路制御部をさらに備える請求項１記載の半導体
装置。
【請求項４】前記半導体装置の電源を投入した直後
に、前記クロック周期測定回路による前記遅延量の測定
結果に基づいて前記外部クロック信号の位相調整を行
い、つぎに、前記位相比較回路部による前記位相比較結
果に基づいて前記外部クロック信号の位相調整を行う請
求項２記載の半導体装置。
【請求項５】前記半導体装置がスタンバイモードから
復帰した直後に、前記クロック周期測定回路による前記
遅延量の測定結果に基づいて前記外部クロック信号の位
相調整を行い、つぎに、前記位相比較回路部による前記
位相比較結果に基づいて前記外部クロック信号の位相調
整を行う請求項３記載の半導体装置。