JPH11273358A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11273358A JPH11273358A JP7883498A JP7883498A JPH11273358A JP H11273358 A JPH11273358 A JP H11273358A JP 7883498 A JP7883498 A JP 7883498A JP 7883498 A JP7883498 A JP 7883498A JP H11273358 A JPH11273358 A JP H11273358A
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- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/564—Miscellaneous aspects
- G11C2211/5642—Multilevel memory with buffers, latches, registers at input or output
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- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】多値メモリの低消費電力化および動作高速化が
可能な半導体記憶装置を提供する。 【解決手段】ｎ値（ｎは４以上の整数）の情報を記憶す
る複数のメモリセルと、このメモリセルから読み出され
る情報を保持する（ｎ−１）個のラッチ回路と、これら
（ｎ−１）個のラッチ回路の出力をエンコードするエン
コーダとを備え、（ｎ−１）個のラッチ回路の動作スイ
ッチングポイントを、ｎ値の情報に対応する電位の内の
隣接する２つの電位の間の電位に各々設定することによ
り、上記課題を解決する。
可能な半導体記憶装置を提供する。 【解決手段】ｎ値（ｎは４以上の整数）の情報を記憶す
る複数のメモリセルと、このメモリセルから読み出され
る情報を保持する（ｎ−１）個のラッチ回路と、これら
（ｎ−１）個のラッチ回路の出力をエンコードするエン
コーダとを備え、（ｎ−１）個のラッチ回路の動作スイ
ッチングポイントを、ｎ値の情報に対応する電位の内の
隣接する２つの電位の間の電位に各々設定することによ
り、上記課題を解決する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、詳しくは、１ビットのメモリセルに４値以上の情
報を記憶する多値メモリに関するものである。
関し、詳しくは、１ビットのメモリセルに４値以上の情
報を記憶する多値メモリに関するものである。
【０００２】
【従来の技術】図６は、多値メモリのメモリセルの一例
の構成概念図である。同図においては、１ビットのメモ
リセル３０およびバイアス回路３２が示されている。メ
モリセル３０は、フローティング・ゲート型のＮ型ＭＯ
Ｓトランジスタであり、そのゲート、ソースおよびドレ
インは、各々ワード線ＷＬ、グランドおよびビット線Ｂ
Ｌに接続されている。また、バイアス回路３２はビット
線ＢＬに接続されている。
の構成概念図である。同図においては、１ビットのメモ
リセル３０およびバイアス回路３２が示されている。メ
モリセル３０は、フローティング・ゲート型のＮ型ＭＯ
Ｓトランジスタであり、そのゲート、ソースおよびドレ
インは、各々ワード線ＷＬ、グランドおよびビット線Ｂ
Ｌに接続されている。また、バイアス回路３２はビット
線ＢＬに接続されている。
【０００３】ここでは、メモリセル３０が、４値の情報
‘００’，‘０１’，‘１０’および‘１１’を記憶す
るものとして、多値メモリのメモリセル３０に記憶され
ている情報の読み出し動作について説明する。
‘００’，‘０１’，‘１０’および‘１１’を記憶す
るものとして、多値メモリのメモリセル３０に記憶され
ている情報の読み出し動作について説明する。
【０００４】メモリセル３０から情報を読み出す場合、
まず、ワード線ＷＬにより、メモリセル３０のトランジ
スタのオンオフが制御される。この時、図７に示すよう
に、ビット線ＢＬの電位は、バイアス回路３２により、
メモリセル３０に記憶されている情報‘００’，‘０
１’，‘１０’および‘１１’に対応して、それぞれ所
定の一定電位ＶＢ０，ＶＢ１，ＶＢ２，ＶＢ３（ＶＢ０
＞ＶＢ１＞ＶＢ２＞ＶＢ３）となるよう制御される。
まず、ワード線ＷＬにより、メモリセル３０のトランジ
スタのオンオフが制御される。この時、図７に示すよう
に、ビット線ＢＬの電位は、バイアス回路３２により、
メモリセル３０に記憶されている情報‘００’，‘０
１’，‘１０’および‘１１’に対応して、それぞれ所
定の一定電位ＶＢ０，ＶＢ１，ＶＢ２，ＶＢ３（ＶＢ０
＞ＶＢ１＞ＶＢ２＞ＶＢ３）となるよう制御される。
【０００５】続いて、例えば特開平７−３７３９３号公
報や特開平９−６９２９３号公報に開示されているよう
に、差動増幅センスアンプを用いて、リファレンス電位
を切り替えながら、ビット線ＢＬの電位とリファレンス
電位とを順次比較することにより、メモリセル３０の情
報を読み出す。以下、特開平９−６９２９３号公報に開
示の多値センスアンプの場合を例に挙げて、従来の多値
メモリにおける情報の読み出し動作とその問題点につい
て説明する。
報や特開平９−６９２９３号公報に開示されているよう
に、差動増幅センスアンプを用いて、リファレンス電位
を切り替えながら、ビット線ＢＬの電位とリファレンス
電位とを順次比較することにより、メモリセル３０の情
報を読み出す。以下、特開平９−６９２９３号公報に開
示の多値センスアンプの場合を例に挙げて、従来の多値
メモリにおける情報の読み出し動作とその問題点につい
て説明する。
【０００６】図８は、上述する特開平９−６９２９３号
公報に開示の多値センスアンプの一例の構成概念図であ
る。同図に示すように、この多値センスアンプ３４は、
ビット線ＢＬの電位とリファレンス電位とを比較する差
動増幅センスアンプ３６、差動増幅センスアンプ３６の
比較結果を保持する２つのラッチ回路４２ａ，４２ｂを
有する出力バッファ３８、および、所定のリファレンス
電位を出力するリファレンス回路４０を備えている。
公報に開示の多値センスアンプの一例の構成概念図であ
る。同図に示すように、この多値センスアンプ３４は、
ビット線ＢＬの電位とリファレンス電位とを比較する差
動増幅センスアンプ３６、差動増幅センスアンプ３６の
比較結果を保持する２つのラッチ回路４２ａ，４２ｂを
有する出力バッファ３８、および、所定のリファレンス
電位を出力するリファレンス回路４０を備えている。
【０００７】ここで、リファレンス回路４０から出力さ
れるリファレンス電位は、図９に示すように、ビット線
ＢＬの電位ＶＢ０，ＶＢ１，ＶＢ２，ＶＢ３の内、隣接
する２つの電位の間の電位に設定されている。すなわ
ち、リファレンス電位ＶＲ０は、電位ＶＢ０と電位ＶＢ
１との間の電位に設定され、リファレンス電位ＶＲ１
は、電位ＶＢ１と電位ＶＢ２との間の電位に設定され、
リファレンス電位ＶＲ２は、電位ＶＢ２と電位ＶＢ３と
の間の電位に設定されている。
れるリファレンス電位は、図９に示すように、ビット線
ＢＬの電位ＶＢ０，ＶＢ１，ＶＢ２，ＶＢ３の内、隣接
する２つの電位の間の電位に設定されている。すなわ
ち、リファレンス電位ＶＲ０は、電位ＶＢ０と電位ＶＢ
１との間の電位に設定され、リファレンス電位ＶＲ１
は、電位ＶＢ１と電位ＶＢ２との間の電位に設定され、
リファレンス電位ＶＲ２は、電位ＶＢ２と電位ＶＢ３と
の間の電位に設定されている。
【０００８】この多値センスアンプ３４においては、ま
ず、リファレンス回路４０から中央のリファレンス電位
ＶＲ１が出力され、差動増幅センスアンプ３６によっ
て、ビット線ＢＬの電位とリファレンス電位ＶＲ１とが
比較される。これにより、メモリセル３０の情報の上位
ビットが‘０’なのか‘１’なのかが検出される。差動
増幅センスアンプ３６の比較結果はラッチ回路４２ａに
保持され、メモリセル３０の情報の上位ビットＢ１とし
て出力される。
ず、リファレンス回路４０から中央のリファレンス電位
ＶＲ１が出力され、差動増幅センスアンプ３６によっ
て、ビット線ＢＬの電位とリファレンス電位ＶＲ１とが
比較される。これにより、メモリセル３０の情報の上位
ビットが‘０’なのか‘１’なのかが検出される。差動
増幅センスアンプ３６の比較結果はラッチ回路４２ａに
保持され、メモリセル３０の情報の上位ビットＢ１とし
て出力される。
【０００９】続いて、ラッチ回路４２ａに保持された情
報の上位ビットはリファレンス回路４０にフィードバッ
クされる。この時、ラッチ回路４２ａからフィードバッ
クされたメモリセル３０の情報の上位ビットが‘０’で
あれば、切替信号の制御によって、リファレンス回路４
０から出力されるリファレンス電位は、リファレンス電
位ＶＲ１からリファレンス電位ＶＲ０へ切り替えられ、
‘１’であれば、リファレンス電位ＶＲ２へ切り替えら
れる。
報の上位ビットはリファレンス回路４０にフィードバッ
クされる。この時、ラッチ回路４２ａからフィードバッ
クされたメモリセル３０の情報の上位ビットが‘０’で
あれば、切替信号の制御によって、リファレンス回路４
０から出力されるリファレンス電位は、リファレンス電
位ＶＲ１からリファレンス電位ＶＲ０へ切り替えられ、
‘１’であれば、リファレンス電位ＶＲ２へ切り替えら
れる。
【００１０】すなわち、リファレンス回路４０からは、
メモリセルの情報の上位ビットに応じて、リファレンス
電位ＶＲ０またはＶＲ２が出力され、差動増幅センスア
ンプ３６によって、ビット線ＢＬの電位とリファレンス
電位ＶＲ０またはＶＲ２とが比較される。これにより、
情報の下位ビットが‘０’なのか‘１’なのかが検出さ
れ、ラッチ回路４２ｂに保持されて、メモリセル３０の
情報の下位ビットＢ０として出力される。
メモリセルの情報の上位ビットに応じて、リファレンス
電位ＶＲ０またはＶＲ２が出力され、差動増幅センスア
ンプ３６によって、ビット線ＢＬの電位とリファレンス
電位ＶＲ０またはＶＲ２とが比較される。これにより、
情報の下位ビットが‘０’なのか‘１’なのかが検出さ
れ、ラッチ回路４２ｂに保持されて、メモリセル３０の
情報の下位ビットＢ０として出力される。
【００１１】上述するように、従来の多値メモリにおい
ては、メモリセル３０の情報を読み出すために差動増幅
センスアンプ３６を用いているため、一度に読み出され
る１ワードのメモリセル３０のビット数が増加するにし
たがって消費電力が大きくなるという問題点があった。
また、リファレンス電位を順次切り替えて比較を行い、
ビット線ＢＬの電位を検出しているため、メモリセル３
０からの情報の読み出し速度が遅くなるという問題点も
あった。
ては、メモリセル３０の情報を読み出すために差動増幅
センスアンプ３６を用いているため、一度に読み出され
る１ワードのメモリセル３０のビット数が増加するにし
たがって消費電力が大きくなるという問題点があった。
また、リファレンス電位を順次切り替えて比較を行い、
ビット線ＢＬの電位を検出しているため、メモリセル３
０からの情報の読み出し速度が遅くなるという問題点も
あった。
【００１２】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、多値メモリの低
消費電力化および動作高速化が可能な半導体記憶装置を
提供することにある。
従来技術に基づく問題点をかえりみて、多値メモリの低
消費電力化および動作高速化が可能な半導体記憶装置を
提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、ｎ値（ｎは４以上の整数）の情報を記憶
する複数のメモリセルと、これらのメモリセルから出力
される情報を保持する（ｎ−１）個のラッチ回路と、こ
れらのラッチ回路の出力をエンコードするエンコーダと
を備えており、前記（ｎ−１）個のラッチ回路の動作ス
イッチングポイントが、前記ｎ値の情報に対応する電位
の内の隣接する２つの電位の間の電位に各々設定されて
いることを特徴とする半導体記憶装置を提供するもので
ある。
に、本発明は、ｎ値（ｎは４以上の整数）の情報を記憶
する複数のメモリセルと、これらのメモリセルから出力
される情報を保持する（ｎ−１）個のラッチ回路と、こ
れらのラッチ回路の出力をエンコードするエンコーダと
を備えており、前記（ｎ−１）個のラッチ回路の動作ス
イッチングポイントが、前記ｎ値の情報に対応する電位
の内の隣接する２つの電位の間の電位に各々設定されて
いることを特徴とする半導体記憶装置を提供するもので
ある。
【００１４】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の半導体記憶装置を詳細に説明
する。図１は、本発明の半導体記憶装置のメモリセルの
一実施例の構成概念図である。同図においては、説明を
容易化するために、１ビットのメモリセル１０およびプ
リチャージ回路１２が示されている。もちろん、複数の
ワードを備えていてもよいし、１ワードが複数のメモリ
セル１０を備えていてもよい。
施例に基づいて、本発明の半導体記憶装置を詳細に説明
する。図１は、本発明の半導体記憶装置のメモリセルの
一実施例の構成概念図である。同図においては、説明を
容易化するために、１ビットのメモリセル１０およびプ
リチャージ回路１２が示されている。もちろん、複数の
ワードを備えていてもよいし、１ワードが複数のメモリ
セル１０を備えていてもよい。
【００１５】ここで、メモリセル１０は、ｎ値（ｎは４
以上の整数）の情報を記憶するもので、本実施例の場
合、従来例との対比が容易なように、‘００’，‘０
１’，‘１０’および‘１１’の４値の情報を記憶する
ものとする。メモリセル１０は、図示例では、フローテ
ィング・ゲート型のＮ型ＭＯＳトランジスタが用いられ
ており、そのゲート、ソースおよびドレインは、それぞ
れワード線ＷＬ、グランドおよびビット線ＢＬに接続さ
れている。
以上の整数）の情報を記憶するもので、本実施例の場
合、従来例との対比が容易なように、‘００’，‘０
１’，‘１０’および‘１１’の４値の情報を記憶する
ものとする。メモリセル１０は、図示例では、フローテ
ィング・ゲート型のＮ型ＭＯＳトランジスタが用いられ
ており、そのゲート、ソースおよびドレインは、それぞ
れワード線ＷＬ、グランドおよびビット線ＢＬに接続さ
れている。
【００１６】なお、図示例では、メモリセル１０とし
て、単にフローティング・ゲート型のＮ型ＭＯＳトラン
ジスタを示しているが、マスクＲＯＭやＥＰＲＯＭ、Ｅ
2 ＰＲＯＭ、フラッシュメモリ等のメモリセルを用いて
もよい。また、メモリセル１０へ情報を記憶させる方法
や手段も何ら限定されない。プリチャージ回路１２は、
ビット線ＢＬを所定の電位にプリチャージするものであ
り、同図に示すようにビット線ＢＬに接続されている。
て、単にフローティング・ゲート型のＮ型ＭＯＳトラン
ジスタを示しているが、マスクＲＯＭやＥＰＲＯＭ、Ｅ
2 ＰＲＯＭ、フラッシュメモリ等のメモリセルを用いて
もよい。また、メモリセル１０へ情報を記憶させる方法
や手段も何ら限定されない。プリチャージ回路１２は、
ビット線ＢＬを所定の電位にプリチャージするものであ
り、同図に示すようにビット線ＢＬに接続されている。
【００１７】メモリセル１０から情報を読み出す場合、
まず、ビット線ＢＬが、プリチャージ回路１２によって
所定の電位にプリチャージされる。続いて、ワード線Ｗ
Ｌにより、メモリセル１０のトランジスタのオンオフが
制御される。この時、ビット線ＢＬは、図２に示すよう
に、メモリセル１０を通して、メモリセル１０の情報
‘００’，‘０１’，‘１０’および‘１１’に対応し
た速度でディスチャージされ、その電位が次第に低下す
る。
まず、ビット線ＢＬが、プリチャージ回路１２によって
所定の電位にプリチャージされる。続いて、ワード線Ｗ
Ｌにより、メモリセル１０のトランジスタのオンオフが
制御される。この時、ビット線ＢＬは、図２に示すよう
に、メモリセル１０を通して、メモリセル１０の情報
‘００’，‘０１’，‘１０’および‘１１’に対応し
た速度でディスチャージされ、その電位が次第に低下す
る。
【００１８】本実施例においては、メモリセル１０の情
報が‘０１’，‘１０’，‘１１’の場合、ビット線Ｂ
Ｌは‘０１’＜‘１０’＜‘１１’の速度でディスチャ
ージされ、ビット線ＢＬの電位は最終的にグランド電位
となる。なお、メモリセル１０の情報が‘００’の場
合、本実施例では、ビット線ＢＬはディスチャージされ
ず、ビット線ＢＬの電位０は、プリチャージ回路１２に
よってプリチャージされたままの状態を保持する。
報が‘０１’，‘１０’，‘１１’の場合、ビット線Ｂ
Ｌは‘０１’＜‘１０’＜‘１１’の速度でディスチャ
ージされ、ビット線ＢＬの電位は最終的にグランド電位
となる。なお、メモリセル１０の情報が‘００’の場
合、本実施例では、ビット線ＢＬはディスチャージされ
ず、ビット線ＢＬの電位０は、プリチャージ回路１２に
よってプリチャージされたままの状態を保持する。
【００１９】ここで、メモリセル１０の情報の読み出し
動作が開始されてから、すなわち、ワード線ＷＬがロー
レベルからハイレベルになってから、一定時間Ｔswの経
過後のビット線ＢＬの電位の内の隣接する２つの電位の
間の電位、すなわち、ビット線ＢＬの電位ＶＢ０および
ＶＢ１の間の電位を電位ＶＳＷ０とし、電位ＶＢ１およ
びＶＢ２の間の電位を電位ＶＳＷ１とし、電位ＶＢ２お
よびＶＢ３の間の電位を電位ＶＳＷ２とする。
動作が開始されてから、すなわち、ワード線ＷＬがロー
レベルからハイレベルになってから、一定時間Ｔswの経
過後のビット線ＢＬの電位の内の隣接する２つの電位の
間の電位、すなわち、ビット線ＢＬの電位ＶＢ０および
ＶＢ１の間の電位を電位ＶＳＷ０とし、電位ＶＢ１およ
びＶＢ２の間の電位を電位ＶＳＷ１とし、電位ＶＢ２お
よびＶＢ３の間の電位を電位ＶＳＷ２とする。
【００２０】以上のように、メモリセル１０の情報はビ
ット線ＢＬへ出力される。続いて、本発明の特徴部分と
なる読み出し回路について説明する。図３は、本発明の
半導体記憶装置の読み出し回路の一実施例の構成回路図
である。読み出し回路１４は、メモリセル１０の情報が
出力されるビット線ＢＬの電位を検出してメモリセル１
０の情報を読み出すもので、同図に示すように、ラッチ
回路群１６およびエンコーダ１８を有する。
ット線ＢＬへ出力される。続いて、本発明の特徴部分と
なる読み出し回路について説明する。図３は、本発明の
半導体記憶装置の読み出し回路の一実施例の構成回路図
である。読み出し回路１４は、メモリセル１０の情報が
出力されるビット線ＢＬの電位を検出してメモリセル１
０の情報を読み出すもので、同図に示すように、ラッチ
回路群１６およびエンコーダ１８を有する。
【００２１】ここで、ラッチ回路群１６は、ｎ値の情報
を記憶するメモリセル１０からビット線ＢＬへ出力され
る情報を保持するもので、（ｎ−１）個のラッチ回路を
備えている。本実施例の場合、メモリセル１０に記憶さ
れる４値の情報に対応する３個のラッチ回路２０ａ，２
０ｂ，２０ｃを備えている。例えば、ラッチ回路２０ａ
は、Ｎ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）
２２、インバータＩＶ０およびクロックドインバータ２
４を有する。
を記憶するメモリセル１０からビット線ＢＬへ出力され
る情報を保持するもので、（ｎ−１）個のラッチ回路を
備えている。本実施例の場合、メモリセル１０に記憶さ
れる４値の情報に対応する３個のラッチ回路２０ａ，２
０ｂ，２０ｃを備えている。例えば、ラッチ回路２０ａ
は、Ｎ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）
２２、インバータＩＶ０およびクロックドインバータ２
４を有する。
【００２２】ラッチ回路２０ａにおいて、ＮＭＯＳ２２
は、ビット線ＢＬとインバータＩＶ０との間に接続さ
れ、そのゲートは制御信号φに接続されている。インバ
ータＩＶ０およびクロックドインバータ２４は、互いに
一方の出力が他方の入力に入力されており、インバータ
ＩＶ０の出力Ｘ0 はエンコーダ１８に入力されている。
また、クロックドインバータ２４の制御入力は制御信号
φ￣に接続され、その反転制御入力は制御信号φに接続
されている。
は、ビット線ＢＬとインバータＩＶ０との間に接続さ
れ、そのゲートは制御信号φに接続されている。インバ
ータＩＶ０およびクロックドインバータ２４は、互いに
一方の出力が他方の入力に入力されており、インバータ
ＩＶ０の出力Ｘ0 はエンコーダ１８に入力されている。
また、クロックドインバータ２４の制御入力は制御信号
φ￣に接続され、その反転制御入力は制御信号φに接続
されている。
【００２３】なお、ラッチ回路２０ｂおよび２０ｃは、
インバータＩＶ０の代わりに、それぞれインバータＩＶ
１およびＩＶ２が用いられており、その出力がそれぞれ
Ｘ1およびＸ2 である点を除いて、ラッチ回路２０ａと
全く同じ構成である。
インバータＩＶ０の代わりに、それぞれインバータＩＶ
１およびＩＶ２が用いられており、その出力がそれぞれ
Ｘ1およびＸ2 である点を除いて、ラッチ回路２０ａと
全く同じ構成である。
【００２４】このラッチ回路群１６においては、図４に
示すように、ワード線ＷＬがハイレベルとされるのと同
時に制御信号φがハイレベルとされ、ＮＭＯＳ２２がオ
ン、かつ、クロックドインバータ２４がオフされる。そ
の後、所定の一定時間Ｔsw後に制御信号φがローレベル
とされ、ＮＭＯＳ２２がオフ、かつ、クロックドインバ
ータ２４がオンされる。これにより、ビット線ＢＬに出
力されたメモリセル１０の情報がラッチ回路群１６に保
持される。
示すように、ワード線ＷＬがハイレベルとされるのと同
時に制御信号φがハイレベルとされ、ＮＭＯＳ２２がオ
ン、かつ、クロックドインバータ２４がオフされる。そ
の後、所定の一定時間Ｔsw後に制御信号φがローレベル
とされ、ＮＭＯＳ２２がオフ、かつ、クロックドインバ
ータ２４がオンされる。これにより、ビット線ＢＬに出
力されたメモリセル１０の情報がラッチ回路群１６に保
持される。
【００２５】ここで、ラッチ回路２０ａ，２０ｂ，２０
ｃを構成するインバータＩＶ０，ＩＶ１，ＩＶ２の動作
スイッチングポイントは、各々前述の電位ＶＳＷ０，Ｖ
ＳＷ１，ＶＳＷ２に設定されている。図５（ａ）に上記
インバータの概念図、図５（ｂ）に、その動作スイッチ
ングポイントのグラフを示す。図５（ａ）に示すよう
に、ここでは、インバータＩＶ０，ＩＶ１，ＩＶ２の入
力電位をＡとし、その出力電位をＹとする。
ｃを構成するインバータＩＶ０，ＩＶ１，ＩＶ２の動作
スイッチングポイントは、各々前述の電位ＶＳＷ０，Ｖ
ＳＷ１，ＶＳＷ２に設定されている。図５（ａ）に上記
インバータの概念図、図５（ｂ）に、その動作スイッチ
ングポイントのグラフを示す。図５（ａ）に示すよう
に、ここでは、インバータＩＶ０，ＩＶ１，ＩＶ２の入
力電位をＡとし、その出力電位をＹとする。
【００２６】図５（ｂ）に示すように、インバータＩＶ
０の動作スイッチングポイントは、図２において、メモ
リセル１０の情報の読み出し動作が開始されてから、所
定の一定時間Ｔsw後のビット線ＢＬの電位ＶＢ０および
ＶＢ１の間の電位ＶＳＷ０である。同じく、インバータ
ＩＶ１の動作スイッチングポイントは、電位ＶＢ１およ
びＶＢ２の間の電位ＶＳＷ１であり、インバータＩＶ２
の動作スイッチングポイントは、電位ＶＢ２およびＶＢ
３の間の電位ＶＳＷ１である。
０の動作スイッチングポイントは、図２において、メモ
リセル１０の情報の読み出し動作が開始されてから、所
定の一定時間Ｔsw後のビット線ＢＬの電位ＶＢ０および
ＶＢ１の間の電位ＶＳＷ０である。同じく、インバータ
ＩＶ１の動作スイッチングポイントは、電位ＶＢ１およ
びＶＢ２の間の電位ＶＳＷ１であり、インバータＩＶ２
の動作スイッチングポイントは、電位ＶＢ２およびＶＢ
３の間の電位ＶＳＷ１である。
【００２７】この読み出し回路１４においては、メモリ
セル１０の情報の読み出し動作が開始されてから、一定
時間Ｔsw後のビット線ＢＬの電位がＶＢ０である場合、
すなわち、メモリセル１０の情報が‘００’である場
合、各々のインバータＩＶ０，ＩＶ１，ＩＶ２の動作ス
イッチングポイントは、それぞれ電位ＶＳＷ０，ＶＳＷ
１，ＶＳＷ２であるため、ラッチ回路２０ａ，２０ｂ，
２０ｃの出力Ｘ0 ，Ｘ1，Ｘ2 はいずれも‘０’とな
る。
セル１０の情報の読み出し動作が開始されてから、一定
時間Ｔsw後のビット線ＢＬの電位がＶＢ０である場合、
すなわち、メモリセル１０の情報が‘００’である場
合、各々のインバータＩＶ０，ＩＶ１，ＩＶ２の動作ス
イッチングポイントは、それぞれ電位ＶＳＷ０，ＶＳＷ
１，ＶＳＷ２であるため、ラッチ回路２０ａ，２０ｂ，
２０ｃの出力Ｘ0 ，Ｘ1，Ｘ2 はいずれも‘０’とな
る。
【００２８】同じように、ビット線ＢＬの電位がＶＢ１
である場合、ラッチ回路２０ａからは‘１’が出力さ
れ、ラッチ回路２０ｂ，２０ｃからは‘０’が出力され
る。また、ビット線ＢＬの電位がＶＢ２である場合、ラ
ッチ回路２０ａ，２０ｂからは‘１’が出力され、ラッ
チ回路２０ｃからは‘０’が出力される。また、ビット
線ＢＬの電位がＶＢ３である場合、ラッチ回路２０ａ，
２０ｂ，２０ｃからはいずれも‘１’が出力される。
である場合、ラッチ回路２０ａからは‘１’が出力さ
れ、ラッチ回路２０ｂ，２０ｃからは‘０’が出力され
る。また、ビット線ＢＬの電位がＶＢ２である場合、ラ
ッチ回路２０ａ，２０ｂからは‘１’が出力され、ラッ
チ回路２０ｃからは‘０’が出力される。また、ビット
線ＢＬの電位がＶＢ３である場合、ラッチ回路２０ａ，
２０ｂ，２０ｃからはいずれも‘１’が出力される。
【００２９】続いて、エンコーダ１８は、ラッチ回路群
１６の出力をエンコードするもので、本実施例の場合、
ラッチ回路群１６の出力Ｘ0 ，Ｘ1 ，Ｘ2 をエンコード
するＥＯＲゲート２６およびバッファ２８を有する。こ
こで、ＥＯＲゲート２６には出力Ｘ0 ，Ｘ1 ，Ｘ2 が入
力され、バッファ２８には出力Ｘ1 が入力され、これら
ＥＯＲゲート２６およびバッファ２８の出力が、それぞ
れメモリセル１０の記憶情報の下位ビットＢ０および上
位ビットＢ１とされている。
１６の出力をエンコードするもので、本実施例の場合、
ラッチ回路群１６の出力Ｘ0 ，Ｘ1 ，Ｘ2 をエンコード
するＥＯＲゲート２６およびバッファ２８を有する。こ
こで、ＥＯＲゲート２６には出力Ｘ0 ，Ｘ1 ，Ｘ2 が入
力され、バッファ２８には出力Ｘ1 が入力され、これら
ＥＯＲゲート２６およびバッファ２８の出力が、それぞ
れメモリセル１０の記憶情報の下位ビットＢ０および上
位ビットＢ１とされている。
【００３０】ここで、メモリセル１０に記憶されている
情報に対応する、ラッチ回路群１６の各出力Ｘ0 ，
Ｘ1 ，Ｘ2 およびエンコーダ１８の各出力Ｂ１，Ｂ０を
下記表に示す。
情報に対応する、ラッチ回路群１６の各出力Ｘ0 ，
Ｘ1 ，Ｘ2 およびエンコーダ１８の各出力Ｂ１，Ｂ０を
下記表に示す。
【００３１】
【００３２】以上のように、本発明の半導体記憶装置
は、従来の多値メモリとは全く異なり、差動増幅センス
アンプやリファレンス回路を使用してメモリセルの記憶
情報を読み出すものではないため、一度に読み出される
１ワードのメモリセルのビット数が増加しても消費電力
を小さく抑えることができるし、ラッチ回路群によっ
て、ビット線ＢＬの電位を一度で検出できるため、メモ
リセルからの情報の読み出し速度を高速化することがで
きる。
は、従来の多値メモリとは全く異なり、差動増幅センス
アンプやリファレンス回路を使用してメモリセルの記憶
情報を読み出すものではないため、一度に読み出される
１ワードのメモリセルのビット数が増加しても消費電力
を小さく抑えることができるし、ラッチ回路群によっ
て、ビット線ＢＬの電位を一度で検出できるため、メモ
リセルからの情報の読み出し速度を高速化することがで
きる。
【００３３】本発明の半導体記憶装置は、基本的に以上
のようなものである。以上、本発明の半導体記憶装置に
ついて詳細に説明したが、本発明は上記実施例に限定さ
れず、本発明の主旨を逸脱しない範囲において、種々の
改良や変更をしてもよいのはもちろんである。すなわ
ち、メモリセル、プリチャージ回路、ラッチ回路および
エンコーダの回路構成は図示例のものに限定されず、従
来より公知の各種構成のものを用いることができる。
のようなものである。以上、本発明の半導体記憶装置に
ついて詳細に説明したが、本発明は上記実施例に限定さ
れず、本発明の主旨を逸脱しない範囲において、種々の
改良や変更をしてもよいのはもちろんである。すなわ
ち、メモリセル、プリチャージ回路、ラッチ回路および
エンコーダの回路構成は図示例のものに限定されず、従
来より公知の各種構成のものを用いることができる。
【００３４】
【発明の効果】以上詳細に説明した様に、本発明の半導
体記憶装置は、メモリセルから出力される情報を、動作
スイッチングポイントが、メモリセルに記憶されている
ｎ値の情報に対応する電位の内の隣接する２つの電位の
間の電位に各々設定されている（ｎ−１）個のラッチ回
路で保持し、このラッチ回路の出力をエンコーダでエン
コードするものである。本発明の半導体記憶装置によれ
ば、差動増幅センスアンプおよびリファレンス回路が不
用であるため、多値メモリの消費電力を低減することが
できるとともに、その動作速度を高速化することができ
る。
体記憶装置は、メモリセルから出力される情報を、動作
スイッチングポイントが、メモリセルに記憶されている
ｎ値の情報に対応する電位の内の隣接する２つの電位の
間の電位に各々設定されている（ｎ−１）個のラッチ回
路で保持し、このラッチ回路の出力をエンコーダでエン
コードするものである。本発明の半導体記憶装置によれ
ば、差動増幅センスアンプおよびリファレンス回路が不
用であるため、多値メモリの消費電力を低減することが
できるとともに、その動作速度を高速化することができ
る。
【図１】 本発明の半導体記憶装置のメモリセルの一実
施例の構成概念図である。
施例の構成概念図である。
【図２】 メモリセルの動作を表す一実施例のタイミン
グチャートである。
グチャートである。
【図３】 本発明の半導体記憶装置の読み出し回路の一
実施例の構成回路図である。
実施例の構成回路図である。
【図４】 読み出し回路の動作を表す一実施例のタイミ
ングチャートである。
ングチャートである。
【図５】 （ａ）はインバータの概念図、（ｂ）はその
動作スイッチングポイントを表すグラフである。
動作スイッチングポイントを表すグラフである。
【図６】 多値メモリのメモリセルの一例の構成概念図
である。
である。
【図７】 ４値の情報の電位を表す一例のグラフであ
る。
る。
【図８】 多値センスアンプの一例の構成概念図であ
る。
る。
【図９】 リファレンス電位を表す一例のグラフであ
る。
る。
１０，３０ メモリセル １２ プリチャージ回路 １４ 読み出し回路 １６ ラッチ回路群 １８ エンコーダ ２０ａ，２０ｂ，２０ｃ，４２ａ，４２ｂ ラッチ回路 ２２ Ｎ型ＭＯＳトランジスタ（ＮＭＯＳ） ＩＶ０，ＩＶ１，ＩＶ２ インバータ ２４ クロックドインバータ ２６ ＥＯＲゲート ２８ バッファ ３２ バイアス回路 ３４ 多値センスアンプ ３６ 差動増幅センスアンプ ３８ 出力バッファ ４０ リファレンス回路 ＢＬ ビット線 ＷＬ ワード線 φ，φ￣ 制御信号
Claims (1)
- 【請求項１】ｎ値（ｎは４以上の整数）の情報を記憶す
る複数のメモリセルと、これらのメモリセルから出力さ
れる情報を保持する（ｎ−１）個のラッチ回路と、これ
らのラッチ回路の出力をエンコードするエンコーダとを
備えており、 前記（ｎ−１）個のラッチ回路の動作スイッチングポイ
ントが、前記ｎ値の情報に対応する電位の内の隣接する
２つの電位の間の電位に各々設定されていることを特徴
とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7883498A JPH11273358A (ja) | 1998-03-26 | 1998-03-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7883498A JPH11273358A (ja) | 1998-03-26 | 1998-03-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11273358A true JPH11273358A (ja) | 1999-10-08 |
Family
ID=13672867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7883498A Pending JPH11273358A (ja) | 1998-03-26 | 1998-03-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11273358A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7749718B2 (en) | 2000-05-10 | 2010-07-06 | Schering Corporation | Method for raising or isolating an antibody to DCRS5 |
| US7887806B2 (en) | 2000-05-10 | 2011-02-15 | Schering Corporation | Mammalian receptor proteins DCRS5; method of treatment |
-
1998
- 1998-03-26 JP JP7883498A patent/JPH11273358A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7749718B2 (en) | 2000-05-10 | 2010-07-06 | Schering Corporation | Method for raising or isolating an antibody to DCRS5 |
| US7887806B2 (en) | 2000-05-10 | 2011-02-15 | Schering Corporation | Mammalian receptor proteins DCRS5; method of treatment |
| US7964703B2 (en) | 2000-05-10 | 2011-06-21 | Schering Corporation | DCRS5 polypeptides |
| US8097255B2 (en) | 2000-05-10 | 2012-01-17 | Schering Corporation | Mammalian receptor protein DCRS5; methods of treatment |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041122 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070814 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071211 |