JPH11273369A - 絶縁ゲート型電界効果トランジスタ - Google Patents
絶縁ゲート型電界効果トランジスタInfo
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- JPH11273369A JPH11273369A JP7457498A JP7457498A JPH11273369A JP H11273369 A JPH11273369 A JP H11273369A JP 7457498 A JP7457498 A JP 7457498A JP 7457498 A JP7457498 A JP 7457498A JP H11273369 A JPH11273369 A JP H11273369A
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- transistor
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Abstract
(57)【要約】
【課題】 低電圧系トランジスタと高電圧系トランジス
タとを１チップに混在している半導体集積回路装置の半
導体素子の集積密度の向上や、回路面積の削減等の進展
を加速させること。 【解決手段】 ドレイン（１０４）に最大で電圧Ｖｐｐ
が印加され、ソース（１０５）に最大で電圧Ｖｐｐ以下
の電圧Ｖｃｃが印加されるＭＯＳＦＥＴであって、ドレ
イン（１０４）のコンタクト（１０６）と素子分離領域
（１００）との間の距離（ｂ）よりも、ソース（１０
５）のコンタクト（１０６）と素子分離領域（１００）
との間の距離（ｄ）を小さくする。
タとを１チップに混在している半導体集積回路装置の半
導体素子の集積密度の向上や、回路面積の削減等の進展
を加速させること。 【解決手段】 ドレイン（１０４）に最大で電圧Ｖｐｐ
が印加され、ソース（１０５）に最大で電圧Ｖｐｐ以下
の電圧Ｖｃｃが印加されるＭＯＳＦＥＴであって、ドレ
イン（１０４）のコンタクト（１０６）と素子分離領域
（１００）との間の距離（ｂ）よりも、ソース（１０
５）のコンタクト（１０６）と素子分離領域（１００）
との間の距離（ｄ）を小さくする。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的にデータの
書き換えが可能な不揮発性半導体記憶装置（ＥＥＰＲＯ
Ｍ）の周辺回路等に用いられる高電圧系トランジスタの
微細化に関する。
書き換えが可能な不揮発性半導体記憶装置（ＥＥＰＲＯ
Ｍ）の周辺回路等に用いられる高電圧系トランジスタの
微細化に関する。
【０００２】
【従来の技術】近年、電気的にデータの書き換えが可能
な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）の１つとし
て、ＮＡＮＤ型ＥＥＰＲＯＭが提案されている。
な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）の１つとし
て、ＮＡＮＤ型ＥＥＰＲＯＭが提案されている。
【０００３】ＮＡＮＤ型ＥＥＰＲＯＭは、電荷蓄積層と
しての例えば浮遊ゲートと、制御ゲートとが積層された
Ｎチャネル型ＦＥＴＭＯＳ構造の複数のメモリセルを、
それらのソース、ドレインを隣接するもの同士で共有す
る形で直列に接続し、これを１単位（ＮＡＮＤセル）と
して、ソース線とビット線との間に接続するものであ
る。
しての例えば浮遊ゲートと、制御ゲートとが積層された
Ｎチャネル型ＦＥＴＭＯＳ構造の複数のメモリセルを、
それらのソース、ドレインを隣接するもの同士で共有す
る形で直列に接続し、これを１単位（ＮＡＮＤセル）と
して、ソース線とビット線との間に接続するものであ
る。
【０００４】図２７はＮＡＮＤセルの等価回路図であ
る。
る。
【０００５】図２７において、Ｍ１〜Ｍ８はそれぞれメ
モリセルを示しており、メモリセルＭ１〜Ｍ８と、その
両端の選択トランジスタＳ１、Ｓ２が互いに直列に接続
されて、ＮＡＮＤセルを構成している。ＷＬ１〜ＷＬ８
はそれぞれワード線である。ＮＡＮＤセルの一端は、選
択トランジスタＳ１側でビット線ＢＬに接続され、その
他端は、選択トランジスタＳ２を通じてソース線ＳＬに
接続されている。ＳＧＤ、ＳＧＳはそれぞれ選択ゲート
である。
モリセルを示しており、メモリセルＭ１〜Ｍ８と、その
両端の選択トランジスタＳ１、Ｓ２が互いに直列に接続
されて、ＮＡＮＤセルを構成している。ＷＬ１〜ＷＬ８
はそれぞれワード線である。ＮＡＮＤセルの一端は、選
択トランジスタＳ１側でビット線ＢＬに接続され、その
他端は、選択トランジスタＳ２を通じてソース線ＳＬに
接続されている。ＳＧＤ、ＳＧＳはそれぞれ選択ゲート
である。
【０００６】ＮＡＮＤ型ＥＥＰＲＯＭの基本的な動作は
次の通りである。
次の通りである。
【０００７】＜データの書き込み＞データの書き込み
は、例えばビット線から遠い方のメモリセルから順に行
われる。
は、例えばビット線から遠い方のメモリセルから順に行
われる。
【０００８】選択されたメモリセルのワード線に昇圧さ
れた書き込み電圧Ｖｐｐ（＝２０Ｖ程度）を印加し、他
の非選択のメモリセルのワード線および選択ゲートＳＧ
Ｄに中間の電圧ＶＭ１０（＝１０Ｖ程度）を印加し、ビ
ット線に、書き込みデータに応じて０Ｖ（“０”書き込
み）、または中間の電圧（“１”書き込み）を印加す
る。これにより、データに応じたビット線の電位は、選
択されたメモリセルに伝達される。
れた書き込み電圧Ｖｐｐ（＝２０Ｖ程度）を印加し、他
の非選択のメモリセルのワード線および選択ゲートＳＧ
Ｄに中間の電圧ＶＭ１０（＝１０Ｖ程度）を印加し、ビ
ット線に、書き込みデータに応じて０Ｖ（“０”書き込
み）、または中間の電圧（“１”書き込み）を印加す
る。これにより、データに応じたビット線の電位は、選
択されたメモリセルに伝達される。
【０００９】データ“０”の時は、選択されたメモリセ
ルの浮遊ゲートと基板との間には高い電圧がかかり、ｐ
型ウェルから浮遊ゲートに電子がトンネル注入されて、
しきい値電圧が正の方向に移動する。
ルの浮遊ゲートと基板との間には高い電圧がかかり、ｐ
型ウェルから浮遊ゲートに電子がトンネル注入されて、
しきい値電圧が正の方向に移動する。
【００１０】これに対し、データ“１”の時は、選択さ
れたメモリセルの浮遊ゲートと基板との間の電圧は小さ
いので、ｐ型ウェルから浮遊ゲートに電子がトンネル注
入されず、しきい値電圧は変化しない。
れたメモリセルの浮遊ゲートと基板との間の電圧は小さ
いので、ｐ型ウェルから浮遊ゲートに電子がトンネル注
入されず、しきい値電圧は変化しない。
【００１１】＜データの消去＞データの消去は、ブロッ
ク単位でほぼ同時に行われる。
ク単位でほぼ同時に行われる。
【００１２】データを消去するブロックの全てのワード
線および選択ゲートを０Ｖとし、ｐ型ウェル、およびｎ
型基板それぞれに昇圧された昇圧された電圧ＶｐｐＥ
（＝２０Ｖ程度）を印加する。また、データを消去しな
いブロックの全てのワード線および選択ゲートに昇圧電
位ＶｐｐＥを印加する。これにより、データを消去する
ブロックのメモリセルにおいては、浮遊ゲート中の電子
がｐ型ウェルに放出され、それぞれのしきい値電圧が負
の方向に移動する。
線および選択ゲートを０Ｖとし、ｐ型ウェル、およびｎ
型基板それぞれに昇圧された昇圧された電圧ＶｐｐＥ
（＝２０Ｖ程度）を印加する。また、データを消去しな
いブロックの全てのワード線および選択ゲートに昇圧電
位ＶｐｐＥを印加する。これにより、データを消去する
ブロックのメモリセルにおいては、浮遊ゲート中の電子
がｐ型ウェルに放出され、それぞれのしきい値電圧が負
の方向に移動する。
【００１３】＜データの読み出し＞ビット線をプリチャ
ージした後にフローティングとし、選択されたメモリセ
ルのワード線を読み出し電圧Ｖｒｄ（＝０Ｖ程度）と
し、他の非選択のメモリセルのワード線および選択ゲー
トに電源電圧Ｖｃｃ（＝３Ｖ程度）を印加し、ソース線
を０Ｖとする。この時、選択されたメモリセルに電流が
流れるか否かをビット線で検出することによって、
“０”、“１”のデータが読み出される。
ージした後にフローティングとし、選択されたメモリセ
ルのワード線を読み出し電圧Ｖｒｄ（＝０Ｖ程度）と
し、他の非選択のメモリセルのワード線および選択ゲー
トに電源電圧Ｖｃｃ（＝３Ｖ程度）を印加し、ソース線
を０Ｖとする。この時、選択されたメモリセルに電流が
流れるか否かをビット線で検出することによって、
“０”、“１”のデータが読み出される。
【００１４】データが“０”（メモリセルのしきい値電
圧Ｖｔｈ＞読み出し電圧Ｖｒｄ）ならばメモリセルは
“オフ”する。これによりビット線電位はプリチャージ
電位を保つ。
圧Ｖｔｈ＞読み出し電圧Ｖｒｄ）ならばメモリセルは
“オフ”する。これによりビット線電位はプリチャージ
電位を保つ。
【００１５】一方、データが“１”（メモリセルのしき
い値電圧Ｖｔｈ＜読み出し電圧Ｖｒｄ）ならばメモリセ
ルは“オン”する。これによりビット線電位はプリチャ
ージ電位からΔＶだけ下がる。
い値電圧Ｖｔｈ＜読み出し電圧Ｖｒｄ）ならばメモリセ
ルは“オン”する。これによりビット線電位はプリチャ
ージ電位からΔＶだけ下がる。
【００１６】これらのビット線電位の変化をセンスアン
プ（データ回路）で検出することによって、メモリセル
のデータが読み出される。
プ（データ回路）で検出することによって、メモリセル
のデータが読み出される。
【００１７】このようなＮＡＮＤ型ＥＥＰＲＯＭを動作
させる周辺回路は、大きく分けて２種類のトランジスタ
により構成されている。
させる周辺回路は、大きく分けて２種類のトランジスタ
により構成されている。
【００１８】一つは高電圧系トランジスタである。
【００１９】高電圧系トランジスタは電圧Ｖｐｐや電圧
ＶＭ１０等を発生し、メモリセルに印加するための回路
に用いられる。このため、高電圧系トランジスタは、２
０Ｖ程度の高電圧が印加されても破壊されないように、
ゲート酸化膜の厚みは例えば４０ｎｍ程度に厚くされて
いる。また、高電圧がソース、ドレインに印加されても
接合リーク電流やホットエレクトロンの発生等が顕著に
ならないように、配線とソース／ドレインとのコンタク
トから素子分離領域までの距離や、上記コンタクトから
ゲートまでの距離（この距離はほぼＬＤＤ（Lightly Do
ped Drain ）長に相当する）が長くなるように設計され
ている。
ＶＭ１０等を発生し、メモリセルに印加するための回路
に用いられる。このため、高電圧系トランジスタは、２
０Ｖ程度の高電圧が印加されても破壊されないように、
ゲート酸化膜の厚みは例えば４０ｎｍ程度に厚くされて
いる。また、高電圧がソース、ドレインに印加されても
接合リーク電流やホットエレクトロンの発生等が顕著に
ならないように、配線とソース／ドレインとのコンタク
トから素子分離領域までの距離や、上記コンタクトから
ゲートまでの距離（この距離はほぼＬＤＤ（Lightly Do
ped Drain ）長に相当する）が長くなるように設計され
ている。
【００２０】もう一つは低電圧系トランジスタである。
【００２１】この低電圧系トランジスタは電圧Ｖｐｐや
電圧ＶＭ１０等が印加されない回路に用いられる。低電
圧系トランジスタでは印加される電圧が例えば電源電圧
Ｖｃｃ、Ｖｃｃ＋Ｖｔｈ（Ｖｔｈは低電圧系トランジス
タのしきい値電圧）、Ｖｃｃ＋２Ｖｔｈ程度であるの
で、配線とソース／ドレインとのコンタクトから素子分
離領域までの距離や、上記コンタクトからゲートまでの
距離は、高電圧系トランジスタよりも小さく設計されて
いる。
電圧ＶＭ１０等が印加されない回路に用いられる。低電
圧系トランジスタでは印加される電圧が例えば電源電圧
Ｖｃｃ、Ｖｃｃ＋Ｖｔｈ（Ｖｔｈは低電圧系トランジス
タのしきい値電圧）、Ｖｃｃ＋２Ｖｔｈ程度であるの
で、配線とソース／ドレインとのコンタクトから素子分
離領域までの距離や、上記コンタクトからゲートまでの
距離は、高電圧系トランジスタよりも小さく設計されて
いる。
【００２２】
【発明が解決しようとする課題】現在、ＮＡＮＤ型ＥＥ
ＰＲＯＭでは、例えば電源電圧Ｖｃｃを低くすること
で、低電圧系トランジスタの微細化が図られている。
ＰＲＯＭでは、例えば電源電圧Ｖｃｃを低くすること
で、低電圧系トランジスタの微細化が図られている。
【００２３】しかしながら、電源電圧Ｖｃｃを低くする
ことはできても、電圧Ｖｐｐや電圧ＶＭ１０等を低くす
ることは難しい。このため、低電圧系トランジスタの微
細化が図られても、高電圧系トランジスタの微細化は困
難なものになっている。
ことはできても、電圧Ｖｐｐや電圧ＶＭ１０等を低くす
ることは難しい。このため、低電圧系トランジスタの微
細化が図られても、高電圧系トランジスタの微細化は困
難なものになっている。
【００２４】このような事情により、低電圧系トランジ
スタと高電圧系トランジスタとを１チップに混在してい
る半導体集積回路装置、例えばＮＡＮＤ型ＥＥＰＲＯＭ
に代表される不揮発性半導体記憶装置においては、高電
圧系トランジスタの微細化が図られず、例えば周辺回路
における半導体素子の集積密度の向上や、回路面積の削
減等の進展が鈍化することが懸念されている。
スタと高電圧系トランジスタとを１チップに混在してい
る半導体集積回路装置、例えばＮＡＮＤ型ＥＥＰＲＯＭ
に代表される不揮発性半導体記憶装置においては、高電
圧系トランジスタの微細化が図られず、例えば周辺回路
における半導体素子の集積密度の向上や、回路面積の削
減等の進展が鈍化することが懸念されている。
【００２５】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、低電圧系トラン
ジスタと高電圧系トランジスタとを１チップに混在して
いる半導体集積回路装置の半導体素子の集積密度の向上
や、回路面積の削減等の進展を加速できる絶縁ゲート型
電界効果トランジスタを提供することにある。
れたもので、その目的とするところは、低電圧系トラン
ジスタと高電圧系トランジスタとを１チップに混在して
いる半導体集積回路装置の半導体素子の集積密度の向上
や、回路面積の削減等の進展を加速できる絶縁ゲート型
電界効果トランジスタを提供することにある。
【００２６】
【課題を解決するための手段】上記目的を達成するため
に、この発明に係る絶縁ゲート型電界効果トランジスタ
は、ドレインに最大で第１の電圧が印加され、ソースに
最大で第１の電圧と異なる第２の電圧が印加される絶縁
ゲート型電界効果トランジスタであって、ドレインのコ
ンタクトと素子分離領域との間の距離と、ソースのコン
タクトと素子分離領域との間の距離とが互いに異なるこ
とを特徴としている。
に、この発明に係る絶縁ゲート型電界効果トランジスタ
は、ドレインに最大で第１の電圧が印加され、ソースに
最大で第１の電圧と異なる第２の電圧が印加される絶縁
ゲート型電界効果トランジスタであって、ドレインのコ
ンタクトと素子分離領域との間の距離と、ソースのコン
タクトと素子分離領域との間の距離とが互いに異なるこ
とを特徴としている。
【００２７】また、ドレインに最大で第１の電圧が印加
され、ソースに最大で第１の電圧と異なる第２の電圧が
印加される絶縁ゲート型電界効果トランジスタであっ
て、隣接するトランジスタ間の素子分離幅がドレインど
うしが隣接する場合と、ソースどうしが隣接する場合と
で互いに異なることを特徴としている。
され、ソースに最大で第１の電圧と異なる第２の電圧が
印加される絶縁ゲート型電界効果トランジスタであっ
て、隣接するトランジスタ間の素子分離幅がドレインど
うしが隣接する場合と、ソースどうしが隣接する場合と
で互いに異なることを特徴としている。
【００２８】また、ドレインに最大で第１の電圧が印加
され、ソースに最大で第１の電圧と異なる第２の電圧が
印加される絶縁ゲート型電界効果トランジスタであっ
て、隣接するトランジスタ間の素子分離幅がドレインど
うしが隣接する場合と、ソースとドレインとが隣接する
場合とで互いに異なることを特徴としている。
され、ソースに最大で第１の電圧と異なる第２の電圧が
印加される絶縁ゲート型電界効果トランジスタであっ
て、隣接するトランジスタ間の素子分離幅がドレインど
うしが隣接する場合と、ソースとドレインとが隣接する
場合とで互いに異なることを特徴としている。
【００２９】また、ドレインに最大で第１の電圧が印加
され、ソースに最大で第１の電圧と異なる第２の電圧が
印加される絶縁ゲート型電界効果トランジスタであっ
て、隣接するトランジスタ間の素子分離幅がソースどう
しが隣接する場合と、ソースとドレインとが隣接する場
合とで互いに異なることを特徴としている。
され、ソースに最大で第１の電圧と異なる第２の電圧が
印加される絶縁ゲート型電界効果トランジスタであっ
て、隣接するトランジスタ間の素子分離幅がソースどう
しが隣接する場合と、ソースとドレインとが隣接する場
合とで互いに異なることを特徴としている。
【００３０】また、ドレインに最大で第１の電圧が印加
され、ソースに最大で第１の電圧と異なる第２の電圧が
印加される絶縁ゲート型電界効果トランジスタであっ
て、隣接するトランジスタ間の素子分離幅がドレインど
うしが隣接する場合と、ソースどうしが隣接する場合
と、ソースとドレインとが隣接する場合とで互いに異な
ることを特徴としている。
され、ソースに最大で第１の電圧と異なる第２の電圧が
印加される絶縁ゲート型電界効果トランジスタであっ
て、隣接するトランジスタ間の素子分離幅がドレインど
うしが隣接する場合と、ソースどうしが隣接する場合
と、ソースとドレインとが隣接する場合とで互いに異な
ることを特徴としている。
【００３１】また、ドレインに最大で第１の電圧が印加
され、ソースに最大で第１の電圧と異なる第２の電圧が
印加される絶縁ゲート型電界効果トランジスタであっ
て、隣接するトランジスタ間の素子分離幅がドレインど
うしが隣接する場合には２ｆであり、ソースどうしが隣
接する場合には２ｇ（ｇはｆと異なる）であり、ソース
とドレインとが隣接する場合にはｆ＋ｇであることを特
徴としている。
され、ソースに最大で第１の電圧と異なる第２の電圧が
印加される絶縁ゲート型電界効果トランジスタであっ
て、隣接するトランジスタ間の素子分離幅がドレインど
うしが隣接する場合には２ｆであり、ソースどうしが隣
接する場合には２ｇ（ｇはｆと異なる）であり、ソース
とドレインとが隣接する場合にはｆ＋ｇであることを特
徴としている。
【００３２】また、前記ドレインは高電圧系回路に電気
的に接続され、前記ソースは低電圧系回路に電気的に接
続されることを特徴としている。
的に接続され、前記ソースは低電圧系回路に電気的に接
続されることを特徴としている。
【００３３】また、前記第１の電圧は書き込み電圧およ
び消去電圧のいずれかであり、前記第２の電圧は電源電
圧およびチップ内の降圧電圧のいずれかであることを特
徴としている。
び消去電圧のいずれかであり、前記第２の電圧は電源電
圧およびチップ内の降圧電圧のいずれかであることを特
徴としている。
【００３４】また、前記ドレインはビット線に電気的に
接続され、前記ソースはセンスアンプ回路に電気的に接
続されることを特徴としている。
接続され、前記ソースはセンスアンプ回路に電気的に接
続されることを特徴としている。
【００３５】また、前記第１の電圧は消去電圧であり、
前記第２の電圧は電源電圧およびチップ内の降圧電圧の
いずれかであり、前記ドレインは電荷を基板側に引き抜
くことでデータが消去されるメモリセルが接続されるビ
ット線に電気的に接続され、前記ソースはセンスアンプ
回路に電気的に接続されることを特徴としている。
前記第２の電圧は電源電圧およびチップ内の降圧電圧の
いずれかであり、前記ドレインは電荷を基板側に引き抜
くことでデータが消去されるメモリセルが接続されるビ
ット線に電気的に接続され、前記ソースはセンスアンプ
回路に電気的に接続されることを特徴としている。
【００３６】
【発明の実施の形態】以下、この発明の実施形態をＮＡ
ＮＤ型ＥＥＰＲＯＭを例にとって説明する。ＮＡＮＤ型
ＥＥＰＲＯＭは、電荷蓄積層としての例えば浮遊ゲート
と制御ゲートが積層されたｎチャネル型ＦＥＴＭＯＳ構
造の複数のメモリセルを、それらのソース、ドレインを
隣接するものどうしで共有する形で直列接続し、これを
１単位としてビット線に接続するものである。
ＮＤ型ＥＥＰＲＯＭを例にとって説明する。ＮＡＮＤ型
ＥＥＰＲＯＭは、電荷蓄積層としての例えば浮遊ゲート
と制御ゲートが積層されたｎチャネル型ＦＥＴＭＯＳ構
造の複数のメモリセルを、それらのソース、ドレインを
隣接するものどうしで共有する形で直列接続し、これを
１単位としてビット線に接続するものである。
【００３７】図１（Ａ）はＮＡＮＤセル１単位分を示す
平面図、図１（Ｂ）はその等価回路図である。また、図
２（Ａ）は図１（Ａ）中の２Ａ−２Ａ線に沿った断面図
であり、図２（Ｂ）は図１（Ａ）中の２Ｂ−２Ｂ線に沿
った断面図である。
平面図、図１（Ｂ）はその等価回路図である。また、図
２（Ａ）は図１（Ａ）中の２Ａ−２Ａ線に沿った断面図
であり、図２（Ｂ）は図１（Ａ）中の２Ｂ−２Ｂ線に沿
った断面図である。
【００３８】ｐ- 型シリコン基板（またはｐ- 型ウェ
ル）１１には、素子分離領域１００によって囲まれたメ
モリセルアレイが形成されている。メモリセルアレイに
は、ＮＡＮＤセルが複数、集積される。１単位分のＮＡ
ＮＤセルに着目して説明すると、この実施形態では、８
個のメモリセルＭ１〜Ｍ８と２個の選択トランジスタＳ
１、Ｓ２線が直列接続されて１単位のＮＡＮＤセルを構
成している。メモリセルはそれぞれ、基板１１上にゲー
ト絶縁膜１３を介して形成された浮遊ゲート１４（１４
-1〜１４-8）、および浮遊ゲート１４上に第２のゲート
絶縁膜１５を介して形成された制御ゲート１６（１６-1
〜１６-8）からなる積層ゲート構造を有している。ま
た、これらメモリセルのソース／ドレインであるｎ+ 型
拡散層１９は隣接するものどうし共有され、これによ
り、メモリセルは互いに直列に接続される。
ル）１１には、素子分離領域１００によって囲まれたメ
モリセルアレイが形成されている。メモリセルアレイに
は、ＮＡＮＤセルが複数、集積される。１単位分のＮＡ
ＮＤセルに着目して説明すると、この実施形態では、８
個のメモリセルＭ１〜Ｍ８と２個の選択トランジスタＳ
１、Ｓ２線が直列接続されて１単位のＮＡＮＤセルを構
成している。メモリセルはそれぞれ、基板１１上にゲー
ト絶縁膜１３を介して形成された浮遊ゲート１４（１４
-1〜１４-8）、および浮遊ゲート１４上に第２のゲート
絶縁膜１５を介して形成された制御ゲート１６（１６-1
〜１６-8）からなる積層ゲート構造を有している。ま
た、これらメモリセルのソース／ドレインであるｎ+ 型
拡散層１９は隣接するものどうし共有され、これによ
り、メモリセルは互いに直列に接続される。
【００３９】ＮＡＮＤセルのドレイン側には第１の選択
トランジスタＳ１、ソース側には第２の選択トランジス
タＳ２が接続されている。選択トランジスタＳ１は、メ
モリセルの浮遊ゲート１４-1〜１４-8、制御ゲート１６
-1〜１６-8と同時に形成された積層ゲート構造体１４-
9、１６-9を有し、選択トランジスタＳ２もまた同様な
積層ゲート構造体１４-10 、１６-10 を有している。選
択トランジスタＳ１のゲート構造体１４-9、１６-9どう
し、および選択トランジスタＳ１のゲート構造体１４-1
0 、１６-10 どうしはそれぞれ、図示せぬ箇所で例えば
短絡されている。素子形成された基板１１はＣＶＤ酸化
膜１７により覆われ、ビット線（ＢＬ）１８は、ＣＶＤ
酸化膜１７の上に形成されている。メモリセルＭ１〜Ｍ
８の制御ゲート１６-1〜１６-8はそれぞれ、ロー方向に
連続的に形成されて、例えば同じローで共通とされる制
御ゲートとなり、ワード線ＷＬ１〜ＷＬ８として機能さ
れる。また、選択トランジスタＳ１の積層ゲート構造体
１４-9、１６-9および選択トランジスタＳ２の積層ゲー
ト構造体１４-10 、１６-10 もまた、ロー方向に連続的
に形成されて、例えば同じローで共通とされる選択ゲー
トＳＧＳ、ＳＧＤとして機能される。
トランジスタＳ１、ソース側には第２の選択トランジス
タＳ２が接続されている。選択トランジスタＳ１は、メ
モリセルの浮遊ゲート１４-1〜１４-8、制御ゲート１６
-1〜１６-8と同時に形成された積層ゲート構造体１４-
9、１６-9を有し、選択トランジスタＳ２もまた同様な
積層ゲート構造体１４-10 、１６-10 を有している。選
択トランジスタＳ１のゲート構造体１４-9、１６-9どう
し、および選択トランジスタＳ１のゲート構造体１４-1
0 、１６-10 どうしはそれぞれ、図示せぬ箇所で例えば
短絡されている。素子形成された基板１１はＣＶＤ酸化
膜１７により覆われ、ビット線（ＢＬ）１８は、ＣＶＤ
酸化膜１７の上に形成されている。メモリセルＭ１〜Ｍ
８の制御ゲート１６-1〜１６-8はそれぞれ、ロー方向に
連続的に形成されて、例えば同じローで共通とされる制
御ゲートとなり、ワード線ＷＬ１〜ＷＬ８として機能さ
れる。また、選択トランジスタＳ１の積層ゲート構造体
１４-9、１６-9および選択トランジスタＳ２の積層ゲー
ト構造体１４-10 、１６-10 もまた、ロー方向に連続的
に形成されて、例えば同じローで共通とされる選択ゲー
トＳＧＳ、ＳＧＤとして機能される。
【００４０】図３は、図１、図２に示したＮＡＮＤセル
がマトリクス状に配置されたメモリセルアレイの等価回
路図である。
がマトリクス状に配置されたメモリセルアレイの等価回
路図である。
【００４１】図３に示すように、ソース線ＳＬは、例え
ばビット線ＢＬ６４本毎に１箇所、コンタクトを介し
て、アルミニウム、導電性ポリシリコンなどから構成さ
れる基準電位配線に接続される。この基準電位配線は、
図示せぬメモリ周辺回路に接続される。この周辺回路
は、例えばデータの書き込み、データの消去、データの
読み出しの各モードに応じてソース線ＳＬの状態を制御
する、ソース線制御回路である。メモリセルのワード線
ＷＬ１〜ＷＬ８、選択ゲートＳＧＳ、ＳＧＤは、ロー方
向に連続的に配設される。通常、ワード線ＷＬにつなが
るメモリセルの集合は“ページ”と呼ばれ、１組の選択
ゲートＳＧＳ、ＳＧＤによって挟まれた“ページ”の集
合は“ＮＡＮＤブロック”あるいは単に“ブロック”と
呼ばれている。１ページは、例えば２５６バイト（２５
６×８）個のメモリセルから構成され、１ページ分のメ
モリセルは、ほぼ同時にデータの書き込みが行われる。
１ブロックは、例えば２０４８バイト（２０４８×８）
個のメモリセルから構成され、１ブロック分のメモリセ
ルは、ほぼ同時にデータの消去が行われる。
ばビット線ＢＬ６４本毎に１箇所、コンタクトを介し
て、アルミニウム、導電性ポリシリコンなどから構成さ
れる基準電位配線に接続される。この基準電位配線は、
図示せぬメモリ周辺回路に接続される。この周辺回路
は、例えばデータの書き込み、データの消去、データの
読み出しの各モードに応じてソース線ＳＬの状態を制御
する、ソース線制御回路である。メモリセルのワード線
ＷＬ１〜ＷＬ８、選択ゲートＳＧＳ、ＳＧＤは、ロー方
向に連続的に配設される。通常、ワード線ＷＬにつなが
るメモリセルの集合は“ページ”と呼ばれ、１組の選択
ゲートＳＧＳ、ＳＧＤによって挟まれた“ページ”の集
合は“ＮＡＮＤブロック”あるいは単に“ブロック”と
呼ばれている。１ページは、例えば２５６バイト（２５
６×８）個のメモリセルから構成され、１ページ分のメ
モリセルは、ほぼ同時にデータの書き込みが行われる。
１ブロックは、例えば２０４８バイト（２０４８×８）
個のメモリセルから構成され、１ブロック分のメモリセ
ルは、ほぼ同時にデータの消去が行われる。
【００４２】図４は、ＮＡＮＤ型ＥＥＰＲＯＭの一構成
例を示すブロック図である。
例を示すブロック図である。
【００４３】図４に示すように、ＮＡＮＤ型ＥＥＰＲＯ
Ｍ１は、ワード線とビット線とによって選択されるメモ
リセルがマトリクス状に構成されたメモリセルアレイ
２、ワード線を選択して所定の電圧をメモリセルに印加
するローデコーダ３、メモリセルのデータを読み出す時
にデータに応じたビット線電圧をセンスし、メモリセル
にデータを書き込む時に書き込みデータに応じた電圧を
ビット線に出力するセンスアンプ兼ラッチ回路（データ
回路）４、ワード線およびビット線に制御信号を与える
ワード線／ビット線制御信号発生回路５、メモリセルに
データを書き込む時にセンスアンプ兼ラッチ回路４に選
択的に接続されないビット線にメモリセルのデータを変
更しない電圧を出力するプリチャージ回路１２、メモリ
セルに書き込む入力データとメモリセルから読み出す出
力データをＮＡＮＤ型ＥＥＰＲＯＭ１の外部とやり取り
するＩＯバッファ８、センスアンプ兼ラッチ回路４を選
択してＩＯ線に接続させるカラムデコーダ１０、書き込
みや読み出しといったコマンドを発生させるコマンドバ
ッファ９、入力アドレスまたは入力されたテストコマン
ドによってカラムアドレスとローアドレスを発生するア
ドレスバッファ７等から構成されている。
Ｍ１は、ワード線とビット線とによって選択されるメモ
リセルがマトリクス状に構成されたメモリセルアレイ
２、ワード線を選択して所定の電圧をメモリセルに印加
するローデコーダ３、メモリセルのデータを読み出す時
にデータに応じたビット線電圧をセンスし、メモリセル
にデータを書き込む時に書き込みデータに応じた電圧を
ビット線に出力するセンスアンプ兼ラッチ回路（データ
回路）４、ワード線およびビット線に制御信号を与える
ワード線／ビット線制御信号発生回路５、メモリセルに
データを書き込む時にセンスアンプ兼ラッチ回路４に選
択的に接続されないビット線にメモリセルのデータを変
更しない電圧を出力するプリチャージ回路１２、メモリ
セルに書き込む入力データとメモリセルから読み出す出
力データをＮＡＮＤ型ＥＥＰＲＯＭ１の外部とやり取り
するＩＯバッファ８、センスアンプ兼ラッチ回路４を選
択してＩＯ線に接続させるカラムデコーダ１０、書き込
みや読み出しといったコマンドを発生させるコマンドバ
ッファ９、入力アドレスまたは入力されたテストコマン
ドによってカラムアドレスとローアドレスを発生するア
ドレスバッファ７等から構成されている。
【００４４】また、ＮＡＮＤ型ＥＥＰＲＯＭでは、動作
によってメモリセルのウェルに電圧を印加する必要があ
るので、セルウェル電圧制御回路６がさらに設けられて
いる。
によってメモリセルのウェルに電圧を印加する必要があ
るので、セルウェル電圧制御回路６がさらに設けられて
いる。
【００４５】図５は、この発明が適用されるメモリ周辺
回路の一例を示す回路図である。この図５にはセンスア
ンプ兼ラッチ回路４、カラムデコーダ１０、プリチャー
ジ回路１２、更にはビット線とＩＯ線との接続関係が示
されている。図５に示す回路は、例えば３値記憶ＮＡＮ
Ｄ型ＥＥＰＲＯＭに使用される。
回路の一例を示す回路図である。この図５にはセンスア
ンプ兼ラッチ回路４、カラムデコーダ１０、プリチャー
ジ回路１２、更にはビット線とＩＯ線との接続関係が示
されている。図５に示す回路は、例えば３値記憶ＮＡＮ
Ｄ型ＥＥＰＲＯＭに使用される。
【００４６】以下、図５に示す周辺回路の動作を、３値
記憶ＮＡＮＤ型ＥＥＰＲＯＭに使用した場合を例にとり
説明する。
記憶ＮＡＮＤ型ＥＥＰＲＯＭに使用した場合を例にとり
説明する。
【００４７】図５に示す３値センスアンプ兼ラッチ回路
４は３値のデータを判別するものであり、インバータＩ
１、Ｉ２で構成される２値センスアンプ兼ラッチ回路５
１−１と、インバータＩ３、Ｉ４で構成される２値セン
スアンプ兼ラッチ回路５１−２とで構成されている。ま
た、プリチャージ回路１２は、各ビット線（図中Bitlin
e ＥとBitline Ｏ）に一つずつ接続されている。
４は３値のデータを判別するものであり、インバータＩ
１、Ｉ２で構成される２値センスアンプ兼ラッチ回路５
１−１と、インバータＩ３、Ｉ４で構成される２値セン
スアンプ兼ラッチ回路５１−２とで構成されている。ま
た、プリチャージ回路１２は、各ビット線（図中Bitlin
e ＥとBitline Ｏ）に一つずつ接続されている。
【００４８】一つの３値センスアンプ兼ラッチ回路４
は、２本のビット線Bitline ＥとBitline Ｏのいずれか
一方にスイッチＱＮＨ３、ＱＮＨ４によって選択的に接
続される。さらに、３値センスアンプ兼ラッチ回路４
は、カラムデコーダ１０によって制御されるカラムスイ
ッチＱＮＬ３〜ＱＮＬ６を介してＩＯ線に接続される。
メモリセルの３値データ“０”、“１”、“２”とその
しきい値電圧、および３値センスアンプ兼ラッチ回路４
のノードＮ１、Ｎ２にラッチされるレベルは、下記の
（表１）のように対応する。
は、２本のビット線Bitline ＥとBitline Ｏのいずれか
一方にスイッチＱＮＨ３、ＱＮＨ４によって選択的に接
続される。さらに、３値センスアンプ兼ラッチ回路４
は、カラムデコーダ１０によって制御されるカラムスイ
ッチＱＮＬ３〜ＱＮＬ６を介してＩＯ線に接続される。
メモリセルの３値データ“０”、“１”、“２”とその
しきい値電圧、および３値センスアンプ兼ラッチ回路４
のノードＮ１、Ｎ２にラッチされるレベルは、下記の
（表１）のように対応する。
【００４９】
【表１】
【００５０】図６〜図８はそれぞれデータの読み出し、
書き込み、消去の動作を示す動作波形図である。以下の
動作の説明では、読み出しと書き込みとにおいて、ビッ
ト線Bitline Ｅを選択、Bitline Ｏを非選択とする。
書き込み、消去の動作を示す動作波形図である。以下の
動作の説明では、読み出しと書き込みとにおいて、ビッ
ト線Bitline Ｅを選択、Bitline Ｏを非選択とする。
【００５１】＜データの読み出し＞図６に示すように、
選択されたビット線Bitline Ｅを電圧ＶＲＨ（＝約１．
５Ｖ）に充電し、その後フローティングにする。次い
で、非選択のワード線ＷＬ２〜ＷＬ８、選択ゲートＳＧ
Ｓ、ＳＧＤを電源電圧Ｖｃｃにする。この時、選択され
たワード線ＷＬ１は０Ｖとする。選択されたメモリセル
のデータが“０”ならばビット線Bitline Ｅは０Ｖに放
電され、データが“０”以外ならば電圧ＶＲＨをほぼ保
つ。
選択されたビット線Bitline Ｅを電圧ＶＲＨ（＝約１．
５Ｖ）に充電し、その後フローティングにする。次い
で、非選択のワード線ＷＬ２〜ＷＬ８、選択ゲートＳＧ
Ｓ、ＳＧＤを電源電圧Ｖｃｃにする。この時、選択され
たワード線ＷＬ１は０Ｖとする。選択されたメモリセル
のデータが“０”ならばビット線Bitline Ｅは０Ｖに放
電され、データが“０”以外ならば電圧ＶＲＨをほぼ保
つ。
【００５２】次に信号ＢＬＳＨＦＥを電圧ＶＲＨとし、
ビット線Bitline Ｅの電圧をスイッチＱＮＨ３を介して
ノードＮ４、Ｎ５に伝える。次いで、信号ＢＬＳＨＦＥ
を０Ｖにした後、信号ＳＢＬ１を電圧Ｖｃｃとし、ノー
ドＮ４、Ｎ５に伝えられたビット線Bitline Ｅの電圧を
スイッチＱＮＬ１を介してノードＮ１に伝える。これに
より、ビット線Bitline Ｅの電圧は２値センスアンプ兼
ラッチ回路５１−１に読み込まれ、ラッチされる。メモ
リセルのデータが“０”ならばノードＮ１は“Ｌ”レベ
ルとなり、データが“１”又は“２”ならばノードＮ１
は“Ｈ”レベルとなる。
ビット線Bitline Ｅの電圧をスイッチＱＮＨ３を介して
ノードＮ４、Ｎ５に伝える。次いで、信号ＢＬＳＨＦＥ
を０Ｖにした後、信号ＳＢＬ１を電圧Ｖｃｃとし、ノー
ドＮ４、Ｎ５に伝えられたビット線Bitline Ｅの電圧を
スイッチＱＮＬ１を介してノードＮ１に伝える。これに
より、ビット線Bitline Ｅの電圧は２値センスアンプ兼
ラッチ回路５１−１に読み込まれ、ラッチされる。メモ
リセルのデータが“０”ならばノードＮ１は“Ｌ”レベ
ルとなり、データが“１”又は“２”ならばノードＮ１
は“Ｈ”レベルとなる。
【００５３】次に選択されたワード線ＷＬ１を電圧ＶＧ
１（＝約１．８Ｖ）とする。選択されたメモリセルのデ
ータが“１”ならばビット線Bitline Ｅは０Ｖに放電さ
れ、データが“２”ならば電圧ＶＲＨをほぼ保つ。デー
タが“０”ならばビット線Bitline Ｅは上述の通り既に
０Ｖである。
１（＝約１．８Ｖ）とする。選択されたメモリセルのデ
ータが“１”ならばビット線Bitline Ｅは０Ｖに放電さ
れ、データが“２”ならば電圧ＶＲＨをほぼ保つ。デー
タが“０”ならばビット線Bitline Ｅは上述の通り既に
０Ｖである。
【００５４】次に信号ＢＬＳＨＦＥを電圧ＶＲＨとし、
ビット線Bitline Ｅの電圧をスイッチＱＮＨ３を介して
ノードＮ４、Ｎ５に伝える。次いで、信号ＢＬＳＨＦＥ
を０Ｖにした後、信号ＳＢＬ２を電圧Ｖｃｃとし、ノー
ドＮ４、Ｎ５に伝えられたビット線Bitline Ｅの電圧を
スイッチＱＮＬ２を介してノードＮ２に伝える。これに
より、ビット線Bitline Ｅの電圧は２値センスアンプ兼
ラッチ回路５１−２に読み込まれ、ラッチされる。メモ
リセルのデータが“１”ならばノードＮ２は“Ｌ”レベ
ルとなり、データが“２”ならばノードＮ２は“Ｈ”レ
ベルとなる。
ビット線Bitline Ｅの電圧をスイッチＱＮＨ３を介して
ノードＮ４、Ｎ５に伝える。次いで、信号ＢＬＳＨＦＥ
を０Ｖにした後、信号ＳＢＬ２を電圧Ｖｃｃとし、ノー
ドＮ４、Ｎ５に伝えられたビット線Bitline Ｅの電圧を
スイッチＱＮＬ２を介してノードＮ２に伝える。これに
より、ビット線Bitline Ｅの電圧は２値センスアンプ兼
ラッチ回路５１−２に読み込まれ、ラッチされる。メモ
リセルのデータが“１”ならばノードＮ２は“Ｌ”レベ
ルとなり、データが“２”ならばノードＮ２は“Ｈ”レ
ベルとなる。
【００５５】これにより、表１に示したように、データ
が“０”の時、ノード（Ｎ１、Ｎ２）は（Ｌ、Ｌ）、デ
ータが“１”の時、ノード（Ｎ１、Ｎ２）は（Ｈ、
Ｌ）、データが“２”の時、ノード（Ｎ１、Ｎ２）は
（Ｈ、Ｈ）となる。
が“０”の時、ノード（Ｎ１、Ｎ２）は（Ｌ、Ｌ）、デ
ータが“１”の時、ノード（Ｎ１、Ｎ２）は（Ｈ、
Ｌ）、データが“２”の時、ノード（Ｎ１、Ｎ２）は
（Ｈ、Ｈ）となる。
【００５６】この後、３値センスアンプ兼ラッチ回路４
にラッチされたデータはシリアルにＩＯ線（ＤＬｉ、ｎ
ＤＬｉ、ＤＬｉ＋１、ｎＤＬｉ＋１）に読み出される。
にラッチされたデータはシリアルにＩＯ線（ＤＬｉ、ｎ
ＤＬｉ、ＤＬｉ＋１、ｎＤＬｉ＋１）に読み出される。
【００５７】＜データの書き込み＞電源投入時、チップ
が正常に動作するのに充分な電圧に達するとパワーオン
信号Ｐｏｎが“Ｈ”レベル（Ｖｃｃ）となる。このパワ
ーオン信号Ｐｏｎを利用して、３値センスアンプ兼ラッ
チ回路４のノードＮ１、Ｎ２はともに“Ｌ”レベルとさ
れる。
が正常に動作するのに充分な電圧に達するとパワーオン
信号Ｐｏｎが“Ｈ”レベル（Ｖｃｃ）となる。このパワ
ーオン信号Ｐｏｎを利用して、３値センスアンプ兼ラッ
チ回路４のノードＮ１、Ｎ２はともに“Ｌ”レベルとさ
れる。
【００５８】この後、図７に示すように、書き込みデー
タをシリアルに入力するためのコマンド（シリアルデー
タ入力）が入力されると、このコマンド信号を使ってノ
ードＮ１、Ｎ２のレベルが反転され、ノードＮ１、Ｎ２
はともに“Ｌ”レベルとされる。次いで、書き込みコマ
ンド（ライト）が入力されると、選択されたビット線Bi
tline Ｅは書き込みデータ“０”〜“２”に応じてそれ
ぞれ“Ｖｃｃ”、“ＶＤ３−Ｖｔ（＝１Ｖ程度）”、
“０Ｖ”とされる。この時、非選択のビット線Bitline
Ｏはデータを変更しないための電圧Ｖｃｃにされる。さ
らに選択ゲートＳＧＤは電圧Ｖｃｃに、選択ゲートＳＧ
Ｓは０Ｖに、選択されたワード線ＷＬ１は電圧Ｖｐｐ
（＝約２０Ｖ程度）に、ワード線ＷＬ２は０Ｖに（図７
には示さず）、その他の非選択のワード線ＷＬ３〜ＷＬ
８は電圧ＶＭ１０（＝１０Ｖ程度）にそれぞれされる。
なお、ここでセンスアンプ兼ラッチ回路４からビット線
に出力される電圧のうち、０Ｖが書き込み電圧、Ｖｃｃ
が非書き込み電圧に相当する。ビット線に０Ｖ、１Ｖが
印加された時、選択されたメモリセルではゲート〜チャ
ネル間の電圧が高くなるため、ゲート酸化膜にトンネル
電流が流れ、メモリセルのしきい値電圧は上昇する。こ
の時、ビット線が０Ｖである方が１Ｖである方よりも多
くのトンネル電流が流れるため、しきい値電圧はより高
くなる。また、ビット線にＶｃｃが印加された時、選択
されたメモリセルではゲート〜チャネル間の電圧が低く
なるため、トンネル電流は流れず、メモリセルのしきい
値電圧は上昇しない。即ちデータ“０”を保持する。
タをシリアルに入力するためのコマンド（シリアルデー
タ入力）が入力されると、このコマンド信号を使ってノ
ードＮ１、Ｎ２のレベルが反転され、ノードＮ１、Ｎ２
はともに“Ｌ”レベルとされる。次いで、書き込みコマ
ンド（ライト）が入力されると、選択されたビット線Bi
tline Ｅは書き込みデータ“０”〜“２”に応じてそれ
ぞれ“Ｖｃｃ”、“ＶＤ３−Ｖｔ（＝１Ｖ程度）”、
“０Ｖ”とされる。この時、非選択のビット線Bitline
Ｏはデータを変更しないための電圧Ｖｃｃにされる。さ
らに選択ゲートＳＧＤは電圧Ｖｃｃに、選択ゲートＳＧ
Ｓは０Ｖに、選択されたワード線ＷＬ１は電圧Ｖｐｐ
（＝約２０Ｖ程度）に、ワード線ＷＬ２は０Ｖに（図７
には示さず）、その他の非選択のワード線ＷＬ３〜ＷＬ
８は電圧ＶＭ１０（＝１０Ｖ程度）にそれぞれされる。
なお、ここでセンスアンプ兼ラッチ回路４からビット線
に出力される電圧のうち、０Ｖが書き込み電圧、Ｖｃｃ
が非書き込み電圧に相当する。ビット線に０Ｖ、１Ｖが
印加された時、選択されたメモリセルではゲート〜チャ
ネル間の電圧が高くなるため、ゲート酸化膜にトンネル
電流が流れ、メモリセルのしきい値電圧は上昇する。こ
の時、ビット線が０Ｖである方が１Ｖである方よりも多
くのトンネル電流が流れるため、しきい値電圧はより高
くなる。また、ビット線にＶｃｃが印加された時、選択
されたメモリセルではゲート〜チャネル間の電圧が低く
なるため、トンネル電流は流れず、メモリセルのしきい
値電圧は上昇しない。即ちデータ“０”を保持する。
【００５９】＜データの消去＞図８に示すように、消去
コマンド（イレーズ）が入力されると、メモリセルアレ
イ２が形成されるウェルには書き込み電圧Ｖｐｐ（＝２
０Ｖ程度）または消去電圧ＶｐｐＥ（＝２０Ｖ程度）が
印加される。選択されたメモリセルのゲート（ワード
線）は０Ｖにされるため、トンネル電流が書き込み時と
は反対方向に流れ、メモリセルのしきい値電圧は下降す
る。
コマンド（イレーズ）が入力されると、メモリセルアレ
イ２が形成されるウェルには書き込み電圧Ｖｐｐ（＝２
０Ｖ程度）または消去電圧ＶｐｐＥ（＝２０Ｖ程度）が
印加される。選択されたメモリセルのゲート（ワード
線）は０Ｖにされるため、トンネル電流が書き込み時と
は反対方向に流れ、メモリセルのしきい値電圧は下降す
る。
【００６０】一方、非選択のメモリセルのゲート（ワー
ド線）はフローティングにされるため、上記ウェルとと
もに電圧Ｖｐｐ近くまで上昇する。このため、トンネル
電流は流れず、しきい値電圧の変動はない。
ド線）はフローティングにされるため、上記ウェルとと
もに電圧Ｖｐｐ近くまで上昇する。このため、トンネル
電流は流れず、しきい値電圧の変動はない。
【００６１】［第１の実施形態］図５に示す回路の中
で、Ｎチャネル型トランジスタＱＮＨ１〜ＱＮＨ４はそ
れぞれ高電圧系トランジスタであり、他のＮチャネル型
トランジスタＱＮＬ１〜ＱＮＬ８等はそれぞれ低電圧系
トランジスタである。
で、Ｎチャネル型トランジスタＱＮＨ１〜ＱＮＨ４はそ
れぞれ高電圧系トランジスタであり、他のＮチャネル型
トランジスタＱＮＬ１〜ＱＮＬ８等はそれぞれ低電圧系
トランジスタである。
【００６２】上述の動作説明からわかるように、ＮＡＮ
Ｄ型ＥＥＰＲＯＭにおいては、センスアンプ兼ラッチ回
路４からビット線に印加される電圧は、外部電源電圧
や、これをチップ内で降圧した降圧電圧であり、最大で
もＶｃｃである。このため、センスアンプ兼ラッチ回路
４等は低電圧系回路で構成される。
Ｄ型ＥＥＰＲＯＭにおいては、センスアンプ兼ラッチ回
路４からビット線に印加される電圧は、外部電源電圧
や、これをチップ内で降圧した降圧電圧であり、最大で
もＶｃｃである。このため、センスアンプ兼ラッチ回路
４等は低電圧系回路で構成される。
【００６３】一方、ビット線Bitline Ｅ、Bitline Ｏ
は、例えば消去時にウェルを通じて電圧Ｖｐｐに印加さ
れる。電圧Ｖｐｐがセンスアンプ兼ラッチ回路４を構成
する低電圧系トランジスタに印加されると、その低電圧
系トランジスタは破壊されてしまう。このため、図５に
示すように、ビット線Bitline Ｅ、Bitline Ｏとセンス
アンプ兼ラッチ回路４との間には、高電圧系トランジス
タからなるスイッチＱＮＨ３、ＱＮＨ４が挿入される。
即ちスイッチＱＮＨ３、ＱＮＨ４は、例えば消去時に信
号ＢＬＳＨＦＥ、ＢＬＳＨＦＯをそれぞれ０Ｖとして
“オフ”させておくことで、センスアンプ兼ラッチ回路
４を構成する低電圧系トランジスタに電圧Ｖｐｐが印加
されることを防ぐ。
は、例えば消去時にウェルを通じて電圧Ｖｐｐに印加さ
れる。電圧Ｖｐｐがセンスアンプ兼ラッチ回路４を構成
する低電圧系トランジスタに印加されると、その低電圧
系トランジスタは破壊されてしまう。このため、図５に
示すように、ビット線Bitline Ｅ、Bitline Ｏとセンス
アンプ兼ラッチ回路４との間には、高電圧系トランジス
タからなるスイッチＱＮＨ３、ＱＮＨ４が挿入される。
即ちスイッチＱＮＨ３、ＱＮＨ４は、例えば消去時に信
号ＢＬＳＨＦＥ、ＢＬＳＨＦＯをそれぞれ０Ｖとして
“オフ”させておくことで、センスアンプ兼ラッチ回路
４を構成する低電圧系トランジスタに電圧Ｖｐｐが印加
されることを防ぐ。
【００６４】上記の説明のように、スイッチＱＮＨ３、
ＱＮＨ４に高電圧が印加されるのは消去時のみである。
しかも、ノードＮ４、Ｎ５には電圧Ｖｃｃ以下の電圧し
か印加されない。即ちノードＮ４、Ｎ５に接続されるス
イッチＱＮＨ３、ＱＮＨ４のソースに印加される電圧
は、電圧Ｖｃｃ以下である。
ＱＮＨ４に高電圧が印加されるのは消去時のみである。
しかも、ノードＮ４、Ｎ５には電圧Ｖｃｃ以下の電圧し
か印加されない。即ちノードＮ４、Ｎ５に接続されるス
イッチＱＮＨ３、ＱＮＨ４のソースに印加される電圧
は、電圧Ｖｃｃ以下である。
【００６５】第１の実施形態ではこの事情に着目し、ノ
ードＮ４、Ｎ５に接続されるスイッチＱＮＨ３、ＱＮＨ
４のソースの構造を、高電圧系トランジスタの構造とせ
ず、低電圧系トランジスタの構造と同様の構造とする。
これにより、高電圧系トランジスタで構成されるスイッ
チＱＮＨ３、ＱＮＨ４の面積は小さくなり、スイッチＱ
ＮＨ３、ＱＮＨ４を含む、センスアンプ近傍の周辺回路
の面積を小さくすることができる。
ードＮ４、Ｎ５に接続されるスイッチＱＮＨ３、ＱＮＨ
４のソースの構造を、高電圧系トランジスタの構造とせ
ず、低電圧系トランジスタの構造と同様の構造とする。
これにより、高電圧系トランジスタで構成されるスイッ
チＱＮＨ３、ＱＮＨ４の面積は小さくなり、スイッチＱ
ＮＨ３、ＱＮＨ４を含む、センスアンプ近傍の周辺回路
の面積を小さくすることができる。
【００６６】図９は高電圧系トランジスタの一例を示す
平面図である。
平面図である。
【００６７】図９において、参照符号ＳＤＧはソース、
チャネル、ドレイン等、活性な半導体領域を形成するト
ランジスタ領域を示している。トランジスタ領域ＳＤＧ
の外側には酸化膜等で構成される素子分離領域１００が
形成されている。この素子分離領域１００の下には不純
物濃度が高い図示せぬフィールドストッパーが形成され
る。フィールドストッパーは、Ｎチャネル型トランジス
タどうしを分離する時にはｐ型の不純物を高濃度に導入
することによって形成される。参照符号Ｌはゲート長
（チャネル長）、参照符号Ｗはチャネル幅である。トラ
ンジスタ領域ＳＤＧにはゲートＧＣの下を実質的に除い
てｎ型拡散層１０２、１０３が形成されている。ｎ型拡
散層１０２、１０３内にはｎ型拡散層１０２、１０３よ
りも不純物濃度が高いｎ+ 型拡散層１０４、１０５が形
成されている。ｎ+ 型拡散層１０４、１０５はゲートＧ
Ｃから離れて形成される。これにより、ｎ型拡散層１０
２、１０３はそれぞれＬＤＤ（Lightly Doped Drain ）
として機能する。
チャネル、ドレイン等、活性な半導体領域を形成するト
ランジスタ領域を示している。トランジスタ領域ＳＤＧ
の外側には酸化膜等で構成される素子分離領域１００が
形成されている。この素子分離領域１００の下には不純
物濃度が高い図示せぬフィールドストッパーが形成され
る。フィールドストッパーは、Ｎチャネル型トランジス
タどうしを分離する時にはｐ型の不純物を高濃度に導入
することによって形成される。参照符号Ｌはゲート長
（チャネル長）、参照符号Ｗはチャネル幅である。トラ
ンジスタ領域ＳＤＧにはゲートＧＣの下を実質的に除い
てｎ型拡散層１０２、１０３が形成されている。ｎ型拡
散層１０２、１０３内にはｎ型拡散層１０２、１０３よ
りも不純物濃度が高いｎ+ 型拡散層１０４、１０５が形
成されている。ｎ+ 型拡散層１０４、１０５はゲートＧ
Ｃから離れて形成される。これにより、ｎ型拡散層１０
２、１０３はそれぞれＬＤＤ（Lightly Doped Drain ）
として機能する。
【００６８】また、図９に示す例では、ｎ+ 型拡散層１
０４、１０５は素子分離領域１００からも離れて形成さ
れており、ｎ型拡散層１０３、１０４内に島状に存在し
ている。配線はｎ+ 型拡散層１０４、１０５に対してコ
ンタクトされる。図中、参照符号１０６は配線とｎ+ 型
拡散層１０４、１０５とのコンタクトである。
０４、１０５は素子分離領域１００からも離れて形成さ
れており、ｎ型拡散層１０３、１０４内に島状に存在し
ている。配線はｎ+ 型拡散層１０４、１０５に対してコ
ンタクトされる。図中、参照符号１０６は配線とｎ+ 型
拡散層１０４、１０５とのコンタクトである。
【００６９】図９に示す参照符号ａはコンタクト１０６
からゲートＧＣまでの距離であり、ほぼＬＤＤ（Lightl
y Doped Drain ）長を表す。
からゲートＧＣまでの距離であり、ほぼＬＤＤ（Lightl
y Doped Drain ）長を表す。
【００７０】距離ａは、トランジスタに印加される電圧
が大きいほど、ドレインまたはソース近傍でのホットエ
レクトロンの発生を抑えるために長くされる。これは、
距離ａが長い、つまりＬＤＤ長が長いほど、ドレインま
たはソース近傍の電界を弱めることができるためであ
る。
が大きいほど、ドレインまたはソース近傍でのホットエ
レクトロンの発生を抑えるために長くされる。これは、
距離ａが長い、つまりＬＤＤ長が長いほど、ドレインま
たはソース近傍の電界を弱めることができるためであ
る。
【００７１】また、参照符号ｂはコンタクト１０６から
素子分離領域１００までの距離であり、ｎ+ 型拡散層１
０４、１０５と図示せぬｐ型フィールドストッパーとの
離隔距離を実質的に表す。
素子分離領域１００までの距離であり、ｎ+ 型拡散層１
０４、１０５と図示せぬｐ型フィールドストッパーとの
離隔距離を実質的に表す。
【００７２】距離ｂは、トランジスタに印加される電圧
が大きいほど、ｎ+ 型拡散層１０４、１０５とｐ型フィ
ールドストッパーとの接合リーク電流を抑えるために長
くされる。これは、ｎ+ 型拡散層１０４、１０５とｐ型
フィールドストッパーとの距離が離れているほど、接合
リーク電流を小さくできるためである。
が大きいほど、ｎ+ 型拡散層１０４、１０５とｐ型フィ
ールドストッパーとの接合リーク電流を抑えるために長
くされる。これは、ｎ+ 型拡散層１０４、１０５とｐ型
フィールドストッパーとの距離が離れているほど、接合
リーク電流を小さくできるためである。
【００７３】このように、距離ａ、ｂがともに大きく設
定された高電圧系トランジスタは、例えば昇圧回路を構
成するトランジスタに使用される。
定された高電圧系トランジスタは、例えば昇圧回路を構
成するトランジスタに使用される。
【００７４】図１０はこの発明の第１の実施形態に係る
高電圧系トランジスタの一例を示す平面図である。
高電圧系トランジスタの一例を示す平面図である。
【００７５】図１０に示すように、第１の実施形態に係
る高電圧系トランジスタでは、ノードＤＮ１（ドレイ
ン）の構造と、ノードＤＮ２（ソース）との構造とが互
いに異なっている。
る高電圧系トランジスタでは、ノードＤＮ１（ドレイ
ン）の構造と、ノードＤＮ２（ソース）との構造とが互
いに異なっている。
【００７６】ノードＤＮ１におけるコンタクト１０６か
らゲートＧＣまでの距離ａおよびコンタクト１０６から
素子分離領域１００までの距離ｂは、ノードＤＮ２にお
けるコンタクト１０６からゲートＧＣまでの距離ｃおよ
びコンタクト１０６から素子分離領域１００までの距離
ｄよりも大きい。
らゲートＧＣまでの距離ａおよびコンタクト１０６から
素子分離領域１００までの距離ｂは、ノードＤＮ２にお
けるコンタクト１０６からゲートＧＣまでの距離ｃおよ
びコンタクト１０６から素子分離領域１００までの距離
ｄよりも大きい。
【００７７】このように距離ａと距離ｃ、距離ｂと距離
ｄが互いに異なる高電圧系トランジスタは、図５に示す
回路においては、センスアンプ兼ラッチ回路４とビット
線Bitline Ｅ、Bitline Ｏとを互いに接続するスイッチ
ＱＮＨ３、ＱＮＨ４等に使用される。
ｄが互いに異なる高電圧系トランジスタは、図５に示す
回路においては、センスアンプ兼ラッチ回路４とビット
線Bitline Ｅ、Bitline Ｏとを互いに接続するスイッチ
ＱＮＨ３、ＱＮＨ４等に使用される。
【００７８】図１０に示す高電圧系トランジスタを、ス
イッチＱＮＨ３に用いる場合、ノードＮ６をノードＤＮ
１に接続し、ノードＮ４をノードＤＮ２に接続する。ま
た、スイッチＱＮＨ４に用いる場合には、ノードＮ７を
ノードＤＮ１に接続し、ノードＮ５をノードＤＮ２に接
続する。
イッチＱＮＨ３に用いる場合、ノードＮ６をノードＤＮ
１に接続し、ノードＮ４をノードＤＮ２に接続する。ま
た、スイッチＱＮＨ４に用いる場合には、ノードＮ７を
ノードＤＮ１に接続し、ノードＮ５をノードＤＮ２に接
続する。
【００７９】ノードＤＮ１には高電圧、例えば電圧Ｖｐ
ｐが印加されるので、距離ａ、ｂはそれぞれ高電圧印加
用のサイズに設計される。図１０に示す距離ａ、ｂの一
例はそれぞれ、図９に示した距離ａ、ｂと同じである。
ｐが印加されるので、距離ａ、ｂはそれぞれ高電圧印加
用のサイズに設計される。図１０に示す距離ａ、ｂの一
例はそれぞれ、図９に示した距離ａ、ｂと同じである。
【００８０】これに対して、ノードＤＮ２には、例えば
電源電圧Ｖｃｃまでの電圧しか印加されないので、距離
ｃ、ｄはそれぞれ高電圧印加用のサイズよりも小さくす
る。例えば低電圧印加用のサイズに設計される。距離
ｃ、ｄの一例はそれぞれ低電圧系トランジスタのそれら
と同じである。
電源電圧Ｖｃｃまでの電圧しか印加されないので、距離
ｃ、ｄはそれぞれ高電圧印加用のサイズよりも小さくす
る。例えば低電圧印加用のサイズに設計される。距離
ｃ、ｄの一例はそれぞれ低電圧系トランジスタのそれら
と同じである。
【００８１】図１１は図１０に示す高電圧系トランジス
タと同じチップに搭載される低電圧系トランジスタの一
例を示す平面図である。
タと同じチップに搭載される低電圧系トランジスタの一
例を示す平面図である。
【００８２】図１１に示すように、コンタクト１０６か
らゲートＧＣまでの距離ｃ、およびコンタクト１０６か
ら素子分離領域１００までの距離ｄはそれぞれ、図１０
に示す距離ｃ、ｄと同じである。
らゲートＧＣまでの距離ｃ、およびコンタクト１０６か
ら素子分離領域１００までの距離ｄはそれぞれ、図１０
に示す距離ｃ、ｄと同じである。
【００８３】このような低電圧系トランジスタは、図５
に示す回路においては、例えばスイッチＱＮＬ１、ＱＮ
Ｌ２等に使用される。
に示す回路においては、例えばスイッチＱＮＬ１、ＱＮ
Ｌ２等に使用される。
【００８４】上記第１の実施形態によれば、低電圧系回
路（センスアンプ兼ラッチ回路４等）と高電圧系回路
（ビット線Bitline Ｅ、Bitline Ｏ等）とを互いに接続
する回路（スイッチＱＮＨ３、ＱＮＨ４等）に、図１０
に示す高電圧系回路側のノードＤＮ１を高電圧系トラン
ジスタと同様のサイズとし、低電圧系回路側のノードＤ
Ｎ２を高電圧系トランジスタ未満、例えば低電圧系トラ
ンジスタと同様のサイズとした高電圧系トランジスタを
用いる。この構成により、高電圧系回路と低電圧系回路
とが１チップに混在する半導体集積回路装置の面積を縮
小することができる。
路（センスアンプ兼ラッチ回路４等）と高電圧系回路
（ビット線Bitline Ｅ、Bitline Ｏ等）とを互いに接続
する回路（スイッチＱＮＨ３、ＱＮＨ４等）に、図１０
に示す高電圧系回路側のノードＤＮ１を高電圧系トラン
ジスタと同様のサイズとし、低電圧系回路側のノードＤ
Ｎ２を高電圧系トランジスタ未満、例えば低電圧系トラ
ンジスタと同様のサイズとした高電圧系トランジスタを
用いる。この構成により、高電圧系回路と低電圧系回路
とが１チップに混在する半導体集積回路装置の面積を縮
小することができる。
【００８５】特にＮＡＮＤ型ＥＥＰＲＯＭ等の不揮発性
半導体記憶装置において、図５に示すようなセンスアン
プ兼ラッチ回路４とビット線Bitline Ｅ、Bitline Ｏと
を互いに接続するスイッチＱＮＨ３、ＱＮＨ４に、図１
０に示す高電圧系トランジスタを用いることで、センス
アンプ兼ラッチ回路４、あるいはビット線プリチャージ
用のスイッチＱＮＨ１、ＱＮＨ２等が形成される領域の
面積を縮小することができる。
半導体記憶装置において、図５に示すようなセンスアン
プ兼ラッチ回路４とビット線Bitline Ｅ、Bitline Ｏと
を互いに接続するスイッチＱＮＨ３、ＱＮＨ４に、図１
０に示す高電圧系トランジスタを用いることで、センス
アンプ兼ラッチ回路４、あるいはビット線プリチャージ
用のスイッチＱＮＨ１、ＱＮＨ２等が形成される領域の
面積を縮小することができる。
【００８６】［第２の実施形態］次に、第２の実施形態
として、図９〜図１１に示したトランジスタの配置例を
説明する。なお、以下の説明においては、便宜上、図９
に示すトランジスタを高電圧系トランジスタ、図１０に
示すトランジスタを高電圧／低電圧兼用型トランジス
タ、図１１に示すトランジスタを低電圧系トランジスタ
とそれぞれ称する。図１２は高電圧系トランジスタどう
しを隣接させて配置した例を示す図である。
として、図９〜図１１に示したトランジスタの配置例を
説明する。なお、以下の説明においては、便宜上、図９
に示すトランジスタを高電圧系トランジスタ、図１０に
示すトランジスタを高電圧／低電圧兼用型トランジス
タ、図１１に示すトランジスタを低電圧系トランジスタ
とそれぞれ称する。図１２は高電圧系トランジスタどう
しを隣接させて配置した例を示す図である。
【００８７】図１２に示すように、高電圧系トランジス
タどうしを隣接させた場合には、トランジスタ領域ＳＤ
Ｇ間は“ｆ＋ｆ＝２ｆ”の距離が離される。
タどうしを隣接させた場合には、トランジスタ領域ＳＤ
Ｇ間は“ｆ＋ｆ＝２ｆ”の距離が離される。
【００８８】図１３は低電圧系トランジスタどうしを隣
接させて配置した例を示す図である。
接させて配置した例を示す図である。
【００８９】図１３に示すように、低電圧系トランジス
タどうしを隣接させた場合には、トランジスタ領域ＳＤ
Ｇ間は“ｇ＋ｇ＝２ｇ”の距離が離される。低電圧系ト
ランジスタの離隔ルールｇは、高電圧系トランジスタの
離隔ルールｆよりも小さく設定される。これは、低電圧
系トランジスタでは、高電圧系トランジスタに比べてそ
のソースまたはドレインに印加される電圧が小さいため
である。
タどうしを隣接させた場合には、トランジスタ領域ＳＤ
Ｇ間は“ｇ＋ｇ＝２ｇ”の距離が離される。低電圧系ト
ランジスタの離隔ルールｇは、高電圧系トランジスタの
離隔ルールｆよりも小さく設定される。これは、低電圧
系トランジスタでは、高電圧系トランジスタに比べてそ
のソースまたはドレインに印加される電圧が小さいため
である。
【００９０】図１４は高電圧系トランジスタと高電圧／
低電圧兼用型トランジスタとを隣接させて配置した第１
の例を示す図である。
低電圧兼用型トランジスタとを隣接させて配置した第１
の例を示す図である。
【００９１】図１４に示すように、高電圧系トランジス
タのトランジスタ領域ＳＤＧに、高電圧／低電圧兼用型
トランジスタの高電圧系側のノードＤＮ１を隣接させた
場合には、双方のトランジスタ領域ＳＤＧ間は“ｆ＋ｆ
＝２ｆ”の距離、離すようにする。高電圧系側のノード
ＤＮ１は、印加される電圧が高電圧系トランジスタと同
等であるので、ノードＤＮ１においては、例えば高電圧
系トランジスタの離隔ルールｆ、あるいは同程度の離隔
ルールが用いられる。
タのトランジスタ領域ＳＤＧに、高電圧／低電圧兼用型
トランジスタの高電圧系側のノードＤＮ１を隣接させた
場合には、双方のトランジスタ領域ＳＤＧ間は“ｆ＋ｆ
＝２ｆ”の距離、離すようにする。高電圧系側のノード
ＤＮ１は、印加される電圧が高電圧系トランジスタと同
等であるので、ノードＤＮ１においては、例えば高電圧
系トランジスタの離隔ルールｆ、あるいは同程度の離隔
ルールが用いられる。
【００９２】このように高電圧系側のノードＤＮ１を高
電圧系トランジスタのトランジスタ領域ＳＤＧに隣接さ
せた場合、高電圧系トランジスタどうしを隣接させる場
合に比べて、ノードＤＮ２のサイズが縮小された分、回
路面積を小さくすることができる。
電圧系トランジスタのトランジスタ領域ＳＤＧに隣接さ
せた場合、高電圧系トランジスタどうしを隣接させる場
合に比べて、ノードＤＮ２のサイズが縮小された分、回
路面積を小さくすることができる。
【００９３】図１５は高電圧系トランジスタと高電圧／
低電圧兼用型トランジスタとを隣接させて配置した第２
の例を示す図である。
低電圧兼用型トランジスタとを隣接させて配置した第２
の例を示す図である。
【００９４】図１５に示すように、高電圧系トランジス
タのトランジスタ領域ＳＤＧに、高電圧／低電圧兼用型
トランジスタの低電圧系側のノードＤＮ２を隣接させた
場合には、双方のトランジスタ領域ＳＤＧ間は“ｆ＋
ｇ”の距離、離すようにする。低電圧系側のノードＤＮ
２は、高電圧系側のノードＤＮ１に比べて印加される電
圧が小さい。これにより、ノードＤＮ２においては、高
電圧系トランジスタの離隔ルールｆよりも小さい離隔ル
ール、例えば低電圧系トランジスタの離隔ルールｇ、あ
るいは同程度の離隔ルールを用いることができる。
タのトランジスタ領域ＳＤＧに、高電圧／低電圧兼用型
トランジスタの低電圧系側のノードＤＮ２を隣接させた
場合には、双方のトランジスタ領域ＳＤＧ間は“ｆ＋
ｇ”の距離、離すようにする。低電圧系側のノードＤＮ
２は、高電圧系側のノードＤＮ１に比べて印加される電
圧が小さい。これにより、ノードＤＮ２においては、高
電圧系トランジスタの離隔ルールｆよりも小さい離隔ル
ール、例えば低電圧系トランジスタの離隔ルールｇ、あ
るいは同程度の離隔ルールを用いることができる。
【００９５】このように低電圧系側のノードＤＮ２を高
電圧系トランジスタのトランジスタ領域ＳＤＧに隣接さ
せた場合、低電圧系側のノードＤＮ２の離隔ルールを、
高電圧系トランジスタの離隔ルールｆよりも小さくす
る。例えば低電圧系トランジスタの離隔ルールｇを用い
ることで、ノードＤＮ２のサイズの縮小に加えて、互い
に隣接するトランジスタ領域ＳＤＧ間の距離も小さくで
きる効果を得ることができ、集積密度の向上および回路
面積の削減等の効果を、より顕著に得ることができる。
電圧系トランジスタのトランジスタ領域ＳＤＧに隣接さ
せた場合、低電圧系側のノードＤＮ２の離隔ルールを、
高電圧系トランジスタの離隔ルールｆよりも小さくす
る。例えば低電圧系トランジスタの離隔ルールｇを用い
ることで、ノードＤＮ２のサイズの縮小に加えて、互い
に隣接するトランジスタ領域ＳＤＧ間の距離も小さくで
きる効果を得ることができ、集積密度の向上および回路
面積の削減等の効果を、より顕著に得ることができる。
【００９６】図１６は低電圧系トランジスタと高電圧／
低電圧兼用型トランジスタとを隣接させて配置した第１
の例を示す図である。
低電圧兼用型トランジスタとを隣接させて配置した第１
の例を示す図である。
【００９７】図１６に示すように、低電圧系トランジス
タのトランジスタ領域ＳＤＧに、高電圧／低電圧兼用型
トランジスタの低電圧系側のノードＤＮ２を隣接させた
場合には、双方のトランジスタ領域ＳＤＧ間は例えば
“ｇ＋ｇ＝２ｇ”の距離、離すようにする。
タのトランジスタ領域ＳＤＧに、高電圧／低電圧兼用型
トランジスタの低電圧系側のノードＤＮ２を隣接させた
場合には、双方のトランジスタ領域ＳＤＧ間は例えば
“ｇ＋ｇ＝２ｇ”の距離、離すようにする。
【００９８】このように低電圧系側のノードＤＮ２を低
電圧系トランジスタのトランジスタ領域ＳＤＧに隣接さ
せた場合、低電圧系側のノードＤＮ２の離隔ルールを、
高電圧系トランジスタの離隔ルールｆよりも小さくする
ことで、高電圧系トランジスタと低電圧系トランジスタ
とを互いに隣接させた場合に比べて、隣接するトランジ
スタ領域ＳＤＧ間の距離を小さくでき、かつノードＤＮ
２のサイズも縮小されているので、集積密度の向上およ
び回路面積の削減等の効果を、より顕著に得ることがで
きる。
電圧系トランジスタのトランジスタ領域ＳＤＧに隣接さ
せた場合、低電圧系側のノードＤＮ２の離隔ルールを、
高電圧系トランジスタの離隔ルールｆよりも小さくする
ことで、高電圧系トランジスタと低電圧系トランジスタ
とを互いに隣接させた場合に比べて、隣接するトランジ
スタ領域ＳＤＧ間の距離を小さくでき、かつノードＤＮ
２のサイズも縮小されているので、集積密度の向上およ
び回路面積の削減等の効果を、より顕著に得ることがで
きる。
【００９９】図１７は低電圧系トランジスタと高電圧／
低電圧兼用型トランジスタとを隣接させて配置した第２
の例を示す図である。
低電圧兼用型トランジスタとを隣接させて配置した第２
の例を示す図である。
【０１００】図１７に示すように、低電圧系トランジス
タのトランジスタ領域ＳＤＧに、高電圧／低電圧兼用型
トランジスタの高電圧系側のノードＤＮ１を隣接させた
場合には、双方のトランジスタ領域ＳＤＧ間は例えば
“ｆ＋ｇ”の距離、離すようにする。
タのトランジスタ領域ＳＤＧに、高電圧／低電圧兼用型
トランジスタの高電圧系側のノードＤＮ１を隣接させた
場合には、双方のトランジスタ領域ＳＤＧ間は例えば
“ｆ＋ｇ”の距離、離すようにする。
【０１０１】このように高電圧系側のノードＤＮ１を低
電圧系トランジスタのトランジスタ領域ＳＤＧに隣接さ
せた場合でも、高電圧系トランジスタと低電圧系トラン
ジスタとを隣接させる場合に比べて、ノードＤＮ２のサ
イズが縮小された分、回路面積を小さくすることができ
る。
電圧系トランジスタのトランジスタ領域ＳＤＧに隣接さ
せた場合でも、高電圧系トランジスタと低電圧系トラン
ジスタとを隣接させる場合に比べて、ノードＤＮ２のサ
イズが縮小された分、回路面積を小さくすることができ
る。
【０１０２】図１８は高電圧／低電圧兼用型トランジス
タどうしを隣接させて配置した第１の例を示す図であ
る。
タどうしを隣接させて配置した第１の例を示す図であ
る。
【０１０３】図１８に示すように、高電圧／低電圧兼用
型トランジスタの低電圧系側のノードＤＮ２どうしを隣
接させた場合には、トランジスタ領域ＳＤＧ間は例えば
“ｇ＋ｇ＝２ｇ”の距離、離すようにする。
型トランジスタの低電圧系側のノードＤＮ２どうしを隣
接させた場合には、トランジスタ領域ＳＤＧ間は例えば
“ｇ＋ｇ＝２ｇ”の距離、離すようにする。
【０１０４】このように低電圧系側のノードＤＮ２どう
しを隣接させて配置した場合には、高電圧系トランジス
タどうしを隣接させて配置する場合に比べて、２つのノ
ードＤＮ２のサイズの縮小、およびトランジスタ領域Ｓ
ＤＧ間の離隔距離を、低電圧系トランジスタにおける離
隔距離と同じ、もしくは同程度まで縮小できる。よっ
て、集積密度の向上および回路面積の削減等の効果を、
実質最大に得ることができる。
しを隣接させて配置した場合には、高電圧系トランジス
タどうしを隣接させて配置する場合に比べて、２つのノ
ードＤＮ２のサイズの縮小、およびトランジスタ領域Ｓ
ＤＧ間の離隔距離を、低電圧系トランジスタにおける離
隔距離と同じ、もしくは同程度まで縮小できる。よっ
て、集積密度の向上および回路面積の削減等の効果を、
実質最大に得ることができる。
【０１０５】図１９は高電圧／低電圧兼用型トランジス
タどうしを隣接させて配置した第２の例を示す図であ
る。
タどうしを隣接させて配置した第２の例を示す図であ
る。
【０１０６】図１９に示すように、高電圧／低電圧兼用
型トランジスタの高電圧系側ノードＤＮ１と、低電圧系
側のノードＤＮ２とを互いに隣接させた場合には、トラ
ンジスタ領域ＳＤＧ間は例えば“ｇ＋ｆ”の距離、離す
ようにする。
型トランジスタの高電圧系側ノードＤＮ１と、低電圧系
側のノードＤＮ２とを互いに隣接させた場合には、トラ
ンジスタ領域ＳＤＧ間は例えば“ｇ＋ｆ”の距離、離す
ようにする。
【０１０７】このように高電圧系側ノードＤＮ１と低電
圧系側のノードＤＮ２とを隣接させて配置した場合で
も、高電圧系トランジスタどうしを隣接させて配置する
場合に比べて、２つのノードＤＮ２のサイズの縮小、お
よびトランジスタ領域ＳＤＧ間の離隔距離をより短くす
ることができる。
圧系側のノードＤＮ２とを隣接させて配置した場合で
も、高電圧系トランジスタどうしを隣接させて配置する
場合に比べて、２つのノードＤＮ２のサイズの縮小、お
よびトランジスタ領域ＳＤＧ間の離隔距離をより短くす
ることができる。
【０１０８】図２０は高電圧／低電圧兼用型トランジス
タどうしを隣接させて配置した第３の例を示す図であ
る。
タどうしを隣接させて配置した第３の例を示す図であ
る。
【０１０９】図２０に示すように、高電圧／低電圧兼用
型トランジスタの高電圧系側のノードＤＮ１どうしを隣
接させた場合には、トランジスタ領域ＳＤＧ間は例えば
“ｆ＋ｆ＝２ｆ”の距離、離すようにする。
型トランジスタの高電圧系側のノードＤＮ１どうしを隣
接させた場合には、トランジスタ領域ＳＤＧ間は例えば
“ｆ＋ｆ＝２ｆ”の距離、離すようにする。
【０１１０】このように高電圧系側のノードＤＮ１どう
しを隣接させて配置した場合には、トランジスタ領域Ｓ
ＤＧ間の離隔距離は、高電圧系トランジスタどうしの離
隔距離と同じ、またはほぼ同程度となるが、高電圧系ト
ランジスタどうしを隣接させて配置する場合に比べて、
２つのノードＤＮ２のサイズの縮小分、回路面積の削減
等の効果を得ることができる。
しを隣接させて配置した場合には、トランジスタ領域Ｓ
ＤＧ間の離隔距離は、高電圧系トランジスタどうしの離
隔距離と同じ、またはほぼ同程度となるが、高電圧系ト
ランジスタどうしを隣接させて配置する場合に比べて、
２つのノードＤＮ２のサイズの縮小分、回路面積の削減
等の効果を得ることができる。
【０１１１】［第３の実施形態］次に、この発明の第３
の実施形態を説明する。
の実施形態を説明する。
【０１１２】この第３の実施形態は、図５に示す回路の
スイッチＱＮＨ３、ＱＮＨ４のレイアウトに関してい
る。
スイッチＱＮＨ３、ＱＮＨ４のレイアウトに関してい
る。
【０１１３】図２１はスイッチＱＮＨ３、ＱＮＨ４のレ
イアウトの一例を示す平面図、図２２はその等価回路図
である。
イアウトの一例を示す平面図、図２２はその等価回路図
である。
【０１１４】図２１、図２２に示すように、ビット線Bi
tline Ｅ−０に接続されるスイッチＱＮＨ３−０、ビッ
ト線Bitline Ｏ−０に接続されるスイッチＱＮＨ４−０
はそれぞれ、ソース拡散層（１０３，１０５）どうしを
隣接させて配置されている。同様に、ビット線Bitline
Ｅ−ｎに接続されるスイッチＱＮＨ３−ｎ、ビット線Bi
tline Ｏ−ｎに接続されるスイッチＱＮＨ４−ｎはそれ
ぞれソース拡散層（１０３，１０５）どうしを隣接させ
て配置されている。
tline Ｅ−０に接続されるスイッチＱＮＨ３−０、ビッ
ト線Bitline Ｏ−０に接続されるスイッチＱＮＨ４−０
はそれぞれ、ソース拡散層（１０３，１０５）どうしを
隣接させて配置されている。同様に、ビット線Bitline
Ｅ−ｎに接続されるスイッチＱＮＨ３−ｎ、ビット線Bi
tline Ｏ−ｎに接続されるスイッチＱＮＨ４−ｎはそれ
ぞれソース拡散層（１０３，１０５）どうしを隣接させ
て配置されている。
【０１１５】これらのスイッチＱＮＨ３−０、ＱＮＨ４
−０と、スイッチＱＮＨ３−ｎ、ＱＮＨ４−ｎとは互い
に隣接した列に配置され、かつ互いにずれあう。
−０と、スイッチＱＮＨ３−ｎ、ＱＮＨ４−ｎとは互い
に隣接した列に配置され、かつ互いにずれあう。
【０１１６】スイッチＱＮＨ３−０、ＱＮＨ４−０のソ
ース拡散層（１０３，１０５）はそれぞれ配線Ｍ０−０
に接続され、同様にスイッチＱＮＨ３−ｎ、ＱＮＨ４−
ｎのソース拡散層（１０３，１０５）はそれぞれ配線Ｍ
０−ｎに接続されている。これらスイッチの各接続ノー
ドには図２１、図２２中、それぞれ図５と対応させて参
照符号Ｎ４’−０、Ｎ５’−０、Ｎ４’−ｎ、Ｎ５’−
ｎ、Ｎ６−０、Ｎ７−０、Ｎ６−ｎ、Ｎ７−ｎを付す。
ース拡散層（１０３，１０５）はそれぞれ配線Ｍ０−０
に接続され、同様にスイッチＱＮＨ３−ｎ、ＱＮＨ４−
ｎのソース拡散層（１０３，１０５）はそれぞれ配線Ｍ
０−ｎに接続されている。これらスイッチの各接続ノー
ドには図２１、図２２中、それぞれ図５と対応させて参
照符号Ｎ４’−０、Ｎ５’−０、Ｎ４’−ｎ、Ｎ５’−
ｎ、Ｎ６−０、Ｎ７−０、Ｎ６−ｎ、Ｎ７−ｎを付す。
【０１１７】また、図２１には示されないが、メモリセ
ルアレイ内におけるビット線Bitline Ｅ−０〜Bitline
Ｅ−ｎ、Bitline Ｏ−０〜Bitline Ｏ−ｎはそれぞれ１
層目金属配線層で構成されている。これに対し、図２１
に示される、スイッチＱＮＨ３−０〜ＱＮＨ３−ｎ、Ｑ
ＮＨ４−０〜ＱＮＨ４−ｎが形成される領域内において
は、ビット線Bitline Ｅ−０〜Bitline Ｅ−ｎ、Bitlin
e Ｏ−０〜Bitline Ｏ−ｎ、および配線Ｍ０−０〜Ｍ０
−ｎはそれぞれ１層目金属配線層よりも上層に形成され
た金属配線層で構成されるようになっている。例えば２
層目金属配線層である。
ルアレイ内におけるビット線Bitline Ｅ−０〜Bitline
Ｅ−ｎ、Bitline Ｏ−０〜Bitline Ｏ−ｎはそれぞれ１
層目金属配線層で構成されている。これに対し、図２１
に示される、スイッチＱＮＨ３−０〜ＱＮＨ３−ｎ、Ｑ
ＮＨ４−０〜ＱＮＨ４−ｎが形成される領域内において
は、ビット線Bitline Ｅ−０〜Bitline Ｅ−ｎ、Bitlin
e Ｏ−０〜Bitline Ｏ−ｎ、および配線Ｍ０−０〜Ｍ０
−ｎはそれぞれ１層目金属配線層よりも上層に形成され
た金属配線層で構成されるようになっている。例えば２
層目金属配線層である。
【０１１８】さらに各スイッチＱＮＨ３−０〜ＱＮＨ３
−ｎ、ＱＮＨ４−０〜ＱＮＨ４−ｎそれぞれのドレイン
拡散層（１０２、１０４）およびソース拡散層（１０
３、１０５）上には各々、図示せぬ金属コンタクト層が
形成されている。この金属コンタクト層は、ビット線Bi
tline Ｅ−０〜Bitline Ｅ−ｎ、Bitline Ｏ−０〜Bitl
ine Ｏ−ｎおよび配線Ｍ０−０〜Ｍ０−ｎを構成する金
属配線層よりも下層に形成された金属配線層により構成
される。例えば１層目金属配線層である。この図示せぬ
金属コンタクト層は各々、コンタクト１０６を介してド
レイン拡散層（１０２、１０４）およびソース拡散層
（１０３、１０５）に接続されている。即ち図２１に示
すコンタクト１０６は、図示せぬ金属コンタクト層とド
レイン拡散層（１０２、１０４）およびソース拡散層
（１０３、１０５）層とのコンタクトである。
−ｎ、ＱＮＨ４−０〜ＱＮＨ４−ｎそれぞれのドレイン
拡散層（１０２、１０４）およびソース拡散層（１０
３、１０５）上には各々、図示せぬ金属コンタクト層が
形成されている。この金属コンタクト層は、ビット線Bi
tline Ｅ−０〜Bitline Ｅ−ｎ、Bitline Ｏ−０〜Bitl
ine Ｏ−ｎおよび配線Ｍ０−０〜Ｍ０−ｎを構成する金
属配線層よりも下層に形成された金属配線層により構成
される。例えば１層目金属配線層である。この図示せぬ
金属コンタクト層は各々、コンタクト１０６を介してド
レイン拡散層（１０２、１０４）およびソース拡散層
（１０３、１０５）に接続されている。即ち図２１に示
すコンタクト１０６は、図示せぬ金属コンタクト層とド
レイン拡散層（１０２、１０４）およびソース拡散層
（１０３、１０５）層とのコンタクトである。
【０１１９】２層目金属配線層で構成されたビット線Bi
tline Ｅ−０〜Bitline Ｅ−ｎ、Bitline Ｏ−０〜Bitl
ine Ｏ−ｎおよび配線Ｍ０−０〜Ｍ０−ｎはそれぞれ、
各対応する図示せぬ金属コンタクト層に接続される。こ
れにより、ビット線BitlineＥ−０〜Bitline Ｅ−ｎ、B
itline Ｏ−０〜Bitline Ｏ−ｎおよび配線Ｍ０−０〜
Ｍ０−ｎは、対応しないスイッチＱＮＨ３−０〜ＱＮＨ
３−ｎ、ＱＮＨ４−０〜ＱＮＨ４−ｎの上方をスルーで
きると同時に、対応するスイッチＱＮＨ３−０〜ＱＮＨ
３−ｎ、ＱＮＨ４−０〜ＱＮＨ４−ｎに対しては、選択
的に接続できるようになっている。
tline Ｅ−０〜Bitline Ｅ−ｎ、Bitline Ｏ−０〜Bitl
ine Ｏ−ｎおよび配線Ｍ０−０〜Ｍ０−ｎはそれぞれ、
各対応する図示せぬ金属コンタクト層に接続される。こ
れにより、ビット線BitlineＥ−０〜Bitline Ｅ−ｎ、B
itline Ｏ−０〜Bitline Ｏ−ｎおよび配線Ｍ０−０〜
Ｍ０−ｎは、対応しないスイッチＱＮＨ３−０〜ＱＮＨ
３−ｎ、ＱＮＨ４−０〜ＱＮＨ４−ｎの上方をスルーで
きると同時に、対応するスイッチＱＮＨ３−０〜ＱＮＨ
３−ｎ、ＱＮＨ４−０〜ＱＮＨ４−ｎに対しては、選択
的に接続できるようになっている。
【０１２０】このようにビット線Bitline Ｅ−０〜Bitl
ine Ｅ−ｎ、Bitline Ｏ−０〜Bitline Ｏ−ｎを、スイ
ッチＱＮＨ３−０〜ＱＮＨ３−ｎ、ＱＮＨ４−０〜ＱＮ
Ｈ４−ｎが形成される領域において、１層目金属配線層
から２層目金属配線層につなぎ変えた構成とすると、ス
イッチＱＮＨ３−０〜ＱＮＨ３−ｎ、ＱＮＨ４−０〜Ｑ
ＮＨ４−ｎを、ビット線Bitline Ｅ−０〜Bitline Ｅ−
ｎ、Bitline Ｏ−０〜Bitline Ｏ−ｎと例えば直交する
方向に沿って一列に配置せず、マトリクス状に配置する
ことが可能になる。
ine Ｅ−ｎ、Bitline Ｏ−０〜Bitline Ｏ−ｎを、スイ
ッチＱＮＨ３−０〜ＱＮＨ３−ｎ、ＱＮＨ４−０〜ＱＮ
Ｈ４−ｎが形成される領域において、１層目金属配線層
から２層目金属配線層につなぎ変えた構成とすると、ス
イッチＱＮＨ３−０〜ＱＮＨ３−ｎ、ＱＮＨ４−０〜Ｑ
ＮＨ４−ｎを、ビット線Bitline Ｅ−０〜Bitline Ｅ−
ｎ、Bitline Ｏ−０〜Bitline Ｏ−ｎと例えば直交する
方向に沿って一列に配置せず、マトリクス状に配置する
ことが可能になる。
【０１２１】スイッチＱＮＨ３−０〜ＱＮＨ３−ｎ、Ｑ
ＮＨ４−０〜ＱＮＨ４−ｎをマトリクス状に配置する構
成からは、例えばスイッチＱＮＨ３−０〜ＱＮＨ３−
ｎ、ＱＮＨ４−０〜ＱＮＨ４−ｎが形成される領域が、
ビット線Bitline Ｅ−０〜Bitline Ｅ−ｎ、Bitline Ｏ
−０〜Bitline Ｏ−ｎと直交する方向に沿って大きく、
つまり長くなってしまう、という事情を解消できる。こ
のため、例えばビット線Bitline Ｅ−０〜Bitline Ｅ−
ｎ、Bitline Ｏ−０〜Bitline Ｏ−ｎ相互間の間隔をよ
り詰めることも可能になり、例えばメモリセルアレイに
集積するメモリセル数を増やし易くなる、という効果を
得ることができる。
ＮＨ４−０〜ＱＮＨ４−ｎをマトリクス状に配置する構
成からは、例えばスイッチＱＮＨ３−０〜ＱＮＨ３−
ｎ、ＱＮＨ４−０〜ＱＮＨ４−ｎが形成される領域が、
ビット線Bitline Ｅ−０〜Bitline Ｅ−ｎ、Bitline Ｏ
−０〜Bitline Ｏ−ｎと直交する方向に沿って大きく、
つまり長くなってしまう、という事情を解消できる。こ
のため、例えばビット線Bitline Ｅ−０〜Bitline Ｅ−
ｎ、Bitline Ｏ−０〜Bitline Ｏ−ｎ相互間の間隔をよ
り詰めることも可能になり、例えばメモリセルアレイに
集積するメモリセル数を増やし易くなる、という効果を
得ることができる。
【０１２２】なお、図２１では、ビット線Bitline Ｅ−
０、Bitline Ｅ−ｎ、Bitline Ｏ−０およびBitline Ｏ
−ｎの４本と、配線Ｍ０−０およびＭ０−ｎの２本のみ
を示しているが、ビット線Bitline Ｅ−１〜Bitline Ｅ
−ｎ−１、Bitline Ｏ−１〜Bitline Ｏ−ｎ−１が、ス
イッチＱＮＨ３−０、ＱＮＨ３−ｎ、ＱＮＨ４−０およ
びＱＮＨ４−ｎの上方をスルーして配置されていること
はもちろんである。
０、Bitline Ｅ−ｎ、Bitline Ｏ−０およびBitline Ｏ
−ｎの４本と、配線Ｍ０−０およびＭ０−ｎの２本のみ
を示しているが、ビット線Bitline Ｅ−１〜Bitline Ｅ
−ｎ−１、Bitline Ｏ−１〜Bitline Ｏ−ｎ−１が、ス
イッチＱＮＨ３−０、ＱＮＨ３−ｎ、ＱＮＨ４−０およ
びＱＮＨ４−ｎの上方をスルーして配置されていること
はもちろんである。
【０１２３】図２３は、第３の実施形態に係るスイッチ
ＱＮＨ３、ＱＮＨ４のレイアウトを示す平面図である。
ＱＮＨ３、ＱＮＨ４のレイアウトを示す平面図である。
【０１２４】図２３に示すように、電圧Ｖｐｐのような
高電圧が印加されるドレイン拡散層（１０２，１０４：
ＤＮ１）どうしは“２ｆ”の距離、離す。
高電圧が印加されるドレイン拡散層（１０２，１０４：
ＤＮ１）どうしは“２ｆ”の距離、離す。
【０１２５】これに対し、電圧Ｖｃｃ程度の電圧しか印
加されないソース拡散層（１０３，１０５：ＤＮ２）ど
うしは“２ｆ”よりも小さい“２ｇ”の距離、離す。
加されないソース拡散層（１０３，１０５：ＤＮ２）ど
うしは“２ｆ”よりも小さい“２ｇ”の距離、離す。
【０１２６】このようにドレイン拡散層（１０２，１０
４：ＤＮ１）どうしを分離する距離よりも、ソース拡散
層（１０３，１０５：ＤＮ２）どうしを分離する距離を
小さくする。
４：ＤＮ１）どうしを分離する距離よりも、ソース拡散
層（１０３，１０５：ＤＮ２）どうしを分離する距離を
小さくする。
【０１２７】この構成により、スイッチＱＮＨ３−０、
ＱＮＨ４−０と、スイッチＱＮＨ３−ｎ（図２３には示
さず）、ＱＮＨ４−ｎとが互いに異なった列に配置さ
れ、かつ互いにずれあったレイアウトを持つ装置におい
て、そのセンスアンプ近傍の周辺回路の面積を縮小する
ことができる。
ＱＮＨ４−０と、スイッチＱＮＨ３−ｎ（図２３には示
さず）、ＱＮＨ４−ｎとが互いに異なった列に配置さ
れ、かつ互いにずれあったレイアウトを持つ装置におい
て、そのセンスアンプ近傍の周辺回路の面積を縮小する
ことができる。
【０１２８】また、図２３に示すレイアウトでは、ノー
ドＤＮ１（ドレイン拡散層）のコンタクト１０６から素
子分離領域１００までの距離“ｂ”とノードＤＮ２（ソ
ース拡散層）のコンタクト１０６から素子分離領域１０
０までの距離“ｄ”とが互いにほぼ等しく形成されてい
る。
ドＤＮ１（ドレイン拡散層）のコンタクト１０６から素
子分離領域１００までの距離“ｂ”とノードＤＮ２（ソ
ース拡散層）のコンタクト１０６から素子分離領域１０
０までの距離“ｄ”とが互いにほぼ等しく形成されてい
る。
【０１２９】このような場合には、例えばノードＤＮ１
（ドレイン拡散層）から、素子分離領域１００の下に形
成されるｐ型フィールドストッパー１０１までの離隔距
離“ｈ”を、ノードＤＮ２（ソース拡散層）からｐ型フ
ィールドストッパー１０１までの離隔距離よりも大きく
すれば良い。
（ドレイン拡散層）から、素子分離領域１００の下に形
成されるｐ型フィールドストッパー１０１までの離隔距
離“ｈ”を、ノードＤＮ２（ソース拡散層）からｐ型フ
ィールドストッパー１０１までの離隔距離よりも大きく
すれば良い。
【０１３０】図２３においては、ｐ型フィールドストッ
パー１０１は、素子分離領域１００の下からノードＤＮ
２（ソース拡散層）の下にかけて距離“ｉ”だけ拡散さ
れている。即ち、ｐ型フィールドストッパー１０１が、
ノードＤＮ２に形成されるｎ型のソース拡散層１０３，
１０５の下まで形成されていることを示す。このとき、
ｐ型フィールドストッパー１０１は、ｎ型のソース拡散
層１０３，１０５に例えば接している。この構成では、
ノードＤＮ２（ソース拡散層）からｐ型フィールドスト
ッパー１０１までの離隔距離が“ゼロ未満”である。
パー１０１は、素子分離領域１００の下からノードＤＮ
２（ソース拡散層）の下にかけて距離“ｉ”だけ拡散さ
れている。即ち、ｐ型フィールドストッパー１０１が、
ノードＤＮ２に形成されるｎ型のソース拡散層１０３，
１０５の下まで形成されていることを示す。このとき、
ｐ型フィールドストッパー１０１は、ｎ型のソース拡散
層１０３，１０５に例えば接している。この構成では、
ノードＤＮ２（ソース拡散層）からｐ型フィールドスト
ッパー１０１までの離隔距離が“ゼロ未満”である。
【０１３１】これに対して、ｐ型フィールドストッパー
１０１は、ノードＤＮ１（ドレイン拡散層）から距離
“ｈ”離れて、素子分離領域１００の下に形成されてい
る。即ち、ｐ型フィールドストッパー１０１が、ノード
ＤＮ１に形成されるｎ型のドレイン拡散層１０２，１０
４から離れていることを示す。この構成では、ノードＤ
Ｎ１（ドレイン拡散層）からｐ型フィールドストッパー
１０１までの離隔距離は“ゼロよりも大きい”である。
１０１は、ノードＤＮ１（ドレイン拡散層）から距離
“ｈ”離れて、素子分離領域１００の下に形成されてい
る。即ち、ｐ型フィールドストッパー１０１が、ノード
ＤＮ１に形成されるｎ型のドレイン拡散層１０２，１０
４から離れていることを示す。この構成では、ノードＤ
Ｎ１（ドレイン拡散層）からｐ型フィールドストッパー
１０１までの離隔距離は“ゼロよりも大きい”である。
【０１３２】このように電圧Ｖｐｐのような高電圧が印
加されるノードＤＮ１（ドレイン拡散層）はｐ型フィー
ルドストッパー１０１から“ｈ”の距離、離し、電圧Ｖ
ｃｃ程度の電圧しか印加されないノードＤＮ２（ソース
拡散層）はｐ型フィールドストッパー１０１からの離隔
距離を“ｈ”未満とする。この構成により、ノードＤＮ
１（ドレイン拡散層）のコンタクト１０６から素子分離
領域１００までの距離“ｂ”とノードＤＮ２（ソース拡
散層）のコンタクト１０６から素子分離領域１００まで
の距離“ｄ”とが互いにほぼ等しい場合でも、ノードＤ
Ｎ１（ドレイン拡散層）の接合リーク電流は抑制でき
る。
加されるノードＤＮ１（ドレイン拡散層）はｐ型フィー
ルドストッパー１０１から“ｈ”の距離、離し、電圧Ｖ
ｃｃ程度の電圧しか印加されないノードＤＮ２（ソース
拡散層）はｐ型フィールドストッパー１０１からの離隔
距離を“ｈ”未満とする。この構成により、ノードＤＮ
１（ドレイン拡散層）のコンタクト１０６から素子分離
領域１００までの距離“ｂ”とノードＤＮ２（ソース拡
散層）のコンタクト１０６から素子分離領域１００まで
の距離“ｄ”とが互いにほぼ等しい場合でも、ノードＤ
Ｎ１（ドレイン拡散層）の接合リーク電流は抑制でき
る。
【０１３３】なお、図２３に示すレイアウトは、図１０
に示すように距離“ｄ”を距離“ｂ”よりも小さくする
ように変更できることはもちろんである。
に示すように距離“ｄ”を距離“ｂ”よりも小さくする
ように変更できることはもちろんである。
【０１３４】［第４の実施形態］次に、この発明の第４
の実施形態を説明する。
の実施形態を説明する。
【０１３５】この第４の実施形態は、第３の実施形態と
同様に、図５に示す回路のスイッチＱＮＨ３、ＱＮＨ４
のレイアウトに関している。
同様に、図５に示す回路のスイッチＱＮＨ３、ＱＮＨ４
のレイアウトに関している。
【０１３６】図２１、図２３に示すように、スイッチＱ
ＮＨ３、ＱＮＨ４が配置される複数の列においては、信
号ＢＬＳＨＦＥ、ＢＬＳＨＦＯが供給されるゲートＧＣ
どうしを互いに共有しない。
ＮＨ３、ＱＮＨ４が配置される複数の列においては、信
号ＢＬＳＨＦＥ、ＢＬＳＨＦＯが供給されるゲートＧＣ
どうしを互いに共有しない。
【０１３７】この根拠は、次の通りである。
【０１３８】図２４に、高電圧系トランジスタ２０１、
２０２のゲートＧＣを、素子分離領域１００の上を跨い
で共有させたレイアウトを示す。このレイアウトにおい
て、例えば共有されたゲートＧＣに２０Ｖ程度の電圧が
印加され、高電圧系トランジスタ２０１が高電圧（＝１
０Ｖ程度）の信号を転送している時に、高電圧系トラン
ジスタ２０２が低電圧（＝０Ｖ程度）の信号を転送して
いると、これらのトランジスタのチャネル２０３、２０
４をそれぞれソース／ドレインとし、素子分離領域１０
０をゲート絶縁膜とするフィールドトランジスタＦＴｒ
が極めて“オン”しやすい状況になる。
２０２のゲートＧＣを、素子分離領域１００の上を跨い
で共有させたレイアウトを示す。このレイアウトにおい
て、例えば共有されたゲートＧＣに２０Ｖ程度の電圧が
印加され、高電圧系トランジスタ２０１が高電圧（＝１
０Ｖ程度）の信号を転送している時に、高電圧系トラン
ジスタ２０２が低電圧（＝０Ｖ程度）の信号を転送して
いると、これらのトランジスタのチャネル２０３、２０
４をそれぞれソース／ドレインとし、素子分離領域１０
０をゲート絶縁膜とするフィールドトランジスタＦＴｒ
が極めて“オン”しやすい状況になる。
【０１３９】図５、図２２に示す回路のスイッチＱＮＨ
３（ＱＮＨ３−０、ＱＮＨ３−ｎ）、ＱＮＨ４（ＱＮＨ
４−０、ＱＮＨ４−ｎ）も高電圧系トランジスタの一種
である。このような事情に基づき、スイッチＱＮＨ３ど
うしで信号ＢＬＳＨＦＥが供給されるゲートＣＧ、およ
びスイッチＱＮＨ４どうしで信号ＢＬＳＨＦＯが供給さ
れるゲートＣＧは互いに共有しない。そして、図２１、
図２３に示すようにゲートＧＣを互いに孤立させた上
で、さらに互いにずらしあう。この構成により、フィー
ルドトランジスタＦＴｒを“オン”し難くしている。
３（ＱＮＨ３−０、ＱＮＨ３−ｎ）、ＱＮＨ４（ＱＮＨ
４−０、ＱＮＨ４−ｎ）も高電圧系トランジスタの一種
である。このような事情に基づき、スイッチＱＮＨ３ど
うしで信号ＢＬＳＨＦＥが供給されるゲートＣＧ、およ
びスイッチＱＮＨ４どうしで信号ＢＬＳＨＦＯが供給さ
れるゲートＣＧは互いに共有しない。そして、図２１、
図２３に示すようにゲートＧＣを互いに孤立させた上
で、さらに互いにずらしあう。この構成により、フィー
ルドトランジスタＦＴｒを“オン”し難くしている。
【０１４０】しかし、例えば昇圧回路を構成する高電圧
系トランジスタ等とは異なり、スイッチＱＮＨ３、ＱＮ
Ｈ４のゲートＣＧには、上述したように動作中、最大で
も図７に示したデータの書き込み動作時の電圧Ｖｔｒａ
（＝５Ｖ程度）しか印加されない。したがって、ゲート
ＧＣどうしを互いに共有しても、図２４に示す場合に比
べて、フィールドトランジスタＦＴｒは“オン”し難
い。
系トランジスタ等とは異なり、スイッチＱＮＨ３、ＱＮ
Ｈ４のゲートＣＧには、上述したように動作中、最大で
も図７に示したデータの書き込み動作時の電圧Ｖｔｒａ
（＝５Ｖ程度）しか印加されない。したがって、ゲート
ＧＣどうしを互いに共有しても、図２４に示す場合に比
べて、フィールドトランジスタＦＴｒは“オン”し難
い。
【０１４１】この事情に着目し、第４の実施形態では、
図２５に示すように、スイッチＱＮＨ３（ＱＮＨ３−
０、ＱＮＨ３−ｎ）どうしで信号ＢＬＳＨＦＥが供給さ
れるゲートＣＧを互いに共有し、スイッチＱＮＨ４（Ｑ
ＮＨ４−０、ＱＮＨ４−ｎ）どうしで信号ＢＬＳＨＦＯ
が供給されるゲートＣＧを互いに共有する。
図２５に示すように、スイッチＱＮＨ３（ＱＮＨ３−
０、ＱＮＨ３−ｎ）どうしで信号ＢＬＳＨＦＥが供給さ
れるゲートＣＧを互いに共有し、スイッチＱＮＨ４（Ｑ
ＮＨ４−０、ＱＮＨ４−ｎ）どうしで信号ＢＬＳＨＦＯ
が供給されるゲートＣＧを互いに共有する。
【０１４２】さらに互いにセンスアンプ兼ラッチ回路４
のノードＮ４、ノードＮ５に接続されるソース拡散層
（１０３，１０５：ＤＮ２）どうしも互いに共有する。
のノードＮ４、ノードＮ５に接続されるソース拡散層
（１０３，１０５：ＤＮ２）どうしも互いに共有する。
【０１４３】この構成により、スイッチＱＮＨ３−０と
ＱＮＨ３−ｎ、スイッチＱＮＨ４−０とＱＮＨ４−ｎと
を互いにずらしあう必要がなくなり、その分回路面積を
縮小できる。さらにコンタクト１０６の数を削減できた
分、回路面積を縮小することができる。よって、センス
アンプ近傍の周辺回路の面積を極めて効果的に縮小する
ことができる。
ＱＮＨ３−ｎ、スイッチＱＮＨ４−０とＱＮＨ４−ｎと
を互いにずらしあう必要がなくなり、その分回路面積を
縮小できる。さらにコンタクト１０６の数を削減できた
分、回路面積を縮小することができる。よって、センス
アンプ近傍の周辺回路の面積を極めて効果的に縮小する
ことができる。
【０１４４】また、図２６に示すように、共有化された
ソース拡散層（１０３，１０５：ＤＮ２）においては、
電圧Ｖｃｃ程度の電圧しか印加されないので、図２６に
示すように、ノードＤＮ２におけるコンタクト１０６か
らゲートＧＣまでの距離“ｃ”を、ノードＤＮ１におけ
るコンタクト１０６からゲートＧＣまでの距離“ａ”よ
りも小さくしても良い。
ソース拡散層（１０３，１０５：ＤＮ２）においては、
電圧Ｖｃｃ程度の電圧しか印加されないので、図２６に
示すように、ノードＤＮ２におけるコンタクト１０６か
らゲートＧＣまでの距離“ｃ”を、ノードＤＮ１におけ
るコンタクト１０６からゲートＧＣまでの距離“ａ”よ
りも小さくしても良い。
【０１４５】この場合には、図２５に示すレイアウトに
比べて、さらに回路面積を縮小することができる。
比べて、さらに回路面積を縮小することができる。
【０１４６】以上、第１〜第４の実施形態により説明し
たこの発明は、図５や図２２に示す回路のスイッチＱＮ
Ｈ３、ＱＮＨ４に限られて用いられる必要はなく、ドレ
インを高電圧系回路に電気的に接続し、ソースを低電圧
系回路に電気的に接続するようなスイッチであれば、上
述した効果を損なうことなく用いることができる。
たこの発明は、図５や図２２に示す回路のスイッチＱＮ
Ｈ３、ＱＮＨ４に限られて用いられる必要はなく、ドレ
インを高電圧系回路に電気的に接続し、ソースを低電圧
系回路に電気的に接続するようなスイッチであれば、上
述した効果を損なうことなく用いることができる。
【０１４７】また、第１〜第４の実施形態では、メモリ
セルアレイにＮＡＮＤセルを集積したＮＡＮＤ型ＥＥＰ
ＲＯＭを例にとり説明したが、この発明はＮＡＮＤ型ば
かりでなく、例えばＮＯＲ型、ＡＮＤ型（(A.Nozoe : I
SSCC, Digest of TechnichalPapers,1995、H.Kume et a
l.;IEDM Tech.Dig.,Dec.1992,pp.991-993 ）、ＤＩＮ
ＯＲ型(S.Kobayashi : ISSCC, Digest of Technichal P
apers,1995) 、ＮＯＲ型の一種であるVirtual Ground A
rray型(Lee, et al. : Symposium on VLSI Circuits, D
igest of Technichal Papers,1994)等、いかなるメモリ
セル／ユニットセルを持つＥＥＰＲＯＭでも適用可能で
有り、さらにはＥＥＰＲＯＭに限らず、マスクＲＯＭ、
ＥＰＲＯＭ等などにも使用することができる。
セルアレイにＮＡＮＤセルを集積したＮＡＮＤ型ＥＥＰ
ＲＯＭを例にとり説明したが、この発明はＮＡＮＤ型ば
かりでなく、例えばＮＯＲ型、ＡＮＤ型（(A.Nozoe : I
SSCC, Digest of TechnichalPapers,1995、H.Kume et a
l.;IEDM Tech.Dig.,Dec.1992,pp.991-993 ）、ＤＩＮ
ＯＲ型(S.Kobayashi : ISSCC, Digest of Technichal P
apers,1995) 、ＮＯＲ型の一種であるVirtual Ground A
rray型(Lee, et al. : Symposium on VLSI Circuits, D
igest of Technichal Papers,1994)等、いかなるメモリ
セル／ユニットセルを持つＥＥＰＲＯＭでも適用可能で
有り、さらにはＥＥＰＲＯＭに限らず、マスクＲＯＭ、
ＥＰＲＯＭ等などにも使用することができる。
【０１４８】また、第１〜第４の実施形態では、Ｎチャ
ネル型ＭＯＳトランジスタの例について示したが、この
発明はＰチャネル型ＭＯＳトランジスタにも同様に適用
することができる。つまり、高電圧系Ｐチャネル型ＭＯ
Ｓトランジスタと低電圧系Ｐチャネル型ＭＯＳトランジ
スタとが用いられた半導体集積回路装置において、この
発明を適用することにより、上記第１〜第４の実施形態
と同様にチップ面積を縮小できる効果を得ることができ
る。
ネル型ＭＯＳトランジスタの例について示したが、この
発明はＰチャネル型ＭＯＳトランジスタにも同様に適用
することができる。つまり、高電圧系Ｐチャネル型ＭＯ
Ｓトランジスタと低電圧系Ｐチャネル型ＭＯＳトランジ
スタとが用いられた半導体集積回路装置において、この
発明を適用することにより、上記第１〜第４の実施形態
と同様にチップ面積を縮小できる効果を得ることができ
る。
【０１４９】
【発明の効果】以上説明したようにこの発明によれば、
低電圧系トランジスタと高電圧系トランジスタとを１チ
ップに混在している半導体集積回路装置の半導体素子の
集積密度の向上や、回路面積の削減等の進展を加速でき
る絶縁ゲート型電界効果トランジスタを提供できる。
低電圧系トランジスタと高電圧系トランジスタとを１チ
ップに混在している半導体集積回路装置の半導体素子の
集積密度の向上や、回路面積の削減等の進展を加速でき
る絶縁ゲート型電界効果トランジスタを提供できる。
【図１】 図１（Ａ）はＮＡＮＤセル１単位分の平面
図、図１（Ｂ）はその等価回路図。
図、図１（Ｂ）はその等価回路図。
【図２】 図２（Ａ）は図１（Ａ）中の２Ａ−２Ａ線に
沿う断面図、図２（Ｂ）は図１（Ａ）中の２Ｂ−２Ｂ線
に沿う断面図。
沿う断面図、図２（Ｂ）は図１（Ａ）中の２Ｂ−２Ｂ線
に沿う断面図。
【図３】 図３はＮＡＮＤ型ＥＥＰＲＯＭのメモリセル
アレイの等価回路図。
アレイの等価回路図。
【図４】 図４はＮＡＮＤ型ＥＥＰＲＯＭのブロック
図。
図。
【図５】 図５はメモリ周辺回路の回路図。
【図６】 図６は読み出し動作を示す動作波形図。
【図７】 図７は書き込み動作を示す動作波形図。
【図８】 図８は消去動作を示す動作波形図。
【図９】 図９は高電圧系トランジスタの平面図。
【図１０】 図１０は第１の実施形態に係る高電圧系ト
ランジスタの平面図。
ランジスタの平面図。
【図１１】 図１１は低電圧系トランジスタの平面図。
【図１２】 図１２は高電圧系トランジスタどうしを隣
接させて配置した例を示す図。
接させて配置した例を示す図。
【図１３】 図１３は低電圧系トランジスタどうしを隣
接させて配置した例を示す図。
接させて配置した例を示す図。
【図１４】 図１４は高電圧系トランジスタと高電圧／
低電圧兼用型トランジスタとを隣接させて配置した第１
の例を示す図。
低電圧兼用型トランジスタとを隣接させて配置した第１
の例を示す図。
【図１５】 図１５は高電圧系トランジスタと高電圧／
低電圧兼用型トランジスタとを隣接させて配置した第２
の例を示す図。
低電圧兼用型トランジスタとを隣接させて配置した第２
の例を示す図。
【図１６】 図１６は低電圧系トランジスタと高電圧／
低電圧兼用型トランジスタとを隣接させて配置した第１
の例を示す図。
低電圧兼用型トランジスタとを隣接させて配置した第１
の例を示す図。
【図１７】 図１７は低電圧系トランジスタと高電圧／
低電圧兼用型トランジスタとを隣接させて配置した第２
の例を示す図。
低電圧兼用型トランジスタとを隣接させて配置した第２
の例を示す図。
【図１８】 図１８は高電圧／低電圧兼用型トランジス
タどうしを隣接させて配置した第１の例を示す図。
タどうしを隣接させて配置した第１の例を示す図。
【図１９】 図１９は高電圧／低電圧兼用型トランジス
タどうしを隣接させて配置した第２の例を示す図。
タどうしを隣接させて配置した第２の例を示す図。
【図２０】 図２０は高電圧／低電圧兼用型トランジス
タどうしを隣接させて配置した第３の例を示す図。
タどうしを隣接させて配置した第３の例を示す図。
【図２１】 図２１はスイッチＱＮＨ３、ＱＮＨ４のレ
イアウトを示す平面図。
イアウトを示す平面図。
【図２２】 図２２は図２１に示すレイアウトの等価回
路図。
路図。
【図２３】 図２３は第３の実施形態に係るスイッチＱ
ＮＨ３、ＱＮＨ４のレイアウトを示す平面図。
ＮＨ３、ＱＮＨ４のレイアウトを示す平面図。
【図２４】 図２４は高電圧系トランジスタのレイアウ
トの問題点を示す図。
トの問題点を示す図。
【図２５】 図２５は第４の実施形態に係るスイッチＱ
ＮＨ３、ＱＮＨ４のレイアウトを示す平面図。
ＮＨ３、ＱＮＨ４のレイアウトを示す平面図。
【図２６】 図２５は第４の実施形態に係るスイッチＱ
ＮＨ３、ＱＮＨ４のレイアウトの他の例を示す平面図。
ＮＨ３、ＱＮＨ４のレイアウトの他の例を示す平面図。
【図２７】 図２７はＮＡＮＤセルの等価回路図。
１…ＮＡＮＤ型ＥＥＰＲＯＭ、 ２…メモリセルアレイ、 ３…ローデコーダ、 ４…センスアンプ兼ラッチ回路、 ５…ワード／ビット線制御信号発生回路、 ６…セルウェル電圧制御回路、 ７…アドレスバッファ、 ８…ＩＯバッファ、 ９…コマンドバッファ、 １０…カラムデコーダ、 １１…ｐ- 型シリコン基板（またはｐ- 型ウェル）、 １２…プリチャージ回路、 １３…ゲート絶縁膜、 １４-1〜１４-8…浮遊ゲート、 １５…第２のゲート絶縁膜、 １６-1〜１６-8…制御ゲート、 １７…ＣＶＤ酸化膜、 １８…ビット線、 １００…素子分離領域、 １０１…ｐ型フィールドストッパー、 １０２…ｎ型拡散層、 １０３…ｎ型拡散層、 １０４…ｎ+ 型拡散層、 １０５…ｎ+ 型拡散層、 １０６…コンタクト。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/115 Ｈ０１Ｌ 29/78 ３０１Ｘ 29/78 ３７１ 21/8247 29/788 29/792
Claims (10)
- 【請求項１】 ドレインに最大で第１の電圧が印加さ
れ、ソースに最大で第１の電圧と異なる第２の電圧が印
加される絶縁ゲート型電界効果トランジスタであって、 ドレインのコンタクトと素子分離領域との間の距離と、
ソースのコンタクトと素子分離領域との間の距離とが互
いに異なることを特徴とする絶縁ゲート型電界効果トラ
ンジスタ。 - 【請求項２】 ドレインに最大で第１の電圧が印加さ
れ、ソースに最大で第１の電圧と異なる第２の電圧が印
加される絶縁ゲート型電界効果トランジスタであって、 隣接するトランジスタ間の素子分離幅がドレインどうし
が隣接する場合と、ソースどうしが隣接する場合とで互
いに異なることを特徴とする絶縁ゲート型電界効果トラ
ンジスタ。 - 【請求項３】 ドレインに最大で第１の電圧が印加さ
れ、ソースに最大で第１の電圧と異なる第２の電圧が印
加される絶縁ゲート型電界効果トランジスタであって、 隣接するトランジスタ間の素子分離幅がドレインどうし
が隣接する場合と、ソースとドレインとが隣接する場合
とで互いに異なることを特徴とする絶縁ゲート型電界効
果トランジスタ。 - 【請求項４】 ドレインに最大で第１の電圧が印加さ
れ、ソースに最大で第１の電圧と異なる第２の電圧が印
加される絶縁ゲート型電界効果トランジスタであって、 隣接するトランジスタ間の素子分離幅がソースどうしが
隣接する場合と、ソースとドレインとが隣接する場合と
で互いに異なることを特徴とする絶縁ゲート型電界効果
トランジスタ。 - 【請求項５】 ドレインに最大で第１の電圧が印加さ
れ、ソースに最大で第１の電圧と異なる第２の電圧が印
加される絶縁ゲート型電界効果トランジスタであって、 隣接するトランジスタ間の素子分離幅がドレインどうし
が隣接する場合と、ソースどうしが隣接する場合と、ソ
ースとドレインとが隣接する場合とで互いに異なること
を特徴とする絶縁ゲート型電界効果トランジスタ。 - 【請求項６】 ドレインに最大で第１の電圧が印加さ
れ、ソースに最大で第１の電圧と異なる第２の電圧が印
加される絶縁ゲート型電界効果トランジスタであって、 隣接するトランジスタ間の素子分離幅がドレインどうし
が隣接する場合には２ｆであり、ソースどうしが隣接す
る場合には２ｇ（ｇはｆと異なる）であり、ソースとド
レインとが隣接する場合にはｆ＋ｇであることを特徴と
する絶縁ゲート型電界効果トランジスタ。 - 【請求項７】 前記ドレインは高電圧系回路に電気的に
接続され、前記ソースは低電圧系回路に電気的に接続さ
れることを特徴とする請求項１乃至請求項６いずれか一
項に記載の絶縁ゲート型電界効果トランジスタ。 - 【請求項８】 前記第１の電圧は書き込み電圧および消
去電圧のいずれかであり、前記第２の電圧は電源電圧お
よびチップ内の降圧電圧のいずれかであることを特徴と
する請求項１乃至請求項７いずれか一項に記載の絶縁ゲ
ート型電界効果トランジスタ。 - 【請求項９】 前記ドレインはビット線に電気的に接続
され、前記ソースはセンスアンプ回路に電気的に接続さ
れることを特徴とする請求項８に記載の絶縁ゲート型電
界効果トランジスタ。 - 【請求項１０】 前記第１の電圧は消去電圧であり、前
記第２の電圧は電源電圧およびチップ内の降圧電圧のい
ずれかであり、 前記ドレインは、電荷を基板側に引き抜くことでデータ
が消去されるメモリセルが接続されるビット線に電気的
に接続され、前記ソースはセンスアンプ回路に電気的に
接続されることを特徴とする請求項１乃至請求項７いず
れか一項に記載の絶縁ゲート型電界効果トランジスタ。
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|---|---|---|---|
| JP07457498A JP3615046B2 (ja) | 1998-03-23 | 1998-03-23 | 不揮発性半導体記憶装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07457498A JP3615046B2 (ja) | 1998-03-23 | 1998-03-23 | 不揮発性半導体記憶装置 |
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|---|---|
| JPH11273369A true JPH11273369A (ja) | 1999-10-08 |
| JP3615046B2 JP3615046B2 (ja) | 2005-01-26 |
Family
ID=13551109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07457498A Expired - Lifetime JP3615046B2 (ja) | 1998-03-23 | 1998-03-23 | 不揮発性半導体記憶装置 |
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| Country | Link |
|---|---|
| JP (1) | JP3615046B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1998
- 1998-03-23 JP JP07457498A patent/JP3615046B2/ja not_active Expired - Lifetime
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