JPH11273376A - 昇圧回路の制御回路及びそれを用いた半導体メモリ装置 - Google Patents
昇圧回路の制御回路及びそれを用いた半導体メモリ装置Info
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- JPH11273376A JPH11273376A JP7637398A JP7637398A JPH11273376A JP H11273376 A JPH11273376 A JP H11273376A JP 7637398 A JP7637398 A JP 7637398A JP 7637398 A JP7637398 A JP 7637398A JP H11273376 A JPH11273376 A JP H11273376A
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Abstract
(57)【要約】
【課題】 半導体メモリ装置において、消費電流の削減
及び書込み速度の向上等を可能とした昇圧回路の制御回
路を得る。 【解決手段】 昇圧回路１，２を負荷に対して並列に接
続し、それぞれの昇圧回路の動作を対応比較回路３，４
の出力に応じて制御する。これらの比較回路には、異な
る値の参照電圧Ｖref1，2 を夫々供給することにより、
昇圧回路の負荷状態によって昇圧レベルと昇圧回路の動
作台数を自動的に制御できるので、書込み初期に低い高
電圧、書込み後期に高い高電圧を段階的に印加できる。
及び書込み速度の向上等を可能とした昇圧回路の制御回
路を得る。 【解決手段】 昇圧回路１，２を負荷に対して並列に接
続し、それぞれの昇圧回路の動作を対応比較回路３，４
の出力に応じて制御する。これらの比較回路には、異な
る値の参照電圧Ｖref1，2 を夫々供給することにより、
昇圧回路の負荷状態によって昇圧レベルと昇圧回路の動
作台数を自動的に制御できるので、書込み初期に低い高
電圧、書込み後期に高い高電圧を段階的に印加できる。
Description
【０００１】
【発明の属する技術分野】本発明は昇圧回路の制御回路
及びそれを用いた半導体メモリ装置に関し、特にフラッ
シュメモリなどの不揮発性半導体メモリを負荷とする昇
圧回路の制御回路及びそれを用いた半導体メモリ装置に
関するものである。
及びそれを用いた半導体メモリ装置に関し、特にフラッ
シュメモリなどの不揮発性半導体メモリを負荷とする昇
圧回路の制御回路及びそれを用いた半導体メモリ装置に
関するものである。
【０００２】
【従来の技術】フラッシュメモリなどの不揮発性半導体
メモリでは、高電圧をメモリセルに印加することにより
書込みを行う。書込み初期に、高い電圧をメモリセルに
印加した場合、メモリセルの絶縁膜に高電界が印加され
るので、メモリセルが劣化してしまい半導体メモリの寿
命が短くなるという問題がある。そこで、これを回避す
るために、書込み用の高電圧のレベルを下げると書込速
度が低下するという問題が生じる。これらの問題を解決
するため、書込み初期に低い電圧を、書込み後期に高い
電圧を、夫々メモリセルに印加する必要がある。
メモリでは、高電圧をメモリセルに印加することにより
書込みを行う。書込み初期に、高い電圧をメモリセルに
印加した場合、メモリセルの絶縁膜に高電界が印加され
るので、メモリセルが劣化してしまい半導体メモリの寿
命が短くなるという問題がある。そこで、これを回避す
るために、書込み用の高電圧のレベルを下げると書込速
度が低下するという問題が生じる。これらの問題を解決
するため、書込み初期に低い電圧を、書込み後期に高い
電圧を、夫々メモリセルに印加する必要がある。
【０００３】このような問題を解決するために、従来で
は特開平１−８９１００に示すような技術がある。従来
の技術を図５を用いて説明する。図５において、昇圧回
路５０の出力をクランプ回路５１によってクランプす
る。ここで、タイミング制御回路５２により、トランジ
スタ５３をオンオフ制御することによってクランプレベ
ルを変化させることができるので、書込み初期にこのト
ランジスタ５３をオンにし、書込み後期にこのトランジ
スタ５３をオフにすることにより、書込み初期に低い電
圧を、書込み後期に高い電圧を、夫々メモリセルに印加
することができる。
は特開平１−８９１００に示すような技術がある。従来
の技術を図５を用いて説明する。図５において、昇圧回
路５０の出力をクランプ回路５１によってクランプす
る。ここで、タイミング制御回路５２により、トランジ
スタ５３をオンオフ制御することによってクランプレベ
ルを変化させることができるので、書込み初期にこのト
ランジスタ５３をオンにし、書込み後期にこのトランジ
スタ５３をオフにすることにより、書込み初期に低い電
圧を、書込み後期に高い電圧を、夫々メモリセルに印加
することができる。
【０００４】
【発明が解決しようとする課題】しかしながらこの回路
では、クランプレベルの変化をタイミングで制御する方
式であるために、電圧を変化させる時間が固定となり、
メモリセルの書込速度がばらついた場合に、目的とする
効果が表れにくいという問題がある。また、常に全ての
昇圧回路が動作しているため、消費電流も大きくなると
いう問題がある。
では、クランプレベルの変化をタイミングで制御する方
式であるために、電圧を変化させる時間が固定となり、
メモリセルの書込速度がばらついた場合に、目的とする
効果が表れにくいという問題がある。また、常に全ての
昇圧回路が動作しているため、消費電流も大きくなると
いう問題がある。
【０００５】本発明の目的は、消費電流の削減及び書込
み速度の向上等を可能とした昇圧回路の制御回路及びそ
れを用いた半導体メモリ装置を提供することである。
み速度の向上等を可能とした昇圧回路の制御回路及びそ
れを用いた半導体メモリ装置を提供することである。
【０００６】
【課題を解決するための手段】本発明によれば、複数の
昇圧回路の出力を互いに共通に接続して共通負荷を駆動
するようにした昇圧回路の制御回路であって、前記共通
負荷の負荷状態に応じて前記複数の昇圧回路の動作制御
を行うようにしたことを特徴とする制御回路がえられ
る。
昇圧回路の出力を互いに共通に接続して共通負荷を駆動
するようにした昇圧回路の制御回路であって、前記共通
負荷の負荷状態に応じて前記複数の昇圧回路の動作制御
を行うようにしたことを特徴とする制御回路がえられ
る。
【０００７】そして、前記昇圧回路の各々に対応して設
けられ、前記共通負荷への供給電圧と対応参照電圧とを
夫々比較する複数の比較手段と、これ等比較手段に対応
して設けられ、対応比較結果に応じて対応する前記昇圧
回路の動作制御をなす複数の制御手段とを有することを
特徴とする。
けられ、前記共通負荷への供給電圧と対応参照電圧とを
夫々比較する複数の比較手段と、これ等比較手段に対応
して設けられ、対応比較結果に応じて対応する前記昇圧
回路の動作制御をなす複数の制御手段とを有することを
特徴とする。
【０００８】また、前記制御手段の各々は、対応比較結
果が参照電圧より小なる場合には対応昇圧回路を活性状
態に制御し、大なる場合には非活性状態に制御するよう
にしたことを特徴とし、更に、前記参照電圧は互いに異
なる複数の電圧値に設定されており、前記供給電圧値
は、これ等複数の電圧値が負荷状態に応じて段階的に切
換え制御されることを特徴とする。
果が参照電圧より小なる場合には対応昇圧回路を活性状
態に制御し、大なる場合には非活性状態に制御するよう
にしたことを特徴とし、更に、前記参照電圧は互いに異
なる複数の電圧値に設定されており、前記供給電圧値
は、これ等複数の電圧値が負荷状態に応じて段階的に切
換え制御されることを特徴とする。
【０００９】また、前記共通負荷は、不揮発性の半導体
メモリであり、前記制御回路が、前記不揮発性の半導体
メモリと前記昇圧回路と共に１チップＩＣとして構成さ
れたことを特徴とする半導体メモリ装置が得られる。
メモリであり、前記制御回路が、前記不揮発性の半導体
メモリと前記昇圧回路と共に１チップＩＣとして構成さ
れたことを特徴とする半導体メモリ装置が得られる。
【００１０】本発明の作用を述べる。複数台の昇圧回路
を負荷に対して並列に接続し、それぞれの昇圧回路の動
作を複数台の比較回路の出力に応じて制御する。これら
の比較回路には、異なる値の参照電圧を供給することに
より、昇圧回路の負荷状態によって昇圧レベルと昇圧回
路の動作台数を自動的に制御できるので、書込み初期に
低い高電圧、書込み後期に高い高電圧を段階的に印加で
きる。
を負荷に対して並列に接続し、それぞれの昇圧回路の動
作を複数台の比較回路の出力に応じて制御する。これら
の比較回路には、異なる値の参照電圧を供給することに
より、昇圧回路の負荷状態によって昇圧レベルと昇圧回
路の動作台数を自動的に制御できるので、書込み初期に
低い高電圧、書込み後期に高い高電圧を段階的に印加で
きる。
【００１１】
【発明の実施の形態】以下に、図面を参照しつつ本発明
の実施例につき詳述する。
の実施例につき詳述する。
【００１２】図１は本発明の実施例を示す構成図であ
る。電流能力Ｉcp1 を有する昇圧回路１には、比較回路
３の出力ＣＯＮＴ1 が接続され、この比較回路３には参
照電圧Ｖref1が供給されている。また、この比較回路３
の比較入力として、共通負荷（図示せず）への出力電圧
Ｖpumpが供給されている。これと同様の構成で、電流能
力Ｉcp2 を有する昇圧回路２には、比較回路４の出力が
ＣＯＮＴ2 接続され、この比較回路４には参照電圧Ｖre
f2が供給されている。また、この比較回路４の比較入力
として、出力Ｖpumpが供給されている。
る。電流能力Ｉcp1 を有する昇圧回路１には、比較回路
３の出力ＣＯＮＴ1 が接続され、この比較回路３には参
照電圧Ｖref1が供給されている。また、この比較回路３
の比較入力として、共通負荷（図示せず）への出力電圧
Ｖpumpが供給されている。これと同様の構成で、電流能
力Ｉcp2 を有する昇圧回路２には、比較回路４の出力が
ＣＯＮＴ2 接続され、この比較回路４には参照電圧Ｖre
f2が供給されている。また、この比較回路４の比較入力
として、出力Ｖpumpが供給されている。
【００１３】昇圧回路１，２は互いに相補的な２相クロ
ックＣＬＫ1 ，2 （ＣＬＫi として示す）により駆動さ
れ、これ等両出力Ｖpumpは短絡されて、共通負荷として
のフラッシュメモリセルアレイ内の選択メモリセルへ供
給される。
ックＣＬＫ1 ，2 （ＣＬＫi として示す）により駆動さ
れ、これ等両出力Ｖpumpは短絡されて、共通負荷として
のフラッシュメモリセルアレイ内の選択メモリセルへ供
給される。
【００１４】昇圧回路１，２は図２のような構成をとる
ものとする。すなわち、ゲートとソースとが共通接続さ
れたトランジスタ１１〜１５を、電源と共通負荷（Ｖpu
mp）との間に直列接続して設け、これ等各トランジスタ
の直列接続点に、容量素子１６〜１９の一端を夫々接続
し、これ等各容量素子の他端を、上述した２相クロック
ＣＬＫ1 ，2 にて交互に駆動するようになっている。か
かる構成の昇圧回路は周知であるので、特にその動作に
ついては述べない。
ものとする。すなわち、ゲートとソースとが共通接続さ
れたトランジスタ１１〜１５を、電源と共通負荷（Ｖpu
mp）との間に直列接続して設け、これ等各トランジスタ
の直列接続点に、容量素子１６〜１９の一端を夫々接続
し、これ等各容量素子の他端を、上述した２相クロック
ＣＬＫ1 ，2 にて交互に駆動するようになっている。か
かる構成の昇圧回路は周知であるので、特にその動作に
ついては述べない。
【００１５】これ等２相クロックＣＬＫ1 ，2 を供給制
御して昇圧回路の動作制御をなすための制御回路とし
て、３入力ナンドゲート２０，２１が設けられており、
ナンドゲート２０はクロックＣＬＫ1 、イネーブル信号
ＣＰＥＮ及び比較回路３または４の比較出力ＣＯＮＴi
が供給されている。尚、この場合のＣＯＮＴi の“i ”
は昇圧回路に対応する比較回路の出力を指しており、昇
圧回路１の場合には、比較回路３の出力ＣＯＮＴ1 であ
る。
御して昇圧回路の動作制御をなすための制御回路とし
て、３入力ナンドゲート２０，２１が設けられており、
ナンドゲート２０はクロックＣＬＫ1 、イネーブル信号
ＣＰＥＮ及び比較回路３または４の比較出力ＣＯＮＴi
が供給されている。尚、この場合のＣＯＮＴi の“i ”
は昇圧回路に対応する比較回路の出力を指しており、昇
圧回路１の場合には、比較回路３の出力ＣＯＮＴ1 であ
る。
【００１６】ナンドゲート２１はクロックＣＬＫ2 、イ
ネーブル信号ＣＰＥＮ及び比較回路３または４の比較出
力ＣＯＮＴi が供給されている。尚、この場合のＣＯＮ
Ｔiも、昇圧回路１の場合には、比較回路３の出力ＣＯ
ＮＴ1 である。
ネーブル信号ＣＰＥＮ及び比較回路３または４の比較出
力ＣＯＮＴi が供給されている。尚、この場合のＣＯＮ
Ｔiも、昇圧回路１の場合には、比較回路３の出力ＣＯ
ＮＴ1 である。
【００１７】比較回路３，４は図３のような構成をとる
ものとする。比較回路３，４に入力される参照電圧Ｖre
f1，Ｖref2は互いに異なる値をとるものとする。これに
より、例えば、Ｖref1＜Ｖref2とされ、比較回路３から
出力される信号ＣＯＮＴ1 はＶpumpが５Ｖより小の時ハ
イレベルを出力し、５Ｖ以上の時ローレベルを出力する
ように構成されている。また、比較回路４から出力され
る信号ＣＯＮＴ2 はＶpumpが７Ｖより小の時ハイレベル
を出力し、７Ｖ以上の時ローレベルを出力するように構
成されている。
ものとする。比較回路３，４に入力される参照電圧Ｖre
f1，Ｖref2は互いに異なる値をとるものとする。これに
より、例えば、Ｖref1＜Ｖref2とされ、比較回路３から
出力される信号ＣＯＮＴ1 はＶpumpが５Ｖより小の時ハ
イレベルを出力し、５Ｖ以上の時ローレベルを出力する
ように構成されている。また、比較回路４から出力され
る信号ＣＯＮＴ2 はＶpumpが７Ｖより小の時ハイレベル
を出力し、７Ｖ以上の時ローレベルを出力するように構
成されている。
【００１８】図３を参照すると、Ｖpumpを分圧すべく分
圧抵抗３０，３１が設けられており、この分圧出力は差
動対トランジスタ３４，３５の一方のゲート入力とな
り、他方のゲート入力に参照電圧Ｖrefiが供給されてい
る。この場合の“i ”は比較回路に対応する参照電圧を
示しており、比較回路３の場合には、Ｖref1である。
圧抵抗３０，３１が設けられており、この分圧出力は差
動対トランジスタ３４，３５の一方のゲート入力とな
り、他方のゲート入力に参照電圧Ｖrefiが供給されてい
る。この場合の“i ”は比較回路に対応する参照電圧を
示しており、比較回路３の場合には、Ｖref1である。
【００１９】トランジスタ３２，３３は差動対トランジ
スタ３４，３５のカレントミラー負荷回路を構成してお
り、このトランジスタ３３のドレイン出力よりインバー
タ３８を介して信号ＣＯＮＴi が導出される。尚、トラ
ンジスタ３６は電流源として動作し、またトランジスタ
３７は分圧抵抗の分圧動作のオンオフ制御を行うスイッ
チ素子であり、これ等トランジスタ３６，３７をイネー
ブル信号ＣＰＥＮにて制御可能である。
スタ３４，３５のカレントミラー負荷回路を構成してお
り、このトランジスタ３３のドレイン出力よりインバー
タ３８を介して信号ＣＯＮＴi が導出される。尚、トラ
ンジスタ３６は電流源として動作し、またトランジスタ
３７は分圧抵抗の分圧動作のオンオフ制御を行うスイッ
チ素子であり、これ等トランジスタ３６，３７をイネー
ブル信号ＣＰＥＮにて制御可能である。
【００２０】次に、本発明の実施例の動作を図４の波形
図を用いて説明する。高電圧発生回路駆動信号であるイ
ネーブル信号ＣＰＥＮがハイレベルになると、２台の昇
圧回路１，２は動作を開始し、昇圧レベルＶpumpが上昇
していく。Ｖpumpが５Ｖより小の時には、ＣＯＮＴ1 、
ＣＯＮＴ2 は共にハイレベルなので、２台の昇圧回路
１，２は共に動作する。Ｖpumpが５Ｖになったとき、不
揮発性メモリセルに対して昇圧レベルを出力する。
図を用いて説明する。高電圧発生回路駆動信号であるイ
ネーブル信号ＣＰＥＮがハイレベルになると、２台の昇
圧回路１，２は動作を開始し、昇圧レベルＶpumpが上昇
していく。Ｖpumpが５Ｖより小の時には、ＣＯＮＴ1 、
ＣＯＮＴ2 は共にハイレベルなので、２台の昇圧回路
１，２は共に動作する。Ｖpumpが５Ｖになったとき、不
揮発性メモリセルに対して昇圧レベルを出力する。
【００２１】不揮発性メモリでは、Ｉout で示すように
書込み当初に大きい負荷電流を必要とし、書込みが進む
につれ負荷電流が減少する。Ｉout がＩcp2 より大きい
ときには、２台の昇圧回路が動作しないと５Ｖの出力レ
ベルを維持できない。この際には、信号ＣＯＮＴ1 で昇
圧回路１の動作のみを制御することにより、５Ｖの出力
レベルを維持し、ＣＯＮＴ2 はハイレベル固定となる。
Ｉout がＩcp2 より小さくなると、昇圧回路２のみで出
力を維持できるので、ＣＯＮＴ1 はローレベル固定とな
り、昇圧回路１の動作は停止し、ＣＯＮＴ2 はハイレベ
ルのまま昇圧回路２を動作させることにより、Ｖpumpを
７Ｖまで昇圧させる。これ以降は、比較回路４およびＣ
ＯＮＴ2 により昇圧回路２の動作を制御して７Ｖの出力
レベルを維持することになる。
書込み当初に大きい負荷電流を必要とし、書込みが進む
につれ負荷電流が減少する。Ｉout がＩcp2 より大きい
ときには、２台の昇圧回路が動作しないと５Ｖの出力レ
ベルを維持できない。この際には、信号ＣＯＮＴ1 で昇
圧回路１の動作のみを制御することにより、５Ｖの出力
レベルを維持し、ＣＯＮＴ2 はハイレベル固定となる。
Ｉout がＩcp2 より小さくなると、昇圧回路２のみで出
力を維持できるので、ＣＯＮＴ1 はローレベル固定とな
り、昇圧回路１の動作は停止し、ＣＯＮＴ2 はハイレベ
ルのまま昇圧回路２を動作させることにより、Ｖpumpを
７Ｖまで昇圧させる。これ以降は、比較回路４およびＣ
ＯＮＴ2 により昇圧回路２の動作を制御して７Ｖの出力
レベルを維持することになる。
【００２２】尚、昇圧回路１，２を駆動するためのクロ
ックＣＬＫ1 ，2 は高周波数（例えば、ｎｓオーダ）で
あり、制御信号ＣＯＮＴ1 ，2 がオンオフする周波数
（５Ｖや７Ｖを維持するために活性、非活性状態の繰返
し周波数；図４参照）に比較して極めて大であるものと
する。また、上記数値例は単なる一例を示すものであ
り、また、昇圧回路の台数も２台に限定されず、３以上
であっても良い。
ックＣＬＫ1 ，2 は高周波数（例えば、ｎｓオーダ）で
あり、制御信号ＣＯＮＴ1 ，2 がオンオフする周波数
（５Ｖや７Ｖを維持するために活性、非活性状態の繰返
し周波数；図４参照）に比較して極めて大であるものと
する。また、上記数値例は単なる一例を示すものであ
り、また、昇圧回路の台数も２台に限定されず、３以上
であっても良い。
【００２３】
【発明の効果】本発明によれば、負荷状態すなわち負荷
電流の変化により、昇圧回路の動作台数を自動的に制御
することができるので、全昇圧回路の消費電流を小さく
することができるという効果がある。また、負荷電流の
変化により出力電圧を段階的に切換えて出力することが
できるので、書込み当初のメモリセルにかかる高電圧を
低くし、書込み後半にメモリセルにかかる高電圧を高く
することができるので、メモリセルの劣化を防ぐことが
でき、さらに書込み速度を早くすることができるという
効果もある。
電流の変化により、昇圧回路の動作台数を自動的に制御
することができるので、全昇圧回路の消費電流を小さく
することができるという効果がある。また、負荷電流の
変化により出力電圧を段階的に切換えて出力することが
できるので、書込み当初のメモリセルにかかる高電圧を
低くし、書込み後半にメモリセルにかかる高電圧を高く
することができるので、メモリセルの劣化を防ぐことが
でき、さらに書込み速度を早くすることができるという
効果もある。
【図１】本発明の実施例のブロック図である。
【図２】昇圧回路の例を示す図である。
【図３】比較回路の例を示す図である。
【図４】本発明の動作を示す各部信号の波形例である。
【図５】従来例を示す図である。
１，２ 昇圧回路 ３，４ 比較回路 １１〜１５ 昇圧用トランジスタ １６〜１９ 昇圧用容量素子 ２０，２１ 制御用ナンドゲート
Claims (6)
- 【請求項１】 複数の昇圧回路の出力を互いに共通に接
続して共通負荷を駆動するようにした昇圧回路の制御回
路であって、前記共通負荷の負荷状態に応じて前記複数
の昇圧回路の動作制御を行うようにしたことを特徴とす
る制御回路。 - 【請求項２】 前記昇圧回路の各々に対応して設けら
れ、前記共通負荷への供給電圧と対応参照電圧とを夫々
比較する複数の比較手段と、これ等比較手段に対応して
設けられ、対応比較結果に応じて対応する前記昇圧回路
の動作制御をなす複数の制御手段とを有することを特徴
とする請求項１記載の制御回路。 - 【請求項３】 前記制御手段の各々は、対応比較結果が
参照電圧より小なる場合には対応昇圧回路を活性状態に
制御し、大なる場合には非活性状態に制御するようにし
たことを特徴とする請求項２記載の制御回路。 - 【請求項４】 前記参照電圧は互いに異なる複数の電圧
値に設定されており、前記供給電圧値は、これ等複数の
電圧値が負荷状態に応じて段階的に切換え制御されるこ
とを特徴とする請求項１〜３いずれか記載の制御回路。 - 【請求項５】 前記共通負荷は、不揮発性の半導体メモ
リであることを特徴とする請求項１〜４いずれか記載の
制御回路。 - 【請求項６】 請求項５記載の制御回路が、前記不揮発
性の半導体メモリと前記昇圧回路と共に１チップＩＣと
して構成されたことを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7637398A JPH11273376A (ja) | 1998-03-25 | 1998-03-25 | 昇圧回路の制御回路及びそれを用いた半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7637398A JPH11273376A (ja) | 1998-03-25 | 1998-03-25 | 昇圧回路の制御回路及びそれを用いた半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11273376A true JPH11273376A (ja) | 1999-10-08 |
Family
ID=13603553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7637398A Pending JPH11273376A (ja) | 1998-03-25 | 1998-03-25 | 昇圧回路の制御回路及びそれを用いた半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11273376A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6646494B2 (en) | 2001-07-09 | 2003-11-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device having boosting circuit |
| KR100764053B1 (ko) | 2006-08-10 | 2007-10-08 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 프로그램 방법 |
| JP2011187145A (ja) * | 2010-03-11 | 2011-09-22 | Sony Corp | 不揮発性記憶装置及びデータ書き込み方法 |
-
1998
- 1998-03-25 JP JP7637398A patent/JPH11273376A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6646494B2 (en) | 2001-07-09 | 2003-11-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device having boosting circuit |
| KR100764053B1 (ko) | 2006-08-10 | 2007-10-08 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 프로그램 방법 |
| US7800950B2 (en) | 2006-08-10 | 2010-09-21 | Samsung Electronics Co., Ltd. | Memory devices and methods using selective self-boost programming operations |
| JP2011187145A (ja) * | 2010-03-11 | 2011-09-22 | Sony Corp | 不揮発性記憶装置及びデータ書き込み方法 |
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