JPH11273384A - 半導体装置 - Google Patents
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- JPH11273384A JPH11273384A JP7561898A JP7561898A JPH11273384A JP H11273384 A JPH11273384 A JP H11273384A JP 7561898 A JP7561898 A JP 7561898A JP 7561898 A JP7561898 A JP 7561898A JP H11273384 A JPH11273384 A JP H11273384A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
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- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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Abstract
(57)【要約】
【課題】 余計なチャージポンプを使わずトランジスタ
の耐圧レベルも低くて良い回路構成のレベルシフト回路
を備えた半導体装置を提供する。 【解決手段】 入力信号を入力する第１導電型トランジ
スタ、およびこの第１導電型トランジスタからの出力信
号を入力する第２導電型トランジスタから構成され、入
力信号ＩＮに応じて出力信号のレベルを制御するレベル
シフト回路を備えた半導体装置において、レベルシフト
回路１０は、第１導電型トランジスタの作動を制御する
バックゲート制御手段と、第２導電型トランジスタに加
わる電圧を緩和する電圧緩和手段とを有する
の耐圧レベルも低くて良い回路構成のレベルシフト回路
を備えた半導体装置を提供する。 【解決手段】 入力信号を入力する第１導電型トランジ
スタ、およびこの第１導電型トランジスタからの出力信
号を入力する第２導電型トランジスタから構成され、入
力信号ＩＮに応じて出力信号のレベルを制御するレベル
シフト回路を備えた半導体装置において、レベルシフト
回路１０は、第１導電型トランジスタの作動を制御する
バックゲート制御手段と、第２導電型トランジスタに加
わる電圧を緩和する電圧緩和手段とを有する
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、不揮発性半導体記憶装置等の電気的に書込消
去可能な半導体装置が備えるレベルシフト回路に関す
る。
し、特に、不揮発性半導体記憶装置等の電気的に書込消
去可能な半導体装置が備えるレベルシフト回路に関す
る。
【０００２】
【従来の技術】従来、不揮発性半導体記憶装置等の半導
体装置は、フローティングゲートに電子を注入したり、
出したりすることで、情報を記憶するようにしている。
このとき、コントロールゲートとドレインとの間に２０
Ｖ近い電位差を印加する必要がある。しかし、２０Ｖの
電圧で動作するように半導体装置の回路を構成すると、
使用するトランジスタの耐圧を上げなければならず、ト
ランジスタのサイズが大きくなってしまう。
体装置は、フローティングゲートに電子を注入したり、
出したりすることで、情報を記憶するようにしている。
このとき、コントロールゲートとドレインとの間に２０
Ｖ近い電位差を印加する必要がある。しかし、２０Ｖの
電圧で動作するように半導体装置の回路を構成すると、
使用するトランジスタの耐圧を上げなければならず、ト
ランジスタのサイズが大きくなってしまう。
【０００３】このため、最近では、負電源を内蔵するこ
とで、相対的に使用電源電圧を下げて、低耐圧のトラン
ジスタで半導体装置を構成する傾向にある。例えば、フ
ローティングゲートから電子を排出するときは、ドレイ
ンに１１Ｖを印加し、ワード線に−９Ｖを供給する。こ
れに対し、電子を排出したくないときは、ワード線に０
Ｖを供給する。
とで、相対的に使用電源電圧を下げて、低耐圧のトラン
ジスタで半導体装置を構成する傾向にある。例えば、フ
ローティングゲートから電子を排出するときは、ドレイ
ンに１１Ｖを印加し、ワード線に−９Ｖを供給する。こ
れに対し、電子を排出したくないときは、ワード線に０
Ｖを供給する。
【０００４】−９Ｖを供給するか０Ｖを供給するかを制
御するためには、通常、例えば３Ｖ程度の電源電圧Ｖｄ
ｄで動作する回路が用いられている。従って、０Ｖまた
は３Ｖの制御信号を、０Ｖまたは−９Ｖの信号に変換出
力するレベルシフト回路またはスイッチ回路が必要にな
る。このような半導体装置に用いられる、負電圧をレベ
ルシフトまたはスイッチするための制御回路がいくつか
知られている。
御するためには、通常、例えば３Ｖ程度の電源電圧Ｖｄ
ｄで動作する回路が用いられている。従って、０Ｖまた
は３Ｖの制御信号を、０Ｖまたは−９Ｖの信号に変換出
力するレベルシフト回路またはスイッチ回路が必要にな
る。このような半導体装置に用いられる、負電圧をレベ
ルシフトまたはスイッチするための制御回路がいくつか
知られている。
【０００５】一般に、レベルシフト回路を用いて０Ｖ〜
Ｖｄｄの制御信号を一挙に０Ｖ〜−９Ｖの信号へ変換す
ることは不可能であり、これらの変換を橋渡しする中間
回路が必要になる。例えば、中間回路として光学的結合
手段を用い、０Ｖ〜Ｖｄｄの制御信号を光に変換して、
０Ｖ〜−９Ｖ系の回路で受光することで、変換すること
ができる。しかし、光学的結合手段を半導体装置に組み
込むためには、別製造工程や、別の半導体を用いなけれ
ばならず、半導体装置が高価になる。
Ｖｄｄの制御信号を一挙に０Ｖ〜−９Ｖの信号へ変換す
ることは不可能であり、これらの変換を橋渡しする中間
回路が必要になる。例えば、中間回路として光学的結合
手段を用い、０Ｖ〜Ｖｄｄの制御信号を光に変換して、
０Ｖ〜−９Ｖ系の回路で受光することで、変換すること
ができる。しかし、光学的結合手段を半導体装置に組み
込むためには、別製造工程や、別の半導体を用いなけれ
ばならず、半導体装置が高価になる。
【０００６】別の中間回路としては、０Ｖ〜−９Ｖのレ
ベルシフト回路の前に、中間レベルシフト回路を設け、
０Ｖ〜Ｖｄｄの制御信号を−９Ｖ〜Ｖｄｄに変化する信
号に一旦変換した後に、レベルシフト回路で０Ｖ〜−９
Ｖに変換する方法がある。このように、０Ｖ〜Ｖｄｄの
入力信号ＩＮを０Ｖ〜−９Ｖの信号へ変換するには、中
間レベルシフト回路で一旦−９Ｖ〜Ｖｄｄに変化する信
号に変換して、変換前後で電圧変化範囲に重なり合う領
域を設けなければならない。
ベルシフト回路の前に、中間レベルシフト回路を設け、
０Ｖ〜Ｖｄｄの制御信号を−９Ｖ〜Ｖｄｄに変化する信
号に一旦変換した後に、レベルシフト回路で０Ｖ〜−９
Ｖに変換する方法がある。このように、０Ｖ〜Ｖｄｄの
入力信号ＩＮを０Ｖ〜−９Ｖの信号へ変換するには、中
間レベルシフト回路で一旦−９Ｖ〜Ｖｄｄに変化する信
号に変換して、変換前後で電圧変化範囲に重なり合う領
域を設けなければならない。
【０００７】しかしながら、中間レベルシフト回路で−
９Ｖ〜Ｖｄｄの電圧を扱うには、Ｖｄｄ＋９Ｖの耐圧の
トランジスタを用いなければならず、低耐圧化に反して
しまう。
９Ｖ〜Ｖｄｄの電圧を扱うには、Ｖｄｄ＋９Ｖの耐圧の
トランジスタを用いなければならず、低耐圧化に反して
しまう。
【０００８】これを解決する方法として、−４Ｖの負電
源を用いて、中間レベルシフト回路の動作電圧を−４Ｖ
〜Ｖｄｄにする方法が知られている。
源を用いて、中間レベルシフト回路の動作電圧を−４Ｖ
〜Ｖｄｄにする方法が知られている。
【０００９】図９は、半導体装置の制御回路の回路図で
ある。図１０は、図９の制御回路の真理値を表にした図
である。図９に示すように、制御回路１は、２個のｐチ
ャネル型トランジスタと２個のｎチャネル型トランジス
タと１個のインバータからなるレベルシフト回路が２段
に形成される。１段目のレベルシフト回路のｎチャネル
型トランジスタのソースには、−４Ｖチャージポンプか
ら−４Ｖの電圧が印加され、２段目のレベルシフト回路
のｎチャネル型トランジスタのソースには、−９Ｖチャ
ージポンプから−９Ｖの電圧が印加される。
ある。図１０は、図９の制御回路の真理値を表にした図
である。図９に示すように、制御回路１は、２個のｐチ
ャネル型トランジスタと２個のｎチャネル型トランジス
タと１個のインバータからなるレベルシフト回路が２段
に形成される。１段目のレベルシフト回路のｎチャネル
型トランジスタのソースには、−４Ｖチャージポンプか
ら−４Ｖの電圧が印加され、２段目のレベルシフト回路
のｎチャネル型トランジスタのソースには、−９Ｖチャ
ージポンプから−９Ｖの電圧が印加される。
【００１０】この制御回路１は、入力信号ＩＮの論理値
に応じて出力信号ＬＳＯが切り替わり、ＩＮ＝Ｌの時は
出力信号ＬＳＯ＝Ｌ、ＩＮ＝Ｈの時は出力信号ＬＳＯ＝
Ｈとなる。出力信号ＬＳＯにより、ｎチャネル型トラン
ジスタからなるトランスファゲート２を介して−９Ｖチ
ャージポンプからの出力が伝達され或いは伝達されない
ように、トランスファゲート２が制御される。
に応じて出力信号ＬＳＯが切り替わり、ＩＮ＝Ｌの時は
出力信号ＬＳＯ＝Ｌ、ＩＮ＝Ｈの時は出力信号ＬＳＯ＝
Ｈとなる。出力信号ＬＳＯにより、ｎチャネル型トラン
ジスタからなるトランスファゲート２を介して−９Ｖチ
ャージポンプからの出力が伝達され或いは伝達されない
ように、トランスファゲート２が制御される。
【００１１】即ち、図１０に示すように、−９Ｖチャー
ジポンプが動作する場合、−４Ｖチャージポンプも動作
し、それぞれ−９Ｖ、−４Ｖの電圧を出力する。この
時、２段目のレベルシフト回路に入力する電圧モードの
切替信号ＨＶＯＮがＨ（高電圧モード）となり、２段目
のレベルシフト回路のｐチャネル型トランジスタのソー
スは０Ｖになる。入力信号ＩＮの論理値に応じてレベル
シフト回路の各接続点ＡはＶｄｄ又は−４Ｖ（Ａの反転
値Ａバーは−４Ｖ又はＶｄｄ）、出力信号ＬＳＯは０Ｖ
又は−９Ｖとなって、トランスファゲート２のオン／オ
フを制御する。この結果、トランスファゲート２は、−
９Ｖを出力するか、またはＨｉ−Ｚ（ハイインピーダン
ス）状態になる。
ジポンプが動作する場合、−４Ｖチャージポンプも動作
し、それぞれ−９Ｖ、−４Ｖの電圧を出力する。この
時、２段目のレベルシフト回路に入力する電圧モードの
切替信号ＨＶＯＮがＨ（高電圧モード）となり、２段目
のレベルシフト回路のｐチャネル型トランジスタのソー
スは０Ｖになる。入力信号ＩＮの論理値に応じてレベル
シフト回路の各接続点ＡはＶｄｄ又は−４Ｖ（Ａの反転
値Ａバーは−４Ｖ又はＶｄｄ）、出力信号ＬＳＯは０Ｖ
又は−９Ｖとなって、トランスファゲート２のオン／オ
フを制御する。この結果、トランスファゲート２は、−
９Ｖを出力するか、またはＨｉ−Ｚ（ハイインピーダン
ス）状態になる。
【００１２】一方、−９Ｖチャージポンプ及び−４Ｖチ
ャージポンプが動作しない場合、それぞれの出力電圧は
０Ｖとなる。この時、電圧モードの切替信号ＨＶＯＮが
Ｌ（通常電圧モード）となり、２段目のレベルシフト回
路のｐチャネル型トランジスタのソースはＶｄｄにな
る。入力信号ＩＮの論理値に応じてレベルシフト回路の
各接続点Ａは、Ｖｄｄ又は０Ｖ（Ａの反転値Ａバーは０
Ｖ又はＶｄｄ）、出力信号ＬＳＯはＶｄｄ又は０Ｖとな
って、トランスファゲート２のオン／オフを制御する。
この結果、トランスファゲート２は、０Ｖを出力する
か、またはＨｉ−Ｚ（ハイインピーダンス）状態にな
る。
ャージポンプが動作しない場合、それぞれの出力電圧は
０Ｖとなる。この時、電圧モードの切替信号ＨＶＯＮが
Ｌ（通常電圧モード）となり、２段目のレベルシフト回
路のｐチャネル型トランジスタのソースはＶｄｄにな
る。入力信号ＩＮの論理値に応じてレベルシフト回路の
各接続点Ａは、Ｖｄｄ又は０Ｖ（Ａの反転値Ａバーは０
Ｖ又はＶｄｄ）、出力信号ＬＳＯはＶｄｄ又は０Ｖとな
って、トランスファゲート２のオン／オフを制御する。
この結果、トランスファゲート２は、０Ｖを出力する
か、またはＨｉ−Ｚ（ハイインピーダンス）状態にな
る。
【００１３】このように、電圧モードの切替信号ＨＶＯ
Ｎ＝Ｈとして、２段目のレベルシフト回路の＋側の電源
電圧＝０Ｖとしているのは、レベルシフト回路を構成す
るトランジスタのＰＮ接合に過剰な電圧をかけないよう
にするためである。即ち、ＨＶＯＮ＝Ｌのとき、２段目
のレベルシフト回路は０〜Ｖｄｄの間で動作し、ＨＶＯ
Ｎ＝Ｈのとき、０〜−９Ｖの間で動作する。このため、
−９Ｖ〜Ｖｄｄの間で動作することがなくなり、２段目
のレベルシフト回路を構成するトランジスタの耐圧、即
ちトランジスタのＰＮ接合にかかる電圧を低く抑えるこ
とができる。
Ｎ＝Ｈとして、２段目のレベルシフト回路の＋側の電源
電圧＝０Ｖとしているのは、レベルシフト回路を構成す
るトランジスタのＰＮ接合に過剰な電圧をかけないよう
にするためである。即ち、ＨＶＯＮ＝Ｌのとき、２段目
のレベルシフト回路は０〜Ｖｄｄの間で動作し、ＨＶＯ
Ｎ＝Ｈのとき、０〜−９Ｖの間で動作する。このため、
−９Ｖ〜Ｖｄｄの間で動作することがなくなり、２段目
のレベルシフト回路を構成するトランジスタの耐圧、即
ちトランジスタのＰＮ接合にかかる電圧を低く抑えるこ
とができる。
【００１４】
【発明が解決しようとする課題】しかしながら、中間レ
ベルシフト回路の振幅をＶｄｄ〜−４Ｖとしていること
から、−４Ｖの中間電圧が必要になる。つまり、必要と
するのは０Ｖと−９Ｖであるが、一挙に０Ｖ〜−９Ｖへ
のスイッチングを行うことは不可能であるので、先ずＶ
ｄｄから−４Ｖに変換し、次に変換回路を経て０Ｖから
−９Ｖにすることで、必要とする接合耐圧レベルを下げ
ている。
ベルシフト回路の振幅をＶｄｄ〜−４Ｖとしていること
から、−４Ｖの中間電圧が必要になる。つまり、必要と
するのは０Ｖと−９Ｖであるが、一挙に０Ｖ〜−９Ｖへ
のスイッチングを行うことは不可能であるので、先ずＶ
ｄｄから−４Ｖに変換し、次に変換回路を経て０Ｖから
−９Ｖにすることで、必要とする接合耐圧レベルを下げ
ている。
【００１５】従って、Ｖｄｄから−４Ｖに変換するため
のレベルシフト回路が必要となってレベルシフト回路が
２段になると共に、−４Ｖを出力するための余計なチャ
ージポンプが必要になり、回路形成面積が広くなる上
に、消費電力も多くなってしまう。
のレベルシフト回路が必要となってレベルシフト回路が
２段になると共に、−４Ｖを出力するための余計なチャ
ージポンプが必要になり、回路形成面積が広くなる上
に、消費電力も多くなってしまう。
【００１６】本発明の目的は、余計なチャージポンプを
使わずトランジスタの耐圧レベルも低くて良い回路構成
のレベルシフト回路を備えた半導体装置を提供すること
にある。
使わずトランジスタの耐圧レベルも低くて良い回路構成
のレベルシフト回路を備えた半導体装置を提供すること
にある。
【００１７】
【課題を解決するための手段】上記目的を達成するた
め、本発明に係る半導体装置は、入力信号を入力する第
１導電型トランジスタ、およびこの第１導電型トランジ
スタからの出力信号を入力する第２導電型トランジスタ
から構成され、入力信号に応じて出力信号のレベルを制
御するレベルシフト回路を備えた半導体装置において、
前記レベルシフト回路は、第１導電型トランジスタの作
動を制御する制御手段と、前記第２導電型トランジスタ
に加わる電圧を緩和する電圧緩和手段とを有することを
特徴としている。
め、本発明に係る半導体装置は、入力信号を入力する第
１導電型トランジスタ、およびこの第１導電型トランジ
スタからの出力信号を入力する第２導電型トランジスタ
から構成され、入力信号に応じて出力信号のレベルを制
御するレベルシフト回路を備えた半導体装置において、
前記レベルシフト回路は、第１導電型トランジスタの作
動を制御する制御手段と、前記第２導電型トランジスタ
に加わる電圧を緩和する電圧緩和手段とを有することを
特徴としている。
【００１８】上記構成を有することにより、入力信号を
入力する第１導電型トランジスタの作動が制御手段によ
り制御され、この第１導電型トランジスタからの出力信
号が入力する第２導電型トランジスタに加わる電圧は、
電圧緩和手段により緩和される。このため、余計なチャ
ージポンプを使わずトランジスタの耐圧レベルも低くて
よい回路構成のレベルシフト回路とすることができる。
入力する第１導電型トランジスタの作動が制御手段によ
り制御され、この第１導電型トランジスタからの出力信
号が入力する第２導電型トランジスタに加わる電圧は、
電圧緩和手段により緩和される。このため、余計なチャ
ージポンプを使わずトランジスタの耐圧レベルも低くて
よい回路構成のレベルシフト回路とすることができる。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２０】［第１の実施の形態］図１は、本発明の第
１の実施の形態の半導体装置に係るレベルシフト回路の
回路図である。このレベルシフト回路は、負電源を必要
とする不揮発性半導体記憶装置などに用いられる回路で
あり、メモリセルの制御回路とチャージポンプ回路との
間に存在する。レベルシフト回路の出力によって、チャ
ージポンプ出力Ｖｎｃｐ（−９Ｖ）がトランスファゲー
トＮ１でオン・オフ制御される。
１の実施の形態の半導体装置に係るレベルシフト回路の
回路図である。このレベルシフト回路は、負電源を必要
とする不揮発性半導体記憶装置などに用いられる回路で
あり、メモリセルの制御回路とチャージポンプ回路との
間に存在する。レベルシフト回路の出力によって、チャ
ージポンプ出力Ｖｎｃｐ（−９Ｖ）がトランスファゲー
トＮ１でオン・オフ制御される。
【００２１】図１に示すように、ｎチャネル型トランジ
スタＮ１からなるトランスファゲートのオン・オフを制
御するレベルシフト回路１０は、電圧モードの切替信号
ＨＶＯＮ及び入力信号ＩＮが入力されるＮＡＮＤゲート
１１と、ＮＡＮＤゲート１１の出力と−９Ｖチャージポ
ンプからの出力Ｖｎｃｐとの間に直列に接続されたｐチ
ャネル型トランジスタＰ２、ｎチャネル型トランジスタ
Ｎ４、ｎチャネル型トランジスタＮ６と、電圧モードの
切替信号ＨＶＯＮ及びインバータゲート１２を介して入
力信号ＩＮが入力されるＮＡＮＤゲート１３と、ＮＡＮ
Ｄゲート１３の出力とチャージポンプ出力Ｖｎｃｐとの
間に直列に接続されたｐチャネル型トランジスタＰ３、
ｎチャネル型トランジスタＮ５、ｎチャネル型トランジ
スタＮ７とから構成されている。
スタＮ１からなるトランスファゲートのオン・オフを制
御するレベルシフト回路１０は、電圧モードの切替信号
ＨＶＯＮ及び入力信号ＩＮが入力されるＮＡＮＤゲート
１１と、ＮＡＮＤゲート１１の出力と−９Ｖチャージポ
ンプからの出力Ｖｎｃｐとの間に直列に接続されたｐチ
ャネル型トランジスタＰ２、ｎチャネル型トランジスタ
Ｎ４、ｎチャネル型トランジスタＮ６と、電圧モードの
切替信号ＨＶＯＮ及びインバータゲート１２を介して入
力信号ＩＮが入力されるＮＡＮＤゲート１３と、ＮＡＮ
Ｄゲート１３の出力とチャージポンプ出力Ｖｎｃｐとの
間に直列に接続されたｐチャネル型トランジスタＰ３、
ｎチャネル型トランジスタＮ５、ｎチャネル型トランジ
スタＮ７とから構成されている。
【００２２】ｎチャネル型トランジスタＮ４とｎチャネ
ル型トランジスタＮ６の直列接続点ｂ１は、ｎチャネル
型トランジスタＮ７のゲートに接続され、ｎチャネル型
トランジスタＮ５とｎチャネル型トランジスタＮ７の直
列接続点ｂ２は、ｎチャネル型トランジスタＮ６のゲー
トに接続されている。また、ｐチャネル型トランジスタ
Ｐ３とｎチャネル型トランジスタＮ５の直列接続点は、
ｎチャネル型トランジスタＮ１のゲートに接続される。
また、各トランジスタＰ２，Ｐ３，Ｎ４〜Ｎ７のバック
ゲートはソースに接続される。
ル型トランジスタＮ６の直列接続点ｂ１は、ｎチャネル
型トランジスタＮ７のゲートに接続され、ｎチャネル型
トランジスタＮ５とｎチャネル型トランジスタＮ７の直
列接続点ｂ２は、ｎチャネル型トランジスタＮ６のゲー
トに接続されている。また、ｐチャネル型トランジスタ
Ｐ３とｎチャネル型トランジスタＮ５の直列接続点は、
ｎチャネル型トランジスタＮ１のゲートに接続される。
また、各トランジスタＰ２，Ｐ３，Ｎ４〜Ｎ７のバック
ゲートはソースに接続される。
【００２３】ｐチャネル型トランジスタＰ２のゲートに
は入力信号ＩＮが、ｎチャネル型トランジスタＮ４のゲ
ートにはバイアス電圧Ｖｂｉａｓが、ｎチャネル型トラ
ンジスタＮ６のソースにはチャージポンプ出力Ｖｎｃｐ
がそれぞれ入力され、ｐチャネル型トランジスタＰ３の
ゲートには入力信号ＩＮがインバータゲート１２を介し
て、ｎチャネル型トランジスタＮ５のゲートにはバイア
ス電圧Ｖｂｉａｓが、ｎチャネル型トランジスタＮ７の
ソースにはチャージポンプ出力Ｖｎｃｐがそれぞれ入力
される。また、ｎチャネル型トランジスタＮ１のソース
にはチャージポンプ出力Ｖｎｃｐが入力され、ドレイン
から出力信号ＯＵＴが出力される。
は入力信号ＩＮが、ｎチャネル型トランジスタＮ４のゲ
ートにはバイアス電圧Ｖｂｉａｓが、ｎチャネル型トラ
ンジスタＮ６のソースにはチャージポンプ出力Ｖｎｃｐ
がそれぞれ入力され、ｐチャネル型トランジスタＰ３の
ゲートには入力信号ＩＮがインバータゲート１２を介し
て、ｎチャネル型トランジスタＮ５のゲートにはバイア
ス電圧Ｖｂｉａｓが、ｎチャネル型トランジスタＮ７の
ソースにはチャージポンプ出力Ｖｎｃｐがそれぞれ入力
される。また、ｎチャネル型トランジスタＮ１のソース
にはチャージポンプ出力Ｖｎｃｐが入力され、ドレイン
から出力信号ＯＵＴが出力される。
【００２４】図２は、図１のレベルシフト回路にＶｂｉ
ａｓを供給するＶｂｉａｓ生成回路の回路図である。図
２に示すように、Ｖｂｉａｓ生成回路１４は、Ｖｄｄと
接地電位の間に直列接続されたｐチャネル型トランジス
タＰ８、ｎチャネル型トランジスタＮ１０、ｎチャネル
型トランジスタＮ１１、及びＶｄｄとｎチャネル型トラ
ンジスタＮ１０のゲートの間に接続されたｐチャネル型
トランジスタＰ９から構成されている。
ａｓを供給するＶｂｉａｓ生成回路の回路図である。図
２に示すように、Ｖｂｉａｓ生成回路１４は、Ｖｄｄと
接地電位の間に直列接続されたｐチャネル型トランジス
タＰ８、ｎチャネル型トランジスタＮ１０、ｎチャネル
型トランジスタＮ１１、及びＶｄｄとｎチャネル型トラ
ンジスタＮ１０のゲートの間に接続されたｐチャネル型
トランジスタＰ９から構成されている。
【００２５】ｐチャネル型トランジスタＰ８のゲートは
接地電位とされ、ソースは電源電位Ｖｄｄとされ、ドレ
インはｎチャネル型トランジスタＮ１０のドレインと接
続される。ｎチャネル型トランジスタＮ１０のドレイン
はゲートに接続され、ソースはｎチャネル型トランジス
タＮ１１のドレインと接続される。ｎチャネル型トラン
ジスタＮ１１のソースは接地電位とされ、ｎチャネル型
トランジスタＮ１１のゲート及びｐチャネル型トランジ
スタＰ９のゲートには、電圧モードの切替信号ＨＶＯＮ
が入力される。ｎチャネル型トランジスタＮ１０のドレ
イン及びｐチャネル型トランジスタＰ９のドレインの電
位が、バイアス電圧Ｖｂｉａｓとして出力される。
接地電位とされ、ソースは電源電位Ｖｄｄとされ、ドレ
インはｎチャネル型トランジスタＮ１０のドレインと接
続される。ｎチャネル型トランジスタＮ１０のドレイン
はゲートに接続され、ソースはｎチャネル型トランジス
タＮ１１のドレインと接続される。ｎチャネル型トラン
ジスタＮ１１のソースは接地電位とされ、ｎチャネル型
トランジスタＮ１１のゲート及びｐチャネル型トランジ
スタＰ９のゲートには、電圧モードの切替信号ＨＶＯＮ
が入力される。ｎチャネル型トランジスタＮ１０のドレ
イン及びｐチャネル型トランジスタＰ９のドレインの電
位が、バイアス電圧Ｖｂｉａｓとして出力される。
【００２６】このＶｂｉａｓ生成回路１４において、電
圧モードの切替信号ＨＶＯＮがＬのとき、ｎチャネル型
トランジスタＮ１１はオフし、ｐチャネル型トランジス
タＰ９がオンするので、バイアス電圧ＶｂｉａｓはＶｄ
ｄとなる。一方、電圧モードの切替信号ＨＶＯＮがＨの
とき、ｐチャネル型トランジスタＰ９がオフして、ｎチ
ャネル型トランジスタＮ１０及びｎチャネル型トランジ
スタＮ１１がオンし、この電流で決まるｎチャネル型ト
ランジスタＮ１０の閾値の電圧（約Ｖｔｎ）がバイアス
電圧Ｖｂｉａｓとして出力される。このような回路構成
により、バイアス電圧Ｖｂｉａｓは電圧モードの切替信
号ＨＶＯＮによって制御され、Ｖｄｄ或いはほぼ閾値
（約Ｖｔｎ）に設定することができる。なお、ｐチャネ
ル型トランジスタＰ８の負荷駆動能力が大きい場合に
は、ｐチャネル型トランジスタＰ９を設けなくても、同
様な機能と動作を実現できる。
圧モードの切替信号ＨＶＯＮがＬのとき、ｎチャネル型
トランジスタＮ１１はオフし、ｐチャネル型トランジス
タＰ９がオンするので、バイアス電圧ＶｂｉａｓはＶｄ
ｄとなる。一方、電圧モードの切替信号ＨＶＯＮがＨの
とき、ｐチャネル型トランジスタＰ９がオフして、ｎチ
ャネル型トランジスタＮ１０及びｎチャネル型トランジ
スタＮ１１がオンし、この電流で決まるｎチャネル型ト
ランジスタＮ１０の閾値の電圧（約Ｖｔｎ）がバイアス
電圧Ｖｂｉａｓとして出力される。このような回路構成
により、バイアス電圧Ｖｂｉａｓは電圧モードの切替信
号ＨＶＯＮによって制御され、Ｖｄｄ或いはほぼ閾値
（約Ｖｔｎ）に設定することができる。なお、ｐチャネ
ル型トランジスタＰ８の負荷駆動能力が大きい場合に
は、ｐチャネル型トランジスタＰ９を設けなくても、同
様な機能と動作を実現できる。
【００２７】図３は、図１のレベルシフト回路の真理値
を表にした図である。このレベルシフト回路１０におい
て、電圧モードの切替信号ＨＶＯＮがＨ（高電圧モー
ド）の場合、−９Ｖチャージポンプが動作して、チャー
ジポンプ出力Ｖｎｃｐ（−９Ｖ）を出力し、バイアス電
圧Ｖｂｉａｓ（約Ｖｔｈ）が印加される。
を表にした図である。このレベルシフト回路１０におい
て、電圧モードの切替信号ＨＶＯＮがＨ（高電圧モー
ド）の場合、−９Ｖチャージポンプが動作して、チャー
ジポンプ出力Ｖｎｃｐ（−９Ｖ）を出力し、バイアス電
圧Ｖｂｉａｓ（約Ｖｔｈ）が印加される。
【００２８】入力信号ＩＮがＨの時、ｐチャネル型トラ
ンジスタＰ２のソース電位ａ１とｐチャネル型トランジ
スタＰ３のソース電位ａ２は、それぞれ０ＶとＶｄｄと
なり、ｐチャネル型トランジスタＰ２がオフ状態でｐチ
ャネル型トランジスタＰ３がオン状態となる。この結
果、ｐチャネル型トランジスタＰ３のドレインはＶｄｄ
になる。
ンジスタＰ２のソース電位ａ１とｐチャネル型トランジ
スタＰ３のソース電位ａ２は、それぞれ０ＶとＶｄｄと
なり、ｐチャネル型トランジスタＰ２がオフ状態でｐチ
ャネル型トランジスタＰ３がオン状態となる。この結
果、ｐチャネル型トランジスタＰ３のドレインはＶｄｄ
になる。
【００２９】また、ｐチャネル型トランジスタＰ３のド
レインがＶｄｄになると、ｎチャネル型トランジスタＮ
６はオンし、ｎチャネル型トランジスタＮ４のドレイン
は−９Ｖとなる。すると、ｎチャネル型トランジスタＮ
７はオフするので、ｎチャネル型トランジスタＮ５のド
レインはｐチャネル型トランジスタＰ３のドレイン電圧
Ｖｄｄのままである。
レインがＶｄｄになると、ｎチャネル型トランジスタＮ
６はオンし、ｎチャネル型トランジスタＮ４のドレイン
は−９Ｖとなる。すると、ｎチャネル型トランジスタＮ
７はオフするので、ｎチャネル型トランジスタＮ５のド
レインはｐチャネル型トランジスタＰ３のドレイン電圧
Ｖｄｄのままである。
【００３０】このため、レベルシフト回路１０からの出
力信号ＬＳＯはＶｄｄ、トランジスタＰ２とＮ４の直列
接続点出力であるＬＳＯの反転値（以後、ＬＳＯバーと
いう）は−９Ｖとなる。このとき、ｎチャネル型トラン
ジスタＮ４とｎチャネル型トランジスタＮ６の直列接続
点の電位ｂ１は−９Ｖとなり、ｎチャネル型トランジス
タＮ５とｎチャネル型トランジスタＮ７の直列接続点の
電位ｂ２は約０Ｖとなる。
力信号ＬＳＯはＶｄｄ、トランジスタＰ２とＮ４の直列
接続点出力であるＬＳＯの反転値（以後、ＬＳＯバーと
いう）は−９Ｖとなる。このとき、ｎチャネル型トラン
ジスタＮ４とｎチャネル型トランジスタＮ６の直列接続
点の電位ｂ１は−９Ｖとなり、ｎチャネル型トランジス
タＮ５とｎチャネル型トランジスタＮ７の直列接続点の
電位ｂ２は約０Ｖとなる。
【００３１】一方、入力信号ＩＮがＬの時は、ｐチャネ
ル型トランジスタＰ２のソース電位ａ１とｐチャネル型
トランジスタＰ３のソース電位ａ２は、それぞれＶｄｄ
と０Ｖとなり、ｐチャネル型トランジスタＰ２がオン状
態でｐチャネル型トランジスタＰ３がオフ状態となる。
この結果、ｐチャネル型トランジスタＰ２のドレインは
Ｖｄｄになる。
ル型トランジスタＰ２のソース電位ａ１とｐチャネル型
トランジスタＰ３のソース電位ａ２は、それぞれＶｄｄ
と０Ｖとなり、ｐチャネル型トランジスタＰ２がオン状
態でｐチャネル型トランジスタＰ３がオフ状態となる。
この結果、ｐチャネル型トランジスタＰ２のドレインは
Ｖｄｄになる。
【００３２】ｐチャネル型トランジスタＰ２のドレイン
がＶｄｄになると、ｎチャネル型トランジスタＮ７はオ
ンし、ｎチャネル型トランジスタＮ５のドレインは−９
Ｖとなる。すると、ｎチャネル型トランジスタＮ６はオ
フするので、ｎチャネル型トランジスタＮ４のドレイン
はｐチャネル型トランジスタＰ２のドレイン電圧Ｖｄｄ
のままである。
がＶｄｄになると、ｎチャネル型トランジスタＮ７はオ
ンし、ｎチャネル型トランジスタＮ５のドレインは−９
Ｖとなる。すると、ｎチャネル型トランジスタＮ６はオ
フするので、ｎチャネル型トランジスタＮ４のドレイン
はｐチャネル型トランジスタＰ２のドレイン電圧Ｖｄｄ
のままである。
【００３３】このため、レベルシフト回路１０からの出
力信号ＬＳＯは−９Ｖ、ＬＳＯバーはＶｄｄとなる。こ
のとき、ｎチャネル型トランジスタＮ４とｎチャネル型
トランジスタＮ６の直列接続点の電位ｂ１は約０Ｖ、ｎ
チャネル型トランジスタＮ５とｎチャネル型トランジス
タＮ７の直列接続点の電位ｂ２は−９Ｖとなる。
力信号ＬＳＯは−９Ｖ、ＬＳＯバーはＶｄｄとなる。こ
のとき、ｎチャネル型トランジスタＮ４とｎチャネル型
トランジスタＮ６の直列接続点の電位ｂ１は約０Ｖ、ｎ
チャネル型トランジスタＮ５とｎチャネル型トランジス
タＮ７の直列接続点の電位ｂ２は−９Ｖとなる。
【００３４】一方、電圧モードの切替信号ＨＶＯＮがＬ
（通常電圧モード）の場合、ＮＡＮＤゲート１１，１３
の出力ａ１，ａ２は、入力信号ＩＮの論理値によらずＶ
ｄｄになり、バイアス電圧ＶｂｉａｓはＶｄｄになり、
また、チャージポンプは作動せず、チャージポンプ出力
Ｖｎｃｐは０Ｖになる。この状態で、入力信号ＩＮがＨ
になると、トランジスタＰ２、Ｎ７はオフし、Ｐ３，Ｎ
６はオンするので、出力信号ＬＳＯはＶｄｄになる。逆
に、入力信号ＩＮがＬになると、トランジスタＰ２、Ｎ
７はオンし、Ｐ３，Ｎ６はオフするので、出力信号ＬＳ
Ｏは０Ｖになる。
（通常電圧モード）の場合、ＮＡＮＤゲート１１，１３
の出力ａ１，ａ２は、入力信号ＩＮの論理値によらずＶ
ｄｄになり、バイアス電圧ＶｂｉａｓはＶｄｄになり、
また、チャージポンプは作動せず、チャージポンプ出力
Ｖｎｃｐは０Ｖになる。この状態で、入力信号ＩＮがＨ
になると、トランジスタＰ２、Ｎ７はオフし、Ｐ３，Ｎ
６はオンするので、出力信号ＬＳＯはＶｄｄになる。逆
に、入力信号ＩＮがＬになると、トランジスタＰ２、Ｎ
７はオンし、Ｐ３，Ｎ６はオフするので、出力信号ＬＳ
Ｏは０Ｖになる。
【００３５】このように、レベルシフト回路１０からの
出力信号ＬＳＯは０ＶとＶｄｄの間で振幅し、入力信号
ＩＮの論理値Ｌ又はＨによって、トランスファゲートＮ
１の出力信号ＯＵＴはハイインピーダンス（Ｈｉ−Ｚ）
又は０Ｖとなる。
出力信号ＬＳＯは０ＶとＶｄｄの間で振幅し、入力信号
ＩＮの論理値Ｌ又はＨによって、トランスファゲートＮ
１の出力信号ＯＵＴはハイインピーダンス（Ｈｉ−Ｚ）
又は０Ｖとなる。
【００３６】これに対し、電圧モードの切替信号ＨＶＯ
ＮがＨ（高電圧モード）の場合、チャージポンプが作動
して、チャージポンプ出力Ｖｎｃｐが−９Ｖになり、ま
た、バイアス電圧Ｖｂｉａｓはｎチャネル型トランジス
タＮ４，Ｎ５の閾値に近い電圧（約Ｖｔｎ）となる。こ
の状態で、入力信号ＩＮがＬのとき、レベルシフト回路
１０の出力信号ＬＳＯが−９Ｖとなり、ｎチャネル型ト
ランジスタＮ７のソースとｐチャネル型トランジスタＰ
３の基板の間は９Ｖの電位差がある。入力信号ＩＮがＨ
のときは、そのまま逆になってレベルシフト回路１０の
出力信号ＬＳＯがＶｄｄとなる。
ＮがＨ（高電圧モード）の場合、チャージポンプが作動
して、チャージポンプ出力Ｖｎｃｐが−９Ｖになり、ま
た、バイアス電圧Ｖｂｉａｓはｎチャネル型トランジス
タＮ４，Ｎ５の閾値に近い電圧（約Ｖｔｎ）となる。こ
の状態で、入力信号ＩＮがＬのとき、レベルシフト回路
１０の出力信号ＬＳＯが−９Ｖとなり、ｎチャネル型ト
ランジスタＮ７のソースとｐチャネル型トランジスタＰ
３の基板の間は９Ｖの電位差がある。入力信号ＩＮがＨ
のときは、そのまま逆になってレベルシフト回路１０の
出力信号ＬＳＯがＶｄｄとなる。
【００３７】以上に説明したように、ＮＡＮＤゲート１
１，１３及びインバータゲート１２からなるバックゲー
ト制御手段により、入力信号に応じてｐチャネル型トラ
ンジスタＰ２，Ｐ３のソース及びバックゲート電位を制
御するようにしたので、トランジスタＰ２又はＰ３がオ
フしてドレインに−９Ｖが印加された状態でも、ソース
及びバックゲート電位は０Ｖとなる。逆に、トランジス
タＰ２又はＰ３がオンしたときには、ドレインとソース
間の電位差は約０Ｖである。つまり、ｐチャネル型トラ
ンジスタＰ２，Ｐ３のドレインとソース、バックゲート
間には最大でも９Ｖの電圧しかかからないので、耐圧の
低いトランジスタでレベルシフト回路を構成できる。
１，１３及びインバータゲート１２からなるバックゲー
ト制御手段により、入力信号に応じてｐチャネル型トラ
ンジスタＰ２，Ｐ３のソース及びバックゲート電位を制
御するようにしたので、トランジスタＰ２又はＰ３がオ
フしてドレインに−９Ｖが印加された状態でも、ソース
及びバックゲート電位は０Ｖとなる。逆に、トランジス
タＰ２又はＰ３がオンしたときには、ドレインとソース
間の電位差は約０Ｖである。つまり、ｐチャネル型トラ
ンジスタＰ２，Ｐ３のドレインとソース、バックゲート
間には最大でも９Ｖの電圧しかかからないので、耐圧の
低いトランジスタでレベルシフト回路を構成できる。
【００３８】更に、電圧を緩和するために、ｎチャネル
型トランジスタＮ４，Ｎ５からなる電圧緩和手段を設け
ているため、ｎチャネル型トランジスタＮ６，Ｎ７のド
レインにかかる最大電圧は、バイアス電圧Ｖｂｉａｓ−
Ｖｔｎ≒０Ｖとなる。トランジスタＮ６，Ｎ７のソース
とバックゲートは−９Ｖまたは０Ｖなので、トランジス
タＮ６またはＮ７がオフしても、ｎチャネル型トランジ
スタＮ６，Ｎ７のドレインとソース、バックゲート間に
は最大でも９Ｖの電圧しかかからない。このとき、ｎチ
ャネル型トランジスタＮ４又はＮ５のドレインとソー
ス、バックゲート間には最大でもＶｄｄの電位差しか生
じない。逆に、トランジスタＮ６又はＮ７がオンしたと
きには、ドレインとソース間の電位差は約０Ｖである。
従って、ｎチャネル型トランジスタＮ４，Ｎ５，Ｎ６，
Ｎ７は、耐圧の低いトランジスタで構成できる。
型トランジスタＮ４，Ｎ５からなる電圧緩和手段を設け
ているため、ｎチャネル型トランジスタＮ６，Ｎ７のド
レインにかかる最大電圧は、バイアス電圧Ｖｂｉａｓ−
Ｖｔｎ≒０Ｖとなる。トランジスタＮ６，Ｎ７のソース
とバックゲートは−９Ｖまたは０Ｖなので、トランジス
タＮ６またはＮ７がオフしても、ｎチャネル型トランジ
スタＮ６，Ｎ７のドレインとソース、バックゲート間に
は最大でも９Ｖの電圧しかかからない。このとき、ｎチ
ャネル型トランジスタＮ４又はＮ５のドレインとソー
ス、バックゲート間には最大でもＶｄｄの電位差しか生
じない。逆に、トランジスタＮ６又はＮ７がオンしたと
きには、ドレインとソース間の電位差は約０Ｖである。
従って、ｎチャネル型トランジスタＮ４，Ｎ５，Ｎ６，
Ｎ７は、耐圧の低いトランジスタで構成できる。
【００３９】このように、本実施の形態のレベルシフト
回路では、ｐチャネル型トランジスタにかかる電圧ａ１
（Ｖｄｄ，０Ｖ），ａ２（０Ｖ，Ｖｄｄ）、ｎチャネル
型トランジスタにかかる電圧ｂ１（約０Ｖ，−９Ｖ），
ｂ２（−９Ｖ，約０Ｖ）が低減できる（図３参照）。よ
って、レベルシフト回路１０からの出力の振幅はＶｄｄ
〜−９Ｖとなるが、レベルシフト回路１０を構成する各
トランジスタのＰＮ接合にかかる電圧は緩和されて最大
でも９Ｖ程度となり、接合耐圧レベルを下げることがで
きる。
回路では、ｐチャネル型トランジスタにかかる電圧ａ１
（Ｖｄｄ，０Ｖ），ａ２（０Ｖ，Ｖｄｄ）、ｎチャネル
型トランジスタにかかる電圧ｂ１（約０Ｖ，−９Ｖ），
ｂ２（−９Ｖ，約０Ｖ）が低減できる（図３参照）。よ
って、レベルシフト回路１０からの出力の振幅はＶｄｄ
〜−９Ｖとなるが、レベルシフト回路１０を構成する各
トランジスタのＰＮ接合にかかる電圧は緩和されて最大
でも９Ｖ程度となり、接合耐圧レベルを下げることがで
きる。
【００４０】従って、従来のように−４Ｖを出力する余
計なチャージポンプを使わず、レベルシフタを１段で構
成できることから、消費電力の削減が可能となる。しか
も、トランジスタの耐圧レベルが低くてよい回路構成の
レベルシフト回路１０により、トランスファーゲートの
スイッチングをすることができるので、トランジスタの
サイズを小さくでき、半導体装置のチップサイズを低減
できる。
計なチャージポンプを使わず、レベルシフタを１段で構
成できることから、消費電力の削減が可能となる。しか
も、トランジスタの耐圧レベルが低くてよい回路構成の
レベルシフト回路１０により、トランスファーゲートの
スイッチングをすることができるので、トランジスタの
サイズを小さくでき、半導体装置のチップサイズを低減
できる。
【００４１】［第２の実施の形態］図４は、本発明の第
２の実施の形態の半導体装置に係るレベルシフト回路の
回路図である。図４に示すように、レベルシフト回路１
５は、ｎチャネル型トランジスタＮ４とｎチャネル型ト
ランジスタＮ６の直列接続点の代わりに、ｐチャネル型
トランジスタＰ２とｎチャネル型トランジスタＮ４の直
列接続点がｎチャネル型トランジスタＮ７のゲートに接
続され、ｎチャネル型トランジスタＮ５とｎチャネル型
トランジスタＮ７の直列接続点の代わりに、ｐチャネル
型トランジスタＰ３とｎチャネル型トランジスタＮ５の
直列接続点がｎチャネル型トランジスタＮ６のゲートに
接続されている。その他の構成、作用及び効果は、第１
の実施の形態に示すレベルシフト回路１０と同様であ
り、レベルシフト回路１５の真理値も図３と同じであ
る。
２の実施の形態の半導体装置に係るレベルシフト回路の
回路図である。図４に示すように、レベルシフト回路１
５は、ｎチャネル型トランジスタＮ４とｎチャネル型ト
ランジスタＮ６の直列接続点の代わりに、ｐチャネル型
トランジスタＰ２とｎチャネル型トランジスタＮ４の直
列接続点がｎチャネル型トランジスタＮ７のゲートに接
続され、ｎチャネル型トランジスタＮ５とｎチャネル型
トランジスタＮ７の直列接続点の代わりに、ｐチャネル
型トランジスタＰ３とｎチャネル型トランジスタＮ５の
直列接続点がｎチャネル型トランジスタＮ６のゲートに
接続されている。その他の構成、作用及び効果は、第１
の実施の形態に示すレベルシフト回路１０と同様であ
り、レベルシフト回路１５の真理値も図３と同じであ
る。
【００４２】第１の実施の形態に示すレベルシフト回路
１０の場合、電圧モードの切替信号ＨＶＯＮ＝Ｌ，入力
信号ＩＮ＝Ｌの時、出力信号ＬＳＯ＝０Ｖとなるために
は、ｎチャネル型トランジスタＮ５とｎチャネル型トラ
ンジスタＮ７が共にオンしていなければならない。よっ
て、ｎチャネル型トランジスタＮ７のゲート電圧Ｖｇ
（Ｎ７）は、 Ｖｇ（Ｎ７）≒Ｖｂｉａｓ−Ｖｔｎ（Ｎ４）＝Ｖｄｄ−
Ｖｔｎ（Ｎ４）＞Ｖｔｎ（Ｎ７） つまり、Ｖｄｄ＞Ｖｔｎ（Ｎ４）＋Ｖｔｎ（Ｎ７）を満
たさなければならず、Ｖｔｎ（Ｎ４），Ｖｔｎ（Ｎ７）
が共に１Ｖ程度だとすれば、Ｖｄｄの下限は２Ｖ程度と
なり、低電圧動作には向かない。
１０の場合、電圧モードの切替信号ＨＶＯＮ＝Ｌ，入力
信号ＩＮ＝Ｌの時、出力信号ＬＳＯ＝０Ｖとなるために
は、ｎチャネル型トランジスタＮ５とｎチャネル型トラ
ンジスタＮ７が共にオンしていなければならない。よっ
て、ｎチャネル型トランジスタＮ７のゲート電圧Ｖｇ
（Ｎ７）は、 Ｖｇ（Ｎ７）≒Ｖｂｉａｓ−Ｖｔｎ（Ｎ４）＝Ｖｄｄ−
Ｖｔｎ（Ｎ４）＞Ｖｔｎ（Ｎ７） つまり、Ｖｄｄ＞Ｖｔｎ（Ｎ４）＋Ｖｔｎ（Ｎ７）を満
たさなければならず、Ｖｔｎ（Ｎ４），Ｖｔｎ（Ｎ７）
が共に１Ｖ程度だとすれば、Ｖｄｄの下限は２Ｖ程度と
なり、低電圧動作には向かない。
【００４３】しかしながら、本実施の形態のレベルシフ
ト回路１５は、図４に示すような回路構成にすること
で、電圧Ｎ＝Ｌの時のＶｇ（Ｎ７）のゲートはｐチャネ
ル型トランジスタＰ２を介してハイレベルが供給され、
その電圧はほぼ電源、ｎチャネル型トランジスタＮ５の
ゲートにはＶｂｉａｓとしてＶｄｄが供給される。よっ
て、ｎチャネル型トランジスタＮ７は、 Ｖｇ（Ｎ７）≒Ｖｄｄ＞Ｖｔｎ（Ｎ７） つまり、Ｖｄｄ＞Ｖｔｎ（Ｎ７）を満たせばよい。例え
ばＶｔｎ（Ｎ７）が１Ｖ程度だとすれば、Ｖｄｄは１．
５Ｖ程度となり、２Ｖ以下の低電圧でも動作が可能とな
る。
ト回路１５は、図４に示すような回路構成にすること
で、電圧Ｎ＝Ｌの時のＶｇ（Ｎ７）のゲートはｐチャネ
ル型トランジスタＰ２を介してハイレベルが供給され、
その電圧はほぼ電源、ｎチャネル型トランジスタＮ５の
ゲートにはＶｂｉａｓとしてＶｄｄが供給される。よっ
て、ｎチャネル型トランジスタＮ７は、 Ｖｇ（Ｎ７）≒Ｖｄｄ＞Ｖｔｎ（Ｎ７） つまり、Ｖｄｄ＞Ｖｔｎ（Ｎ７）を満たせばよい。例え
ばＶｔｎ（Ｎ７）が１Ｖ程度だとすれば、Ｖｄｄは１．
５Ｖ程度となり、２Ｖ以下の低電圧でも動作が可能とな
る。
【００４４】［第３の実施の形態］図５は、本発明の第
３の実施の形態に係る半導体装置のレベルシフト回路の
回路図である。図５に示すように、レベルシフト回路１
６は、バックゲート制御手段を、電圧モードの切替信号
ＨＶＯＮが入力するインバータゲート１７と、入力信号
ＩＮが入力するインバータゲート１８と、インバータゲ
ート１７の出力を第１の入力としインバータゲート１８
の出力を第２の入力とするＯＲゲート１９と、インバー
タゲート１７の出力を第１の入力とし入力信号ＩＮを第
２の入力とするＯＲゲート２０とで構成している。その
他の構成、作用及び効果は、第１の実施の形態に示すレ
ベルシフト回路１０と同様であり、レベルシフト回路１
６の真理値も図３と同じである。このように、バックゲ
ート制御手段は、必ずしもＮＡＮＤゲートで構成する必
要がない。
３の実施の形態に係る半導体装置のレベルシフト回路の
回路図である。図５に示すように、レベルシフト回路１
６は、バックゲート制御手段を、電圧モードの切替信号
ＨＶＯＮが入力するインバータゲート１７と、入力信号
ＩＮが入力するインバータゲート１８と、インバータゲ
ート１７の出力を第１の入力としインバータゲート１８
の出力を第２の入力とするＯＲゲート１９と、インバー
タゲート１７の出力を第１の入力とし入力信号ＩＮを第
２の入力とするＯＲゲート２０とで構成している。その
他の構成、作用及び効果は、第１の実施の形態に示すレ
ベルシフト回路１０と同様であり、レベルシフト回路１
６の真理値も図３と同じである。このように、バックゲ
ート制御手段は、必ずしもＮＡＮＤゲートで構成する必
要がない。
【００４５】図６は、高電圧が印加されるトランジスタ
の断面図である。上記各レベルシフト回路１０，１５，
１６を構成する各トランジスタの内、Ｎ１，Ｐ２，Ｐ
３，Ｎ４，Ｎ５，Ｎ６，Ｎ７、Ｎ１０の各トランジスタ
には、高電圧が印加される。図６に示すように、ｎチャ
ネル型トランジスタのバックゲートは、ディープウェル
によって基板と分離されるため、負電圧の印加が可能で
ある。
の断面図である。上記各レベルシフト回路１０，１５，
１６を構成する各トランジスタの内、Ｎ１，Ｐ２，Ｐ
３，Ｎ４，Ｎ５，Ｎ６，Ｎ７、Ｎ１０の各トランジスタ
には、高電圧が印加される。図６に示すように、ｎチャ
ネル型トランジスタのバックゲートは、ディープウェル
によって基板と分離されるため、負電圧の印加が可能で
ある。
【００４６】図７は、各実施の形態に示すレベルシフト
回路の応用分野であるフラッシュメモリのメモリセルを
表すシンボル図である。図８は、ＦＮ書込／ＦＮ消去方
式フラッシュメモリのモード毎電圧配置例を表にした図
である。
回路の応用分野であるフラッシュメモリのメモリセルを
表すシンボル図である。図８は、ＦＮ書込／ＦＮ消去方
式フラッシュメモリのモード毎電圧配置例を表にした図
である。
【００４７】図８に示すように、例えば、図７に示すメ
モリセルのコントロールゲートに印加すべき電圧の低レ
ベルについて比較すると、書込モード時＝−９Ｖ、消去
・読出モード時＝０Ｖとなっている。コントロールゲー
トの電位は、行選択信号を形成するロウデコーダによっ
て制御されており、ロウデコーダを動作させるために、
ロウデコーダの電源端子にモード毎に電圧を制御して与
える回路が必要になる。本願発明に係る各レベルシフト
回路１０，１５，１６の応用分野としては、例えば、ロ
ウデコーダの低電位側電源端子にモード毎に電圧を制御
して与えるものがある。
モリセルのコントロールゲートに印加すべき電圧の低レ
ベルについて比較すると、書込モード時＝−９Ｖ、消去
・読出モード時＝０Ｖとなっている。コントロールゲー
トの電位は、行選択信号を形成するロウデコーダによっ
て制御されており、ロウデコーダを動作させるために、
ロウデコーダの電源端子にモード毎に電圧を制御して与
える回路が必要になる。本願発明に係る各レベルシフト
回路１０，１５，１６の応用分野としては、例えば、ロ
ウデコーダの低電位側電源端子にモード毎に電圧を制御
して与えるものがある。
【００４８】以上説明した実施の形態では、電源電圧Ｖ
ｄｄが正極性で、トランスファゲートで負極性の電圧を
オン・オフする場合を例に説明したが、電源電圧Ｖｄｄ
が負極性で、トランスファゲートで正極性の電圧をオン
・オフする場合にも適用できる。
ｄｄが正極性で、トランスファゲートで負極性の電圧を
オン・オフする場合を例に説明したが、電源電圧Ｖｄｄ
が負極性で、トランスファゲートで正極性の電圧をオン
・オフする場合にも適用できる。
【００４９】
【発明の効果】以上説明したように、本発明によれば、
入力信号が入力される第１導電型トランジスタは、バッ
クゲート制御手段によりドレインとソース又はバックゲ
ート間の電位差が低減される。また、第２導電型トラン
ジスタは、電圧緩和手段により、ドレインとソース又は
バックゲート間の電位差が低減される。このため、トラ
ンジスタの耐圧レベルが低くてよい。
入力信号が入力される第１導電型トランジスタは、バッ
クゲート制御手段によりドレインとソース又はバックゲ
ート間の電位差が低減される。また、第２導電型トラン
ジスタは、電圧緩和手段により、ドレインとソース又は
バックゲート間の電位差が低減される。このため、トラ
ンジスタの耐圧レベルが低くてよい。
【００５０】さらに、余計なチャージポンプや、中間レ
ベルシフト回路を使わずにレベルシフト回路を１段で構
成できることから、回路構成や消費電力の削減が可能と
なる。しかも、低耐圧のトランジスタで構成したレベル
シフト回路により、電源電圧とは逆極性の高電圧をトラ
ンスファーゲートでスイッチングすることができる。
ベルシフト回路を使わずにレベルシフト回路を１段で構
成できることから、回路構成や消費電力の削減が可能と
なる。しかも、低耐圧のトランジスタで構成したレベル
シフト回路により、電源電圧とは逆極性の高電圧をトラ
ンスファーゲートでスイッチングすることができる。
【図１】本発明の第１の実施の形態に係る半導体装置の
レベルシフト回路の回路図である。
レベルシフト回路の回路図である。
【図２】図１のレベルシフト回路にＶｂｉａｓを供給す
るＶｂｉａｓ生成回路の回路図である。
るＶｂｉａｓ生成回路の回路図である。
【図３】図１のレベルシフト回路の真理値を表にした図
である。
である。
【図４】本発明の第２の実施の形態に係る半導体装置の
レベルシフト回路の回路図である。
レベルシフト回路の回路図である。
【図５】本発明の第３の実施の形態に係る半導体装置の
レベルシフト回路の回路図である。
レベルシフト回路の回路図である。
【図６】高電圧が印加されるトランジスタの断面図であ
る。
る。
【図７】各実施の形態に示すレベルシフト回路の応用分
野であるフラッシュメモリのメモリセルを表すシンボル
図である。
野であるフラッシュメモリのメモリセルを表すシンボル
図である。
【図８】ＦＮ書込／ＦＮ消去方式フラッシュメモリのモ
ード毎電圧配置例を表にした図である。
ード毎電圧配置例を表にした図である。
【図９】従来の半導体装置の制御回路の回路図である。
【図１０】図９の制御回路の真理値を表にした図であ
る。
る。
１０，１５，１６ レベルシフト回路 １１，１３ ＮＡＮＤゲート １２，１７，１８ インバータゲート １４ Ｖｂｉａｓ生成回路 １９，２０ ＯＲゲート ＨＶＯＮ 高電圧モードの切替信号ＨＶＯＮ ＩＮ 入力信号 Ｎ１，Ｎ４，Ｎ５，Ｎ６，Ｎ７，Ｎ１０，Ｎ１１ ｎチ
ャネル型トランジスタ ＯＵＴ 出力信号 Ｐ２，Ｐ３，Ｐ８，Ｐ９ ｐチャネル型トランジスタ Ｖｂｉａｓ バイアス電圧 Ｖｎｃｐ −９Ｖチャージポンプ出力
ャネル型トランジスタ ＯＵＴ 出力信号 Ｐ２，Ｐ３，Ｐ８，Ｐ９ ｐチャネル型トランジスタ Ｖｂｉａｓ バイアス電圧 Ｖｎｃｐ −９Ｖチャージポンプ出力
Claims (8)
- 【請求項１】入力信号を入力する第１導電型トランジス
タ、およびこの第１導電型トランジスタからの出力信号
を入力する第２導電型トランジスタから構成され、入力
信号に応じて出力信号のレベルを制御するレベルシフト
回路を備えた半導体装置において、 前記レベルシフト回路は、第１導電型トランジスタの作
動を制御する制御手段と、前記第２導電型トランジスタ
に加わる電圧を緩和する電圧緩和手段とを有することを
特徴とする半導体装置。 - 【請求項２】前記出力信号は前記入力信号に応じて前記
入力信号と同一極性または逆極性の電圧となることを特
徴とする請求項１に記載の半導体装置。 - 【請求項３】前記制御手段は、入力信号に応じて第１導
電型トランジスタのソースおよびバックゲート電圧を制
御することを特徴とする請求項１または２に記載の半導
体装置。 - 【請求項４】前記制御手段は、第１導電型トランジスタ
が非導通状態のとき第１導電型トランジスタのドレイン
とソースまたはバックゲート間電圧を少なくするように
制御することを特徴とする請求項１から３のいずれかに
記載の半導体装置。 - 【請求項５】前記制御手段は、第１導電型トランジスタ
のゲートとソースとを異なる論理レベルとすることを特
徴とする請求項１から４のいずれかに記載の半導体装
置。 - 【請求項６】前記制御手段は、通常電圧の動作モードの
とき電源電圧を出力し、高電圧の動作モードのとき、入
力信号を反転した信号を出力することを特徴とする請求
項１〜５のいずれかに記載の半導体装置。 - 【請求項７】前記電圧緩和手段は、第２導電型トランジ
スタにより構成され、入力信号とは逆極性の電源に接続
される第２導電型トランジスタと出力端子の間に接続さ
れることを特徴とする請求項１に記載の半導体装置。 - 【請求項８】前記電圧緩和手段の第２導電型トランジス
タのゲートは、通常電圧または高電圧の何れかの動作モ
ードに応じた異なる電圧でバイアスされることを特徴と
する請求項７に記載の半導体装置。
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|---|---|---|---|---|
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Families Citing this family (18)
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|---|---|---|---|---|
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| JP2001356741A (ja) * | 2000-06-14 | 2001-12-26 | Sanyo Electric Co Ltd | レベルシフタ及びそれを用いたアクティブマトリクス型表示装置 |
| US6385099B1 (en) * | 2001-03-16 | 2002-05-07 | Intel Corpration | Reducing level shifter standby power consumption |
| US6882200B2 (en) * | 2001-07-23 | 2005-04-19 | Intel Corporation | Controlling signal states and leakage current during a sleep mode |
| GB0121013D0 (en) | 2001-08-30 | 2001-10-24 | Micron Technology Inc | Combined dynamic logic gate and level shifter and method employing same |
| JP2003243538A (ja) * | 2002-02-12 | 2003-08-29 | Hitachi Ltd | 半導体集積回路装置 |
| US6580307B1 (en) * | 2002-06-26 | 2003-06-17 | Ememory Technology Inc. | Level shift circuit without junction breakdown of transistors |
| JP4042627B2 (ja) * | 2003-05-20 | 2008-02-06 | ソニー株式会社 | 電源電圧変換回路およびその制御方法、ならびに表示装置および携帯端末 |
| JP4800781B2 (ja) * | 2006-01-31 | 2011-10-26 | セイコーインスツル株式会社 | 電圧レベルシフト回路、および半導体集積回路 |
| US7358790B2 (en) * | 2006-02-17 | 2008-04-15 | Himax Technologies Limited | High performance level shift circuit with low input voltage |
| DE602006016230D1 (de) * | 2006-03-17 | 2010-09-30 | St Microelectronics Srl | Mit Niederspannungstransistoren implementierter Pegelschieber für eine Halbleiterspeichervorrichtung |
| US7605633B2 (en) * | 2007-03-20 | 2009-10-20 | Kabushiki Kaisha Toshiba | Level shift circuit which improved the blake down voltage |
| US7679418B2 (en) * | 2007-04-27 | 2010-03-16 | Mosaid Technologies Incorporated | Voltage level shifter and buffer using same |
| EP2179507A1 (en) | 2007-08-13 | 2010-04-28 | Nxp B.V. | Level shifter circuit |
| US7782116B2 (en) * | 2008-09-05 | 2010-08-24 | Fairchild Semiconductor Corporation | Power supply insensitive voltage level translator |
| KR101497542B1 (ko) * | 2008-10-21 | 2015-03-02 | 삼성전자주식회사 | 반도체 소자의 동작 방법 |
| JP5537099B2 (ja) * | 2009-09-08 | 2014-07-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4689504A (en) * | 1985-12-20 | 1987-08-25 | Motorola, Inc. | High voltage decoder |
| JPH01226218A (ja) * | 1988-03-07 | 1989-09-08 | Canon Inc | レベルシフト用集積回路 |
| EP0703665B1 (en) * | 1994-09-21 | 2003-06-11 | NEC Electronics Corporation | Voltage level shift circuit |
| US5619150A (en) * | 1995-07-07 | 1997-04-08 | Micron Quantum Devices, Inc. | Switch for minimizing transistor exposure to high voltage |
| KR100405814B1 (ko) * | 1995-09-21 | 2004-03-26 | 마츠시타 덴끼 산교 가부시키가이샤 | 출력회로 |
| JP2803624B2 (ja) * | 1996-03-29 | 1998-09-24 | 日本電気株式会社 | レベルシフト回路 |
| US5933043A (en) * | 1996-10-22 | 1999-08-03 | Kabushiki Kaisha Toshiba | High speed level shift circuit |
| JP4074690B2 (ja) * | 1997-09-17 | 2008-04-09 | 株式会社ルネサステクノロジ | 電圧レベル変換回路 |
-
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006509327A (ja) * | 2002-12-06 | 2006-03-16 | サンディスク コーポレイション | 電流が制限されるラッチ |
| JP2013257938A (ja) * | 2006-09-13 | 2013-12-26 | Mosaid Technologies Inc | フラッシュのマルチレベル閾値分布方式 |
| JP2019169233A (ja) * | 2015-01-21 | 2019-10-03 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | 相補的電圧源を使用した分割ゲートフラッシュメモリシステム |
| CN113241100A (zh) * | 2015-01-21 | 2021-08-10 | 硅存储技术公司 | 使用互补电压电源的分裂栅闪存系统 |
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