JPH11274413A

JPH11274413A - 演算回路

Info

Publication number: JPH11274413A
Application number: JP10337800A
Authority: JP
Inventors: Kazutaka Obara; 一剛小原
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1995-05-26
Filing date: 1998-11-27
Publication date: 1999-10-08

Abstract

(57)【要約】【課題】高速に動作し且つ低消費電力な演算回路を提
供する。【解決手段】演算回路において、複数の論理積回路９
０と、複数のハーフアダーＨＡと、複数のフルアダーＦ
Ａとがアレイ状に配置され、最後段に多ビットのアダー
９１が配置される。最後段のアダー９１は３Ｖの高電圧
源で駆動され、他は２Ｖの低電圧源で駆動される。最後
段のアダー９１の前段には、レベル変換回路９２が配置
される。このレベル変換回路９２は、前段のアダーから
入力される信号の低電圧のレベルを高電圧のレベルに変
換する。最後段のアダー９１が高電圧で動作するので、
高速化が図られる。また、他は低電圧で動作するので、
低消費電力である。しかも、レベル変換回路９２が最後
段のアダー９１の前段に配置されるので、入力側に近い
部分にレベル変換回路を配置する場合に比して、レベル
変換回路の個数が少なくて済み、回路規模が小さくな
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は演算回路に関し、詳
しくは、高速に動作する演算回路を低消費電力で且つ小
さな回路規模で提供するための改良に関する。

【０００２】

【従来の技術】今日、半導体集積回路の設計において
は、開発対象の半導体集積回路をレジスタトランスファ
ーレベル（以下、ＲＴＬと記す）の機能記述により表現
し、このＲＴＬ記述を用いて論理合成することにより、
開発対象の半導体集積回路を生成するトップダウン設計
が採用されている。

【０００３】図２９は従来のＲＴＬ記述、図３０は前記
ＲＴＬ記述を用いて論理合成により生成された論理回路
（半導体集積回路）を示す。

【０００４】図２９のＲＴＬ記述は、複数のレジスタ間
のデータ転送を機能レベルで明確に規定した記述であ
る。同図のＲＴＬ記述において、r1,r2,r3,r4 はレジス
タ、func1,func2,func3,func4 は前記レジスタ間の組合
せ回路の機能の記述、assign文とalways文は各レジスタ
と各組合せ回路との接続関係を記述したものである。

【０００５】図２９のＲＴＬ記述から論理を合成する場
合、面積又は速度の制約条件を与えることにより、面積
と速度のトレードオフの曲線上で回路が決定する。

【０００６】前記ＲＴＬ記述から生成された図３０に示
す論理回路において、101 ，103 ，105,及び107 は前記
ＲＴＬ記述に明示されたレジスタr1,r2,r3,r4 が論理合
成によりマッピングされたフリップフロップ回路であっ
て、前記図２９のＲＴＬ記述に明示されたレジスタr1,r
2,r3,r4 に直接対応する。108 はクロックバッファ、10
0 ，102 ，104 及び106 は図２９のＲＴＬ記述のfunc1,
func2,func3,func4 に対応する組合せ回路である。前記
組合せ回路100 ，102 ，104 及び106 は、図２９のＲＴ
Ｌの機能記述から面積と速度とのトレードオフの曲線上
の１つの回路としてマッピングされたものである。

【０００７】

【発明が解決しようとする課題】ところで、半導体集積
回路の消費電力Ｐは、動作周波数をｆ、負荷容量をＣ、
電圧をＶとすると［式１］の通り、［式１］Ｐ＝ｆ x Ｃ x Ｖ^２で示される。従って、半導体集積回路の消費電力を低減
するには、動作周波数の低下、負荷容量の低下、又は電
源電圧の低下の３方法があり、電源電圧の低下による場
合の低減効果が最も大きい。

【０００８】しかしながら、電源電圧を低く設定する
と、論理回路を構成する多数のパスの中で最大遅延時間
を持つクリティカルパスの遅延時間も増大する。

【０００９】そこで、例えば特開平５−２９９６２４号
公報に開示される技術、即ち、多数の論理ゲートのうち
低速動作で足りる論理ゲートを低電圧源により駆動し、
他の高速動作が必要な論理ゲートを高電圧源により駆動
する技術を利用して、前記クリティカルパスを構成する
論理ゲートのみを高電圧源で駆動し、他の論理ゲートを
低電圧源で駆動し、これによりクリティカルパスの最大
遅延時間の増大を招かずに半導体集積回路全体の消費電
流を低電圧電源の使用により低減して、低消費電力化を
図ることが考えられる。しかし、この考えでは、次の欠
点が生じる。

【００１０】前記欠点の詳細は次の通りである。前記の
ように低電圧源で駆動される低速動作型の論理ゲートか
ら、高電圧源で駆動される高速動作型の論理ゲートにデ
ータを伝達する場合には、例えば特開平５−６７９６３
号公報に開示されるように、その２つの論理ゲートの間
に、低電圧源で駆動される論理ゲートの出力レベルを高
く変換するレベル変換回路を配置する必要がある。しか
し、前記図３０に示す各々の組合せ回路は、例えば図３
１又は図３２に示すような多数の論理ゲートにより構成
される回路であるため、この各図の組合せ回路において
クリティカルパスが図中太線で示すパスであると仮定す
ると、このクリティカルパスを高電圧源で駆動するには
各図中記号〇で示す複数の位置（この位置の数は図３１
では８箇所、図３２では１２箇所である）にレベル変換
回路を要すると判断し且つ配置する必要がある。集積度
の高い半導体集積回路では、組合せ回路の数は極めて多
数であると共に各組合せ回路を構成する論理ゲートの数
も極めて多い。従って、このような集積度の高い半導体
集積回路では、クリティカルパスを持つ１つの組合せ回
路においてレベル変換回路を要する位置の数は多数とな
り、またクリティカルパスを持つ組合せ回路の数も多い
ため、半導体集積回路の全体でレベル変換回路を要する
位置の数は膨大な数となる。その結果、集積度の高い半
導体集積回路の設計では、極く一部に限定した組合せ回
路で前記のようにレベル変換回路を要する位置を判断し
且つ配置することは可能であるが、半導体集積回路の全
体では前記レベル変換回路の配置位置の判断が繁雑で煩
わしく、また長時間を要し、設計が困難になる欠点があ
る。

【００１１】従って、半導体集積回路の設計方法におい
ては、開発の対象とする半導体集積回路の各組合せ回路
のクリティカルパスの遅延時間の増大を招かずに、低消
費電力な半導体集積回路を簡易に設計できる方法、及び
そのようなクリティカルパスの遅延時間の増大が無く且
つ低消費電力な半導体集積回路を提供することが望まれ
る。

【００１２】

【課題を解決するための手段】そこで、本発明者は、次
の点に着目した。即ち、第１に、半導体集積回路は、前
記図３０に示す通り、多数のレジスタと、その各レジス
タ間に位置する多数の組合せ回路とから成るので、レジ
スタにレベル変換回路を配置すれば、複数の組合せ回路
にはその内部の各所，即ちクリティカルパスを高電源で
駆動する場合にレベル変換回路を要する複数の位置に、
各々レベル変換回路を配置する必要が無く、レベル変換
回路の配置位置数が少なく低減できること、第２に、前
記の通りレジスタにレベル変換回路を配置すれば、この
レベル変換回路からデータが伝達される組合せ回路で
は、仮にその組合せ回路の全体を高電源で駆動しても、
半導体集積回路では、クリティカルパスに存在する論理
ゲートの数は、集積回路全体を構成する論理ゲートの数
の約５％程度である統計からすると、クリティカルパス
を持つ組合せ回路の組合せ回路全体に対する割合は少な
く、従ってクリティカルパスを持つ組合せ回路全体を高
電源で駆動してもさほど消費電力の増大を招かないこ
と、第３に、クリティカルパスの最大遅延時間は設計上
の遅延上限値以下に制限されれば十分である関係上、ク
リティカルパスを持つ組合せ回路全体を高電源で駆動し
なくても、その一部のみを高電源で駆動すれば、クリテ
ィカルパスの最大遅延時間が短縮されて設計上の遅延上
限値以下に制限できて、消費電力の増大を小さく抑制で
きることに着目した。

【００１３】以上の点から、本願発明者は、半導体集積
回路の設計方法として、原則としてレジスタのみにレベ
ル変換回路を配置すると共に、クリティカルパスを持つ
組合せ回路の一部のみを高電源で駆動する構成を採用す
ることを考えるに至った。

【００１４】更に、本願発明者は、以上の考えを演算回
路にも応用して、演算回路を高電圧源と低電圧源の２電
源を用いて駆動される演算回路を構成することを考え
た。

【００１５】即ち、本発明の目的は、高速に動作する演
算回路を、低消費電力で且つ小さい回路規模で提供する
ことにある。

【００１６】以上の目的を達成するため、本発明では、
演算回路において、必要とするレベル変換回路の個数を
考慮して、高電圧源で駆動される部分を特定する。

【００１７】即ち、請求項１記載の発明の演算回路は、
一列に配置された所定個の演算素子を一段として、この
一列の演算素子が複数段配置され、最前段の演算素子は
外部から信号を受け、前記最前段の演算素子を除く各段
の演算素子は、前段に位置する演算素子からの出力を受
け、最後段の演算素子は演算結果を外部出力する演算回
路において、前記最後段の演算素子は高電圧源を電圧源
とし、前記最後段の演算素子を除く演算素子は低電圧源
を電圧源とし、前記最後段の演算素子とその前段の演算
素子との間には、前記高電圧源を電圧源とし且つ前記最
後段の演算素子の前段に位置する演算素子からの低電圧
の出力信号を前記高電圧源の高電圧を持つ出力信号にレ
ベル変換するレベル変換回路が配置されることを特徴と
する。

【００１８】また、請求項２記載の発明は、前記請求項
１記載の演算回路において、演算回路は、複数個の加算
素子を有する加算器であることを特徴とする。

【００１９】また、請求項３記載の発明は、前記請求項
１記載の演算回路において、演算回路は、複数個の論理
積回路と複数個のアダーとがアレイ状に配置され、最下
段に多ビットのアダーが配置されたキャリーセーブ方式
の並列乗算器であることを特徴とする。

【００２０】以上の構成により、請求項１ないし請求項
３記載の発明の演算回路は、最後部の演算素子のみが高
電圧源で駆動されるので、入力側に近い部分に位置する
複数の演算素子を高電圧源で駆動する場合に比して、低
消費電力である。しかも、レベル変換回路は、前記最後
部の演算素子の前段に配置するのみであるので、入力側
に近い部分に位置する複数の演算素子の前段に各々レベ
ル変換回路を配置する場合に比して、レベル変換回路の
個数が少くて済む。

【００２１】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基いて説明するが、その前に、本願発明の基礎となる
考えを具体例を挙げて説明する。

【００２２】図１は半導体集積回路を備えた画像処理装
置Ａの全体構成を示す。同図において、１０は外部から
の信号をアナログ／デジタル変換するＡ／Ｄ変換器、１
１は汎用のＤＲＡＭ、１２は半導体集積回路であり前記
ＤＲＡＭ１１からデータを取出し又はデータを記憶させ
つつ画像処理を行う第１の半導体集積回路、１３は前記
第１の半導体集積回路１２を制御する汎用の制御用マイ
クロコンピュータ、１４は前記第１の半導体集積回路１
２から信号を受けて更に画像処理を行う第２の半導体集
積回路である。

【００２３】また、１５は外部に配置された例えば３Ｖ
の高電圧源、１６は同様に外部配置された例えば２Ｖの
低電圧源である。同図の画像処理装置Ａは、前記高電圧
源１５に接続された高電圧配線１７と、前記低電圧源１
６に接続された低電圧配線１８とを有する。画像処理装
置Ａの低消費電力化を図るために低電圧源１６は画像処
理用の第１及び第２の半導体集積回路１２、１４の電圧
源として使用され、低電圧配線１８の低電圧が第１及び
第２の半導体集積回路１２、１４のみに供給される。一
方、高電圧配線１７の高電圧は他の汎用の回路１０、１
１、１３に供給される。各回路１０〜１４間のインター
フェイス電圧を高電圧にする必要から、高電圧配線１７
の高電圧は画像処理用の２個の半導体集積回路１２、１
４にも供給される。

【００２４】前記低電圧源１６は高電圧配線１７の電圧
を内部トランジスターでその閾値電圧分だけ降圧した内
部低電圧源としてもよい。その構成は例えば特開平４−
９６３６９号公報に記載されるので、その詳細は省略す
る。この場合、外部に配置した低電圧源１６は不要であ
る。

【００２５】前記画像処理用の第１の半導体集積回路１
２の内部構成を図２に示す。同図において、２０はチッ
プ、２１…は前記チップ２０の外周に複数配置された入
力／出力パッド、２２は前記複数の入力／出力パッド２
１…の配置領域を除いた内部コア部であって、前記内部
コア部２２には５個の機能ブロックＡ〜Ｅが設けられて
いる。前記機能ブロックＡ〜Ｄは各々異なる演算処理を
行う演算処理回路であり、機能ブロックＥは例えばROM
，RAM 等の小容量のメモリセル部である。

【００２６】本発明の基礎となる考えは、前記画像処理
用の第１の半導体集積回路１２において、前記内部コア
部２２内の前記メモリセル部より成る機能ブロックＥ以
外の機能ブロックＡ〜Ｄに対して適用される。

【００２７】図３は、前記第１の半導体集積回路１２の
任意の１つの機能ブロック（例えばＡ）の論理回路図を
示す。

【００２８】同図の機能ブロック（半導体集積回路の一
部）は、前記図２９のＲＴＬ記述から論理合成した論理
回路を示す。同図において、２、４，６及び８は、各々
前記図２９のＲＴＬ記述のレジスタｒ１、ｒ２、ｒ３、
ｒ４を構成するフリップフロップ回路である。この各レ
ジスタｒ１〜ｒ４は、コンピュータのパイプライン処理
回路の一部を構成するレジスタ等、種々のレジスタに適
用される。また、１、３、５及び７は各々前記図２９の
ＲＴＬ記述の組合せ回路ｆｕｎｃ１、ｆｕｎｃ２、ｆｕ
ｎｃ３及びｆｕｎｃ４を構成し各レジスタｒ１〜ｒ４の
間又は前段に位置する組合せ回路である。図３では、説
明を簡単にするため、各組合せ回路の出力は次段のフリ
ップフロップ回路のみに入力されるが、他の組合せ回路
に信号を転送する場合もある。

【００２９】前記フリップフロップ回路２、６及び８は
前記２Ｖの低電圧源１６を電圧源とする２Ｖ系であり、
残るフリップフロップ回路４は、２Ｖの低電圧源１６及
び３Ｖの高電圧源１５の両電源を電圧源とする２Ｖ／３
Ｖ系である。前記２Ｖ／３Ｖ系のフリップフロップ回路
４は後述するようにレベル変換回路を有し、２Ｖ系のフ
リップフロップ回路２、６及び８はレベル変換回路を有
しない。更に、前記組合せ回路１、３及び７は、２Ｖの
低電圧源１６を電圧源とする２Ｖ系の組合せ回路（第１
の組合せ回路）より成り、残る組合せ回路５は、高速動
作の要求から、その前部が３Ｖの高電圧電源１５を電圧
源とする３Ｖ系の組合せ回路（第２の組合せ回路）より
成り、その後部が２Ｖの低電圧源１６を電圧源とする２
Ｖ系の組合せ回路（第１の組合せ回路）より成る。

【００３０】加えて、９は２Ｖの低電圧源１６を電圧源
とする２Ｖ系のクロックバッファ（クロック供給手段）
であって、前記４個のフリップフロップ回路２、４、
６、８にクロックを供給する。

【００３１】前記２Ｖ系のレベル変換回路を有しないフ
リップフロップ回路２、６、８の構成は図４に示され
る。同図において、３０は１つの外部信号Ｄを受けるマ
スタラッチ、３１は前記マスタラッチ３０の出力側に直
列接続され且つ相補の２つの信号を出力するスレーブラ
ッチであって、この直列接続されたマスタラッチ３０及
びスレーブラッチ３１によりデータ一時記憶部３６を構
成する。前記各ラッチ３０、３１は各々インバータ３４
ａ、３４ｂを内蔵する。３２は前記スレーブラッチ３１
の出力側に接続された出力バッファ、３３は外部から入
力されるクロックCLK から相補の内部クロックCK，NCK
を生成する内部クロック生成回路（クロック供給手段）
であって、これ等の回路３０〜３３は２Ｖの低電圧源１
６を電圧源とする２Ｖ系である。

【００３２】前記２Ｖ／３Ｖ系のレベル変換回路を有す
るフリップフロップ回路４の構成は図５に示される。同
図のフリップフロップ回路４は、前記図４に示した２Ｖ
系のフリップフロップ回路２と同一構成の直列接続され
たマスタラッチ３０及びスレーブラッチ３１と、内部ク
ロック生成回路３３とを備えると共に、３Ｖの高電圧源
１５を電圧源とする出力バッファー３４と、前記スレー
ブラッチ３１と前記出力バッファ３４の間に介在された
レベル変換回路３５とを備える。前記レベル変換回路３
５は、２Ｖ／３Ｖ系であって、２Ｖ系のスレーブラッチ
３１の相補の信号間の電位差は低電圧（２Ｖ）である
が、この低電圧信号を入力し、この低電圧信号を、その
相補の信号間の電位差が高電圧（３Ｖ）である高電圧信
号にレベル変換して出力する機能を有する。

【００３３】前記レベル変換回路３５の具体的構成を図
６（ａ）及び（ｂ）に示す。同図（ａ）のレベル変換回
路３５において、４０及び４１はＰＭＯＳ型トランジス
タ、４２及び４３はＮＭＯＳ型トランジスタであって、
一方のＰＭＯＳ型トランジスタ４０と一方のＮＭＯＳ型
トランジスタ４２とは直列接続され、また他方のＰＭＯ
Ｓ型トランジスタ４１と他方のＮＭＯＳ型トランジスタ
４３とは直列接続され、この双方の直列回路は各々３Ｖ
の高電圧源１５と接地との間に配置される。前記一方の
ＰＭＯＳ型トランジスタ４０のゲートは、直列接続され
ない側のＮＭＯＳ型トランジスタ４３のドレインに、他
方のＰＭＯＳ型トランジスタ４１のゲートはＮＭＯＳ型
トランジスタ４２のドレインに接続される。相補の出力
は各ＮＭＯＳ型トランジスタ４２、４３のドレインから
取り出される。

【００３４】前記の構成により、ＰＭＯＳ型トランジス
タ４０とＮＭＯＳ型トランジスタ４２、ＰＭＯＳ型トラ
ンジスタ４１とＮＭＯＳ型トランジスタ４３は、各々イ
ンバータの機能を奏する。即ち、図５のスレーブラッチ
３１の相補の出力により一方のＮＭＯＳ型トランジスタ
４３のゲートに２Ｖの低電圧が供給されると共に他方の
ＮＭＯＳ型トランジスタ４２のゲートに０Ｖが供給され
ると、前記一方のＮＭＯＳ型トランジスタ４３がＯＮす
ると共に前記他方のＮＭＯＳ型トランジスタ４２がＯＦ
Ｆし、これに伴い一方のＰＭＯＳ型トランジスタ４０が
ＯＮすると共に他方のＰＭＯＳ型トランジスタ４１がＯ
ＦＦするので、一方のＮＭＯＳ型トランジスタ４２のド
レインが３Ｖの高電圧源１５に接続されると共に他方の
ＮＭＯＳ型トランジスタ４３のドレインが接地されて、
３Ｖの高電位差の相補の出力が得られる。

【００３５】図６（ａ）の構成では、３Ｖの高電圧源１
５から２Ｖの低電圧源１６への貫通電流、及び３Ｖの高
電圧源１５から０Ｖ（接地）への貫通電流を流すことな
く、図５のスレーブラッチ３１の相補の出力を２Ｖの低
電圧から３Ｖの高電圧にレベル変換することができる。

【００３６】図６（ｂ）は前記とは異なる他の具体的構
成のレベル変換回路３５´を示す。同図のレベル変換回
路３５´は、前記図６（ａ）のレベル変換回路３５の２
個のＮＭＯＳ型トランジスター４２、４３に代えて、２
個のＣＭＯＳ型インバータ４５、４６を配置したもので
ある。この両ＣＭＯＳ型インバータ４５、４６は、各
々、１個のＰＭＯＳ型トランジスター４７、４９と１個
のＮＭＯＳ型トランジスター４８、５０とを直列接続し
て成る。両ＣＭＯＳ型インバータ４５、４６の入力端
子、即ち直列接続されたＰＭＯＳ型及びＮＭＯＳ型の両
トランジスター47,48 ，49,50 の両ゲートには、図５の
スレーブラッチ３１の相補の出力信号が入力される。一
方のＣＭＯＳ型インバータ４５の出力端子、即ちＰＭＯ
Ｓ型トランジスター４７とＮＭＯＳ型トランジスター４
８との接続部は、ＣＭＯＳ型インバータ４５と直列接続
されないＰＭＯＳ型トランジスタ４１のゲートに、他方
のＣＭＯＳ型インバータ４６の出力端子は、ＣＭＯＳ型
インバータ４６と直列接続されないＰＭＯＳ型トランジ
スタ４０のゲートに各々接続される。両ＣＭＯＳ型イン
バータ４５、４６の出力がレベル変換回路３５´の相補
の出力である。

【００３７】以上の構成により、３Ｖの高電圧源１５か
ら２Ｖの低電圧源１６への貫通電流及び３Ｖの高電圧源
１５から接地への貫通電流を流すことなく、図５のスレ
ーブラッチ３１の相補の出力を２Ｖの低電圧から３Ｖの
高電圧にレベル変換することができる。更に、ＣＭＯＳ
型インバータ４５、４６を構成するＰＭＯＳ型トランジ
スタは、過渡状態での３Ｖの高電圧源１５から接地への
貫通電流を抑制する。

【００３８】図３の半導体集積回路は、以上の説明から
判るように、入力及び出力共に２Ｖ系の組合せ回路１、
３を持つフリップフロップ回路２は、低電圧の２Ｖ系で
構成され、入力に２Ｖ系の組合せ回路３を持ち且つ出力
に３Ｖ／２Ｖ系の組合せ回路５を持つフリップフロップ
回路４は、低電圧／高電圧系（２Ｖ／３Ｖ系）で構成さ
れ、また入力に３Ｖ／２Ｖ系の組合せ回路５を持ち且つ
出力に２Ｖ系の組合せ回路７を持つフリップフロップ回
路６は、低電圧の２Ｖ系で構成されている。

【００３９】以上の説明では、レジスタｒ１、ｒ２、ｒ
３、ｒ４をフリップフロップ回路により構成したが、こ
のフリップフロップ回路に代えて、ラッチ回路により構
成してもよい。

【００４０】前記ラッチ回路の具体的構成を図７及び図
８に示す。図７は低電圧の２Ｖ系のラッチ回路５１を示
す。図７のラッチ回路５１は、１つの信号Ｄを入力し且
つラッチして相補の出力を得るラッチ部（データ一時記
憶部）５２と、前記ラッチ部５２の出力側に接続された
出力バッファ５３と、外部クロックＧから内部クロック
ＮＧを生成しこの内部クロックＮＧを前記ラッチ部５２
に出力する内部クロック生成回路５４とを備えるととも
に、外部クロックＧも前記ラッチ部５２に与えられる。
以上の回路５２〜５４は２Ｖの低電圧源１６を電圧源と
する２Ｖ系である。

【００４１】図８は低電圧／高電圧系（２Ｖ／３Ｖ系）
のラッチ回路５１´を示す。図８のラッチ回路５１´
は、前記低電圧の２Ｖ系のラッチ回路の構成と同様に２
Ｖの低電圧源１６を電圧源とするラッチ部５２及び内部
クロック生成回路５４と、３Ｖの高電圧源１５を電圧源
とする出力バッファ５５と、前記ラッチ部５２と前記出
力バッファ５５との間に介在され入力信号を低電圧（２
Ｖ）から高電圧（３Ｖ）にレベル変換するレベル変換回
路５６を備える。このレベル変換回路５６の具体的構成
は前記図６（ａ）又は（ｂ）に示す具体的構成と同一で
ある。

【００４２】次に、前記図３に示した半導体集積回路を
論理セルの接続情報に基いて論理合成する論理合成方法
のアルゴリズムを図９の論理合成装置及び図１３のフロ
ーチャートを参照して説明する。

【００４３】図９は、論理合成装置６０の全体概略構成
を示す。同図において、６１は読込み部、６２は翻訳
部、６３は最適化処理部、６４はセル割付け部、６５は
タイミング検証部、６６は回路図生成部、６７は出力部
である。

【００４４】前記読込み部６１は、前記図２９若しくは
図１０に示すＲＴＬ記述（ハードウェア記述言語）、前
記ＲＴＬ記述に基いてレジスタ間の信号伝送関係を論理
セルの接続情報レベルで明確に規定した図１１に示すネ
ットリスト、又は前記ネットリストを図式化した図１２
に示すスケマティックを入力する。

【００４５】前記翻訳部６２は、読込み部６１から読み
込んだＲＴＬ記述を状態遷移図、ブール代数表記、タイ
ミング図、並びにメモリのタイプ、ビット数及びワード
数等のメモリの仕様に変換する。

【００４６】前記最適化処理部６３は、得られた状態遷
移図を最適化する状態遷移図最適化処理部６３ａと、最
適化された状態遷移図に対応する回路（ステートマシ
ン）を生成するステートマシン生成部６３ｂと、得られ
たタイミング図をコンパイルするタイミング図のコンパ
イラ６３ｃと、得られたメモリの仕様に基いてメモリを
合成するメモリの合成部６３ｄと、前記コンパイルされ
たタイミング図及び合成されたメモリに基いてインター
フェイス部を合成するインターフェイス部の合成部６３
ｅとを有する。また、最適化処理部６３は、読込み部６
１への入力がＲＴＬ記述の場合には、前記得られたステ
ートマシン、得られたブール代数表記及び合成されたイ
ンターフェイス部に基いて論理を最適化して、最適化さ
れた論理セルの接続情報を生成する一方、読込み部６１
への入力がネットリスト又はスケマティックの場合に
は、この入力されたネットリスト又はスケマティックの
論理を最適化して、最適化された論理の接続情報を生成
する論理最適化部６３ｆを有する。

【００４７】また、前記出力部６７は、前記図３の論理
回路を示すネットリスト又はこのネットリストを図式化
した論理回路図（スケマティック）を外部出力する。

【００４８】特徴点は、前記図９に示したセル割付け部
６４に存在する。次に、このセル割付け部６４によるセ
ルの割付け（セルマッピング）処理、即ち前記論理最適
化部６３ｆにより得られたセルの接続情報に基いて図３
に示す半導体集積回路を論理合成するアルゴリズムを図
１３のフローチャートに基いて説明する。尚、図１３で
は特徴部分を主体に描いている。

【００４９】同図において、スタートして、ステップＳ
１でＨＤＬ（ハードウェア記述言語を用いた機能設計を
行った後、ステップＳ２で前記ＨＤＬ記述を入力し、こ
の入力したＨＤＬ記述に基いて図１４のテーブルに示す
論理セルライブラリの中から高電圧（３Ｖ）の論理セル
ライブラリ（以下、ｌｉｂと記す）を選択し、この３Ｖ
ｌｉｂにより組合せ回路をマッピングする。

【００５０】次いで、ステップＳ３で、前記マッピング
した組合せ回路の最大遅延時間を算出した後、この最大
遅延時間が設計上の遅延上限値を越えるか否かを判断
し、遅延上限値を越える場合には、ステップＳ４で前記
入力したＨＤＬ記述を修正し又は機能設計をやり直して
新たなＨＤＬ記述を作成する。例えば、図１５に示す一
部回路において、２個のレジスタｒ１、ｒ２の間に組合
せ回路ｆが位置し、その組合せ回路ｆの機能が機能Ａと
機能Ｂより成る場合に、この組合せ回路ｆの最大遅延時
間が遅延上限値を越えるときには、図１６に示すよう
に、前記組合せ回路ｆを２つの組合せ回路ｆ１、ｆ２に
分割し、その組合せ回路ｆ１に機能Ａを、組合せ回路ｆ
２に機能Ｂを持たせると共に、この両組合せ回路ｆ１、
ｆ２の間に別途１個のレジスタを配置して、合計３個の
レジスタｒ１〜ｒ３を設ける構成とするように、ＨＤＬ
記述を図１７に示す機能記述から図１８に示す機能記述
に修正する。

【００５１】その後、ステップＳ５〜Ｓ９（第１の工
程）において、各組合せ回路の信号伝搬遅延時間が設計
上の遅延上限値以下の組合せ回路は、２Ｖの低電圧源１
６を電圧源とする第１の組合せ回路に合成し、その逆に
信号伝搬遅延時間が設計上の遅延上限値を越える組合せ
回路は、その前部を３Ｖの高電圧源１５を電圧源とする
第２の組合せ回路に合成すると共に、その後部を２Ｖの
高電圧源１６を電圧源とする第２の組合せ回路に合成す
る。

【００５２】前記第１の工程は次のように行う。即ち、
最初に、ステップＳ５で全ての組合せ回路を低電圧（２
Ｖ）系の組合せ回路（第１の組合せ回路）により合成
し、その後、ステップＳ６で前記合成した各組合せ回路
の信号伝搬遅延時間を各信号伝搬経路毎に算出する。そ
して、その算出した遅延時間が設計上の上限値を越える
か否かを判断し、上限値を越える場合には、ステップＳ
８で遅延時間が設計上の上限値を越える全ての組合せ回
路を抽出した後、その抽出した各組合せ回路についてス
テップＳ８、Ｓ９の合成動作を行う。即ち、前記抽出し
た組合せ回路が各々複数（ｍ個）の組合せ部から成るも
のとして、ステップＳ８でｎ番目（最初はｎ＝１）の組
合せ部を高電圧（３Ｖ）系の組合せ部とした組合せ回路
（第２の組合せ回路）により再合成した後、ステップＳ
９でその再合成後の組合せ回路の最大遅延時間を設計上
の上限値と比較し、上限値を越える場合には、信号伝搬
方向に向って次に位置する組合せ部（ｎ＝２番目の組合
せ部）を高電圧（３Ｖ）系の組合せ部とした組合せ回路
（第２の組合せ回路）により再合成する。以上の動作
を、再合成後の組合せ回路の最大遅延時間が設計上の上
限値以下になるまで繰返す。

【００５３】続いて、ステップＳ１０〜Ｓ１２（第２の
工程）では次の処理を行う。即ち、ステップＳ１０にお
いて、低電圧系（２Ｖ系）の組合せ回路の出力が高電圧
系（３Ｖ系）の組合せ回路の入力となる形で２Ｖ系の組
合せ回路と３Ｖ系の組合せ回路とが混在するか否かを調
べ、前記の形の混在が存在する場合は、ステップＳ１１
で前記混在する形での２Ｖ系の組合せ回路を全て抽出し
た後、ステップＳ１２で前記抽出した２Ｖ系の組合せ回
路（第１の組合せ回路）を３Ｖｌｉｂの組合せ回路（第
２の組合せ回路）により置換するように再度マッピング
する。このリマッピングの後は、ステップＳ１０に戻っ
て、再度ステップ１１、Ｓ１２の動作を繰返す。これ
は、前記ステップ１２での３Ｖ系の組合せ回路へのリマ
ッピングに起因して２Ｖ系の組合せ回路と３Ｖ系の組合
せ回路との混在が新たに生じることになる場合がある点
を考慮したものである。

【００５４】その後は、レジスタではその入力側及び出
力側に位置する組合せ回路の電圧系が前述の論理合成に
より既に決まっているので、ステップＳ１３〜Ｓ１５
（第３の工程）では次の処理を行う。即ち、ステップＳ
１３で各レジスタが低電圧（２Ｖ）の入力から高電圧
（３Ｖ）の出力に電位をレベル変換するか否かを調べ、
レベル変換しない場合は、ステップＳ１４でそのレベル
変換しないレジスタを図４の２Ｖ系のフリップフロップ
回路又は図７の２Ｖ系のラッチ回路にマッピングし、レ
ベル変換する場合は、ステップＳ１５でそのレベル変換
するレジスタ（フリップフロップ回路又はラッチ回路）
を図５の２Ｖ／３Ｖ系のフリップフロップ回路又は図８
の２Ｖ／３Ｖ系のラッチ回路にマッピングする。

【００５５】従って、図１３に示した論理合成方法のア
ルゴリズムでは、全ての組合せ回路を低電圧（２Ｖ）の
組合せ回路（第１の組合せ回路）によりマッピングした
場合に、例えば図１９（ａ）に示すように、所定の２個
のレジスタ間に位置する１個の組合せ回路７０の信号伝
搬経路の遅延時間が設計上の遅延上限値を越えるときに
は、同図（ｂ）示すように、その組合せ回路のうち、図
中ハッチングで示すように前部（信号伝搬の起点側）に
位置する第１及び第２の組合せ部７０ａ、７０ｂを３Ｖ
系の組合せ回路にマッピングした後、２Ｖ系の組合せ部
の出力が３Ｖ系の組合せ回路の入力となる形の２Ｖ系の
組合せ部と３Ｖ系の組合せ回路とが混在する場合には、
同図（ｃ）に示すようにその混在する２Ｖ系の組合せ回
路７１の組合せ部部７１ａを図中ハッチングで示すよう
に３Ｖ系の組合せ部にリマッピングする。続いて、前記
リマッピングにより２Ｖ系の組合せ部と３Ｖ系の組合せ
部との混在が新たに生じたか否かを判断し、同図（ｃ）
ではその混在が新たに生じないので、フリップフロップ
回路が低電圧（２Ｖ）の入力から高電圧（３Ｖ）の出力
に電位をレベル変換する必要がある場合には、同図
（ｄ）に示すように、そのレベル変換するフリップフロ
ップ回路を図中ハッチングで示すように２Ｖ／３Ｖ系の
フリップフロップ回路にマッピングすることになる。

【００５６】よって、最終的に得られた同図（ｄ）に示
す半導体集積回路では、同図（ｅ）に示すように信号伝
搬遅延時間が設計上の遅延上限値を越える組合せ回路７
０の全組合せ部を３Ｖ系の組合せ部によりマッピングす
る場合に比して、３Ｖ系の組合せ部にマッピングする組
合せ部の個数を少くでき、従って、低消費電力化を図る
ことができる。

【００５７】図２０は他の具体例を示す。本具体例で
は、組合せ回路の前部と後部との境界、即ち、３Ｖ系の
組合せ回路に合成すべき組合せ部と２Ｖ系の組合せ回路
に合成すべき組合せ部との境界の判断に２分探索法(bin
ary search method)（例えば、「岩波講座ソフトウ
ェア科学２プログラミングの方法」川合慧岩波書店
１９８８出版の第１４３頁及び第１４４頁等参照）を用
いたものである。

【００５８】すなわち、ステップＳ１８〜Ｓ２７（第１
の工程）において、２分探索法を用いて組合せ回路の前
部と後部の境界を探索して、その前部を３Ｖの高電圧源
１５を電圧源とする第２の組合せ回路に合成し、その後
部を２Ｖの低電圧源１６を電圧源とする第１の組合せ回
路に合成する。

【００５９】詳細に説明すると、第１の工程において、
ステップ１８では、最初に、全ての組合せ回路を低電圧
（２Ｖ）系の組合せ回路によりマッピングした後、ステ
ップＳ１９で各組合せ回路について、その各最大遅延時
間が設計上の上限値を越えるか否かを判断し、越える場
合には、ステップＳ２０でそのような組合せ回路の全て
を抽出した後、この抽出した全ての組合せ回路に対して
ステップＳ２１〜Ｓ２７の動作を行う。先ず、ステップ
Ｓ２１では、２Ｖ系の組合せ回路によりマッピングすべ
き複数個の組合せ部のうち最初及び最後に各々位置する
組合せ部の番地をｋｓ、ｋｅとして、この各番地をｋｓ
＝１、ｋｅ＝ｍに初期設定し（ｍは組合せ回路を構成す
る組合せ部の個数である）、その後、ステップＳ２２で
ｋｅ−ｋｓ＝１か否かを判断し、ｋｅ−ｋｓ＝１の場合
には２分できず、直ちに第２の工程に進むが、当初はｋ
ｅ−ｋｓ≠１であるので、ステップＳ２３で中間値ｋを
下式ｋ＝（ｋｓ＋ｋｅ）／２により演算して、ステップＳ２４で第１〜第ｋ番目まで
の組合せ部を３Ｖ系ｌｉｂによりマッピングし、第ｋ＋
１〜第ｍ番目までの組合せ部を２Ｖ系ｌｉｂによりマッ
ピングする。

【００６０】その後は、前記マッピング後の組合せ回路
の最大遅延時間を算出し、ステップＳ２５でこの遅延時
間を設計上の遅延上限値と比較し、上限値を越える場合
には第ｋ＋１〜第ｍ番目までの組合せ部を更に２分すべ
く、ステップＳ２６で最初の番地ｋｓを前記求めた中間
値ｋに設定する（ｋｓ＝ｋ）する一方、上限値以下の場
合には第１〜第ｋ番目までの組合せ部を更に２分すべ
く、ステップＳ２７で最後の番地ｋｅを前記中間値ｋに
設定する（ｋｅ＝ｋ）して、各々、前記ステップＳ２２
に戻る。そして、ステップＳ２２でｋｅ−ｋｓ＝１にな
れば、２分探索法による組合せ回路の前部と後部の境界
が探索されたと判断して、第２の工程に進む。

【００６１】第２の工程及び第３の工程は、最初に説明
した具体例と同一であるので、図１３のフローチャート
と同一ステップに同一番号を付して、その説明を省略す
る。

【００６２】したがって、本具体例においては、例えば
２０段の論理ゲートよりなる組合せ回路がクリティカル
パスを有する場合に、最初は、信号の流れに沿って前半
の１０段を３Ｖｌｉｂ、後半の１０段を２Ｖｌｉｂに再
合成した後、最大遅延＞上限値の条件を調べ、ＹＥＳな
らば前記後半の１０段を更に２分して、終点に繋がる５
段を２Ｖｌｉｂ、他を３Ｖｌｉｂに再合成する。また、
ＮＯならば前記前半の１０段を更に２分して、起点に繋
がる５段を３Ｖｌｉｂ、他を２Ｖｌｉｂに再合成する。
更に、最大遅延＞上限値の条件を調べ、この過程を繰り
返す。２分探索法を用いれば、数回の再合成処理で前記
境界の探索ができるので、処理の高速化が可能である。

【００６３】図２１は更に他の具体例を示す。本実施の
形態では、組合せ回路の前部と後部の境界を概略的に見
積る構成である。

【００６４】即ち、同図において、スタートして、ステ
ップＳ１でＨＤＬを用いた機能設計を行った後、ステッ
プＳ２で前記ＨＤＬ記述に基いて高電圧（３Ｖ）ｌｉｂ
により組合せ回路をマッピングした場合の各組合せ回路
の信号伝搬遅延時間を見積り、ステップＳ３でこの見積
り結果が設計上の遅延上限値を越えるか否かを判断し、
遅延上限値を越える場合には、ステップＳ４で図１５な
いし図１８に示すように前記入力したＨＤＬ記述を修正
し又は機能設計をやり直して新たなＨＤＬ記述を作成す
る。

【００６５】その後、ステップＳ３０〜Ｓ３７（第１の
工程）において、組合せ回路の前部と後部の境界を概略
的に算出して、その前部を３Ｖの高電圧源１５を電圧源
とする第２の組合せ回路に合成し、その後部を２Ｖの低
電圧源１６を電圧源とする第１の組合せ回路に合成す
る。

【００６６】詳細に説明すると、第１の工程において、
先ずステップ３０では、全ての組合せ回路を２Ｖｌｉｂ
によりマッピングした場合の各組合せ回路の信号伝搬遅
延時間を見積り、ステップＳ３１でその各遅延時間を設
計上の遅延上限値と比較し、上限値以下の場合には、ス
テップＳ３２で遅延時間が上限値以下の組合せ回路を２
Ｖｌｉｂによりマッピングする。

【００６７】一方、遅延時間が上限値を越える場合に
は、ステップＳ３３で遅延見積り結果が上限値を越える
全ての組合せ回路を抽出した後、その各組合せ回路に対
してステップＳ３２、Ｓ３４〜Ｓ３７の動作を行う。先
ず、ステップＳ３４では、遅延見積り結果を上限値で除
算して、その除算結果により３Ｖｌｉｂと２Ｖｌｉｂと
の存在割合ｐを算出し、ステップＳ３５で、組合せ回路
を構成する論理ゲート（組合せ部）の段数に前記割合ｐ
を乗算して、３Ｖｌｉｂのマッピング範囲、即ち前部を
構成する論理ゲートの範囲を算出する。その後、ステッ
プＳ３６で各論理ゲートが前記算出した３Ｖｌｉｂのマ
ッピング範囲にあるか否かを判断し、この範囲にある場
合にはステップＳ３７でその論理ゲートを３Ｖｌｉｂに
よりマッピングし、この範囲にない場合にはステップＳ
３２でその論理ゲートを２Ｖｌｉｂによりマッピングす
る。

【００６８】第２の工程及び第３の工程は、最初に説明
した具体例と同一であるので、図１３のフローチャート
と同一ステップに同一番号を付して、その説明を省略す
る。

【００６９】したがって、本具体例においては、例えば
３Ｖｌｉｂの遅延を「１」とした場合の２Ｖｌｉｂの遅
延を１．８とし、設計上の遅延上限値を５０nsと仮定す
ると、クリティカルパスの遅延が９０nsの場合は、クリ
ティカルパス全体を３Ｖｌｉｂの合成範囲とする。ま
た、クリティカルパスの遅延が５０nsの場合は、クリテ
ィカルパスの３Ｖｌｉｂの合成範囲はなく、全ての組合
せ部が２Ｖｌｉｂで合成される。また、クリティカルパ
スの遅延が６０nsの場合は、クリティカルパスの起点か
ら１／４の範囲が前部となり、この範囲が３Ｖｌｉｂの
構成範囲であり、７０nsの場合は、クリティカルパスの
起点から１／２の範囲が前部となって３Ｖｌｉｂで合成
され、８０nsの場合は、クリティカルパスの起点から３
／４の範囲が前部となって３Ｖｌｉｂで合成される。

【００７０】本具体例では、３Ｖｌｉｂにより合成され
る組合せ部と２Ｖｌｉｂにより合成される組合せ部との
境界（前部と後部との境界）を概算で算出するので、論
理合成の処理速度が速い。但し、前記境界の算出精度は
高くない。通常の論理合成では、一度論理合成した後、
その合成結果を基礎に再度合成して回路の最適化を進め
ることがあるので、この場合には、最初の論理合成を本
具体例により行い、その後の再合成を以上で説明した２
つの具体例により行えば、論理合成の処理速度の向上を
図りつつ、境界の算出精度を高めて、高電圧（３Ｖ）ｌ
ｉｂにより合成される組合せ部の個数を最小限に制限で
きて、一層の低消費電力化を図ることができる。

【００７１】図２２は別の具体例を示す。本具体例で
は、組合せ回路を構成する複数の組合せ部のうち所定の
組合せ部を３Ｖｌｉｂでマッピングした方が低消費電力
の点で良い半導体集積回路を合成できることが予め判っ
ている場合に、このような所定の組合せ部について予め
３Ｖｌｉｂによるマッピングを行うよう指定するもので
ある。

【００７２】即ち、図２２の論理合成方法においては、
第１の工程（ステップＳ５〜Ｓ９）の前の段階で、ステ
ップＳ４０〜Ｓ４５の工程が追加される。この追加工程
では、先ずステップＳ４０で所定の組合せ部を３Ｖｌｉ
ｂによりマッピングすることを論理設計者が指定するか
否かを判断し、指定する場合にはステップＳ４１でＨＤ
Ｌに所定の組合せ部を３Ｖｌｉｂによりマッピングする
よう指定する。この指定は、例えば、図２４に示すよう
に８個の入力データａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、ｈを
加算する加算器の通常の機能記述に対し、図２３に示す
ように最後部に位置する加算素子を３Ｖｌｉｂによりマ
ッピングするよう指定する。図２３の『// low - powe
r - synthesis - high- voltage 』の部分がこの指定部
分である。

【００７３】その後、機能記述を入力し、ステップＳ４
２で組合せ部の前記のような指定の有無を判断し、指定
がない場合には全ての組合せ部を２Ｖｌｉｂによりマッ
ピングし、指定がある場合にはステップＳ４３でその指
定された組合せ部を３Ｖｌｉｂによりマッピングする。

【００７４】次いで、ステップＳ４４で２Ｖ系の組合せ
部の出力が３Ｖ系の組合せ部に入力された形での２Ｖ系
の組合せ部と３Ｖ系の組合せ部との混在が有無を判断
し、その混在がある場合に限り、ステップＳ４５でその
混在における３Ｖ系の組合せ部の前段にレベル変換回路
を挿入する。この挿入するレベル変換回路は、図６
（ａ）に示すレベル変換回路３５、同図（ｂ）に示すレ
ベル変換回路３５´が使用される。

【００７５】第１の工程（ステップＳ５〜Ｓ９）、第２
の工程（ステップＳ１０〜Ｓ１２）及び第３の工程（ス
テップＳ１３〜Ｓ１５）は、図１３のフローチャートと
同一であるので、同一ステップに同一符号を付して、そ
の説明を省略する。但し、第２の工程において、ステッ
プＳ１０で混在が無い場合には、ステップＳ５０で３Ｖ
系の組合せ部と他の３Ｖ系の組合せ部との間にレベル変
換回路があるか否かを判断し、レベル変換回路がある場
合には、ステップＳ５１でそのレベル変換回路を削除す
ることが追加される。これは、第２の工程の再合成処理
により２Ｖ系の組合せ部が３Ｖ系の組合せ部に置換され
た場合に、その置換された３Ｖ系の組合せ部と他の３Ｖ
系の組合せ部との間にレベル変換回路が含まれることが
想定されるためである。

【００７６】したがって、本具体例においては、図２４
の通常の（３Ｖｌｉｂによりマッピングする所定の組合
せ部の指定が無い）機能記述を用いた図１３の論理合成
方法は、図２５（ａ）に示す７個の加算素子（演算素
子）を有する加算器において、同図（ｃ）にハッチング
を付して示すように前段に位置する４個の加算素子を３
Ｖｌｉｂにより合成すると共に、その前段に位置する８
個のレジスタを２Ｖ／３Ｖ系のフリップフロップ回路に
よりマッピングする構成となるが、本具体例では、同図
（ｂ）にハッチングを付して示すように、最後段に位置
する加算素子のみを３Ｖｌｉｂにより合成し、その前段
にレベル変換回路を配置する構成となり、本具体例の方
が３Ｖｌｉｂで合成される組合せ部の個数が少なく、低
消費電力化を図ることができる。

【００７７】図２６ないし図２８は更に別の具体例を示
す。本具体例では、信号伝搬遅延時間が上限値を越える
組合せ回路のうち、３Ｖの高電圧源１５を電圧源とする
第２の組合せ回路に合成する部分を、前部に限定せず、
面積又は処理速度の観点から適宜選択するようにしたも
のである。

【００７８】即ち、図２６は前記図２１のフローチャー
トのうち前半部分を示し、図２７は同フローチャートの
後半部分を示し、同フローチャートのステップＳ３５を
図２６のステップＳ６０〜Ｓ６９に変更し、同フローチ
ャートのステップＳ１０とステップＳ１３との間に図２
７のステップＳ７０及びＳ７１を追加している。

【００７９】具体的に、図２６では、ステップＳ３４で
信号伝搬遅延時間の見積り結果と設計上の遅延上限値と
に基いて１個の組合せ回路の中での高電圧（３Ｖ）ｌｉ
ｂと低電圧（２Ｖ）ｌｉｂとの割合Ｐを算出した後は、
ステップＳ６０でその組合せ回路の全ゲート段数と前記
割合Ｐとを乗算して、その組合せ回路の中で高電圧（３
Ｖ）ｌｉｂでマッピングされるゲート段数（高電圧（３
Ｖ）ｌｉｂのマッピング範囲）を算出する。続いて、ス
テップＳ６１で前記高電圧（３Ｖ）ｌｉｂのマッピング
範囲（所定サイズ）を検索範囲（ウインドウ）として、
１個の組合せ回路の中でのウインドウの個数ｎを算出し
た後、ステップＳ６２以降で複数個ｎのウインドウを各
々評価する。即ち、ステップＳ６２で先ず変数ｋを初期
値（＝０）に設定した後、ステップＳ６３でｋ＝ｋ＋１
に設定して、ステップＳ６４で第１番目のウインドウ内
の組合せ部を設定し、ステップＳ６５でこのウインドウ
内の組合せ部についてその面積及び遅延を評価する。そ
の後、ステップＳ６６で変数ｋを前記ウインドウの個数
ｎと比較し、ｋ＜ｎの場合には前記ステップ６３に戻っ
て順次第２〜第ｎ番目のウインドウ内の組合せ部につい
てその合計面積及び遅延を評価する。そして、ステップ
Ｓ６７で複数個ｎのウインドウのうちそのウインドウ内
に存在する組合せ部の合計面積が最小又は遅延が最小の
ウインドウを選択し、ステップ６８でこの選択したウイ
ンドウが第１番目のウインドウでない場合には、ステッ
プＳ６９で前記選択したウインドウの前段にレベル変換
回路を挿入する。

【００８０】また、図２７では、ステップＳ１０で２Ｖ
系の組合せ部と３Ｖ系の組合せ部との混在が無くなった
場合には、ステップＳ７０で３Ｖ系の組合せ部と他の３
Ｖ系の組合せ部との間にレベル変換回路があるか否かを
判断し、そのレベル変換回路がある場合には、第２の工
程の再合成処理により３Ｖ系の組合せ部と他の３Ｖ系の
組合せ部との間にレベル変換回路が含まれることになっ
た状況であるので、ステップＳ７１でそのレベル変換回
路を削除することが追加される。

【００８１】従って、本具体例においては次の効果を奏
する。即ち、図２８に示す組合せ回路（即ち、前記図２
５に示した７個の加算素子を有する加算器）では、同図
（ａ）、（ｂ）及び（ｃ）に各々ハッチングで示す第
１、第２及び第３番目のウインドウでは、同図（ｃ）の
第３番目のウインドウが加算素子の合計面積（個数）が
最小となるので、この範囲を高電圧（３Ｖ）ｌｉｂでマ
ッピングする。従って、高電圧（３Ｖ）ｌｉｂでマッピ
ングされる加算素子の個数を最小にできて、一層の低消
費電力化が図られる。

【００８２】（実施の形態）図３３及び図３４は本発明
の実施の形態を示す。前記図２２ないし図２５では加算
器において最後段に位置する組合せ部を３Ｖｌｉｂによ
り合成したのに代え、キャリーセーブ方式の並列乗算器
の最後段に位置する組合せ部を３Ｖｌｉｂにより合成し
たものである。

【００８３】図３３は、キャリーセーブ方式の並列乗算
器の最後段に位置する組合せ部を３Ｖｌｉｂにより合成
すべき指定を含む機能記述を示し、この機能記述が論理
合成装置６０の読込み部６１に入力される。

【００８４】図３４は、前記読込み部６１に入力される
機能記述により論理合成されたキャリーセーブ方式の並
列乗算器を示す。同図の並列乗算器は、演算素子として
の複数の論理積回路９０と複数のハーフアダーＨＡ及び
フルアダーＦＡとがアレイ状に配置され、最後段に演算
素子として多ビットのアダー９１が配置されて成る。前
記最下段のフルアダー９１は３Ｖｌｉｂにより合成さ
れ、他は２Ｖｌｉｂにより合成される。また、最下段の
フルアダー９１の前段には、１６個のレベル変換回路９
２が配置される。この各レベル変換回路９２は、前段の
アダーから入力される信号のレベル（２Ｖ）を高レベル
（３Ｖ）に変換して出力する。

【００８５】したがって、本実施の形態では、キャリー
セーブ方式の並列乗算器であるので、回路の大部分を占
める加算器のアレイは通常の加算器でよいが、最下段の
アダー９１は高速にする必要がある。この場合、高速化
のためには、通常、最下段のアダー９１はキャリールッ
クアヘッドの加算器等を用いるが、この最下段のアダー
９１を高電圧（３Ｖ）系にしているので、高速化が図ら
れ、従来よりも高速な乗算器を生成することが可能であ
る。また、他は低電圧で動作するので、低消費電力であ
る。しかも、レベル変換回路９２が最後段のアダー９１
の前段に配置されるので、入力側に近い部分にレベル変
換回路を配置する場合に比して、レベル変換回路の個数
が少なくて済み、回路規模が小さくなる。

【００８６】本実施の形態では、キャリーセーブ方式の
並列乗算器ついて説明したが、本発明の演算回路は、そ
の他、減算器、除算器、累積加算器、累積減算器、累積
乗算器、又は累積除算器に対しても、同様に適用できる
のは勿論である。

【００８７】尚、以上の説明では、チップ２０の内部コ
ア部２２内に形成されたメモリセル部Ｅ以外を構成する
機能ブロックＡに対して適用したが、他の機能ブロック
Ｂ〜Ｄに対しても同様に適用できるのは勿論である。

【００８８】

【発明の効果】以上説明したように、請求項１ないし請
求項３記載の発明の演算回路によれば、最後部の演算素
子のみを高電圧源で駆動し、その最後部の演算素子の前
段にレベル変換回路を配置したので、高電圧源で駆動す
る演算素子の個数及びレベル変換回路の個数を少く制限
して、低消費電力化及び回路構成の簡易化が可能であ
る。

【図面の簡単な説明】

【図１】画像処理システムの全体概略構成図である。

【図２】半導体チップの全体概略構成図である。

【図３】半導体集積回路の複数のレジスタ及び複数の組
合せ回路の接続関係を示す図である。

【図４】レベル変換回路を有しないフリップフロップ回
路の構成図である。

【図５】レベル変換回路を有するフリップフロップ回路
の構成図である。

【図６】レベル変換回路の具体的構成を示す図である。

【図７】レベル変換回路を有しないラッチ回路の構成図
である。

【図８】レベル変換回路を有するラッチ回路の構成図で
ある。

【図９】論理合成装置の全体概略構成を示す図である。

【図１０】ハードウェア記述言語を示す図である。

【図１１】ネットリストを示す図である。

【図１２】スケマティックを示す図である。

【図１３】半導体集積回路の論理合成方法を示す図であ
る。

【図１４】セルライブラリのテーブルを示す図である。

【図１５】半導体集積回路の一部分を示す図である。

【図１６】半導体集積回路の一部分を変更した回路を示
す図である。

【図１７】レジスタトランスファーレベルの記述を示す
図である。

【図１８】論理合成できない場合において修正したレジ
スタトランスファーレベルの記述を示す図である。

【図１９】論理合成方法の順序を説明した図である。

【図２０】論理合成方法を示す図である。

【図２１】論理合成方法を示す図である。

【図２２】論理合成方法を示す図である。

【図２３】論理合成方法の入力となる機能記述を示す図
である。

【図２４】従来の論理合成方法の入力となる機能記述を
示す図である。

【図２５】本願の提案例及び従来の論理合成方法により
生成される加算器を示す図である。

【図２６】論理合成方法の前部を示す図である。

【図２７】論理合成方法の後部を示す図である。

【図２８】論理合成方法により生成される加算器を示す
図である。

【図２９】レジスタトランスファーレベルの記述を示す
図である。

【図３０】従来の半導体集積回路の論理回路を示す図で
ある。

【図３１】任意の半導体集積回路においてクリティカル
パスのみを高電圧源で駆動する場合のレベル変換回路の
配置位置を示す図である。

【図３２】他の任意の半導体集積回路においてクリティ
カルパスのみを高電圧源で駆動する場合のレベル変換回
路の配置位置を示す図である。

【図３３】本発明の実施の形態の演算回路を設計するた
めの機能記述の例を示す図である。

【図３４】本発明の実施の形態を示すキャリーセーブ方
式の並列乗算器を示す回路図である。

【符号の説明】

９０論理積回路（演算素子）ＨＡハーフアダー（演算素子）ＦＡフルアダー（演算素子）９１最後段のフルアダー（最後段の演算素
子）９２レベル変換回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０３Ｋ 19/20

Claims

【特許請求の範囲】

【請求項１】一列に配置された所定個の演算素子を一
段として、この一列の演算素子が複数段配置され、最前段の演算素子は外部から信号を受け、前記最前段の
演算素子を除く各段の演算素子は、前段に位置する演算
素子からの出力を受け、最後段の演算素子は演算結果を
外部出力する演算回路において、前記最後段の演算素子は高電圧源を電圧源とし、前記最
後段の演算素子を除く演算素子は低電圧源を電圧源と
し、前記最後段の演算素子とその前段の演算素子との間に
は、前記高電圧源を電圧源とし且つ前記最後段の演算素
子の前段に位置する演算素子からの低電圧の出力信号を
前記高電圧源の高電圧を持つ出力信号にレベル変換する
レベル変換回路が配置されることを特徴とする演算回
路。
【請求項２】演算回路は、複数個の加算素子を有する
加算器であることを特徴とする請求項１記載の演算回
路。
【請求項３】演算回路は、複数個の論理積回路と複数個のアダーとがアレイ状に配
置され、最下段に多ビットのアダーが配置されたキャリ
ーセーブ方式の並列乗算器であることを特徴とする請求
項１記載の演算回路。