JPH11274502A - 薄膜トランジスタおよび薄膜トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 リーク電流が小さく、コンパクトで生産性の
高いｐｏｌｙ−Ｓｉ薄膜トランジスタを提供する。 【解決手段】 ｐｏｌｙ−Ｓｉ薄膜トランジスタの半導
体膜１３として、チャネル領域（第１の領域）１３ｉ
と、複数のｎ型不純物としてＰ（リン）およびＡｓ（ひ
素）が添加されたコンタクト領域（第３の領域）１３
ｓ、１３ｄと、チャネル領域１３ｉとコンタクト領域１
３ｓ、１３ｄとの間に挟まれ、ｎ型不純物としてＰが添
加されたＬＤＤ領域（第２の領域）１３Ｌとを有してい
る。またこのＬＤＤ領域のＬＤＤ長ｄは好ましくは約
０．５μｍ以下に設定される。このような構成によりＬ
ＤＤ長を短くすることができリーク電流を低減するとと
もに、キャリアの移動度を高くすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は薄膜トランジスタに
関し、特に多結晶質シリコンからなる半導体膜をチャネ
ルに用いた薄膜トランジスタおよびその製造方法に関す
る。また本発明は液晶表示装置の画素選択用スイッチン
グ素子に適した薄膜トランジスタに関する。

【０００２】

【従来の技術】薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ
Ｆｉｌｍ Ｔｒａｎｓｉｓｔｅｒ）は、様々な分野で大
量に用いられている半導体素子である。

【０００３】例えば液晶表示装置等の表示装置は薄型・
軽量であり、低電圧駆動が可能で、さらにカラー表示も
容易である等の特徴を有しており、近年、パ−ソナルコ
コンピュータ、ワードプロセッサ、あるいは各種携帯用
情報端末の表示装置として幅広く用いられている。そし
て液晶表示装置の画素部、駆動回路部のスイッチング素
子としてはＭＯＳ（ＭＩＳ）電界効果トランジスタなど
の薄膜トランジスタが広く用いられている。

【０００４】シリコンからなる半導体膜をチャネルに用
いた薄膜トランジスタを、キャリア走行層（活性層）の
構成材料から分類すると、非晶質シリコン（アモルファ
スシリコン：ａ−Ｓｉ）からなる半導体膜を用いたもの
と、結晶相を有する多結晶質シリコン（非単結晶の結晶
質シリコン）からなる半導体膜を用いたものとに分類す
ることができる。多結晶質シリコンとしては主として多
結晶シリコン（ｐｏｌｙ−Ｓｉ）、または微結晶シリコ
ン（μｃ−Ｓｉ）が知られている。さらに薄膜トランジ
スタのチャネル半導体膜の材料としては、シリコン以外
にも例えば、ＳｉＧｅ、ＳｉＯ、ＣｄＳｅ、Ｔｅ、Ｃｄ
Ｓ等が用いられている。

【０００５】ｐｏｌｙ−Ｓｉあるいはμｃ−Ｓｉなどの
多結晶質シリコン（非単結晶の結晶質シリコン）からな
る半導体は、アモルファスシリコンからなる半導体と比
較してキャリアの移動度が１０倍から１００倍程度大き
いという特徴があり、スイッチング素子の構成材料とし
て非常に優れた特性を有している。また多結晶質シリコ
ンを活性層に用いた薄膜トランジスタは高速動作が可能
なことから、近年では各種論理回路（例えばドミノ論
理、ＣＭＯＳトランスミッションゲート回路）やこれら
を用いたマルチプレクサ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、
ＣＣＤ、ＲＡＭ、さらに液晶表示装置、エレクトロルミ
ネセンス表示装置等の駆動回路などを構成するスイッチ
ング素子としても注目されている。近年、このようなｐ
ｏｌｙ−Ｓｉ（ポリシリコン）をチャネル半導体膜とし
て用いた薄膜トランジスタ（ＴＦＴ）をスイッチング素
子及び周辺の駆動回路として採用したアクティブマトリ
クス型液晶表示装置が注目されている。安価な非結晶質
のガラス基板を用いて低温成膜ができるｐｏｌｙ−Ｓｉ
半導体膜を用いて薄膜トランジスタアレイを構成するこ
とにより、反射型や大面積、高精細、高画質かつ安価な
パネルディスプレイ（例えばフラット型テレビジョン）
を実現できる可能性があるからである。

【０００６】特に、液晶表示装置においては、画素部
（画素アレイ）と、走査線信号回路や信号線駆動回路な
どの周辺駆動回路とを同一の基板上に形成する、いわゆ
る画素部・駆動回路部一体型の液晶表示装置の研究・開
発も精力的に行われている。このような画素部・駆動回
路部一体型の液晶表示装置の画素のスイッチン素子、周
辺駆動回路のスイッチング素子としてはｐｏｌｙ−Ｓ
ｉ、μｃ−Ｓｉなどの多結晶質シリコンからなる半導体
膜をチャネルに用いた薄膜トランジスタを用いることに
より、液晶表示装置の性能を向上するとともに生産性も
向上することができる。

【０００７】ところで、ｐｏｌｙ−ＳｉＴＦＴを液晶表
示装置等の表示装置の画素選択用のスイッチング素子に
用いる場合、オフ電流が大きく、表示品質が低いという
問題がある。

【０００８】従来の単結晶のＭＯＳトランジスタでは、
ゲート逆バイアスにおいて、チャネルがソース又はドレ
インと逆極性になり、空乏層が形成されて十分な耐圧及
び整流性を示すため、リーク電流の増加はなかった。し
かしながら、ｐｏｌｙ−ＳｉＴＦＴでは半導体膜を構成
する結晶粒子の粒界、あるいは粒子内の欠陥を経由して
電流が流れてしまうため、大きなリーク電流が発生する
という問題がある。さらに、ＭＯＳトランジスタは、そ
れほど大きなゲート逆バイアスでは用いられないため
に、リーク電流は問題とはならなかった。ところが、例
えばアクティブマトリクス型液晶表示装置に用いられる
ｐｏｌｙ−ＳｉＴＦＴでは、約１０Ｖ以上の逆バイアス
下で用いられるため、リーク電流が大きな問題となる。
この問題は、液晶表示装置の画素選択用薄膜トランジス
タにｐｏｌｙ−Ｓｉを用いる場合に特に重要な問題であ
る。

【０００９】このようなｐｏｌｙ−ＳｉＴＦＴにおける
逆バイアスでのリーク電流を低減するために、従来、Ｌ
ＤＤ構造（Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ構造）
やオフセットゲート構造が用いられている。

【００１０】図１６はＬＤＤ構造を採用した従来の薄膜
トランジスタの断面構造の例を概略的に示す図である。

【００１１】この例ではｎ−ｃｈ薄膜トランジスタ９０
ｎとｐ−ｃｈ薄膜トランジスタ９０ｐとが並列されい
る。

【００１２】ガラスなどの絶縁性基板９１には保護層９
２が形成され、保護層９２上には多結晶質シリコンから
なる半導体膜９３が形成されている。この半導体膜９３
は、イントリンシックなチャネル領域９３ｉと、ｎ型不
純物がドープされたコンタクト領域９３ｓ、９３ｄと、
チャネル領域９３ｉとコンタクト領域９３ｓ、９３ｄと
の間に挟まれたＬＤＤ領域（Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ領域）９３Ｌとを有している。半導体膜
９３はゲート絶縁膜９４に覆われており、ゲート絶縁膜
９４を介して半導体膜９３のチャネル領域９２ｉと対向
するようにゲート電極９５が形成されている。ゲート電
極９５の上側からは層間絶縁層９６が形成され、ゲート
絶縁膜９４および層間絶縁層９６に形成されたコンタク
トホールを介して半導体膜９３のソース・ドレイン各コ
ンタクト領域９３ｓ、９３ｄ領域とソース電極９７ｓ、
ドレイン電極９７ｄとが接合している。なおｐ−ｃｈの
薄膜トランジスタ９０ｐは、多結晶質シリコンからなる
半導体膜９８を有しており、この半導体膜９８は、イン
トリンシックなチャネル領域９８ｉと、ｐ型不純物がド
ープされたコンタクト領域９８ｓ、９８ｄとを有してい
る。ＬＤＤ構造は備えていない。

【００１３】例えば薄膜トランジスタ９０ｎのようなＬ
ＤＤ構造は、例えば以下のような工程により形成され
る。まずｐｏｌｙ−Ｓｉ半導体膜９３を形成した後、ゲ
ート絶縁膜９４、ゲート電極９５を形成し、このゲート
電極９５をマスクとして不純物イオンのライトドープを
行う。このときゲート電極９５はチャネル領域９３ｉお
よびＬＤＤ領域９３Ｌを覆うようにパターニングしてお
く。ついでゲート電極９５をチャネル領域９３ｉのみを
覆うように再度パターニングする。そして再度パターニ
ングしたゲート電極９５をマスクとしてれたマスクとし
て不純物イオンのへビードープを行う。

【００１４】このような手法によりＬＤＤ構造を形成す
る場合、ゲート電極のパターニングの際のマスクずれな
どにより、チャネル領域の両側でＬＤＤ長（チャネル領
域とコンタクト領域との間のＬＤＤ領域の厚さ）が異な
ったり、ばらついたりするという問題がある。このため
薄膜トランジスタの特性がばらつき、また薄膜トランジ
スタの生産性が低下してしまうという問題がある。ま
た、マスク合わせマージンを確保するため、ＬＤＤ長を
約２μｍ以下にすることはできない。このためＬＤＤ領
域が高抵抗になり、キャリアの移動度が減少してしまう
という問題がある。

【００１５】また通常、アクティブマトリクス型液晶表
示装置等のディスプレイでは、液晶層及び蓄積容量に印
加する電圧をＴＦＴにより制御している。しかし、ｐｏ
ｌｙ−ＳｉＴＦＴでは結晶粒界を通じたリーク電流が発
生しやすいために、画素に蓄積した表示信号に対応した
蓄積電荷の放電が１フレーム内で発生することにより、
表示にフリッカーが発生する。特に、バックライトを有
する透過型液晶表示装置では、バックライトの照射光に
より光リークが発生するため、さらにフリッカーが増大
してしまうなど動作上好ましくない問題が存在してい
る。

【００１６】さらにまた、ｐｏｌｙ−ＳｉＴＦＴをこの
種の表示装置に用いる場合、その特性、特にオフ電流の
バラツキが問題になり、均一で再現性の高い表示を行う
ことができないという問題がある。

【００１７】

【発明が解決しようとする課題】本発明はこのような問
題点を解決するためになされたものである。すなわち本
発明は、特性が均一で、生産性が高い構造を有するｐｏ
ｌｙ−Ｓｉ薄膜トランジスタを提供することを目的とす
る。また本発明はＬＤＤ長が短く、集積化に適した構造
を有するｐｏｌｙ−Ｓｉ薄膜トランジスタを提供するこ
とを目的とする。

【００１８】また本発明は、リーク電流の小さなｐｏｌ
ｙ−ＳｉＴＦＴを提供することを目的とする。また本発
明は、透過型液晶表示装置の画素選択用スイッチング素
子に適した、リーク電流が少ない薄膜トランジスタを提
供することを目的とする。さらに本発明は、高い生産性
で、均一な特性を有するｐｏｌｙ−Ｓｉ薄膜トランジス
タの製造方法を提供することを目的とする。また本発明
は表示品質の高い液晶表示装置を提供することを目的と
する。

【００１９】

【課題を解決するための手段】このような課題を解決す
るため本発明は以下のような構成を採用している。本発
明の薄膜トランジスタは、多結晶質シリコンからなる第
１の領域と、第１の不純物が添加された前記多結晶質シ
リコンからなり、前記第１の領域の外側に配設された第
２の領域と、前記第１の不純物および第２の不純物が添
加された前記多結晶質シリコンからなり、前記第２の領
域の外側から前記第１の領域を挟むように配設された第
３の領域とを有する半導体膜と、前記半導体膜の前記第
１の領域および前記第２の領域とゲート絶縁膜を介して
対向するように配設されたゲート電極と、前記半導体膜
の前記第３の領域と接合したソース・ドレイン電極、と
を具備したことを特徴とする。

【００２０】ここで第１の不純物と第２の不純物とは同
じ電導型の不純物である。また第１の不純物と第２の不
純物とは、第１の不純物の前記半導体膜に対する拡散係
数が、第２の不純物の前記半導体膜に対する拡散係数よ
りも大きくなるように選択する。 また第１の領域とは
例えばチャネル領域であり、例えばイントリンシックな
多結晶質シリコン、また例えばチャネルドープされた多
結晶質シリコンから形成される。また第３の領域とは例
えばコンタクト領域であり、例えばｎ型不純物（薄膜ト
ランジスタがｎ−ｃｈの場合）あるいはｐ型不純物（薄
膜トランジスタがｐ−ｃｈの場合）が添加された多結晶
質シリコンから構成される。またコンタクト領域もイン
トリンシックな多結晶質シリコンから構成し、シリサイ
ド層を介してソース・ドレインと接合するようにしても
よい。そして第２の領域とは例えばコンタクト領域より
も低濃度の不純物が添加されたＬＤＤ領域であり、例え
ばｐ型不純物あるいはｎ型不純物が添加された多結晶質
シリコンから構成される。第２の領域はチャネル領域の
両側に配設するようにしてもよいし、ソース側またはド
レイン側のどちらか一方に配設するようにしてもよい。

【００２１】第２の領域の幅、すなわちチャネル領域と
コンタクト領域との間隔は約２μｍ以下に設定すること
が好ましい。このＬＤＤ長はより好ましくは約０．５μ
ｍ以下、さらに好ましくは０．１μｍ以下に設定するよ
うにしてもよい。このようなＬＤＤ長は、第１のドーパ
ントと第２のドーパントの拡散係数を選択し、また製造
の際の活性化温度等の拡散時の温度条件を調節すること
により、必要に応じて調節するようにすればよい。

【００２２】また、生産性の観点からはゲート電極を半
導体膜の第１の領域および第２の領域と対向させること
が好ましい。これは、本発明では、例えばゲート電極を
マスクとして第１の不純物および第２の不純物の添加を
行うことができるからである。しかしながら必要に応じ
てゲート電極を半導体膜の第１の領域と対向するように
配設してもよい。

【００２３】また本発明は、多結晶質シリコンをチャネ
ル半導体膜に用いた薄膜トランジスタにおいて、半導体
膜のチャネル領域とコンタクト領域との間の少なくとも
一方に、ゲート電極端部と対向し、コンタクト領域と同
じ電導形のＬＤＤ領域を有するようにしてもよい。

【００２４】またこのような薄膜トランジスタは、ゲー
ト電圧がソースまたはドレイン電圧よりも１０Ｖ以上低
く動作するように設定してもよい。

【００２５】このような構成を採用することにより、Ｌ
ＤＤ長が均一で、しかも短い薄膜トランジスタを、高い
生産性で製造することができる。またチャネル長を短く
することができるので、高い移動度を保つことができ
る。このような構成を有する本発明の薄膜トランジスタ
を例えば液晶表示装置の画素領域に配設することによ
り、表示品質を向上するとともに、生産性も高めること
ができる。

【００２６】本発明の薄膜トランジスタの製造方法は、
少なくとも表面が絶縁性を呈する基板上に非単結晶の結
晶質シリコンからなる半導体膜を形成する工程と、前記
半導体膜上にゲート絶縁膜を形成する工程と、前記ゲー
ト絶縁膜上にゲート電極を形成する工程と、前記ゲート
電極をマスクとして前記半導体膜に第１の不純物イオン
を添加する工程と、前記ゲート電極をマスクとして前記
半導体膜に、前記第１の不純物よりも前記半導体膜に対
して小さな拡散係数を有する第２の不純物を添加する工
程と、前記半導体膜を加熱して前記第１の不純物および
前記第２の不純物を活性化する工程とを有することを特
徴とする。すなわち本発明の薄膜トランジスタの製造方
法は、半導体膜のコンタクト領域に拡散係数の異なる同
じ電導型のドーパントをドープし、その後複数のドーパ
ントを同時に拡散させることにより、高濃度領域である
コンタクト領域と、チャネル領域との間に低濃度領域で
あるＬＤＤ領域を形成するものである。

【００２７】第１の不純物の前記半導体膜へ導入と第２
の不純物の前記半導体膜の導入は前後を問わない。また
第１の不純物と第２の不純物とを同時に半導体膜へ添加
するようにしてもよい。また不純物の半導体膜への添加
は、例えばイオンドーピング法により行うようにしても
よいし、またイオン注入法により行うようにしてもよ
い。

【００２８】このような不純物の半導体膜への添加は、
ゲート電極をマスクとして行うことが好ましいが、ゲー
ト電極とは別にマスクを形成して行うようにしてもよ
い。また本発明の薄膜トランジスタの製造方法では、Ｌ
ＤＤ領域はコンタクト領域に添加された同じ電導型の複
数のドーパントのうち、拡散係数が大きいほうのドーパ
ントの拡散により形成される。したがってゲート電極を
マスクとして不純物の添加を行う場合には、ゲート電極
はチャネル領域およびＬＤＤ領域を覆うように形成して
おけばよい。本発明の薄膜トランジスタの製造方法は、
このような構成を採用することにより、均一な特性を有
し、かつコンパクトな薄膜トランジスタを高い生産性で
製造することができる。また、ソース・ドレイン領域に
拡散係数の異なる同型のドーバントをドープして拡散さ
せることにより、薄膜トランジスタのチャネル端部に低
濃度領域（ｎ^- 領域）を形成することができる。またマ
スクずれ等の心配もなく、ＬＤＤ長を短くすることがで
きるので、キャリアの移動度が減少してしまうこともな
い。

【００２９】このように本発明によれば、大きな工程増
加なしにｐｏｌｙ−ＳｉＴＦΤのオフ電流を大きく減少
させ、安定で良好な特性を有する薄膜トランジスタを実
現することができる。

【００３０】つぎに本発明の薄膜トランジスタの別の構
成について説明する。本発明の薄膜トランジスタは、多
結晶質シリコンからなり、第１の平均粒径を有する第１
の領域と、前記第１の領域を挟むように配設され前記第
１の平均粒径よりも大きな第２の平均粒径を有する第２
の領域と、前記第２の領域の外側から前記第１の領域を
挟むように配設された第３の領域とを有する半導体膜
と、前記半導体膜の前記第３の領域と接合したソース電
極およびドレイン電極と、前記半導体膜と絶縁性膜を介
して対向し、前記半導体膜に電界を印加するゲート電
極、とを具備したことを特徴とする。

【００３１】ここで第１の領域とは例えばチャネル領域
であり、例えばイントリンシックな多結晶質シリコンか
ら構成される。また第３の領域とは例えばコンタクト領
域であり、例えばｐ型不純物あるいはｎ型不純物が添加
された多結晶質シリコンから構成される。またコンタク
ト領域もイントリンシックな多結晶質シリコンから構成
し、シリサイド層を介してソース・ドレインと接合する
ようにしてもよい。

【００３２】そして本発明の薄膜トランジスタでは、第
１の領域のチャネル方向の外側に接して第１の領域より
も平均粒径の大きな第２の領域を備えている。すなわ
ち、チャネル端部のｐｏｌｙ−Ｓｉ半導体膜を構成する
結晶粒の面密度あるいは体積密度が、チャネル領域より
も低くなっている。このチャネル端部の第２の領域は、
例えばイントリンシックな多結晶質シリコンから構成す
るようにしてもよいし、また例えばＬＤＤ領域のように
低濃度の不純物を添加した多結晶質シリコンから構成す
るようにしてもよい。またソース側又はドレイン側の少
なくとも一方のコンタクト領域と接するチャネル端部の
ｐｏｌｙ−Ｓｉ層の結晶粒の面密度又は体積密度を、チ
ャネル領域のｐｏｌｙ−Ｓｉ層より低くするようにして
もよい。また、チャネル端部のｐｏｌｙ−Ｓｉ層の結晶
粒の面密度又は体積密度を、チャネル領域のｐｏｌｙ−
Ｓｉ層の約１／３以下、より好ましくは１／１０以下程
度に設定するようにすればよい。

【００３３】薄膜トランジスタチャネル領域とコンタク
ト領域との間にＬＤＤ領域が介挿されている場合、この
ＬＤＤ領域のｐｏｌｙ−Ｓｉ層の平均粒径を、チャネル
領域よりも大きくするようにしてもよい。また、ＬＤＤ
領域のｐｏｌｙ−Ｓｉ層の結晶粒の面密度又は体積密度
を、チャネル領域のｐｏｌｙ−Ｓｉ層の約１／３以下、
より好ましくは１／１０以下程度に設定するようにして
もよい。

【００３４】また、ソース側又はドレイン側の少なくと
も一方のコンタクト領域と接するチャネル端部のｐｏｌ
ｙ−Ｓｉ層のバンドギャップ内準位の密度を、チャネル
領域のｐｏｌｙ−Ｓｉ層より低くなるようにしてもよ
い。またチャネル端部のｐｏｌｙ−Ｓｉ層のバンドギャ
ップ内準位の密度を、チャネル領域のｐｏｌｙ−Ｓｉ層
の約１／３以下、より好ましくは１／１０以下程度に設
定するようにしてもよい。また、ＬＤＤ領域のｐｏｌｙ
−Ｓｉ層のバンドギャップ内準位の密度を、チャネル領
域のｐｏｌｙ−Ｓｉ層より低くするようにしてもよい。
また、ＬＤＤ領域のｐｏｌｙ−Ｓｉ層のバンドギャップ
内準位の密度を、チヤネル部のｐｏｌｙ−Ｓｉ層の約１
／３以下、より好ましくは１／１０以下程度に設定する
ようにしてもよい。

【００３５】発明者らは、ｐｏｌｙ−Ｓｉをチャネル半
導体膜に用いたｐｏｌｙ−ＳｉＴＦＴの特性と各種プロ
セス、構造パラメータとの相関関係を調べた。そして、
チャネル領域のソース側コンタクト領域と接する領域の
平均粒径が、チャネル領域のｐｏｌｙ−Ｓｉ半導体膜の
平均粒径よりも大きな薄膜トランジスタではリーク電流
が小さくなることを見出だした。

【００３６】以下にリーク電流の発生機構について説明
する。リーク電流のパスとしては、１）チャネル領域の
蓄積ホールとコンタクト層ｎ＋の電子とのギャップ準位
を介した再結合電流と、２）チャネル領域の蓄積ホール
のコンタクト領域ｎ⁺ への拡散電流、とが考えられる。

【００３７】どちらの経路がより本質的なリーク電流の
原因であるかを確かめるために、本発明者らはコンタク
ト領域ｎ₊ へ添加する不純物濃度を１×１０¹⁴ｃｍ
^-3（通常は１×１０²¹ｃｍ^-3程度に設定される）に設定
した拡散電流が流れやすい構造の薄膜トランジスタを実
際に作製し、そのリーク電流の測定を行った。そして、
この薄膜トランジスタのリーク電流は通常の薄膜トラン
ジスタと比べて増加していないという結果を得た。この
結果から、リーク電流の主要なパスは拡散電流ではな
く、ギャップ内準位を経由した再結合電流であると判断
できる。すなわちリークは、励起された電子は電界によ
りドレイン側にドリフトし、ホールはソース側にドリフ
トし、ｎ⁺ の電子とギャップ準位を介して再結合するも
のと考えることができる。したがってリーク電流を低減
させるためには、リークの原因であるソース領域とチャ
ネル領域との間でのｐｏｌｙ−Ｓｉのバンドギャップ内
準位を少なくすればよいことになる。ここで、ｐｏｌｙ
−Ｓｉを半導体膜として用いたｐｏｌｙ−Ｓｉ薄膜トラ
ンジスタでは、耐圧性を向上するのため通常ＬＤＤ構造
を採用していることが多い。このようなＬＤＤ構造を有
する薄膜トランジスタでは、ＬＤＤ領域のｐｏｌｙ−Ｓ
ｉ層のバンドギャップ内準位を少なくするようにしても
よい。

【００３８】ところで、ｐｏｌｙ−Ｓｉ層ではバンドギ
ャップ内準位は、結晶粒間に集中して存在しているた
め、バンドギャップ内準位密度を減少させるということ
は、結晶粒の間の体積を減少させるということと同じで
ある。すなわち、半導体膜を構成する結晶粒の平均粒径
を大きくすれば、また結晶粒の面密度又は体積密度を小
さくすれば、バンドギャップ内準位密度を減少させるこ
とができる。

【００３９】すなわちリーク電流を低減させるために
は、ソース領域−チャネル領域間のｐｏｌｙ−Ｓｉ半導
体膜を構成する結晶粒の平均粒径をチャネル領域内より
も大きくすればよいことがわかる。

【００４０】このような構成を採用することにより、多
結晶質シリコンからなる半導体膜を有する薄膜トランジ
スタのリーク電流を低減することができる。個々の薄膜
トランジスタの構成によっても差はあるが、例えば、チ
ャネル端部でのｐｏｌｙ−Ｓｉの結晶粒の面密度、体積
密度、あるいはバンドギャップ内準位密度を約１／３程
度にすることにより、薄膜トランジスタのリーク電流を
約一桁程度減少することができる。

【００４１】一方、液晶表示装置の画素電極に選択的に
表示信号電圧を供給する画素選択用の薄膜トランジスタ
はその特性を長く保つため、ソース電極、ドレイン電極
に引加させる電圧を逆転させて動作させる場合がある。
このような場合には、励起された電子とホールは上述の
説明とは逆の方向に流れることになるため、ドレイン領
域とチャネル領域との間に、チャネル領域よりも平均粒
径の大きな領域を形成するようにすればよい。すなわち
ドレイン領域とチャネル領域の間のｐｏｌｙ−Ｓｉ層の
バンドギャップ内準位を、チャネル領域のｐｏｌｙ−Ｓ
ｉ層より少なく、または結晶粒密度をより低くしてやれ
ばよい。

【００４２】このように本発明の薄膜トランジスタによ
れば、チャネル端にチャネル領域よりも結晶粒の平均粒
径の大きな領域を配設することにより、リーク電流を低
減することができる。このような構成を有する本発明の
薄膜トランジスタを、画素選択用スイッチング素子とし
て採用した液晶表示装置を構成することにより、保持特
性を向上することができる。したがって均一で再現性の
高いすぐれた表示品質を得ることができる。

【００４３】さらに本発明の薄膜トランジスタの別の構
成について説明する。本発明の薄膜トランジスタは、多
結晶質シリコンからなり、チャネル領域と、チャネル領
域の両側に配設されたコンタクト領域と、前記チャネル
領域と前記コンタクト領域との間の少なくとも一方に配
設されたＬＤＤ領域とを有する半導体膜と、前記半導体
膜の前記第１の領域とゲート絶縁膜を介して対向するよ
うに配設されたゲート電極と、前記半導体膜の前記第３
の領域と接合したソース・ドレイン電極とを具備し、前
記第２の領域または前記第３の領域では、前記第１の領
域よりもバンドギャップが大きいことを特徴とする。ま
た、本発明の薄膜トランジスタは、多結晶質シリコンか
らなり、チャネル領域と、チャネル領域の両側に配設さ
れたコンタクト領域と、前記チャネル領域と前記コンタ
クト領域との間の少なくとも一方に配設されたＬＤＤ領
域とを有する半導体膜と、前記半導体膜の前記第１の領
域とゲート絶縁膜を介して対向するように配設されたゲ
ート電極と、前記半導体膜の前記第３の領域と接合した
ソース・ドレイン電極とを具備し、記第３の領域では、
不純物としてＮ、Ｏ、Ｃ、Ｃｌからなる群の少なくとも
１種を約３×１０²⁰〜約３×１０²¹ｃｍ^-3添加されてい
ることを特徴とする。

【００４４】なお、第１の領域のバンドギャップに対し
て、第２の領域または第３の領域の少なくともいずれか
一方のバンドギャップを大きくするようにすればよい。

【００４５】また、ＬＤＤ領域のバンドギャップをチャ
ネル領域より大きくするようにしてもよい。

【００４６】このような構成を実現するために、例えば
不純物としてＮ、Ｏ、Ｃ、Ｃｌ、Ｆを半導体膜のコンタ
クト領域またはＬＤＤ領域に添加して、これらの領域の
ｐ−Ｓｉのバンドギャップを広げるようにしてもよい。

【００４７】ＴＦＴ−ＬＣＤやＸ線撮像装置等のデバイ
スでは、ＴＦＴのオフ時にはゲート電圧が約３〜２０Ｖ
程度の大きな負バイアスで用いられる。このような大き
な負バイアスでは、ｐｏｌｙ−ＳｉＴＦＴには大きなリ
ーク電流が発生する。従来の単結晶のＬＳＩに用いられ
ていたＭＯＳトランジスタでは、３〜２０Ｖ程度の大き
な負バイアスでもｐｎ接合によりキャリアの流れが制限
されるためにほとんど電流が流れず、リーク電流の問題
は発生しなかった。ｐｏｌｙ−ＳｉＴＦＴのリーク電流
の原因としてはドレイン領域での価電子帯の電子の伝導
帯への直接トンネリングや、トラップ準位を介したトン
ネリングによる。特に多結晶質シリコンでは、グレイン
粒界等によるトラップが多いためにリーク電流が大きく
なる。本発明では、チャネル領域と、コンタクト領域あ
るいはＬＤＤ領域との間で半導のバンドギャップを広く
することにより、オフ電流を小さくしている。

【００４８】このような構成を採用することにより、こ
れによりオフ電流が減少する。したがってこの薄膜トラ
ンジスタを用いて液晶表示装置を構成することにより、
表示品質を向上することができる。また本発明によれ
ば、ｐｏｌｙ−ＳｉＴＦＴのオフ電流を大きく減少さ
せ、安定でに良好な特性を実現することができる。

【００４９】

【発明の実施の形態】以下に本発明について実施形態を
とりあげながらさらに詳細に説明する。

【００５０】（実施形態１）図１は本発明の薄膜トラン
ジスタの断面構造の例を概略的に示す図である。なお、
ここではｎ−ｃｈの薄膜トランジスタ１０Ｎとｐ−ｃｈ
の薄膜トランジスタ１０Ｐとを図示している。

【００５１】ｎ−ｃｈ薄膜トランジスタ１０Ｎは、ガラ
スなどからなる絶縁性基板１１には、例えば酸化シリコ
ン膜（ＳｉＯx ）や窒化シリコン膜（ＳｉＮx ）あるい
はこれらの積層膜からなるアンダーコート層（バッファ
層）１２が形成され、アンダーコート層１２上には多結
晶質シリコンからなる半導体膜１３が形成されている。
半導体膜１３の膜厚は例えば４００ｎｍ〜８００ｎｍ程
度に設定するようにすればよい。この例では５５０ｎｍ
に設定している。半導体膜１３は、チャネル領域（第１
の領域）１３ｉと、複数のｎ型不純物としてＰ（リン）
およびＡｓ（ひ素）が添加されたコンタクト領域（第３
の領域）１３ｓ、１３ｄと、チャネル領域１３ｉとコン
タクト領域１３ｓ、１３ｄとの間に挟まれ、ｎ型不純物
としてＰ（リン）が添加されたＬＤＤ領域（第２の領
域）１３Ｌとを有している。ここではＬＤＤ領域１３Ｌ
は、チャネル領域の両側に配設しているが、どちらか一
方の側にのみ配設するようにしてもよい。またこのＬＤ
Ｄ領域のＬＤＤ長ｄは約２μｍ以下、好ましくは約０．
５μｍ以下、より好ましくは約０．１μｍ以下に設定す
るようにすればよい。なおこの例ではチャネル領域１３
ｉにも、閾値電圧Ｖthを制御するためにＢ（硼素）がド
ープされている。このようなチャネルドープ必要に応じ
て行うようにすればよく、またチャネル領域１３ｉをイ
ントリンシックなｐｏｌｙ−Ｓｉから構成するようにし
てもよい。

【００５２】半導体膜１３は例えばＳｉＮx からなるゲ
ート絶縁膜１４に覆われており、ゲート絶縁膜１４を介
して半導体膜１３のチャネル領域１３ｉと対向するよう
にゲート電極１５が形成されている。ゲート電極１５は
半導体膜のチャネル領域１３ｉおよびＬＤＤ領域１３Ｌ
と対向するように配設されている。またゲート絶縁膜１
４はＳｉＯx やＳｉＮx の積層膜から構成するようにし
てもよい。

【００５３】ゲート電極１５の上側からは例えばＳｉＯ
x からなる層間絶縁層１６が形成され、ゲート絶縁膜１
４および層間絶縁層１６に形成されたコンタクトホール
を介して半導体膜１３のソース・ドレイン各コンタクト
領域１３ｓ、１３ｄ領域とソース電極１７ｓ、ドレイン
電極１７ｄとがオーミック接合している。

【００５４】なおｐ−ｃｈの薄膜トランジスタ１０Ｐ
は、多結晶質シリコンからなる半導体膜１８を有してお
り、この半導体膜１８は、チャネル領域１８ｉと、ｐ型
不純物がヘビードープされたコンタクト領域１８ｓ、１
８ｄとを有している。ＬＤＤ構造は備えていない。な
お、チャネル領域１８ｉにも、閾値電圧Ｖthを制御する
ためにＰ型不純物であるＢ（硼素）がドープされてい
る。チャネル領域１８ｉはイントリンシックなｐｏｌｙ
−Ｓｉから構成するようにしてもよい。

【００５５】図２は、例えば図１に例示したような本発
明の薄膜トランジスタの半導体膜中のチャネル方向の不
純物濃度のプロファイルの例である。このようなプロフ
ァイルは例えばＴＦ−ＳＩＭＳにより測定することがで
きる。図２（ａ）はドーパントが添加されている半導体
膜１３を模式的に示している。またこの例では同じ電導
型の複数のドーパントとしてＰとＡｓとを選択して用い
ている。ｐｏｌｙ−Ｓｉ半導体膜中のＰの拡散係数は、
約６００℃では約３×１０^-18［ｃｍ² ／ｓｅｃ］程度
であり、これに対してＡｓの拡散係数は約６００℃では
約３×１０^-21 ［ｃｍ² ／ｓｅｃ］程度であり、一般に
Ｐの拡散係数の方が大きい。したがって、例えばゲート
電極１５をマスクとして半導体膜１３のコンタクト領域
１３ｓ、１３ｄにＰとＡｓとをイオンドーピング法ある
いはイオン注入法などにより添加し、半導体膜１３を加
熱するとＰの方がＡｓよりも広範な領域まで拡散するこ
とになる。このように、添加するドーパントの種類（元
素、核種）、ドーパントのドーズ量、加熱温度（活性化
温度）、加熱時間等を調節することにより、ＬＤＤ長ｄ
を０．５μｍ以下、あるいは０．１μｍ以下に設定する
ことができる。さらにこのような手法で形成したＬＤＤ
領域１３ＬのＬＤＤ長ｄはチャネル領域１３ｉの両側で
極めて均一なものとなる。

【００５６】図２（ｂ）のプロファイルでは、ドーパン
トはＰもＡｓも矩形型に分布しており、一方図２（ｃ）
のプロファイルではドーパントはＰもＡｓもガウシアン
に分布している。このように本発明の薄膜トランジスタ
では、複数のドーパントの分布はガウシアンに限ること
なく、矩形型でも、その他の分布でもよい。すなわち本
発明の薄膜トランジスタでは、ＬＤＤ領域に添加される
Ｎ型不純物の濃度がコンタクト領域に添加されたＮ型不
純物の濃度よりも低くなっていればよい。、またＬＤＤ
領域に添加されるＰ型不純物の濃度がコンタクト領域に
添加されたＰ型不純物の濃度よりも低くなっていればよ
い。このような分布のプロファイルも、ドーパントの種
類、加熱温度、加熱時間等を選択、調節することにより
必要に応じて調節するようにすればよい。

【００５７】このような構成を採用することにより、本
発明の薄膜トランジスタは、ｐｏｌｙ−Ｓｉ薄膜トラン
ジスタの課題であったリーク電流を低減することができ
る。そして、本発明の薄膜トランジスタでは、ＬＤＤ長
を短くすることができるため抵抗が高くなってしまうこ
とはない。したがってキャリアの移動度が低下すること
もなく、優れたスイッチング特性を実現することができ
る。さらにＬＤＤ長が短いので薄膜トランジスタのサイ
ズがコンパクトになる。本発明の薄膜トランジスタを集
積して各種の回路を構成することにより回路のサイズを
小さくし、集積化度を向上することができる。

【００５８】（実施形態２）つぎに本発明の薄膜トラン
ジスタの製造方法の例について説明する。図３、図４は
本発明の薄膜トランジスタの製造工程を説明するための
図であり、主要な工程における薄膜トランジスタの断面
構造を概略的に示したものである。 例えば薄膜トラン
ジスタ１０ｎのようなＬＤＤ構造は、例えば以下のよう
な工程により形成される。まず、例えばガラス、石英等
からなる透光性の縁性性基板１１上にＰＥ（プラズマエ
ンハンスド）ＣＶＤ法等によりバッファ層１２となるＳ
ｉＮx 膜、ＳｉＯx 膜をそれぞれ約５０ｎｍ、約１００
ｎｍの膜厚で成膜する。ついでＣＶＤ法等によりａ−Ｓ
ｉ：Ｈ（水素添加したａ−Ｓｉ）からなるａ−Ｓｉ半導
体膜１３ａを厚さ約５５ｎｍ成膜し、炉アニールを行っ
た。半導体膜１３ａにはＢ（ホウ素）等の不純物をドー
プして成膜するようにしてもよい。

【００５９】その後、例えばＸｅＣｌエキシマレーザを
用いたＥＬＡ法によりａ−Ｓｉ半導体膜１３ａを溶融再
結晶化させてｐｏｌｙ−Ｓｉからなる多結晶質の半導体
膜１３を形成した。

【００６０】この後、フォトリソグラフィープロセス等
によりｐｏｌｙ−Ｓｉ半導体膜１３のパターニング、エ
ッチングを行い、あらかじめ定められた形状に成形する
（図３（ａ））。そしてｐｏｌｙ−Ｓｉ半導体膜１３に
レジストをマスクとして、Ｐ型、Ｎ型それぞれにＶth制
御用のＢ（ボロン）又はＰ（リン）を注入又はプラズマ
ドープする。

【００６１】次に、パターニング、チャネルドープした
半導体膜１３の上側から、ＣＶＤ法などによりＳｉＯx
からなる膜厚約１００ｎｍのゲート絶縁膜１４を成膜す
る（図３（ｂ））。

【００６２】続いて、例えば厚さ約４００ｎｍのＭｏＷ
を被着し、フォトリソグラフィ、エッチングによりゲー
ト電極１５に成形する。このときＮ型薄膜トランジスタ
１０Ｎはチャネル長（チャネル領域とＬＤＤ領域とに対
応する）に、Ｐ型薄膜トランジスタ１０Ｐは半導体膜１
８全体を覆うように形成する。

【００６３】次に、ゲート電極１５をマスクとし自己整
合的にソース領域１３ｓとドレイン領域１３ｄとに、例
えばイオンドーピング法によりＰを低濃度（例えばドー
ズ量約２×１０¹⁷〜２×１０¹⁸／ｃｍ^３程度）ドープ
し、次いで、Ａｓ（ヒ素）を高濃度（例えばドーズ量約
１×１０¹⁹〜１×１０²⁰／ｃｍ³ 程度）ドープする（図
３（ｄ））。イオンドーピングの条件としては例えば加
速電圧は約６５〜７０ｋｅＶとした。イオンドーピング
するドーパントの原料ガスとしてはＰの場合はＰＨ₃ を
希ガスで希釈したガスを用いた。またＡｓの場合はＡｓ
Ｈ₃ を希ガスで希釈したガスを用いた。

【００６４】なお薄膜トランジスタ１０Ｐの半導体膜に
対する不純物の添加工程は、例えばＰＨ₃ ／希ガスの代
わりにＢ₂ Ｈ₆ ／Ｈ₂ 、Ｂ₂ Ｈ₆ ／希ガスを用いて、加
速電圧約５０ｋＶ、ドーズ量約１×１０¹⁶ｃｍ^-2程度で
イオンドーピングを行った。これによりｐ−ｃｈＴＦＴ
が形成された。

【００６５】そして半導体膜１３のコンタクト領域１３
ｓ、１３ｄに添加した不純物を熱により活性化させる
と、ＡｓよりもＰの方が拡散係数が大きいので、Ｐが選
択的にゲート電極１５の下部まで拡散し、低濃度領域で
あるＬＤＤ領域１３Ｌを形成する。これにより、半導体
膜１３の端部からゲート電極１５端部までドーズ量１×
１０¹⁹／ｃｍ³ 程度のｎ⁺ のコンタクト領域１３ｓ、１
３ｄと、ゲート電極１５の下側にまで延びたドーズ量約
１×１０¹⁸／ｃｍ³ 程度のｎ- のＬＤＤ領域１３Ｌの２
層の領域が形成される。

【００６６】このような不純物の活性化は例えばレーザ
ーアニールにより行い、不純物を拡散させるようにして
もよい。また、ｎ^- ドープとｎ⁺ のドープ後、それぞれ
拡散させるようにしてもよい。例えば、まずｎ^- ドープ
をした後、ｐｏｌｙ−Ｓｉ半導体膜が溶融する程度の比
較的高いエネルギーでＥＬＡ照射を行い、不純物をｐｏ
ｌｙ−Ｓｉをメルトにした状態で不純物の拡散を行う。
そしてこの後ｎ⁺ をドープし、今度はｐｏｌｙ−Ｓｉが
溶融しないような比較的低いエネルギーでＥＬＡ照射を
行いｐｏｌｙ−Ｓｉが固相の状態で不純物の拡散を行う
ようにしてもよい。

【００６７】次に、Ρ型薄膜トランジスタ１０Ｐのゲー
ト電極１５をチャネル長にパタ−ニングし、Ｎ型はレジ
ストでマスクする。Ｐ型もＮ型と同様にＢを低濃度ドー
プ、次いで、Ｇａを高濃度ドープするようにしてもよ
い。レジストは剥離し、ドープした不純物を熱により活
性化させると、Ｂの方が拡散係数が大きいので、Ｂのみ
が選択的にゲート電極１５の下部まで拡散して低濃度の
ＬＤＤ領域を形成することができる。これにより、半導
体膜１８のゲート端まで形成された１×１０²⁰／ｃｍ³
程度のＰ⁺ 領域と、半導体膜１８のチャネル下部まで延
びた１×１０¹⁸／ｃｍ³ 程度のＰ^- 領域の２層の領域を
形成することができる。不純物の拡散はＮ型薄膜トラン
ジスタと同様に行うようにすればよい。また、活性化を
レーザーアニールにより行って不純物を拡散させてもよ
い。さらにまた、ｐ^- ドープとｐ⁺ ドープ後、それぞれ
拡散させるようにしてもよい。

【００６８】この後レジスト等の剥離を行い、さらに、
ＡＰＣＶＤ法等によりシリコン窒化膜乃至シリコン酸化
膜からなる層間絶縁膜１６を４００ｎｍ程度被着する。

【００６９】この後、フォトリソグラフィプロセスによ
り、層間絶縁膜１６をＲＩＥによりエッチングし、続い
て連続的にＣＤＥ処理により層間絶縁膜１６のコンタク
ト領域１３ｓ、１３ｄ領域に対応する部分に開口部を設
ける。

【００７０】この後に、例えばＡｌ、Ｍｏなどの導電性
材料をスパッタリング法などにより成膜し、フオトリソ
グラフィプロセス等によりパターニングしてソース電極
１７ｓ、ドレイン電極１７ｄを形成する（図４
（ｇ））。ここではＭｏ／Ａｌ／Ｍｏの積層膜を形成し
た。

【００７１】以上のような工程によりｎ−ｃｈ（ｐ−ｃ
ｈ）のコプラナ型薄膜トランジスタが完成する。なお液
晶表示装置のアレイ基板を形成するには、例えば層間絶
縁層１６を成膜した後、ＩＴＯなどにより画素電極を形
成し、この後薄膜トランジスタのソース電極１７ｓを画
素電極と接続するように形成すればよい。 マスクによ
るＬＤＤ構造やオフセット構造ではマスク合わせマージ
ンのためＬＤＤ長を２μｍ以下にはできず、またマスク
合わせずれにより、チャネルの両側でＬＤＤ長が異なっ
たりする。本発明の薄膜トランジスタの製造方法によれ
ば、自己整合的に低濃度のＬＤＤ領域を形成することが
でき、しかもＬＤＤ長を０．５μｍ以下、さらには０．
１μｍ以下と短くすることができる。したがって、移動
度の減少もなく、オフ電流を減少させることができる。

【００７２】ｃ−ＳｉのＭＯＳＬＳＩにおいては、ホッ
トエレクトロン防止のために２重拡散を用いており、か
つ不純物分布がガウシアンであることが効果の基本であ
るが、前述のように本発明の薄膜トランジスタでは、こ
のｎ^- ／ｎ⁺ 、ｐ^- ／ｐ⁺ の二重拡散の領域の不純物分
布はガウシアンに限ることはない。また、図１のような
トップゲート型の薄膜トランジスタの構造では、ゲート
電極１５とソース・ドレイン電極１７ｓ、１７ｄは重な
っていないので負荷容量の増加は少ない。

【００７３】このように本発明の薄膜トランジスタの製
造方法によれば、均一な特性を有し、かつコンパクトな
薄膜トランジスタを高い生産性で製造することができ
る。また、ソース・ドレイン領域に拡散係数の異なる同
型のドーバントをドープして拡散させることにより、薄
膜トランジスタのチャネル端部に低濃度領域（ｎ^-領
域）を形成することができる。またマスクずれ等の心配
もなく、ＬＤＤ長を短くすることができるので、キャリ
アの移動度が減少してしまうこともない。

【００７４】（実施形態３）図５は本発明の薄膜トラン
ジスタのＶg −Ｉd 特性を示すグラフである。

【００７５】本発明の薄膜トランジスタのＶg −Ｉd 特
性のプロファイル（Ａ）の他に、比較のため従来のマス
ク合わせＬＤＤ構造の薄膜トランジスタのＶg −Ｉd 特
性のプロファイル（Ｂ）、ＬＤＤ構造を備えない薄膜ト
ランジスタのＶg −Ｉd 特性のプロファイル（Ｃ）も示
している。

【００７６】ＬＤＤ領域のない薄膜トランジスタはオフ
電流が大きいことがわかる。またマスク合わせＬＤＤ構
造では、オフ電流は下がっても、オン電流も小さくな
り、移動度が小さくなっていることがわかる。これ以上
オフ電流を下げるには、ＬＤＤ濃度を下げなければなら
ないが、これに伴ってオン電流も減少してしまう。これ
に対して本発明の薄膜トランジスタでは、オフ電流が十
分低減されており、かつ、移動度は低下していない。し
たがって、オン電流を減少させることなく、リーク電流
を低減することができる。

【００７７】このようにゲート電極１５の裏面側にもｎ
^- 領域を形成することにより、リーク電流を低下するこ
とができた。これは、ｐｏｌｙ−Ｓｉ半導体膜のリーク
電流は、欠陥準位を介したトンネリング電流の寄与が大
きいが、ｎ^- 領域を形成することによりチャネルのｐ⁺
反転領域がソース又はドレイン電極のｎ⁺ と接近するこ
とを妨げ、トンネリング距離を長くしてトンネリング電
流の増加を防止することができるためである。チャネル
に形成されたｐ⁺ 領域のホール濃度がｎ^- 濃度より大幅
に大きくなるとこの効果は減少すると考えられるが、実
際の動作領域ではこれほど高濃度のホールが形成される
領域で使用されることはほとんどない。また、ｎ^- 領域
を付加しても電子のアキュームレーションには影響しな
いので、オン電流は減少しない。すなわち、オフ電流の
みを下げることができる。

【００７８】また、高濃度のコンタクト領域と低濃度の
ＬＤＤ領域での不純物の組み合わせは、ｎ⁺ ／ｎ^- では
Ａｓ／Ｐの他にＰ／Ｎ、Ａｓ／Ｎでも良く、ｐ⁺ ／ｐ^-
ではＧａ／Ｂの他にＢ／Ａｌ、Ｇａ／Ａｌ等の組み合わ
せでもよい。

【００７９】また前述した本発明の２重拡散構造を、例
えばライトドープでＰを低濃度でイオンドープし、その
後ＥＬＡ等の高エネルギーにより十分加熱してゲート電
極下部まで溶融させることにより、ゲート電極下部の溶
融端まで液体状態で拡散させたり、又は十分高温に加熱
して拡散距離を大きくし、次に同じＰを高濃度でイオン
ドープし、ＥＬＡは低エネルギーで拡散距離を小さくし
て２重ドープするようにしてもよい。同様にＰ⁺ とＰ^-
領域を形成するようにしてもよい。この場合の半導体膜
中の不純物の分布のプロファイルは階段状であり、ガウ
シアンとは異なるがオフ電流は低減することを確認し
た。

【００８０】また上述では、低濃度のＬＤＤ領域は、ソ
ース側、ドレイン側の双方のチャネル端部に設けた場合
について説明したが、ソース側、ドレイン側のいずれか
一方のみに設けるようにしてもよい。より確実にオフ電
流を減少させるには双方に設けた方がよい。

【００８１】上述の方法で製造した本発明のｐｏｌｙ−
Ｓｉ薄膜トランジスタを用いてアクティブマトリクス型
液晶表示装置の、表示領域の画素選択回路、表示領域周
辺の駆動回路、信号処理回路を構成したところ、オフ電
流が低下し、画素回路の電圧保持特性を改善することが
できた。したがって表示品質を向上することができた。
また、周辺回路の回路特性を改善し、消費電力を低減す
ることができた。

【００８２】（実施形態４）つぎにチャネル端部にチャ
ネル領域よりもシリコン結晶の平均粒径の大きな領域を
備えた本発明の薄膜トランジスタについて説明する。

【００８３】図６は本発明の薄膜トランジスタの断面構
造の例を概略的に示す図である。この薄膜トランジスタ
は、ガラスなどからなる絶縁性基板１１には、窒化シリ
コン膜（ＳｉＮx ）１２ａおよび酸化シリコン膜（Ｓｉ
Ｏx ）１２ｂからなるアンダーコート層（バッファ層）
１２が形成され、アンダーコート層１２上には多結晶質
シリコンからなる半導体膜２１が形成されている。

【００８４】半導体膜２１は、チャネル領域（第１の領
域）２１ｉと、複数のｎ型不純物としてＰ（リン）添加
されたコンタクト領域（第３の領域）２１ｓ、２１ｄ
と、チャネル領域２１ｉとコンタクト領域２１ｓ、２１
ｄとの間に挟まれた領域２１ｂ（第２の領域）とを有し
ている。そしてこの薄膜トランジスタでは、領域２１ｂ
を構成するシリコン結晶の粒子の平均粒径は、チャネル
領域２１ｉを構成するシリコン結晶の粒子の平均粒径よ
りも大きくなっている。なお、この例では領域２１ｂ
は、低濃度不純物をドープしたＬＤＤ領域としている
が、この領域２１はイントリンシックでもよい。また領
域２１ｂはチャネル領域２１ｉの両側に配設している
が、どちらか一方の側にのみ配設するようにしてもよ
い。

【００８５】なお、チャネル領域２１ｉにも、閾値電圧
Ｖthを制御するためにＰ（リン）がドープされている。
チャネル領域２１ｉはイントリンシックなｐｏｌｙ−Ｓ
ｉから構成するようにしてもよい。

【００８６】半導体膜２１は例えばＳｉＮx からなるゲ
ート絶縁膜１４に覆われており、ゲート絶縁膜１４を介
して半導体膜２１のチャネル領域２１ｉと対向するよう
にゲート電極１５が形成されている。ゲート電極１５は
少なくとも半導体膜のチャネル領域２１ｉと対向するよ
うに配設されている。またゲート絶縁膜１４はＳｉＯx
やＳｉＮx の積層膜から構成するようにしてもよい。

【００８７】ゲート電極１５の上側からは例えばＳｉＯ
x からなる層間絶縁層１６が形成され、ゲート絶縁膜１
４および層間絶縁層１６に形成されたコンタクトホール
を介して半導体膜２１のソース・ドレイン各コンタクト
領域２１ｓ、２１ｄ領域とソース電極１７ｓ、ドレイン
電極１７ｄとがオーミック接合している。

【００８８】図７は本発明の薄膜トランジスタが備える
半導体膜２１のＳＥＭ像のスケッチである。この図は半
導体膜２１のチャネル領域２１ｉと領域２１ｂの境界部
のＳＥＭ像をもとにスケッチしたものである。図中スケ
ールバーは０．１μｍである。

【００８９】この図からわかるように、本発明の薄膜ト
ランジスタでは、領域２１ｂを構成するシリコン結晶の
粒子の平均粒径は、チャネル領域２１ｉを構成するシリ
コン結晶の粒子の平均粒径よりも大きくなっている。図
８は本発明の薄膜トランジスタが備える半導体膜２１の
別のＳＥＭ像のスケッチである。この図も半導体膜２１
のチャネル領域２１ｉと領域２１ｂの境界部のＳＥＭ像
をもとにスケッチしたものである。図中スケールバーは
０．６０μｍである。

【００９０】この図からもわかるように、本発明の薄膜
トランジスタでは、領域２１ｂを構成するシリコン結晶
の粒子の平均粒径は、チャネル領域２１ｉを構成するシ
リコン結晶の粒子の平均粒径よりも大きくなっている。

【００９１】このような構成を採用することにより、領
域２１ｂでは半導体膜中に占める結晶粒界の割合がチャ
ネル領域２１ｉよりも小さくなる。結晶粒界は結晶性が
わるくトラップ密度が大きい。したがって、領域２１ｂ
のトラップ密度はチャネル領域のトラップ密度よりも小
さくなる。このため前述したように、領域２１ｂのバン
ドギャップ内準位密度はチャネル領域２１ｉよりも小さ
くなり、リーク電流を低減することができる。

【００９２】ここで図６に例示した本発明の薄膜トラン
ジスタの製造方法の例について概略的に説明する。ま
ず、ガラス基板１１上にＳｉＮx 膜１２ａ／ＳｉＯ₂ １
２ｂのアンダーコート層を成膜し、このアンダーコート
層上にアモルファス−Ｓｉ（ａ−Ｓｉ）半導体膜２１ａ
を約５５ｎｍの膜厚で形成する。

【００９３】次にａ−Ｓｉ半導体膜２１ａをＥＬΑ照射
で瞬時溶融、再結晶化してｐｏｌｙ−Ｓｉ半導体膜２１
を形成する。続いてｐｏｌｙ−Ｓｉ膜２１を島状にパタ
ーニングする。次にＳｉＯ₂ からなるゲート絶縁膜１４
を成膜する。

【００９４】ゲート絶縁膜１４上にＭｏＷをスパッタ法
などにより堆積し、パターニングしてゲート電極１５を
形成する。

【００９５】次にゲート電極１５及びレジストをマスク
としてＰ（リン）を高濃度ドープしてソース側、ドレイ
ン側にそれぞれｎ⁺ コンタクト領域２１ｓ、２１ｄを形
成する。

【００９６】次にレジストを除去した後に、ゲートを再
度パターニングしてチャネル領域２１ｂのみと対向する
ように形成する。このゲート電極１５をマスクとしてＬ
ＤＤ用のｎ^- の領域２１ｂを形成する。

【００９７】そしてＬＤＤ用の領域２１ｂに、例えば追
加のＥＬＡ照射を行い、この領域２１ｂでのｐｏｌｙ−
Ｓｉ半導体膜の結晶性を高める。この時、ＥＬＡ照射の
回数等により領域２１ｂでの結晶性は変化するが、１回
照射するとｐｏｌｙ−Ｓｉ半導体膜中での結晶粒密度
は、追加のＥＬΑが照射されていないゲート電極直下の
チャネル領域２１ｉと比べると約１／３倍〜約１／１０
倍に低くすることができる（図７参照）。

【００９８】前述のように図７は多結晶化した後の追加
のＥＬΑ照射により、結晶粒密度が減少した部分（領域
２１ｂ）と元のままの部分（チャネル領域２１ｉ）の境
界領域のＳＥＭ写真を元にしたスケッチであるが、確か
に追加のＥＬΑ照射を行った領域２１ｂ側の結晶粒密度
が、余分に照射されていないチャネル領域２１ｉ側の方
と比べておよそ１／３に減少していることがわかる。

【００９９】したがって、この領域２１ｂでのｐｏｌｙ
−Ｓｉのバンドギャップ内準位はその両側より減少して
いることになる。

【０１００】図８は、図７に示したチャネル領域２１ｉ
と領域２１ｂの２つの領域でのＤＯＳ分布（Ｄｅｎｓｉ
ｔｙ ｏｆ Ｓｔａｔｅ）の例を示す。図８（ａ）がチ
ャネル領域２１ｉのＤＯＳ分布であり、図８（ｂ）が領
域２１ｂのＤＯＳ分布である。 図８からもＥＬΑ照射
を余分にして平均粒径が大きくなった（結晶粒密度が減
少した）領域２１ｂの方が、平均粒径が小さい（結晶粒
密度が減少していない）チャネル領域２１ｉに比べて、
ＤＯＳ自体もおよそ１／３に減っていることがわかる。

【０１０１】領域２１ｂにこの余分なＥＬΑ照射を行う
時、ＥＬΑ照射光に意図的にエネルギー分布を持たせ、
ＥＬＡ照射で融解したＳｉメルトを、融解していないゲ
ート電極１５直下のｐｏｌｙ−Ｓｉ壁から結晶成長する
ようにさせてもよい。この例の様なＥＬΑ照射の最適化
を図ることにより、ｐｏｌｙ−Ｓｉ半導体膜膜の領域２
１ｂ平均粒径または結晶粒密度は、ゲート電極直下のチ
ャネル領域２１ｉと比べるとおよそ１／１０倍まで低く
することができる。

【０１０２】ＥＬＡ照射後、ソース電極１７ｓ、ドレイ
ン電極１７ｄのみを開口したレジスト等をマスクとして
Ρを１×１０^-19 ｃｍ^-3イオンドープする。次に、Ｓｉ
Ο₂ からなる層間絶縁膜１６を形成し、その後に、ソー
ス・ドレインのコンタクト部の層間絶縁膜１６に穴を開
ける。次にΜｏ／Ａｌ／Μｏの積層膜によりソース電極
１７ｓ、ドレイン電極１７ｄを形成する。

【０１０３】図９に、この様に作成した本発明の薄膜ト
ランジスタのＶg −Ｉd 特性の１例を示す。チャネル領
域２１ｉの、ソース近傍及びドレイン近傍のコンタクト
領域２１ｓ、２１ｄと接する部分の近傍のみ追加のＥＬ
Ａ照射を行うことにより結晶性を高め、バンドギャップ
内準位の密度が低いｐｏｌｙ−Ｓｉ層で構成することに
より、負ゲート電圧でのオフリーク電流は約１×１０
^-10 Α／ｃｍ² から１桁程度低減されていることが分か
る。また、ソース近傍及びドレイン近傍のコンタクト領
域とチャネル領域の間のｐｏｌｙ−Ｓｉ層でのバンドギ
ャップ内準位の密度をチャネル領域でのバンドギャップ
内準位の密度、もしくは結晶粒の面密度又は体積密度を
約１／１０以下にすれば、このリーク電流の低減効果は
より大きなものとなる。

【０１０４】図１０は本発明の薄膜トランジスタのＶg
−Ｉd 特性の例を示すグラフである。チャネル領域２１
ｉと領域２１ｂとでｐｏｌｙ−Ｓｉ半導体膜中のトラッ
プ密度がほぼ同じ場合（平均粒径がほぼ等しい場合）の
特性を点線で、トラップ密度を約１／３にした場合（領
域２１ｂの平均粒径を大きくした場合）の特性を実線で
示している。図１１はｐｏｌｙ−Ｓｉ半導体膜中のエネ
ルギーレベルとトラップ密度との関係を示すグラフであ
る。図１０と同様に、チャネル領域２１ｉと領域２１ｂ
とでｐｏｌｙ−Ｓｉ半導体膜中のトラップ密度がほぼ同
じ場合（平均粒径がほぼ等しい場合）の特性を点線で、
トラップ密度を約１／３にした場合（領域２１ｂの平均
粒径を大きくした場合）の特性を実線で示している。な
お図中０．００ｅＶはバンドギャップ中央のエネルギー
レベルに対応し、０．５７ｅＶ近傍はＳｉの伝導帯のバ
ンド端に対応している。

【０１０５】この図からも領域２１ｂの平均粒径を大き
くしたほうがリーク電流が低減することがわかる。例え
ばｐ−ｃｈ薄膜トランジスタの場合、電流の担い手は正
孔であるが、Ｖgの絶対値が小さい場合、または逆バイ
アスしている場合、少数キャリアである電子の量も無視
することはできない。本発明の薄膜トランジスタでは、
Ｖg の絶対値が小さい場合、または逆バイアスしている
場合でもリーク電流を低減することができる。

【０１０６】図１２は、ｐｏｌｙ−Ｓｉ半導体膜を構成
する結晶の平均粒径と、リーク電流Ｉoff との関係を示
すグラフである。チャネル領域２１ｉでの平均粒径に対
して領域２１ｂでの平均粒径を大きくすれば、グラフの
傾きは実線から点線のように大きくなっていく。これは
結晶の平均粒径が大きくなるにしたがい、半導体膜中に
結晶粒界が占める割合が小さくなっていくためである。
このように、領域２１ｂの結晶性を向上することにより
リーク電流をより効果的に低減することができる。

【０１０７】本発明により製造したｐｏｌｙ−ＳｉＴＦ
Τを画素部の制御に用いたＴＦＴ−ＬＣＤでは、表示部
の裏にバックライトと呼ばれる強い光源が存在している
透過型であってもリーク電流の発生が抑制されているた
め、均一な画面で再現性の良い画像が得られた。

【０１０８】なおここでは、ｐｏｌｙ−Ｓｉ半導体膜を
構成するシリコン結晶の粒子の平均粒径がチャネル領域
２１よりも大きな領域をＬＤＤ領域とした例について説
明したが、この領域２１ｂはイントリンシックな領域と
して構成してもよい。またコンタクト領域２１ｓ、２１
ｄの平均粒径は領域２１ｂよりも大きくてもよいし、小
さくてもよい。

【０１０９】（実施形態５）つぎに、チャネル領域のバ
ンドギャップを、ＬＤＤ領域あるいはコンタクト領域よ
りも大きくした構成を有する本発明の薄膜トランジスタ
について説明する。図１３は本発明の薄膜トランジスタ
の別の例を概略的に示す図である。ガラス基板１１上に
ＳｉＮｘ膜５０ｎｍ／ＳｉＯ₂ １００ｎｍからなるアン
ダーコート層１２、及びａ−Ｓｉ半導体膜３１ａを約５
５ｎｍの膜厚で形成する。次ぎにＥＬＡでａ−Ｓｉ半導
体膜３１ａを多結晶化してｐｏｌｙ−Ｓｉ３１を形成す
る。

【０１１０】次ぎにｐｏｌｙ−Ｓｉ半導体膜４１、３１
を島状パターンに形成した後、レジストをマスクとして
Ｖth制御用のＢ又はＰをそれぞれ注入又はプラズマドー
プする。

【０１１１】次ぎにＳｉＯ₂ からなるゲート絶縁膜１４
を成膜する。そしてゲート絶縁膜１４上にＭｏＷをマグ
ネトロンＤＣスパッタ法等により成膜しゲート電極１５
にパターニングする。

【０１１２】つづいてゲート電極１５あるいはレジスト
をマスクとしてＰ^- のＬＤＤ領域４１Ｌと、Ｂを高濃度
ドープしたｐ⁺ のコンタクト領域４１ｓ、４１ｄ領域を
形成する。

【０１１３】次ぎにレジストを除去した後に、ＭｏＷで
ゲートを形成する。次ぎに、ＭｏＷ又はレジストをマス
クとしてｎ^- のＬＤＤの領域３１Ｌを形成する。そし
て、ＬＤＤ領域にＣを約１×１０²¹ｃｍ^-3注入する。こ
れによりＬＤＤ部のｐｏｌｙ−Ｓｉのバンドギャップを
０．０５ｅＶ広げることができる。

【０１１４】次ぎにソース・ドレイン電極部のみを開口
したレジスト等をマスクとしてＰを１×１０¹⁹ｃｍ^-3イ
オンドープしてｎ⁺ のコンタクト領域３１ｓ、３１ｄを
形成する。

【０１１５】その後ＳｉＯ₂ からなる層間絶緑膜１６を
形成した後、ＩＴＯで画素電極１９を形成し、ソース・
ドレインコンタクト部の層間絶縁膜１６に穴を開ける。

【０１１６】その後Ｍｏ／Ａｌ／Ｍｏの積層膜によりソ
ース電極１７ｓ、ドレイン電極１７ｄ、および図示しな
い信号線を形成する。

【０１１７】図１４はこのように作成した本発明のｐｏ
ｌｙ−ＳｉＴＦＴのバンドギャップと負ゲートバイアス
でのオフリーク電流との関係を示すグラフである。

【０１１８】ＣとＳｉとによる混晶形成により、ＬＤＤ
領域でのバンドギャップが約１．１０ｅＶから１．１５
ｅＶに増大する、これによりオフ時のリーク電流を約１
×１０^-13 から約２×１０^-14 Ａと１桁程度低減するこ
とができた。これは、ＳｉＣではバンドギャップが３．
３３ｅＶであり、Ｃを１×１０²¹添加することにより
０．０５ｅＶバンドギャップを増加することができるた
めである。

【０１１９】またＳｉＯ₂ ではバンドギャップが９ｅＶ
であり、Ｓｉのバンドギャップを０．０５ｅＶだけ増大
させるには３×１０²⁰／ｃｍ³ だけＯを添加することが
必要である。またＳｉ₃ Ｎ₄ ではバンドギャップが５ｅ
Ｖであり、Ｓｉのバンドギャップを０．０５ｅＶだけ増
大させるには６×１０²⁰／ｃｍ³ だけＮを添加すること
が必要である。

【０１２０】なお、ｐｏｌｙ−Ｓｉ半導体膜のバンドギ
ャップは顕微鏡を用いた透過率の測定により決定し、不
純物濃度はＦＥオージェにより決定した。

【０１２１】（実施形態６）つぎに、同様なプロセスで
今度はＬＤＤ領域３１Ｌではなくソース・ドレイン領域
３１ｓ、３１ｄにＮ（窒素）を約１×１０¹⁹ｃｍ^-3イオ
ン注入し、バンドギャップを広げた。

【０１２２】これによりバンドギャップが約１．１ｅＶ
から１．２ｅＶに増大した。図１５はこのときの本発明
のｐｏｌｙ−ＳｉＴＦＴのバンドギャップと負ゲートバ
イアスでのオフリーク電流との関係を示すグラフであ
る。このようにリーク電流は１×１０^-9Ａから１×１０
^-10 Ａに低下することができた。

【０１２３】なお、ｐ−ｃｈＭＯＳの場合にはソース・
ドレインにＢ又はＡｌとＣをイオン注入法あるいはイオ
ンドープ法により添加するようにすればよい。ｎ−ｃｈ
の場合にはＰの他にＡｓ、Ｓｂを用いるようにしてもよ
い。

【０１２４】なお、ＬＤＤ領域又はソース・ドレイン領
域の抵抗率を、バンドギャップを広げないｐｏｌｙ−Ｓ
ｉ半導体膜の場合と同じにすることにより、ＴＦＴのオ
ン電流は同様の値とすることができた。

【０１２５】バンドギャップの増大は、例えばＣの注入
量を増加させることにより実現できた。注入原子として
Ｃの他にＮ、Ｃｌ、Ｆ、Ｏ、Ｈにより同様のバンドギャ
ップを大きくすることができた。リーク電流を１／２桁
低下させるためには不純物を３×１０²⁰ｃｍ^-3以上添加
することが必要である。また０．５ｅＶ添加すれば約５
桁トンネルによるリーク電流を低減することができ、十
分良好な特性を得ることができる。余り多量に添加する
とＳｉの結晶構造が大きく歪んで（ずれて）薄膜トラン
ジスタの特性が劣化し、また他のリーク機構が支配的と
なり有効でなくなる。この濃度は例えばＯでは３×１０
²¹ｃｍ^-3、Ｃでは６×１０²¹ｃｍ^-3、Ｎでは１×１０²²
ｃｍ^-3となる。

【０１２６】本発明により製造したＰ−ＳｉＴＦＴを用
いてＴＦＴ−ＬＣＤ用ＴＦＴアレイ周辺の駆動回路、及
び信号処理回路を製造することによりオフ電流を低下さ
せ、画素回路の電圧保持特性を改善することにより画質
を改善できた。また、周辺回路の回路特性を改善し、消
費電力を低減することができた。

【０１２７】また本発明の薄膜トランジスタをＸ線撮像
装置の駆動用ＴＦＴとして使用するようにしてもよい。
図１７は本発明の薄膜トランジスタを用いて構成したＸ
線撮像装置の等価回路の例を示す図である。この撮像装
置は、光電変換素子をマトリクス状に配設し、各画素ご
とに受光した光を電荷として蓄積するものである。各画
素に蓄積された電荷は、走査線Ｇにより薄膜トランジス
タＳＷをオンにして信号線Ｓに読みだし、センスアンプ
によりゲインして信号出力する。本発明は画素選択用の
薄膜トランジスタＳＷに限らず、いずれの薄膜トランジ
スタに適用しても有効である。このようなＸ線撮像装置
に本発明の薄膜トランジスタを適用することにより、出
力信号のノイズを低減することができた。

【０１２８】

【発明の効果】以上説明したように、複数のドーパント
を半導体膜に添加し、拡散係数の差によりゲート電極の
下側にＬＤＤ領域を配設することにより、ＬＤＤ長が均
一で、しかも短い薄膜トランジスタを、高い生産性で製
造することができる。またチャネル長を短くすることが
できるので、高い移動度を保つことができる。このよう
な構成を有する本発明の薄膜トランジスタを例えば液晶
表示装置の画素領域に配設することにより、表示品質を
向上するとともに生産性も高めることができる。また本
発明の薄膜トランジスタの製造方法は、均一な特性を有
し、かつコンパクトな薄膜トランジスタを高い生産性で
製造することができる。また、ソース・ドレイン領域に
拡散係数の異なる同型のドーバントをドープして拡散さ
せることにより、薄膜トランジスタのチャネル端部に低
濃度領域（ｎ^- 領域）を形成することができる。またマ
スクずれ等の心配もなく、ＬＤＤ長を短くすることがで
きるので、キャリアの移動度が減少してしまうこともな
い。

【０１２９】また本発明の薄膜トランジスタは、チャネ
ル端にチャネル領域よりも結晶粒の平均粒径の大きな領
域を配設することにより、リーク電流を低減することが
できる。このような構成を有する本発明の薄膜トランジ
スタを、画素選択用スイッチング素子として採用した液
晶表示装置を構成することにより、保持特性を向上する
ことができる。したがって均一で再現性の高いすぐれた
表示品質を得ることができる。

【０１３０】さらに本発明の薄膜トランジスタは、チャ
ネル領域のバンドギャップに対して、ＬＤＤ領域または
コンタクト領域の少なくともいずれか一方のバンドギャ
ップを大きくすることにより、オフ電流を大きく低減す
ることができる。また本発明の薄膜トランジスタを撮像
装置の画素回路に適用することにより、画像信号のノイ
ズを低減することができる。したがって感度が高く、信
頼性の高い画像を撮影することができる。

【図面の簡単な説明】

【図１】本発明の薄膜トランジスタの断面構造の例を概
略的に示す図。

【図２】図１に例示したような本発明の薄膜トランジス
タの半導体膜中のチャネル方向の不純物濃度のプロファ
イルの例。

【図３】本発明の薄膜トランジスタの製造工程を説明す
るための図。

【図４】本発明の薄膜トランジスタの製造工程を説明す
るための図。

【図５】本発明の薄膜トランジスタのＶg −Ｉd 特性を
示すグラフ。

【図６】本発明の薄膜トランジスタの断面構造の例を概
略的に示す図。

【図７】本発明の薄膜トランジスタが備える半導体膜の
ＳＥＭ像のスケッチ。

【図８】チャネル領域２１ｉと領域２１ｂでのＤＯＳ分
布。

【図９】本発明の薄膜トランジスタのＶg −Ｉd 特性の
１例を示すグラフ。

【図１０】本発明の薄膜トランジスタのＶg −Ｉd 特性
の例を示すグラフ。

【図１１】ｐｏｌｙ−Ｓｉ半導体膜中のエネルギー密度
とトラップ密度との関係を示すグラフ。

【図１２】ｐｏｌｙ−Ｓｉ半導体膜を構成する結晶の平
均粒径と、リーク電流Ｉoff との関係を示すグラフ。

【図１３】本発明の薄膜トランジスタの別の例を概略的
に示す図。

【図１４】本発明のｐｏｌｙ−ＳｉＴＦＴのバンドギャ
ップと負ゲートバイアスでのオフリーク電流との関係を
示すグラフ。

【図１５】本発明のｐｏｌｙ−ＳｉＴＦＴのバンドギャ
ップと負ゲートバイアスでのオフリーク電流との関係を
示すグラフ。

【図１６】従来のＬＤＤ構造の薄膜トランジスタの断面
構造の例を示す図。

【図１７】本発明の薄膜トランジスタを用いて構成した
Ｘ線撮像装置の等価回路の例を示す図。

【図１８】本発明の薄膜トランジスタが備える半導体膜
のＳＥＭ像のスケッチ。

【符号の説明】

１０Ｎ………ｎ−ｃｈ薄膜トランジスタ １０Ｐ………ｐ−ｃｈ薄膜トランジスタ １１…………絶縁性基板 １２…………アンダーコート層 １２ａ………ＳｉＮx １２ｂ………ＳｉＯx １３…………ｐｏｌｙ−Ｓｉ半導体膜 １３ｉ………チャネル領域 １３Ｌ………ＬＤＤ領域 １３ｓ………コンタクト領域（ソース） １３ｄ………コンタクト領域（ドレイン） １４…………ゲート絶縁膜 １５…………ゲート電極 １６…………層間絶縁膜 １７ｓ………ソース電極 １７ｄ………ドレイン電極 １８…………ｐｏｌｙ−Ｓｉ半導体膜 １８ｉ………チャネル領域 １８ｓ………コンタクト領域（ソース） １８ｄ………コンタクト領域（ドレイン） ２１…………ｐｏｌｙ−Ｓｉ半導体膜 ２１ｉ………チャネル領域 ２１ｂ………平均粒径の大きな領域 ２１ｓ………コンタクト領域（ソース） ２１ｄ………コンタクト領域（ドレイン） ２２…………画素電極

───────────────────────────────────────────────────── フロントページの続き (72)発明者 水谷 嘉久 神奈川県横浜市磯子区新磯子町33 株式会 社東芝生産技術研究所内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 多結晶質シリコンからなる第１の領域
   と、第１の不純物が添加された前記多結晶質シリコンか
   らなり、前記第１の領域の外側に配設された第２の領域
   と、前記第１の不純物および第２の不純物が添加された
   前記多結晶質シリコンからなり、前記第２の領域の外側
   から前記第１の領域を挟むように配設された第３の領域
   とを有する半導体膜と、 前記半導体膜の前記第１の領域および前記第２の領域と
   ゲート絶縁膜を介して対向するように配設されたゲート
   電極と、 前記半導体膜の前記第３の領域と接合したソース・ドレ
   イン電極とを具備したことを特徴とする薄膜トランジス
   タ。
2. 【請求項２】 少なくとも表面が絶縁性を呈する基板上
   に非単結晶の結晶質シリコンからなる半導体膜を形成す
   る工程と、 前記半導体膜上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記ゲート電極をマスクとして前記半導体膜に第１の不
   純物イオンを添加する工程と、 前記ゲート電極をマスクとして前記半導体膜に、前記第
   １の不純物よりも前記半導体膜に対して小さな拡散係数
   を有する第２の不純物を添加する工程と、 前記半導体膜を加熱して前記第１の不純物および前記第
   ２の不純物を活性化する工程とを有することを特徴とす
   る薄膜トランジスタの製造方法。
3. 【請求項３】 多結晶質シリコンからなり、第１の平均
   粒径を有する第１の領域と、前記第１の領域を挟むよう
   に配設され前記第１の平均粒径よりも大きな第２の平均
   粒径を有する第２の領域と、前記第２の領域の外側から
   前記第１の領域を挟むように配設された第３の領域とを
   有する半導体膜と、 前記半導体膜の前記第１の領域とゲート絶縁膜を介して
   対向するように配設されたゲート電極と、 前記半導体膜の前記第３の領域と接合したソース・ドレ
   イン電極とを具備したことを特徴とする薄膜トランジス
   タ。
4. 【請求項４】 多結晶質シリコンからなり、チャネル領
   域と、チャネル領域の両側に配設されたコンタクト領域
   と、前記チャネル領域と前記コンタクト領域との間の少
   なくとも一方に配設されたＬＤＤ領域とを有する半導体
   膜と、前記半導体膜の前記第１の領域とゲート絶縁膜を
   介して対向するように配設されたゲート電極と、前記半
   導体膜の前記第３の領域と接合したソース・ドレイン電
   極とを具備し、 前記第２の領域または前記第３の領域では、前記第１の
   領域よりもバンドギャップが大きいことを特徴とする薄
   膜トランジスタ。