JPH11274853A

JPH11274853A - 高周波集積回路装置

Info

Publication number: JPH11274853A
Application number: JP10072303A
Authority: JP
Inventors: Yasushi Shizuki; 康志津木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-03-20
Filing date: 1998-03-20
Publication date: 1999-10-08

Abstract

(57)【要約】【課題】チップ面積を小さくでき、かつ設計が容易な自
己バイアス回路を有する高周波集積回路装置を提供す
る。【解決手段】発振器回路を構成するＦＥＴ１１のソース
に接続された負性抵抗を発現するためのソーススタブ１
８とショートスタブ２０との間に、自己バイアス回路を
構成する抵抗１９を挿入し、ＭＩＭキャパシタを必要と
しない自己バイアス回路を構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＭＩＣ（モノリ
シックマイクロ波集積回路）などの高周波集積回路装置
に係り、特に自己バイアスされたトランジスタを含む機
能回路を有する高周波集積回路装置に関する。

【０００２】

【従来の技術】近年、周波数資源の枯渇により、マイク
ロ波、ミリ波といった超高周波が通信用途に使用される
ようになってきている。このようなマイクロ波帯、ミリ
波帯による通信を実現するためのキーコンポーネントと
して、ＭＭＩＣ（マイクロ波モノリシック集積回路）が
挙げられる。ＭＭＩＣは、ＨＥＭＴ、ＭＥＳＦＥＴまた
はＨＢＴといった超高周波でも良好な特性を持つ能動素
子と、伝送線路、ＭＩＭキャパシタおよび抵抗などの受
動素子を同一基板上に形成して構成される。

【０００３】図９に、従来のＭＭＩＣの回路例として、
発振器回路を構成した例を示す。同図において、電界効
果トランジスタ（ＦＥＴ）１０１のゲートは、スタブ１
０２を介して発振周波数可変のための可変容量キャパシ
タ１０３に接続されるとともに、スタブ１０４の一端に
接続される。スタブ１０４の他端はキャパシタ１０５を
介して接地されるとともに、ゲートバイアス印加端子１
０６に接続される。

【０００４】ＦＥＴ１０１のソースは発振に必要な負性
抵抗を生成するためのスタブ１０７を介して接地され、
これによりＦＥＴ１０１は不安定な状態とされている。
ＦＥＴ１０１のドレインは、出力回路１１１の入力側に
接続されるとともに、スタブ１０８の一端に接続され、
スタブ１０８の他端はキャパシタ１０９を介して接地さ
れるとともに、ドレインバイアス印加端子１１０に接続
されている。出力回路１１１の出力側は、出力端子１１
２に接続されている。

【０００５】この発振器回路においては、ＦＥＴ１０１
のゲートおよびドレインのバイアス回路を信号伝送線路
よりも高いインピーダンスに見せるようにするために、
バイアス回路を構成するスタブ１０４，１０８をλ／４
（λは使用中心周波数における波長）程度の長さの伝送
線路で構成し、かつ接地用キャパシタ１０５，１０９を
大容量のＭＩＭキャパシタで構成する。このため、バイ
アス回路の占有面積が大きくなり、ＭＭＩＣのチップ面
積が増大するばかりでなく、バイアス印加端子１０６，
１１０を介してＭＭＩＣ外部からバイアス電圧を印加す
る必要があり、外部バイアス用電源が２つ必要となる。

【０００６】これらの欠点を緩和する手段の一つとし
て、図１０に示すようにＦＥＴ２０１のソースに抵抗２
０２とキャパシタ２０３の並列回路からなるバイアス回
路を接続する方法がある。このようなバイアス回路の形
式は一般に自己バイアス型と呼ばれ、ＦＥＴのしきい値
電圧が負の場合に良く使われる。

【０００７】この自己バイアス回路によると、ＦＥＴ２
０１のゲートに与える電位を接地電位とした場合でも、
ＦＥＴ２０１のゲート・ソース間電圧ＶｇｓがＶｇｓ＝−（Ｉｄ×Ｒ）但し、Ｉｄ：ＦＥＴ２０１のドレイン電流Ｒ202 ：抵抗２０２の抵抗値となる。このため動作時のＶｇｓが負であれば、Ｉｄと
Ｒ202 の値を適当に選ぶことによって、バイアス電源と
してはソースバイアス用電源のみを用意するだけでＦＥ
Ｔ２０１を動作させることができる。さらに、バイアス
電源の電圧が変動したり、またはＦＥＴ２０１の特性が
設計値よりずれた場合、自己バイアス回路の抵抗２０２
により負帰還がかかるため、ＦＥＴ２０１の特性変動を
抑えることができる。

【０００８】ところで、自己バイアス回路を構成する抵
抗２０２は直流領域でのみ働けばよく、高周波領域では
信号成分を減衰させ、特性を劣化させる要素となる。こ
れを防ぐため、図１０の回路では抵抗２０２に並列にキ
ャパシタ２０３を接続して、高周波領域における自己バ
イアス回路のインピーダンスを十分に下げているが、こ
のキャパシタ２０３には大容量のＭＩＭキャパシタを必
要とするため、チップ面積の増大は避けられない。

【０００９】

【発明が解決しようとする課題】上述したように、自己
バイアス回路の採用によってバイアス用電源の数を減ら
すことができる反面、ＭＭＩＣ上の抵抗とＭＩＭキャパ
シタの並列回路によって構成される従来の自己バイアス
回路においては、高周波領域で十分にインピーダンスを
下げることができるような大容量のＭＩＭキャパシタを
形成するには大面積が必要であり、ＭＭＩＣのチップ面
積が増大するという問題点がある。

【００１０】また、このような自己バイアス回路をマイ
クロ波やミリ波帯で使用する場合、自己バイアス回路の
ＭＩＭキャパシタが分布定数線路として見えてしまうた
め、このＭＩＭキャパシタのインピーダンスを考慮して
ＭＭＩＣの設計を行う必要がある。しかし、ＭＩＭキャ
パシタ周囲のレイアウト状況によっては、ＭＩＭキャパ
シタのインピーダンスを求めることが難しく、このこと
が抵抗とＭＩＭキャパシタの並列回路で構成される自己
バイアス回路を含んだＭＭＩＣの設計を困難にしてい
た。

【００１１】本発明は、このような自己バイアス回路を
用いた場合の問題点を解決し、チップ面積を小さくで
き、かつ設計が容易な自己バイアス回路を有する高周波
集積回路装置を提供することを目的とする。

【００１２】

【課題を解決するための手段】上記の課題を解決するた
め、本発明では自己バイアスされたトランジスタを含む
機能回路を有する高周波集積回路装置において、一端が
基準電位点（例えば接地電位点）に接続された第１のス
タブ（ショートスタブ）の他端とトランジスタのソース
またはエミッタとの間、あるいは第１のスタブとトラン
ジスタのソースまたはエミッタに一端が接続された第２
のスタブの他端との間に抵抗が挿入される。

【００１３】自己バイアスされたトランジスタを含む機
能回路は、具体的には例えば発振器回路を構成する。こ
の場合、第１のスタブ、または第１のスタブと第２のス
タブを足し合わせたものが発振器回路に必要な負性抵抗
を発現する。

【００１４】ここで、この抵抗の抵抗値Ｒｂは、Ｒｂ≦ＺｏｔａｎβＬ１但し、 β＝２π（εｒ）^1/2 ・ｆｏ／ＣＣ：光速Ｌ１：第１のスタブの長さ εｒ：第１のスタブの実効誘電率Ｚｏ：第１のスタブの特性インピーダンスｆｏ：高周波集積回路装置の使用中心周波数に設定される。

【００１５】このように構成された本発明の高周波集積
回路装置では、第１のスタブの他端とトランジスタのソ
ースまたはエミッタとの間、あるいは第１のスタブとト
ランジスタのソースまたはエミッタに一端が接続された
第２のスタブの他端との間に自己バイアス回路を構成す
る抵抗が挿入されている。

【００１６】第１のスタブ上の電流分布を見ると、基準
電位点から離れるに従い電流は小さくなり、この電流が
小さい位置に抵抗が接続されていることになる。すなわ
ち、自己バイアス回路を構成する抵抗に流れる電流は小
さく、特に、この抵抗の抵抗値Ｒｂを上述のようにＲｂ
≦ＺｏｔａｎβＬ１を満たすように選ぶと、電流は非常
に小さくなる。

【００１７】従って、この抵抗による高周波領域での信
号損失が減少するため、従来の自己バイアス回路のよう
に抵抗に対して並列に大容量のＭＩＭキャパシタを接続
する必要がなくなるか、キャパシタを接続する場合で
も、その容量は非常に小さくてよいので、大容量のＭＩ
Ｍキャパシタを設けることによるチップ面積の増大が避
けられる。また、ＭＩＭキャパシタを含むＭＭＩＣで
は、ＭＩＭキャパシタのインピーダンスを考慮して設計
を行う必要があり、これがＭＭＩＣの設計を困難にする
原因となっているが、このような設計上の問題も同時に
解消される。

【００１８】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。なお、以下の実施形態では自己バ
イアスされたトランジスタを含む機能回路の例として発
振器回路を示しているが、その他の非線形回路、例えば
逓倍器やミキサにも適用することができる。

【００１９】また、以下の説明では一端が基準電位点で
ある接地点に接続されたスタブをショートスタブと呼
び、トランジスタ（ＦＥＴ）のソースに一端が接続され
たスタブをソーススタブと呼ぶことにする。ソーススタ
ブは、機能としては発振器回路に必要な負性抵抗を発現
させるために付加されるスタブである。

【００２０】（第１の実施形態）図１は、本発明の第１
の実施形態に係るＭＭＩＣの要部の構成を示す回路図で
ある。図１において、ＦＥＴ１１は発振器回路の増幅部
を構成する能動素子であり、ゲートはゲートバイアス用
抵抗１２を介して接地されると共に、ゲートスタブ１３
を介して発振周波数を可変にするための可変容量キャパ
シタ１４に接続されている。ＦＥＴ１１のドレインはド
レインバイアス用スタブ１５の一端に接続され、ドレイ
ンバイアス用スタブ１５の他端は接地用キャパシタ１６
を介して接地されると共に、ドレインバイアス端子１７
に接続されている。

【００２１】ＦＥＴ１１のソースは、負性抵抗を発現す
るためのソーススタブ１８を介して自己バイアス回路を
構成する抵抗１９の一端に接続され、抵抗１９の他端は
ショートスタブ２０を介して接地されている。そして、
ＦＥＴ１１のドレインから出力回路２１を介して出力端
子２２に発振出力が取り出される構成となっている。出
力端子２２は、通常、図示しない終端抵抗を介して接地
される。

【００２２】次に、本実施形態の回路の動作を説明す
る。図２に示されるように、抵抗１９はＭＭＩＣ上に形
成された抵抗膜からなり、その抵抗値Ｒｂは以下のよう
に表される。Ｒｂ＝Ｒ・Ｌｒ／Ｗｒ但し、Ｒ：ＭＭＩＣ上の抵抗材料のシート抵抗Ｌｒ：抵抗１９の長さＷｒ：抵抗１９の幅そして、この抵抗値Ｒｂは抵抗１９に流すことのできる
許容電流がＦＥＴ１１に流れる電流に対して十分大きく
なるように設計される。この場合、抵抗１９は長さＬ
ｒ、幅Ｗｒの伝送線路として見なせるため、設計が非常
に容易となる。

【００２３】本実施形態の回路では、抵抗１９が自己バ
イアス回路として働くことにより、電源電圧、温度等の
外部環境の変動に対して、より安定な特性を得ることが
できる。また、特に本実施形態のような発振器回路の場
合、抵抗１９を設けることにより直流的に安定化するた
め、大振幅動作時の振幅の揺らぎによる位相雑音の低下
を防ぐことができ、出力の大きな発振器回路を実現する
ことが可能となる。

【００２４】さらに、抵抗１９の抵抗値Ｒｂを適切に選
ぶことによって、図１０に示した従来の自己バイアス回
路で必要とした大容量のＭＩＭキャパシタが不要とな
る。この効果を図３を用いて説明する。

【００２５】一般に、ショートスタブの長さをＬ、実効
誘電率をεｒ、特性インピーダンスをＺｏとすると、シ
ョートスタブに入力する高周波信号の中心周波数をｆｏ
とした時の線路インピーダンスＺは、図３（ａ）に示さ
れるような特性となり、Ｚ＝ＺｏｔａｎβＬで表される。但し、Ｚｏはショートスタブの特性インピ
ーダンス、βはβ＝２π（εｒ）^1/2 ・ｆｏ／Ｃ
（Ｃ：光速）で表されるショートスタブの位相定数であ
る。

【００２６】図３（ｂ）に、このショートスタブ上の電
流分布を示す。縦軸の｜Ｉ｜は電流の絶対値である。同
図に示されるように、ショートスタブの接地端（図中Ｌ
＝０の点）から離れるに従い電流は小さくなり、接地端
からの線路長がλ／４の場所では、電流はほぼ零とな
る。

【００２７】従って、図１に示したようにショートスタ
ブ２０の接地端から離れた位置に、つまりショートスタ
ブ２０の接地端と反対側の端とソーススタブ１８との間
に抵抗１９を挿入すると、抵抗１９に流れる電流が小さ
くなるので、高周波領域での抵抗１９による信号損失が
減少する。このため、抵抗１９による信号損失を減少さ
せる目的で、図１０に示した従来の自己バイアス回路の
ように抵抗に対して並列に大容量のＭＩＭキャパシタを
接続する必要がなくなるか、あるいは抵抗１９に並列に
キャパシタを接続する場合でも、その容量は非常に小さ
くてよい。

【００２８】特に、ショートスタブ２０の長さを図３中
に示すようにＬ１としたとき、抵抗１９の抵抗値ＲｂがＲｂ≦ＺｏｔａｎβＬ１を満たしていれば、使用中心周波数（本実施形態の場合
は発振周波数）ｆｏで抵抗１９に流れる電流が非常に小
さくなり、抵抗１９による信号損失はほとんどなくな
り、並列のＭＩＭキャパシタは不要となる。従って、大
容量のＭＩＭキャパシタを設けることによるチップ面積
の増大という問題がなくなる。

【００２９】また、ＭＩＭキャパシタを含むＭＭＩＣで
は、ＭＩＭキャパシタのインピーダンスを考慮して設計
を行う必要があるため、ＭＩＭキャパシタ周囲のレイア
ウト状況によってはＭＭＩＣの設計が困難になるという
問題があったが、こうした設計上の問題も本実施形態の
構成により解消される。

【００３０】（第２の実施形態）図４は、本発明の第２
の実施形態に係るＭＭＩＣの要部の回路図である。図１
と同一部分に同一符号を付して説明すると、本実施形態
ではＦＥＴ１１のソースが二つの電極に別れており、そ
れぞれの電極にソーススタブ１８ａ，１８ｂ、抵抗１９
ａ，１９ｂ、およびショートスタブ２０ａ，２０ｂが接
続されている点が第１の実施形態と異なっている。

【００３１】図５に、本実施形態のＭＭＩＣのレイアウ
トを示す。図５（ａ）はＭＭＩＣの平面図、（ｂ）は
（ａ）のＡ−Ａ′線に沿う断面図である。図５ではＦＥ
Ｔ１１をいわゆるＴ型トランジスタで実現し、ソースス
タブ１８ａ，１８ｂおよびショートスタブ２０ａ，２０
ｂをコプレーナ線路で実現している。

【００３２】図５に示されるように、ＭＭＩＣ基板３０
上に接地導体膜３１とＦＥＴ１１およびコプレーナ線路
が形成されている。ＦＥＴ１１は前述した通りＴ型トラ
ンジスタであり、３２はゲート電極、３３はドレイン電
極、３４ａ，３４ｂはソース電極である。ソーススタブ
１８ａ，１８ｂおよびショートスタブ２０ａ，２０ｂ
は、コプレーナ線路、すなわち接地導体膜３１に囲まれ
るように形成された伝送線路からなる。ソーススタブ１
８ａ，１８ｂの一端はＦＥＴ１１のソース電極３４ａ，
３４ｂにそれぞれ接続され、ショートスタブ２０ａ，２
０ｂの一端は接地導体膜３１に接続されている。

【００３３】そして、ソーススタブ１８ａ，１８ｂの他
端とショートスタブ２０ａ，２０ｂの他端との間に、ソ
ーススタブ１８ａ，１８ｂ、ショートスタブ２０ａ，２
０ｂの端部に両端を接して形成された抵抗膜からなる抵
抗１９ａ，１９ｂがそれぞれ形成されている。

【００３４】この場合、抵抗１９ａ，１９ｂの膜はＭＭ
ＩＣ基板３０の表面に形成されるため、抵抗１９ａ，１
９ｂとコプレーナ線路からなるソーススタブ１８ａ，１
８ｂおよびショートスタブ２０ａ，２０ｂとの接続は、
ほぼ連続的に行われる。従って、抵抗１９ａ，１９ｂは
長さＬｒ、幅Ｗｒ、両側の接地導体膜３１とのギャップ
がＧｒのコプレーナ線路として取り扱うことができるた
め、容易にＭＭＩＣに組み込むことができる。

【００３５】また、ＦＥＴ１１にＴ型トランジスタを用
いた場合、本実施形態のように二つのソース電極３４
ａ，３４ｂにそれぞれ対応させて負性抵抗を発現するた
めのソーススタブ１８ａ，１８ｂを設けることが多い。
これに伴い、本実施形態ではソーススタブ１８ａ，１８
ｂにそれぞれ対応させて抵抗１９ａ，１９ｂおよびショ
ートスタブ２０ａ，２０ｂを設けている。

【００３６】このような場合、ショートスタブ２０ａ，
２０ｂの長さ（各々の接地端から抵抗１９ａ，１９ｂま
での長さ）をＬ１ａ，Ｌ１ｂとしたとき、抵抗１９ａ，
１９ｂの抵抗値Ｒｂａ，ＲｂｂをＲｂａ≦Ｚｏｔａｎβ
Ｌ１ａ、Ｒｂｂ≦ＺｏｔａｎβＬ１ｂとすることによ
り、Ｔ型トランジスタの特性の対称性を保ち、大信号動
作時の歪みを防ぐことができる。

【００３７】また、ＭＭＩＣ上で５０μｍ以上のゲート
幅を持つＴ型トランジスタを発振器回路に使用する場
合、Ｔ型トランジスタの特性がトランジスタ形成プロセ
スの状況により非対称な特性になる場合が多く、大振幅
の出力を取り出す際に特性を劣化させる原因となる。こ
れに対し、本実施形態では二つのソーススタブ１８ａ，
１８ｂの各々に対して抵抗１９ａ，１９ｂを接続してい
ることにより、Ｔ型トランジスタからなるＦＥＴ１１の
特性の対称性が得られない場合であっても、抵抗１９
ａ，１９ｂによる負帰還作用によって特性が対称に近付
くため、特性の劣化を伴うことなく大振幅の出力を取り
出すことが可能となる。

【００３８】（第３の実施形態）次に、本発明の第３の
実施形態に係るＭＭＩＣについて説明する。本実施形態
のＭＭＩＣの回路図は第２の実施形態と同じく図４に示
した通りであり、レイアウト構成のみが第２の実施形態
とは異なっている。

【００３９】図６に、本実施形態のＭＭＩＣのレイアウ
トを示す。図６（ａ）はＭＭＩＣの平面図、（ｂ）は
（ａ）のＢ−Ｂ′線に沿う断面図である。本実施形態
は、ＦＥＴ１１をＴ型トランジスタで実現している点は
第２の実施形態と同様であるが、ソーススタブ１８ａ，
１８ｂおよびショートスタブ２０ａ，２０ｂをマイクロ
ストリップ線路で実現している点が第２の実施形態と異
なる。

【００４０】すなわち、図６においてはＭＭＩＣ基板４
０の裏面側に接地導体膜４１が形成され、ＦＥＴ１１が
形成された表面と同一面上にマイクロストリップ線路か
らなるソーススタブ１８ａ，１８ｂとショートスタブ２
０ａ，２０ｂおよび抵抗１９ａ，１９ｂが形成されてい
る。

【００４１】本実施形態の構成によってもコプレーナ線
路を用いた第２の実施形態と同様の効果を得ることがで
き、抵抗１９ａ，１９ｂについてもマイクロストリップ
線路からなるソーススタブ１８ａ，１８ｂおよびショー
トスタブ２０ａ，２０ｂとの接続がほぼ連続に行われる
ことにより、長さＬｒ、幅Ｗｒ、位相定数βのマイクロ
ストリップ線路として取り扱うことが可能であるため、
容易にＭＭＩＣに組み込むことができ、設計は容易であ
る。

【００４２】（第４の実施形態）図７に、本発明の第４
の実施形態に係るＭＭＩＣの回路図を示す。図４と同一
部分に同一符号を付して説明すると、本実施形態ではＦ
ＥＴ１１の二つのソース電極の間に接続された安定化抵
抗２３が追加されている点が第２および第３の実施形態
と異なる。

【００４３】このようにするとＦＥＴ１１のゲート幅が
大きい場合、またはＦＥＴ１１の二つのソース電極が位
置が離れた場合でも、追加した安定化抵抗２３によりさ
らに安定化を図ることができる。また、抵抗１９ａ，１
９ｂの値がばらついた場合でも、安定化抵抗２３により
ＦＥＴ１１の二つのソース電極の電位が一定となり、発
振器回路の出力が安定化するという効果が得られる。発
振器回路では、負性抵抗を発現するためのソーススタブ
１８ａ，１８ｂがあるため、安定化抵抗２３の抵抗値は
発振周波数でのソーススタブ１８ａ，１８ｂのインピー
ダンスと比較して小さければよい。

【００４４】図８に、本実施形態のＭＭＩＣのレイアウ
トを示す。図８（ａ）はＭＭＩＣの平面図、（ｂ）は
（ａ）のＣ−Ｃ′線に沿う断面図である。図８では第２
の実施形態と同様にＦＥＴ１１をＴ型トランジスタで実
現し、ソーススタブ１８ａ，１８ｂおよびショートスタ
ブ２０ａ，２０ｂを含む各伝送線路をコプレーナ線路で
実現している。本実施形態の場合、ＦＥＴ１１の二つの
ソース電極３４ａ，３４ｂがゲート電極３２から引き出
される伝送線路３５を間に挟んで位置的に離れている。
そして、ソース電極３４ａ，３４ｂに接続された伝送線
路３６ａ，３６ｂの間に安定化抵抗２３が形成されてい
る。

【００４５】安定化抵抗２３および伝送線路３６ａ，３
６ｂは、ＭＭＩＣ基板３０上の接地導体膜３１、ソース
スタブ１８ａ，１８ｂ、抵抗１９ａ，１９ｂおよびショ
ートスタブ２０ａ，２０ｂ等が形成された表面と同一面
上に、ゲート電極３２から引き出された伝送線路３５と
交差して形成されており、安定化抵抗２３は伝送線路３
２の直下に位置している。そして、伝送線路２３は図８
（ｂ）に示されるように誘電体膜３７により安定化抵抗
２３および伝送線路３６ａ，３６ｂと電気的に分離され
ている。なお、誘電体膜３７に代えてエアブリッジを用
いることも可能である。

【００４６】なお、本実施形態では伝送線路がコプレー
ナ線路で構成され、かつ二本のソーススタブ１８ａ，１
８ｂが設けられた例を示しているが、伝送線路は第３の
実施形態と同様にマイクロストリップ線路でもよく、ま
たソーススタブが一本の場合でも二つのソース電極間に
接続された安定化抵抗を設けることにより、同様の効果
を得ることができる。

【００４７】なお、上記実施形態ではトランジスタとし
てＦＥＴを用いた回路について説明したが、バイポーラ
トランジスタを用いた回路にも本発明は適用することが
できる。バイポーラトランジスタの場合、ＦＥＴのゲー
ト、ドレイン、ソースをそれぞれベース、コレクタ、エ
ミッタに置き換えて考えればよい。

【００４８】

【発明の効果】以上説明したように、本発明によれば自
己バイアスされたトランジスタを含む機能回路を有する
高周波集積回路装置において、ショートスタブの基準電
位点側の端と反対側の端とトランジスタのソースまたは
エミッタとの間に抵抗を挿入することにより、自己バイ
アス回路に大容量のＭＩＭキャパシタを不要としてチッ
プ面積の減少を図り、かつ設計を容易にすることができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るＭＭＩＣの要部
の回路図

【図２】第１の実施形態の要部を拡大して示す平面図

【図３】ショートスタブの長さとインピーダンスおよび
電流との関係を示す図

【図４】第１の実施形態に係るＭＭＩＣのレイアウトを
示す平面図およびＡ−Ａ′線に沿う断面図

【図５】本発明の第２および第３の実施形態に係るＭＭ
ＩＣの要部の回路図

【図６】第２の実施形態に係るＭＭＩＣのレイアウトを
示す平面図およびＢ−Ｂ′線に沿う断面図

【図７】本発明の第４の実施形態に係るＭＭＩＣの要部
の回路図

【図８】第４の実施形態に係るＭＭＩＣのレイアウトを
示す平面図およびＣ−Ｃ′線に沿う断面図

【図９】従来のＭＭＩＣの発振器回路の回路図

【図１０】従来の自己バイアス回路の回路図

【符号の説明】

１１…ＦＥＴ１２…ゲートバイアス用抵抗１３…ゲートスタブ１４…可変容量キャパシタ１５…ドレインスタブ１６…接地用キャパシタ１７…ドレインバイアス端子１８，１８ａ，１８ｂ…ソーススタブ１９，１９ａ，１９ｂ…抵抗２０，２０ａ，２０ｂ…ショートスタブ２１…出力回路２２…出力端子２３…安定化抵抗３０…ＭＭＩＣ基板３１…接地導体膜３２…ゲート電極３３…ドレイン電極３４ａ，３４ｂ…ソース電極３５…伝送線路３６ａ，３６ｂ…伝送線路３７…誘電体膜４０…ＭＭＩＣ基板４１…接地導体膜

Claims

【特許請求の範囲】

【請求項１】自己バイアスされたトランジスタを含む機
能回路を有する高周波集積回路装置において、一端が基準電位点に接続された第１のスタブの他端と、
前記トランジスタのソースまたはエミッタとの間に、Ｒｂ≦ＺｏｔａｎβＬ１但し、 β＝２π（εｒ）^1/2 ・ｆｏ／ＣＣ：光速Ｌ１：前記第１のスタブの長さ εｒ：前記第１のスタブの実効誘電率Ｚｏ：前記第１のスタブの特性インピーダンスｆｏ：高周波集積回路装置の使用中心周波数なる抵抗値Ｒｂの抵抗を挿入したことを特徴とする高周
波集積回路装置。
【請求項２】自己バイアスされたトランジスタを含む回
路を有する高周波集積回路装置において、一端が基準電位点に接続された第１のスタブの他端と、
前記トランジスタのソースまたはエミッタに一端が接続
された第２のスタブの他端との間に、Ｒｂ≦ＺｏｔａｎβＬ１但し、 β＝２π（εｒ）^1/2 ・ｆｏ／ＣＣ：光速Ｌ１：前記第１のスタブの長さ εｒ：前記第１のスタブの実効誘電率Ｚｏ：前記第１のスタブの特性インピーダンスｆｏ：高周波集積回路装置の使用中心周波数なる抵抗値Ｒｂの抵抗を挿入したことを特徴とする高周
波集積回路装置。