JPH11274908A

JPH11274908A - 半導体集積回路

Info

Publication number: JPH11274908A
Application number: JP10069127A
Authority: JP
Inventors: Hironori Akamatsu; 寛範赤松; Toru Iwata; 徹岩田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1998-03-18
Filing date: 1998-03-18
Publication date: 1999-10-08

Abstract

(57)【要約】【課題】貫通電流を減少させて、高周波成分のノイズ
の発生の少ない或いはノイズの影響を余り受けない高速
な半導体集積回路を提供する。【解決手段】半導体集積回路が、Ｈレベルの信号を出
力する第１の素子部及びＬレベルの信号を出力する第２
の素子部を有する出力段回路と、第１及び第２の制御信
号を出力段回路に与えて第１の素子部及び第２の素子部
を制御する制御回路と、を備える。制御回路は、出力段
回路からの出力信号のレベルが変化するときの第１の制
御信号のレベル変化の急峻さと第２の制御信号のレベル
変化の急峻さとを異ならせて、それにより、出力信号の
レベルの変化を緩やかにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路に関
し、特に、高速動作を行なう半導体集積回路の入出力回
路に関する。

【０００２】

【従来の技術】近年、マルチメディアという新しい製品
分野が開拓されつつあり、その大きな特徴として、動画
像を扱うことが挙げられる。動画像は非常に多くのデー
タを必要とし、高いデータ転送レートを要求することか
ら、非常に高速なインターフェイスを有するLSIが開発
されてきている。例えば、現在の市場に多く出ているSD
RAMは、100Mhzのクロックに同期して動作し、パーソナ
ルコンピュータ(PC)のメインメモリとして採用され始め
ている。また、近年話題となっている超高速動作のRamb
us DRAMやSynchlink DRAMなどとしては、200MHz〜300MH
zの高速クロックで動作し、データ転送レートが600Mbyt
e/sec〜800Mbyte/sec程度であるものが実現されてい
る。

【０００３】図１は、DRAMのデータ転送（起動信号CNT
及びデータ信号DATA）を模式的に示したものである。
（ａ）は従来のDRAMの性能で重要視されていたランダム
アクセスを示し、（ｂ）はSDRAM以降の高速DRAMの性能
で重要視されているバーストアクセスを示している。

【０００４】図１（ａ）に示すランダムアクセスは、そ
の名前の示すようにDRAM内部に記憶されたデータにラン
ダムにアクセスするものであり、そのアクセスまでの速
度の高速化（アクセスタイムの短縮化）を目標とする。
しかし、ランダムアクセスの速度は、チップサイズの増
大やDRAMの構造上の問題から、大きく改善されることは
ない。また、サイクルタイムが長いためにデータ転送レ
ートが非常に低く、例えばグラフィックス処理などのよ
うに大量なデータ処理を行う場合には適していない。

【０００５】そこで、SDRAM以降では、図１（ｂ）に示
す高速データ転送が可能なバーストアクセスが重要視さ
れ、その性能の向上が図られている。バーストアクセス
は、データ転送レートを向上させるためにサイクルタイ
ムの向上（短縮化）を目標としており、アクセス速度
（アクセスタイム）の重要度はサイクルタイムの重要度
よりも低い。

【０００６】一方、高速データ転送では、データレベル
の遷移時に生じる反射や、隣接配線からのノイズなどに
より、その動作精度に課題が生じる。それを解決する一
つの手段として、高周波成分のノイズ発生を抑える目的
で出力の遷移を緩やかに行なう技術が、「An Experimen
tal 220MHz 1Gb DRAM」、ISSCC'95、Digest of Technic
al Papers、pp.252-253で発表されている。上記技術
は、バーストアクセスを行うことを前提とし、アクセス
タイムを犠牲にして実現されている。

【０００７】

【発明が解決しようとする課題】しかし、上述した従来
のデータ転送方式では、Ｈレベル出力とＬレベル出力と
を同時に出力することによって出力の遷移を緩やかにし
ているため、出力回路の動作中の貫通電流が増加する。
この結果、多ビットのI/Oを有する集積回路において
は、消費電力の増大が大きいという課題がある。

【０００８】本発明は、上記の問題点に鑑みて行われた
ものであって、その目的は、貫通電流を減少させて、高
周波成分のノイズの発生の少ない或いはノイズの影響を
余り受けない高速な半導体集積回路を提供すること、で
ある。

【０００９】

【課題を解決するための手段】本発明の半導体集積回路
は、Ｈレベルの信号を出力する第１の素子部、及びＬレ
ベルの信号を出力する第２の素子部を有する出力段回路
と、第１及び第２の制御信号を該出力段回路に与え、そ
れにより該第１の素子部及び該第２の素子部を制御する
制御回路と、を備え、該制御回路は、該出力段回路から
の出力信号のレベルが変化するときの該第１の制御信号
のレベル変化の急峻さと該第２の制御信号のレベル変化
の急峻さとを異ならせて、それにより、該出力信号のレ
ベルの変化を緩やかにする。このような特徴によって、
上記目的が達成される。

【００１０】ある実施形態では、前記制御回路は、前記
出力段回路がＨレベルの信号を出力するときには、前記
第１の素子部のゲート電圧を緩やかに変化させ、前記出
力段回路がＬレベルの信号を出力するときには、前記第
２の素子部のゲート電圧を緩やかに変化させる。

【００１１】好ましくは、前記制御回路は、前記第１の
素子部と前記第２の素子部とが同時にオンしないよう
に、前記第１の制御信号及び前記第２の制御信号を出力
する。

【００１２】ある実施形態では、前記制御回路は、前記
第１の素子部を制御する第１の制御回路と前記第２の素
子部を制御する第２の制御回路とを有しており、該第１
の制御回路及び該第２の制御回路のそれぞれは、Ｈレベ
ルを出力する回路部とＬレベルを出力する回路部とで構
成されており、該第１の制御回路においては、Ｈレベル
を出力する回路部はＬレベルを出力する回路部よりも電
流駆動力が大きく、該第２の制御回路においては、Ｈレ
ベルを出力する回路部はＬレベルを出力する回路部より
も電流駆動力が小さい。

【００１３】他の実施形態では、前記制御回路は、前記
第１の素子部を制御する第１の制御回路と前記第２の素
子部を制御する第２の制御回路とを有しており、該第１
の制御回路及び該第２の制御回路のそれぞれは、Ｈレベ
ルを出力する回路部とＬレベルを出力する回路部とで構
成されており、該第１の制御回路部のＨレベルを出力す
る回路部は、該第２の制御回路のＨレベルを出力する回
路部よりも電流駆動力が大きく、該第１の制御回路部の
Ｌレベルを出力する回路部は、該第２の制御回路のＬレ
ベルを出力する回路部よりも電流駆動力が小さい。

【００１４】ある実施形態では、前記第１の素子部はＰ
ＭＯＳトランジスタで構成され、前記第２の素子部はＮ
ＭＯＳトランジスタで構成されており、前記第１の制御
回路は、前記Ｈレベルを出力する回路部として、ＰＭＯ
Ｓトランジスタを有し、前記Ｌレベルを出力する回路部
として、直列に接続された複数のＮＭＯＳトランジスタ
と該ＮＭＯＳトランジスタの間に抵抗素子と容量素子と
で構成された遅延回路とを有しており、前記第２の制御
回路は、前記Ｈレベルを出力する回路部として、直列に
接続された複数のＰＭＯＳトランジスタと該ＰＭＯＳト
ランジスタの間に抵抗素子と容量素子とで構成された遅
延回路とを有しており、前記Ｌレベルを出力する回路部
として、ＮＭＯＳトランジスタを有している。

【００１５】他の実施形態では、前記第１の制御回路は
２入力ＮＡＮＤ回路であり、前記Ｌレベルを出力する回
路部として、直列に接続された複数のＰＭＯＳトランジ
スタ及び複数のＮＭＯＳトランジスタと該ＰＭＯＳトラ
ンジスタ及びＮＭＯＳトランジスタの間に抵抗素子と容
量素子とで構成された遅延回路とを有し、前記Ｈレベル
を出力する回路部として、ＰＭＯＳトランジスタを有し
ており、前記第２の制御回路は２入力ＮＯＲ回路であ
り、前記Ｈレベルを出力する回路部として、直列に接続
された複数のＰＭＯＳトランジスタと該ＰＭＯＳトラン
ジスタの間に抵抗素子と容量素子とで構成された遅延回
路とを有しており、前記Ｌレベルを出力する回路部とし
てＮＭＯＳトランジスタを有しており、該ＮＡＮＤ回路
の一方の入力端子と該ＮＯＲ回路の一方の入力端子とに
は、出力がＨレベルであるかＬレベルであるかを決定す
る信号が共通に入力され、他方の入力端子には、該出力
を制御する信号が相補の関係で入力される。

【００１６】ある実施形態では、本発明の上記のような
半導体集積回路は、所定のレスポンス速度を有する第１
の入力段回路と、該第１の入力段回路よりも緩やかなレ
スポンス速度を有する第２の入力段回路と、該第１の入
力段回路からの出力と第２の入力段回路からの出力とを
比較する比較回路と、をさらに備えており、該第１の入
力段回路のレスポンス速度と該第２の入力段回路のレス
ポンス速度との差によって、入力信号のノイズをキャン
セルする。

【００１７】ある実施形態では、前記第１及び第２の入
力段回路は、同型の差動増幅回路で構成され、各々の差
動増幅回路に供給される電流量の差によって、該第１及
び第２の入力段回路のレスポンス速度の差を生じさせ
る。

【００１８】前記比較回路は、前記第１及び第２の入力
段回路からのＨレベルの出力の一致を検出する第１の検
出回路と、該第１及び第２の入力段回路からのＬレベル
の出力の一致を検出する第２の検出回路と、を含み得
る。ある場合においては、前記第１及び第２の検出回路
の各々において、前記第２の入力段回路の出力を受ける
部分は、前記第１の入力段回路の出力をうける部分より
も、レスポンス速度が速い。例えば、前記第１及び第２
の検出回路の各々において、前記第２の入力段回路の出
力をうける部分はしきい値の低いトランジスタを含み得
る。

【００１９】本発明の他の局面によれば、半導体集積回
路が、所定のレスポンス速度を有する第１の入力段回路
と、該第１の入力段回路よりも緩やかなレスポンス速度
を有する第２の入力段回路と、該第１の入力段回路から
の出力と第２の入力段回路からの出力とを比較する比較
回路と、を備え、該比較回路は、該第１及び第２の入力
段回路からのＨレベルの出力の一致を検出する第１の検
出回路と、該第１及び第２の入力段回路からのＬレベル
の出力の一致を検出する第２の検出回路と、を含み、そ
のことによって、前述の目的が達成される。

【００２０】ある実施形態では、前記第１の検出回路か
らの出力と前記第２の検出回路からの出力とを１つにま
とめる出力回路をさらに備える。

【００２１】前記出力回路は、出力を一時記憶しておく
ラッチ回路を備えていてもよい。

【００２２】ある実施形態では、前記出力回路は、第１
の電源と出力端子との間に直列された第１及び第２のＰ
ＭＯＳトランジスタと、該出力端子と接地端子との間に
直列に接続された第１及び第２のＮＭＯＳトランジスタ
と、を備え、該第１のＰＭＯＳトランジスタのゲートと
該第１のＮＭＯＳトランジスタのゲートとには前記第１
の検出回路の出力が入力され、該第２のＰＭＯＳトラン
ジスタのゲートと該第２のＮＭＯＳトランジスタのゲー
トとには前記第２の検出回路の出力が入力される。

【００２３】前記第２のＰＭＯＳトランジスタ及び前記
第１のＮＭＯＳトランジスタの各々は、しきい値の低い
トランジスタであり得る。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態におけ
る半導体集積回路について、図面を参照しながら説明す
る。

【００２５】図２は、本発明による半導体集積回路の概
略図を示している。

【００２６】具体的には、半導体集積回路基板CHIPに、
入力回路INC及び出力回路OUTCが設けられ、それぞれに
パッドPADが接続されている。但し、半導体集積回路基
板CHIPの上に存在し得る入力回路INC及び出力回路OUTC
以外の回路は、図２には示していない。入力回路INC及
び出力回路OUTCは、各々に接続されているパッドPADを
介して、チップの外部との情報のやりとりを行う回路で
ある。なお、入力回路INC及び出力回路OUTCは、共通の
パッドPADに接続されていても構わない。

【００２７】（第１の実施形態）以下では、本発明によ
る半導体集積回路の第１の実施の形態について、説明す
る。

【００２８】図３は、図２の半導体集積回路に含まれ得
る出力回路OUTCの詳細な回路図である。具体的には、図
３の出力回路OUTCは、第１の入力端子dataH1、第２の入
力端子dataL1、第１の電源Vdd、第２の電源Vddq、PMOS
トランジスタMP11〜MP13、NMOSトランジスタMN11〜MN1
3、内部ノードn11及びn12、並びに出力端子out1を有し
ている。

【００２９】図３からわかるように、PMOSトランジスタ
MP11とNMOSトランジスタMN11とからなるインバータ回路
は、Ｈレベルの信号を出力するPMOSトランジスタMP13の
ゲートに接続されており、これを制御する。NMOSトラン
ジスタMN11としては、PMOSトランジスタMP11と比べて電
流駆動能力の低いものが用いられており、NMOSトランジ
スタMN11がオンするとき、ノードn11の電位の変化を緩
やかに行う。

【００３０】一方、Ｌレベルの信号を出力するNMOSトラ
ンジスタMN13のゲートには、PMOSトランジスタMP12とNM
OSトランジスタMN12とからなるインバータ回路が接続さ
れており、それによって制御される。このインバータ回
路においても、PMOSトランジスタMP12がオンするときの
ノードn12の電位の変化を緩やかにするために、PMOSト
ランジスタMP12としては、NMOSトランジスタMN12よりも
電流駆動能力が低いものが用いられている。

【００３１】PMOSトランジスタMP11やNMOSトランジスタ
MN12がオンするとき、ノードn11及びn12の各々では、素
早い電位変化が生じる。このために、出力段のトランジ
スタMP13及びMN13はそれぞれ、オン状態では緩やかに変
化し、オフ状態では素早く変化する。従って、PMOSトラ
ンジスタMP13がオンする場合には、PMOSトランジスタMP
13が緩やかにオン状態になるのに対し、NMOSトランジス
タMN13は素早くオフ状態になる。また、NMOSトランジス
タMN13がオン状態になる場合には、NMOSトランジスタMN
13が緩やかにオン状態になるのに対し、PMOSトランジス
タMP13は素早くオフ状態になる。これによって、出力の
切り替え時に貫通電流が流れることなく、出力端子OUT1
にノイズを発生させないように緩やかに出力を行うこと
が可能になる。

【００３２】図４は、以上に説明した動作を示すタイ
ミングチャートであり、第１の入力端子dataH1、第２の
入力端子dataL1、内部ノードn11及びn12、並びに出力端
子out1の各々における信号レベルの時間経過に対する変
化の様子を示している。出力の変化がサイクルタイムよ
り短い時間である限りは、その変化が如何に緩やかであ
っても、単位時間あたりのデータ転送速度に影響はな
い。

【００３３】以上に説明した図３に示す回路では、ノー
ドn11及びn12の電位変化を緩やかにするために、その駆
動用インバータ回路を構成する一方のトランジスタ（具
体的には、NMOSトランジスタMN11及びPMOSトランジスタ
MP12）として、電流駆動能力の小さいトランジスタを用
いている。すなわち、具体的には、Ｈレベルの信号を出
力するPMOSトランジスタMP13のゲートに接続されたイン
バータ回路の中で、Ｈレベルを出力するPMOSトランジス
タMP11として、Ｌレベルを出力するNMOSトランジスタMN
11よりも電流駆動能力が高いものを使用し、一方、Ｌレ
ベルの信号を出力するNMOSトランジスタMN13のゲートに
接続されたインバータ回路の中で、Ｈレベルを出力する
PMOSトランジスタMP12として、Ｌレベルを出力するNMOS
トランジスタMN12よりも電流駆動能力が低いものを使用
している。或いは、以上のように同一のインバータ回路
の中でのトランジスタの電流駆動能力の比較を行う代わ
りに、それぞれのインバータ回路を構成するＨレベルを
出力するPMOSトランジスタMP11及びMP12同士の電流駆動
能力を比較し、また、Ｌレベルを出力するNMOSトランジ
スタMN11及びMN12同士の電流駆動能力を比較して、PMOS
トランジスタMP11の電流駆動能力がPMOSトランジスタMP
12の電流駆動能力よりも高くなり、一方、NMOSトランジ
スタMN11の電流駆動能力がNMOSトランジスタMN12の電流
駆動能力よりも低くなるように、各トランジスタMP11及
びMP12並びにMN11及びMN12を選択してもよい。

【００３４】しかし、電流駆動能力の異なるトランジス
タを組み合わせてインバータ回路を構成する場合には、
上記何れの手法に従って構成する場合であっても、電流
駆動能力が極端に違いすぎるトランジスタを組み合わる
と、構成されるインバータ回路の動作が不安定になる。
すなわち、図３に示す回路では、NMOSトランジスタMN11
とPMOSトランジスタMP11との組み合わせで構成されてい
るインバータ回路は、第１の入力端子dataH1のＨレベル
への変化に対しては非常に遅く動作するが、そのＬレベ
ルへの変化に対しては、高速に動作する。これは、この
インバータ回路のしきい値が、中心レベルから大きくず
れていることを示している。このような回路は、温度や
電圧などの変動により、時間方向の特性（遅延時間）が
大きく変動する（具体的には、遅延時間が非常に大きく
なる）という問題を有している。

【００３５】このような温度や電圧の変動に伴う特性変
動は、例えば図５に示すような回路構成を採用すること
によって、解決することができる。図５に示す回路は、
第１の電源Vdd、第２の電源Vddq、PMOSトランジスタMP2
1〜MP24、NMOSトランジスタMN21〜MN24、第１の入力端
子dataH2、第２の入力端子dataL2、内部ノードn21及びn
22、出力端子out2、容量素子CAP、並びに抵抗素子REGを
有している。

【００３６】図５に示す回路の特徴は、内部ノードn21
及びn22の電位の変化を、直列に設けたスイッチング素
子（トランジスタ）の間に設けた抵抗素子REGと容量素
子CAPとからなる遅延回路を用いて緩やかに行わせるこ
とにある。すなわち、図５の回路構成では、図３の回路
ではトランジスタから構成されていた駆動用インバータ
回路を、トランジスタに加えて、抵抗素子及び容量素子
から構成される遅延回路を用いて構成している。

【００３７】具体的には、内部ノードn21は、NMOSトラ
ンジスタMN21及びMN24の間に設けられた抵抗素子REG及
び容量素子CAPによって、緩やかに立ち下がる。一方、
内部ノードn22は、PMOSトランジスタMP21及びMP24の間
に設けられた抵抗素子REG及び容量素子CAPによって、緩
やかに立ち上がる。

【００３８】図６は、以上に説明した動作を示すタイミ
ングチャートであり、第１の入力端子dataH2、第２の入
力端子dataL2、内部ノードn21及びn22、並びに出力端子
out2の各々における信号レベルの時間経過に対する変化
の様子を示している。

【００３９】図７は、図５に示す回路の改変例を示す。
図７の回路は、第１の電源Vdd、第２の電源Vddq、PMOS
トランジスタMP31〜MP34、NMOSトランジスタMN31〜MN3
4、第１の入力端子dataH3、第２の入力端子dataL3、内
部ノードn31及びn32、出力端子out3、容量素子CAP、並
びに抵抗素子REGを有しており、回路の出力を、COMSト
ランジスタではなくNMOSトランジスタを用いて出力す
る。

【００４０】図７に示す回路の動作は、基本的には図５
に示した回路の動作と同様である。但し、Ｈレベルの信
号を出力する素子がNMOSトランジスタであることから、
Ｈレベルの出力に関連する部分の論理が、図５の回路に
おける対応する部分とは反転している。また、出力端子
out3にフルにVddqレベルの信号を出すためには、内部ノ
ードn31のＨレベルVddが、NMOSトランジスタMN33のしき
い値電圧に相当する分だけVddqよりも高いことが必要で
ある。

【００４１】図８は、以上に説明した動作を示すタイ
ミングチャートであり、第１の入力端子dataH3、第２の
入力端子dataL3、内部ノードn31及びn32、並びに出力端
子out3の各々における信号レベルの時間経過に対する変
化の様子を示している。

【００４２】図９は、図５に示す回路の他の改変例を示
している。

【００４３】図９の回路では、図５に示した回路に対し
て、内部ノードの電位を出力する回路を制御信号によっ
て制御する機能が追加されている。具体的には、図９の
回路は、第１の電源Vdd、第２の電源Vddq、PMOSトラン
ジスタMP41〜MP45、NMOSトランジスタMN41〜MN45、入力
端子data、制御信号入力端子CNT、内部ノードn41及びn4
2、出力端子out4、インバータ回路INV、容量素子CAP、
並びに抵抗素子REGから構成されている。

【００４４】図９に示す回路の動作も、基本的には図５
に示した回路の動作と同様である。図９の回路では、制
御信号CNTにより出力を制御するＮＯＲ回路及びＮＡＮ
Ｄ回路の内部において、MOSトランジスタが直列に配置
されている部分に抵抗素子REG及び容量素子CAPを組み合
わせて接続し、出力を緩やかに変化させている。

【００４５】図１０は、以上に説明した動作を示すタイ
ミングチャートであって、制御信号CNTに加えて、入力
端子data、内部ノードn41及びn42、並びに出力端子out4
の各々における信号レベルの時間経過に対する変化の様
子を示している。

【００４６】（第２の実施形態）先に説明した第１の実
施形態においては、本発明の半導体集積回路に含まれ得
る出力回路OUTCについて述べてきた。一方、半導体集積
回路が高速で動作するためには、回路自身がノイズを発
生させないことと、及び、仮にノイズがあっても影響を
あまり受けずに動作できることが、重要である。

【００４７】そこで、以下に説明する第２の実施形態で
は、本発明の半導体集積回路に入力回路INCとして含ま
れ得るノイズの影響の少ない入力回路の構成を説明す
る。

【００４８】図１１は、本発明の第２の実施の形態によ
る半導体集積回路の回路図である。

【００４９】図１１の回路は、第１の入力段回路INCQ
1、第２の入力段回路INCS1、及び比較回路CMP1から構成
されており、入力端子IN1、内部ノードCOMP1及びCOMP
2、第１の出力端子HH1、第２の出力端子LL1、ＮＡＮＤ
回路NAND、ＮＯＲ回路NOR、並びにインバータ回路INVが
設けられている。

【００５０】第１の入力段回路INCQ1は、入力端子IN1の
電位の変化に素早く応答する（すなわち、レスポンス速
度が速い）入力回路であり、一方、第２の入力段回路IN
CS1は、入力端子IN1の電位の変化に緩やかに応答する
（すなわち、レスポンス速度が緩やかな）入力回路であ
る。言い換えれば、第１の入力段回路INCQ1のレスポン
ス速度は、第２の入力段回路INCQ2のレスポンス速度よ
りも大きい（速い）。

【００５１】また、比較回路CMP1は、第１の入力段回路
INCQ1の出力である内部ノードCOMP1の値が、第２の入力
段回路INCS1の出力である内部ノードCOMP2の値に一致し
た場合に、出力を行う。具体的には、内部ノードCOMP1
の値と内部ノードCOMP2の値とがＨレベルで一致した場
合には、第１の出力端子HH1からＨレベルの信号が出力
される。一方、内部ノードCOMP1の値と内部ノードCOMP2
の値とがＬレベルで一致した場合には、第２の出力端子
LL1からＬレベルの信号が出力される。

【００５２】図１２は、図１１の回路の動作時の波形を
示すタイミングチャートである。具体的には、入力端子
IN1、内部ノードCOMP1及びCOMP2、第１の出力端子HH1、
並びに第２の出力端子LL1における信号波形の時間変化
を示す。

【００５３】図１２において、入力端子IN1での入力信
号の波形はノイズにより大きく振動し、入力段回路のス
イッチングレベルを越えるノイズが入力信号にのってい
る。入力信号に素早く応答する第１の入力段回路INCQ1
の出力である内部ノードCOMP1での信号は、入力信号の
上のこのようなノイズの影響をまともに受けている。一
方、緩やかな応答を示す第２の入力段回路INCS1の出力
である内部ノードCOMP2での信号は、入力信号上のノイ
ズの影響を殆ど受けていない。ここで、比較回路CMP1
は、内部ノードCOMP1の値と内部ノードCOMP2の値とが一
致した場合にしか出力を確定させない。このために、出
力のセット時には、緩やかに応答する第２の入力段回路
INCS1からの出力である内部ノードCOMP2の影響を主に受
けて、第１の出力端子HH1及び第２の出力端子LL1には、
ノイズの影響がほとんど無い信号が表れる。

【００５４】但し、比較回路CMP1は、出力のリセット側
に関しては、素早く応答するがそのために入力信号のノ
イズの影響をまともに受けている第１の入力段回路INCQ
1の出力である内部ノードCOMP1をうけて決定される構成
となっている。これは、リセット側を速く動作させれば
次の動作にすぐとりかかれるために、回路動作のサイク
ルタイムの短縮につながるためである。リセット側を、
上記のようにノイズの影響を大きく受けている第１の入
力段回路INCQ1の出力COMP1に基づいて決定することに
は、回路動作に関する若干の危険が伴う可能性がある
が、セット側のエッジのみで内部回路の動作やタイミン
グを決定することで、この問題は解決できる。

【００５５】また、比較回路CMP1が２系統の出力端子を
有しているので、第１の出力端子HH1からの出力信号
を、入力端子IN1に入力される信号の立ち上がりエッジ
を用いる内部回路に使用し、一方、第２の出力端子LL1
からの出力信号を、入力端子IN1に入力される信号の立
ち下がりエッジを用いる内部回路に用いることで、必要
とするエッジ部にはノイズの影響がなく且つ信号のリセ
ットが速くかけられるという効果を奏する。

【００５６】図１３には、図１１の回路の後段に、比較
回路CMP1の出力（第１の出力端子HH1及び第２の出力端
子LL1からの出力）を１つにまとめる出力回路OUTC1が接
続されている回路構成を示す。出力回路OUTC1に含まれ
るMNはNMOSトランジスタであり、MPはPMOSトランジスタ
である。出力回路回路OUTC1は、２つの出力端子HH1及び
LL1からの出力信号が一致して変化した場合にのみ、そ
の出力端子OUT11での信号レベルを変化させる回路構成
になっており、比較回路CMP1の２つの出力HH1及びLL1の
片方のみが変化しても、出力端子OUT11での信号レベル
は変化しない。

【００５７】このような回路構成では、緩やかに応答す
る入力段回路INCS1の出力である内部ノードCOMP2の信号
に基づいて、セット側及びリセット側の双方のタイミン
グが決定される。但し、内部ノードCOMP2での信号にお
けるノイズは、ほぼ完全にキャンセルされている。ま
た、出力端子OUT11での信号レベルは、素早く応答する
入力段回路INCQ1の出力である内部ノードCOMP1の信号レ
ベルが変化した後は出力端子OUT11の直前に設けられた
ラッチ回路で保持されていて、その前段は完全にリセッ
トされており、比較回路CMP1の２つの出力端子HH1及びL
L1の信号レベルが変化した際には、素早く出力を出すこ
とができる。

【００５８】図１４は、図１３の回路の動作時の波形を
示すタイミングチャートであり、具体的には、図１２の
タイムチャートの各信号波形に加えて、出力回路OUTC1
の出力端子OUT11での信号波形を示している。

【００５９】なお、図１３の回路構成及び図１４のタイ
ミングチャートにおいて、図１１の回路構成及び図１２
のタイミングチャートにおける対応する部分には、対応
する参照符号を付している。ここでは、それらの説明は
省略する。

【００６０】図１５は、図１３の回路構成における出力
回路OUTC1を置き換え得る出力回路OUTC2の構成を示す。
具体的には、図１５の出力回路OUTC2では、図１３の出
力回路OUTC1の構成におけるトランジスタMP及びMNの一
部を、PMOS低しきい値トランジスタLMPとNMOS低しきい
値トランジスタLMNとを用いて低しきい値化している。
低しきい値化している部分は、緩やかに応答する入力段
回路INCS1の出力である内部ノードCOMP2が律速する側の
トランジスタである。このような構成をとることで、図
１５の回路は、図１３の回路よりも高速に動作できる。

【００６１】図１６は、図１１或いは図１３の回路構成
における比較回路CMP1を置き換え得る比較回路CMP2の構
成を示す。具体的には、図１６に示す比較回路CMP2で
は、図１１或いは図１３の比較回路OUTC1の構成におけ
るＮＡＮＤ回路NAND及びＮＯＲ回路NORを、PMOS低しき
い値トランジスタLMP及びNMOS低しきい値トランジスタL
MNを含むトランジスタ構成に置き換えて、緩やかに応答
する入力段回路INCS1の出力である内部ノードCOMP2が律
速する側のトランジスタを、低しきい値化している。

【００６２】なお、上記の図１５或いは図１６の回路構
成で、律速される側のトランジスタの高速化を低しきい
値化したトランジスタを用いて行っているが、所期の高
速化が図れる限りは、その他の方法を用いることも可能
である。

【００６３】図１７は、入力段回路INCQ1及びINCS1とし
て使用され得る回路の構成図を示している。図１７で、
refは基準電圧であり、INCNTは制御信号である。各々の
入力段回路INCQ1及びINCS1は同じ回路構成をとるが、回
路を流れる電流を変えることで、応答速度（緩やかに応
答するか或いは素速く応答するか）が決定される。入力
段回路INCQ1及びINCS1の何れも、制御信号INCNTで制御
されており、また、基準電圧refを基準にしてＨレベル
或いはＬレベルの判定が行われる。

【００６４】

【発明の効果】以上に説明したように、本発明による半
導体集積回路は、その出力回路において、出力トランジ
スタのゲート電位を出力する際には信号レベルを緩やか
に変化させ、リセットする際には速やかに変化させる。
これにより、貫通電流を増加させることなく出力を緩や
かに変化させることができて、高周波成分のノイズの発
生を抑制することが可能になる。また、本発明による半
導体集積回路は、応答の速やかな入力段回路と緩やかな
入力段回路との２つの回路を組み合わせて動作させるこ
とにより、回路動作のサイクルタイムを延ばすことな
く、ノイズの影響を除去して入力信号を取り込むことが
可能になる。

【００６５】従って、本発明の半導体集積回路は、ノイ
ズを発生することなく或いはノイズの影響を受けずに動
作可能であるので、より高速な動作を行うことができ
る。

【図面の簡単な説明】

【図１】（ａ）は、ランダムアクセスモードにおけるDR
AMのデータ転送を模式的に示しており、（ｂ）は、バー
ストアクセスモードにおけるDRAMのデータ転送を模式的
に示す。

【図２】本発明による半導体集積回路の概略図である。

【図３】本発明の第１の実施の形態における出力回路の
回路図である。

【図４】図３の出力回路の動作のタイミングチャートで
ある。

【図５】本発明の第１の実施の形態において、温度や電
圧などの変動による特性変動を抑えるための改変が施さ
れた出力回路の回路図である。

【図６】図５の出力回路の動作のタイミングチャートで
ある。

【図７】本発明の第１の実施の形態において、出力段を
NMOSトランジスタで構成する改変が施された出力回路の
回路図である。

【図８】図７の出力回路の動作のタイミングチャートで
ある。

【図９】図５の回路において、内部ノードの電位を出力
する回路を制御信号によって制御する機能を追加した出
力回路の回路図である。

【図１０】図９の出力回路の動作のタイミングチャート
である。

【図１１】本発明の第２の実施の形態における入力回路
の回路図である。

【図１２】図１１の回路動作のタイミングチャートであ
る。

【図１３】図１１の入力回路の後段に、出力回路がさら
に設けられた構成を示す回路図である。

【図１４】図１３の回路の動作のタイミングチャートで
ある。

【図１５】図１３の回路構成に含まれる出力回路につい
て、その構成トランジスタの一部を低しきい値化する改
変が施された回路構成を示す回路図である。

【図１６】図１３の回路構成に含まれる出力回路につい
て、その構成トランジスタの一部を低しきい値化する改
変が施された回路構成を示す回路図である。

【図１７】図１３の回路構成における入力回路の内部の
入力段回路の回路図である。

【符号の説明】

CHIP 半導体集積回路基板 INC 入力回路 OUTC 出力回路 PAD パッド dataH1 第１の入力端子 dataL1 第２の入力端子 Vdd 第１の電源 Vddq 第２の電源 MP11、MP12、MP13 PMOSトランジスタ MN11、MN12、MN13 NMOSトランジスタ n11、n12 内部ノード out1 出力端子

Claims

【特許請求の範囲】

【請求項１】Ｈレベルの信号を出力する第１の素子
部、及びＬレベルの信号を出力する第２の素子部を有す
る出力段回路と、第１及び第２の制御信号を該出力段回路に与え、それに
より該第１の素子部及び該第２の素子部を制御する制御
回路と、を備え、該制御回路は、該出力段回路からの出力信号のレベルが
変化するときの該第１の制御信号のレベル変化の急峻さ
と該第２の制御信号のレベル変化の急峻さとを異ならせ
て、それにより、該出力信号のレベルの変化を緩やかに
する、半導体集積回路。
【請求項２】前記制御回路は、前記出力段回路がＨレ
ベルの信号を出力するときには、前記第１の素子部のゲ
ート電圧を緩やかに変化させ、前記出力段回路がＬレベ
ルの信号を出力するときには、前記第２の素子部のゲー
ト電圧を緩やかに変化させる、請求項１に記載の半導体
集積回路。
【請求項３】前記制御回路は、前記第１の素子部と前
記第２の素子部とが同時にオンしないように、前記第１
の制御信号及び前記第２の制御信号を出力する、請求項
１或いは２に記載の半導体集積回路。
【請求項４】前記制御回路は、前記第１の素子部を制
御する第１の制御回路と前記第２の素子部を制御する第
２の制御回路とを有しており、該第１の制御回路及び該第２の制御回路のそれぞれは、
Ｈレベルを出力する回路部とＬレベルを出力する回路部
とで構成されており、該第１の制御回路においては、Ｈレベルを出力する回路
部はＬレベルを出力する回路部よりも電流駆動力が大き
く、該第２の制御回路においては、Ｈレベルを出力する回路
部はＬレベルを出力する回路部よりも電流駆動力が小さ
い、請求項１から３のいずれかひとつに記載の半導体集
積回路。
【請求項５】前記制御回路は、前記第１の素子部を制
御する第１の制御回路と前記第２の素子部を制御する第
２の制御回路とを有しており、該第１の制御回路及び該第２の制御回路のそれぞれは、
Ｈレベルを出力する回路部とＬレベルを出力する回路部
とで構成されており、該第１の制御回路部のＨレベルを出力する回路部は、該
第２の制御回路のＨレベルを出力する回路部よりも電流
駆動力が大きく、該第１の制御回路部のＬレベルを出力する回路部は、該
第２の制御回路のＬレベルを出力する回路部よりも電流
駆動力が小さい、請求項１から３のいずれかひとつに記
載の半導体集積回路。
【請求項６】前記第１の素子部はＰＭＯＳトランジス
タで構成され、前記第２の素子部はＮＭＯＳトランジス
タで構成されており、前記第１の制御回路は、前記Ｈレベルを出力する回路部
として、ＰＭＯＳトランジスタを有し、前記Ｌレベルを
出力する回路部として、直列に接続された複数のＮＭＯ
Ｓトランジスタと該ＮＭＯＳトランジスタの間に抵抗素
子と容量素子とで構成された遅延回路とを有しており、前記第２の制御回路は、前記Ｈレベルを出力する回路部
として、直列に接続された複数のＰＭＯＳトランジスタ
と該ＰＭＯＳトランジスタの間に抵抗素子と容量素子と
で構成された遅延回路とを有しており、前記Ｌレベルを
出力する回路部として、ＮＭＯＳトランジスタを有して
いる、請求項４或いは５に記載の半導体集積回路。
【請求項７】前記第１の制御回路は２入力ＮＡＮＤ回
路であり、前記Ｌレベルを出力する回路部として、直列
に接続された複数のＰＭＯＳトランジスタ及び複数のＮ
ＭＯＳトランジスタと該ＰＭＯＳトランジスタ及びＮＭ
ＯＳトランジスタの間に抵抗素子と容量素子とで構成さ
れた遅延回路とを有し、前記Ｈレベルを出力する回路部
として、ＰＭＯＳトランジスタを有しており、前記第２の制御回路は２入力ＮＯＲ回路であり、前記Ｈ
レベルを出力する回路部として、直列に接続された複数
のＰＭＯＳトランジスタと該ＰＭＯＳトランジスタの間
に抵抗素子と容量素子とで構成された遅延回路とを有し
ており、前記Ｌレベルを出力する回路部としてＮＭＯＳ
トランジスタを有しており、該ＮＡＮＤ回路の一方の入力端子と該ＮＯＲ回路の一方
の入力端子とには、出力がＨレベルであるかＬレベルで
あるかを決定する信号が共通に入力され、他方の入力端
子には、該出力を制御する信号が相補の関係で入力され
る、請求項４或いは５に記載の半導体集積回路。
【請求項８】所定のレスポンス速度を有する第１の入
力段回路と、該第１の入力段回路よりも緩やかなレスポンス速度を有
する第２の入力段回路と、該第１の入力段回路からの出力と第２の入力段回路から
の出力とを比較する比較回路と、をさらに備えており、該第１の入力段回路のレスポンス速度と該第２の入力段
回路のレスポンス速度との差によって、入力信号のノイ
ズをキャンセルする、請求項１から７のいずれかひとつ
に記載の半導体集積回路。
【請求項９】前記第１及び第２の入力段回路は、同型
の差動増幅回路で構成され、各々の差動増幅回路に供給
される電流量の差によって、該第１及び第２の入力段回
路のレスポンス速度の差を生じさせる、請求項８に記載
の半導体集積回路。
【請求項１０】前記比較回路は、前記第１及び第２の入力段回路からのＨレベルの出力の
一致を検出する第１の検出回路と、該第１及び第２の入力段回路からのＬレベルの出力の一
致を検出する第２の検出回路と、を含む、請求項８或い
は９に記載の半導体集積回路。
【請求項１１】前記第１及び第２の検出回路の各々に
おいて、前記第２の入力段回路の出力を受ける部分は、
前記第１の入力段回路の出力をうける部分よりも、レス
ポンス速度が速い、請求項１０に記載の半導体集積回
路。
【請求項１２】前記第１及び第２の検出回路の各々に
おいて、前記第２の入力段回路の出力をうける部分はし
きい値の低いトランジスタを含む、請求項１１に記載の
半導体集積回路。
【請求項１３】所定のレスポンス速度を有する第１の
入力段回路と、該第１の入力段回路よりも緩やかなレスポンス速度を有
する第２の入力段回路と、該第１の入力段回路からの出力と第２の入力段回路から
の出力とを比較する比較回路と、を備え、該比較回路は、該第１及び第２の入力段回路からのＨレ
ベルの出力の一致を検出する第１の検出回路と、該第１
及び第２の入力段回路からのＬレベルの出力の一致を検
出する第２の検出回路と、を含む、半導体集積回路。
【請求項１４】前記第１の検出回路からの出力と前記
第２の検出回路からの出力とを１つにまとめる出力回路
をさらに備える、請求項１３に記載の半導体集積回路。
【請求項１５】前記出力回路は、出力を一時記憶して
おくラッチ回路を備える、請求項１４に記載の半導体集
積回路。
【請求項１６】前記出力回路は、第１の電源と出力端
子との間に直列された第１及び第２のＰＭＯＳトランジ
スタと、該出力端子と接地端子との間に直列に接続された第１及
び第２のＮＭＯＳトランジスタと、を備え、該第１のＰＭＯＳトランジスタのゲートと該第１のＮＭ
ＯＳトランジスタのゲートとには前記第１の検出回路の
出力が入力され、該第２のＰＭＯＳトランジスタのゲートと該第２のＮＭ
ＯＳトランジスタのゲートとには前記第２の検出回路の
出力が入力される、請求項１３から１５のいずれかひと
つに記載の半導体集積回路。
【請求項１７】前記第２のＰＭＯＳトランジスタ及び
前記第１のＮＭＯＳトランジスタの各々は、しきい値の
低いトランジスタである、請求項１６に記載の半導体集
積回路。