JPH11274911A - 耐電圧性出力バッファ - Google Patents
耐電圧性出力バッファInfo
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- JPH11274911A JPH11274911A JP11004796A JP479699A JPH11274911A JP H11274911 A JPH11274911 A JP H11274911A JP 11004796 A JP11004796 A JP 11004796A JP 479699 A JP479699 A JP 479699A JP H11274911 A JPH11274911 A JP H11274911A
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- 230000005540 biological transmission Effects 0.000 claims abstract description 11
- 239000004020 conductor Substances 0.000 claims abstract description 4
- 230000005669 field effect Effects 0.000 claims 3
- 238000000034 method Methods 0.000 description 5
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- 239000008186 active pharmaceutical agent Substances 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 耐電圧性出力バッファを提供することにあ
る。 【解決手段】 集積回路の出力バッファは、ＩＣが動作
するように設計した電源電圧レベルより高い電圧レベル
に対して改善された耐電圧特性を備えている。第１の伝
送ゲート・トランジスタ（１１０）は、一般的にｐ−チ
ャンネルであるが、あるノード（１１４）の抵抗（１０
８）と出力コンダクタ（１０１）との間に接続されてい
る。ノードは、一般的にｐ−チャンネルである、第２の
伝送ゲート・トランジスタ（１０５）のゲートにも接続
している。抵抗は、あるノードを電源電圧レベル（例え
ば、グランド）に上げるので、第２の伝送ゲート・トラ
ンジスタが正規動作時に導通する。ノードがグランド電
位になることを防止するために、少なくとも１つのダイ
オードのような電圧降下デバイス（２０１、２０２）が
抵抗と直列に接続されている。
る。 【解決手段】 集積回路の出力バッファは、ＩＣが動作
するように設計した電源電圧レベルより高い電圧レベル
に対して改善された耐電圧特性を備えている。第１の伝
送ゲート・トランジスタ（１１０）は、一般的にｐ−チ
ャンネルであるが、あるノード（１１４）の抵抗（１０
８）と出力コンダクタ（１０１）との間に接続されてい
る。ノードは、一般的にｐ−チャンネルである、第２の
伝送ゲート・トランジスタ（１０５）のゲートにも接続
している。抵抗は、あるノードを電源電圧レベル（例え
ば、グランド）に上げるので、第２の伝送ゲート・トラ
ンジスタが正規動作時に導通する。ノードがグランド電
位になることを防止するために、少なくとも１つのダイ
オードのような電圧降下デバイス（２０１、２０２）が
抵抗と直列に接続されている。
Description
【０００１】
【産業上の利用分野】本発明は、耐電圧性出力バッファ
を含む集積回路に関する。
を含む集積回路に関する。
【０００２】
【従来技術】集積回路の動作時に、ある電源電圧のもと
で用いるように製作した集積回路（ＩＣ）は、高電圧で
動作する他のＩＣとしばしばインタフェースしなければ
ならない。例えば、３．３ボルト仕様で製作したＩＣ
は、その入力／出力ボンドパッドに他のデバイスからか
ら送られた５ボルト信号でしばしば動作しなければなら
ない。これは信頼性の問題を生じるおそれがある。なぜ
ならば、最大ソース〜ドレイン電圧と、ＩＣ上に形成し
たＭＯＳトランジスタのゲート酸化電圧は、高電圧レベ
ルに耐えることを普通は意図していないからである。図
１は、３．３ボルト仕様で製作した出力バッファが、そ
の出力ボンドパッドで５ボルト信号に耐える、周知の従
来技術の回路を示す。ＩＣ上の回路からのデジタル・デ
ータ信号“Ａ”がバッファ入力ノード１１８に印加され
る。バッファは、“トライステート”（すなわち高出力
インピーダンス）又は正規モードの動作に、ノード１１
７の動作可能信号“ＥＮ”によって設定される。ＥＮが
ローの時に、インバータ１１５とＮＯＲゲート１１６
は、低電圧をｎ−チャンネル・トランジスタ１１２のゲ
ートに呈して、それをオフにする。同様に、ＮＡＮＤゲ
ート１０２は、ｐ−チャンネル・トランジスタ１０３の
ゲートに高電圧を呈して、それをオフにする。そこで、
ボンドパッド１０１が、出力バッファと同じＩＣ上の入
力回路（図示せず）に適した入力ボンドパッドとして作
動することができる。ＥＮがハイの時に、ゲート１０２
と１１６は、データ信号をノード１１８からトランジス
タ１０３と１１２に送って、“正規”モードの動作を呈
することができる。
で用いるように製作した集積回路（ＩＣ）は、高電圧で
動作する他のＩＣとしばしばインタフェースしなければ
ならない。例えば、３．３ボルト仕様で製作したＩＣ
は、その入力／出力ボンドパッドに他のデバイスからか
ら送られた５ボルト信号でしばしば動作しなければなら
ない。これは信頼性の問題を生じるおそれがある。なぜ
ならば、最大ソース〜ドレイン電圧と、ＩＣ上に形成し
たＭＯＳトランジスタのゲート酸化電圧は、高電圧レベ
ルに耐えることを普通は意図していないからである。図
１は、３．３ボルト仕様で製作した出力バッファが、そ
の出力ボンドパッドで５ボルト信号に耐える、周知の従
来技術の回路を示す。ＩＣ上の回路からのデジタル・デ
ータ信号“Ａ”がバッファ入力ノード１１８に印加され
る。バッファは、“トライステート”（すなわち高出力
インピーダンス）又は正規モードの動作に、ノード１１
７の動作可能信号“ＥＮ”によって設定される。ＥＮが
ローの時に、インバータ１１５とＮＯＲゲート１１６
は、低電圧をｎ−チャンネル・トランジスタ１１２のゲ
ートに呈して、それをオフにする。同様に、ＮＡＮＤゲ
ート１０２は、ｐ−チャンネル・トランジスタ１０３の
ゲートに高電圧を呈して、それをオフにする。そこで、
ボンドパッド１０１が、出力バッファと同じＩＣ上の入
力回路（図示せず）に適した入力ボンドパッドとして作
動することができる。ＥＮがハイの時に、ゲート１０２
と１１６は、データ信号をノード１１８からトランジス
タ１０３と１１２に送って、“正規”モードの動作を呈
することができる。
【０００３】
【発明が解決しようとする課題】正規モードの動作で
は、外部電圧がボンドパッド１０１に印加されておら
ず、回路１００は次のように動作する。ＮＡＮＤゲート
１０２の出力が、トランジスタ１０４と１０５とから成
る伝送ゲートを経由してトランジスタ１０３のゲートに
印加される。トランジスタ１０４は、そのゲートがＶDD
に接続しているので、トランジスタ１０４は常にオンし
ている。しかし、それは、（ＶDD−Ｖtn）より高い電圧
をノード１０６からノード１０７に送ることができな
い。従って、ｐ−チャンネル・トランジスタ１０５を並
列に設けて、ノード１０７が全てＶDDに上昇して、バッ
ファ・プルアップ・トランジスタ１０３がオフすること
を保証している。正規動作時に、１０５のゲートがグラ
ンドに保たれているので、それはオンしている。図１に
示すデバイス１０８は抵抗である。しかし、１つのトラ
ンジスタ又はグループのトランジスタをその代わりに用
いることもできる。例えば、ゲートがＶDDに接続してい
る１つ又は複数の直列に接続したｎ−チャンネル・トラ
ンジスタも抵抗１０８として使用できる。トランジスタ
１０９と１１０は、それらのゲートがＶDDに接続してい
るので、次に示す場合を除いて、動作時に通常はオフし
ている。保護トランジスタ１１１も、そのゲートがＶDD
に接続している。このデバイスは、バッファ・プルダウ
ン・トランジスタ１１２をボンドパッド１０１の高電圧
に対して保護することを目的にしている。なぜならば、
保護トランジスタ１１１は、ノード１１３が（ＶDD−Ｖ
tn）を越えることを阻止するからである。ここで、Ｖtn
は、ＩＣのｎ−チャンネルＭＯＳトランジスタのスレッ
ショルド電圧である。
は、外部電圧がボンドパッド１０１に印加されておら
ず、回路１００は次のように動作する。ＮＡＮＤゲート
１０２の出力が、トランジスタ１０４と１０５とから成
る伝送ゲートを経由してトランジスタ１０３のゲートに
印加される。トランジスタ１０４は、そのゲートがＶDD
に接続しているので、トランジスタ１０４は常にオンし
ている。しかし、それは、（ＶDD−Ｖtn）より高い電圧
をノード１０６からノード１０７に送ることができな
い。従って、ｐ−チャンネル・トランジスタ１０５を並
列に設けて、ノード１０７が全てＶDDに上昇して、バッ
ファ・プルアップ・トランジスタ１０３がオフすること
を保証している。正規動作時に、１０５のゲートがグラ
ンドに保たれているので、それはオンしている。図１に
示すデバイス１０８は抵抗である。しかし、１つのトラ
ンジスタ又はグループのトランジスタをその代わりに用
いることもできる。例えば、ゲートがＶDDに接続してい
る１つ又は複数の直列に接続したｎ−チャンネル・トラ
ンジスタも抵抗１０８として使用できる。トランジスタ
１０９と１１０は、それらのゲートがＶDDに接続してい
るので、次に示す場合を除いて、動作時に通常はオフし
ている。保護トランジスタ１１１も、そのゲートがＶDD
に接続している。このデバイスは、バッファ・プルダウ
ン・トランジスタ１１２をボンドパッド１０１の高電圧
に対して保護することを目的にしている。なぜならば、
保護トランジスタ１１１は、ノード１１３が（ＶDD−Ｖ
tn）を越えることを阻止するからである。ここで、Ｖtn
は、ＩＣのｎ−チャンネルＭＯＳトランジスタのスレッ
ショルド電圧である。
【０００４】高電圧がトライステート・バッファのボン
ドパッド１０１に印加される時に、トランジスタ１０９
と１１０は（ＶDD＋Ｖtp）に等しい電圧でオンする。こ
こで、Ｖtpは、ＩＣのｐ−チャンネルＭＯＳトランジス
タのスレッショルド電圧である。この状態になると、ボ
ンドパッド電圧が、トランジスタ１０９を経由してノー
ド１０７に、トランジスタ１１０を経由してノード１１
４に印加される。トランジスタ１１０のオン抵抗は抵抗
１０８より遙かに小さい場合、トランジスタ１０５のゲ
ートの電圧で、そのトランジスタがオフする。これは、
ノード１０７に印加されるボンドパッド電圧が、トラン
ジスタ１０５に“進入”せずに、それを損なう恐れのあ
る、ＮＡＮＤゲート１０２に印加されることを保証する
ので好ましいことである。
ドパッド１０１に印加される時に、トランジスタ１０９
と１１０は（ＶDD＋Ｖtp）に等しい電圧でオンする。こ
こで、Ｖtpは、ＩＣのｐ−チャンネルＭＯＳトランジス
タのスレッショルド電圧である。この状態になると、ボ
ンドパッド電圧が、トランジスタ１０９を経由してノー
ド１０７に、トランジスタ１１０を経由してノード１１
４に印加される。トランジスタ１１０のオン抵抗は抵抗
１０８より遙かに小さい場合、トランジスタ１０５のゲ
ートの電圧で、そのトランジスタがオフする。これは、
ノード１０７に印加されるボンドパッド電圧が、トラン
ジスタ１０５に“進入”せずに、それを損なう恐れのあ
る、ＮＡＮＤゲート１０２に印加されることを保証する
ので好ましいことである。
【０００５】
【課題を解決するための手段】我々は、ＩＣが動作する
ように設計した電源電圧レベルより高い電圧レベルに対
して改善された耐電圧特性を備えている、集積回路の出
力バッファを発明した。第１の伝送ゲート・トランジス
タは、一般的にｐ−チャンネルであるが、あるノードの
抵抗と出力コンダクタとの間に接続されている。ノード
は、一般的にｐ−チャンネルである、第２の伝送ゲート
・トランジスタのゲートにも接続している。抵抗は、あ
るノードを電源電圧レベル（例えば、グランド）に上げ
るので、第２の伝送ゲート・トランジスタが正規動作時
に導通する。ノードがグランド電位になることを防止す
るために、少なくとも１つのダイオードのような電圧降
下デバイスが抵抗と直列に含まれている。
ように設計した電源電圧レベルより高い電圧レベルに対
して改善された耐電圧特性を備えている、集積回路の出
力バッファを発明した。第１の伝送ゲート・トランジス
タは、一般的にｐ−チャンネルであるが、あるノードの
抵抗と出力コンダクタとの間に接続されている。ノード
は、一般的にｐ−チャンネルである、第２の伝送ゲート
・トランジスタのゲートにも接続している。抵抗は、あ
るノードを電源電圧レベル（例えば、グランド）に上げ
るので、第２の伝送ゲート・トランジスタが正規動作時
に導通する。ノードがグランド電位になることを防止す
るために、少なくとも１つのダイオードのような電圧降
下デバイスが抵抗と直列に含まれている。
【０００６】
【実施例】次に示す詳細な説明は、改善した耐電圧性出
力バッファに関している。本発明は、５ボルト許容出力
バッファ（図１）に現在用いられている回路が、図示す
るケースで４．８ボルトという高電圧のトランジスタ１
１０のドレイン〜ソースにバイアスを有することができ
るという想定に基づいている。このバイアスはトランジ
スタ１１０の信頼性に悪い影響を与える。この問題は、
ＶDDの正規の範囲が３．３Ｖ±１０％なので、ＶDDが
３．６Ｖの高さになることから生じる。これは、ボンド
パッド電圧が（ＶDD＋Ｖtp）になるまでオンしない、ト
ランジスタ１０９と１１０は、ボンドパッドが４．８ボ
ルトの高さになるまでオンしないことを意味している。
この高電圧は、トランジスタ１０９と１１０の酸化ゲー
トに、又はトランジスタ１０９のソース〜ドレイン（Ｖ
ＤＳ）に絶対に印加されない。なぜならば、ノード１０
７は、バッファがトライステート（高出力インピーダン
ス）の状態の時に高い値になるからである。しかし、ノ
ード１１４の値はトランジスタ１１０がオンするまでゼ
ロなので、トランジスタ１１０のＶＤＳは、ＶＤＤ＝
３．６ボルトの場合に、その電圧が４．８ボルトの高さ
になる（ＶDD＋Ｖtp）に等しくなるまで、ボンドパッド
電圧に等しくなる。対照的に、本発明の回路は、３．３
Ｖ仕様で製作した出力バッファが、回路の任意のトラン
ジスタのゲート又はソース〜ドレインにおいて３．６ボ
ルトを越えずに、５ボルト信号に耐えることを可能にす
る。
力バッファに関している。本発明は、５ボルト許容出力
バッファ（図１）に現在用いられている回路が、図示す
るケースで４．８ボルトという高電圧のトランジスタ１
１０のドレイン〜ソースにバイアスを有することができ
るという想定に基づいている。このバイアスはトランジ
スタ１１０の信頼性に悪い影響を与える。この問題は、
ＶDDの正規の範囲が３．３Ｖ±１０％なので、ＶDDが
３．６Ｖの高さになることから生じる。これは、ボンド
パッド電圧が（ＶDD＋Ｖtp）になるまでオンしない、ト
ランジスタ１０９と１１０は、ボンドパッドが４．８ボ
ルトの高さになるまでオンしないことを意味している。
この高電圧は、トランジスタ１０９と１１０の酸化ゲー
トに、又はトランジスタ１０９のソース〜ドレイン（Ｖ
ＤＳ）に絶対に印加されない。なぜならば、ノード１０
７は、バッファがトライステート（高出力インピーダン
ス）の状態の時に高い値になるからである。しかし、ノ
ード１１４の値はトランジスタ１１０がオンするまでゼ
ロなので、トランジスタ１１０のＶＤＳは、ＶＤＤ＝
３．６ボルトの場合に、その電圧が４．８ボルトの高さ
になる（ＶDD＋Ｖtp）に等しくなるまで、ボンドパッド
電圧に等しくなる。対照的に、本発明の回路は、３．３
Ｖ仕様で製作した出力バッファが、回路の任意のトラン
ジスタのゲート又はソース〜ドレインにおいて３．６ボ
ルトを越えずに、５ボルト信号に耐えることを可能にす
る。
【０００７】これを実現する回路２００を図２に示す。
構成要素の参照番号は図１と同様である。しかし、この
回路には、２つの更なるトランジスタ２０１と２０２が
加えられている。これらはダイオードとして接続してい
る。すなわち、それらのゲートがそれらのドレインに接
続している。正規動作時に、ノード１１４は、グランド
電位に近いが、正確に言うとそうでない。正確な値は、
トランジスタ２０１と２０２に流れて、ノード１１４を
通常は０．５ボルトの電圧に導く、僅かであるが恒久的
な漏洩電流に基づいている。この値は、トランジスタ１
０５をオンさせるには、まだ低い。ここで高電圧がボン
ドパッド１０１に印加されると、トランジスタ１１０を
介するサブスレッショルド漏洩が瞬時にノード１１４を
約１Ｖの電圧に導く。ボンドパッド電圧が高ければ高い
ほど、ノード１１４の電圧が高くなる。ノード１１４の
電圧とトランジスタ１１０のソース〜ドレイン電圧とを
定めるコンピュータ・シミレーション（ＡＤＶＩＣＥモ
デルを用いる）を実施したが、この時に、５．５ボルト
までの電圧をボンドパッド１０１に印加していた。これ
らのシミレーションは、図１の従来技術の回路では、ノ
ード１１４は、ボンドパッド電圧ＶPADが４．８ボルト
に達するまでゼロから増えないが、図２の新回路のノー
ド１１４は、ボンドパッド電圧がＶDDを越えると、ゆっ
くりと増え始めて、ボンドパッド電圧が４．５ボルトを
越えると急激に増加することを示している。トランジス
タ１１０のＶＤＳのピークは図１の従来技術の回路で
４．８ボルトであるが、図２の新回路のでは僅か３．５
ボルトである。従って、トランジスタ１１０の劣化がほ
ぼ解消され、集積回路の信頼性レベルが実質的に向上す
ることになる。
構成要素の参照番号は図１と同様である。しかし、この
回路には、２つの更なるトランジスタ２０１と２０２が
加えられている。これらはダイオードとして接続してい
る。すなわち、それらのゲートがそれらのドレインに接
続している。正規動作時に、ノード１１４は、グランド
電位に近いが、正確に言うとそうでない。正確な値は、
トランジスタ２０１と２０２に流れて、ノード１１４を
通常は０．５ボルトの電圧に導く、僅かであるが恒久的
な漏洩電流に基づいている。この値は、トランジスタ１
０５をオンさせるには、まだ低い。ここで高電圧がボン
ドパッド１０１に印加されると、トランジスタ１１０を
介するサブスレッショルド漏洩が瞬時にノード１１４を
約１Ｖの電圧に導く。ボンドパッド電圧が高ければ高い
ほど、ノード１１４の電圧が高くなる。ノード１１４の
電圧とトランジスタ１１０のソース〜ドレイン電圧とを
定めるコンピュータ・シミレーション（ＡＤＶＩＣＥモ
デルを用いる）を実施したが、この時に、５．５ボルト
までの電圧をボンドパッド１０１に印加していた。これ
らのシミレーションは、図１の従来技術の回路では、ノ
ード１１４は、ボンドパッド電圧ＶPADが４．８ボルト
に達するまでゼロから増えないが、図２の新回路のノー
ド１１４は、ボンドパッド電圧がＶDDを越えると、ゆっ
くりと増え始めて、ボンドパッド電圧が４．５ボルトを
越えると急激に増加することを示している。トランジス
タ１１０のＶＤＳのピークは図１の従来技術の回路で
４．８ボルトであるが、図２の新回路のでは僅か３．５
ボルトである。従って、トランジスタ１１０の劣化がほ
ぼ解消され、集積回路の信頼性レベルが実質的に向上す
ることになる。
【０００８】異なる電源電圧で動作する集積回路３０１
と３０２を用いる一般的なシステム３００を図３に示
す。ＩＣ ３０１の出力バッファ３０３と３０４と３０
５は、３．３ボルトで動作しており、本発明の技術を用
いている。これは、それらが、５ボルトで動作するＩＣ
３０２のバッファ３０９と３１０と３１１によってバ
ス・コンダクタ３０６と３０７と３０８に置かれてい
る、０〜５ボルトの範囲の信号に耐えることを可能にす
る。他のＩＣも、従来技術で周知のように、バスに連な
ることができる。
と３０２を用いる一般的なシステム３００を図３に示
す。ＩＣ ３０１の出力バッファ３０３と３０４と３０
５は、３．３ボルトで動作しており、本発明の技術を用
いている。これは、それらが、５ボルトで動作するＩＣ
３０２のバッファ３０９と３１０と３１１によってバ
ス・コンダクタ３０６と３０７と３０８に置かれてい
る、０〜５ボルトの範囲の信号に耐えることを可能にす
る。他のＩＣも、従来技術で周知のように、バスに連な
ることができる。
【０００９】図１と２に示す回路の動作時に、ｐ−チャ
ンネル・トランジスタはｐ−タイプのソースとドレイン
の領域がｎ−タブを基準にして順方向にバイアスしない
ように形成されている、ｎ−タブ領域（従来技術では
“ｎ−ウォール”とも呼ぶ）をバイアスすると効果的で
ある。従って、バックゲート・バイアス電圧ＶFがｐ−
チャンネル・トランジスタに印加される。この電圧ＶF
は種々の技術から生成できるが、ある周知の回路技術を
図４に示す。この回路は、ボンドパッド１０１の電圧Ｖ
ＰＡＤがローの時に、ＶFをＶDDと等しくさせる。すな
わち、ＶＰＡＤがＶDDより少なくともあるスレッショル
ド電圧だけ降下すると、トランジスタ４０が導通する。
この回路は、更に、ＶＰＡＤがＶDDより高いあるスレッ
ショルド電圧降下より高い時に、ＶFをＶＰＡＤと等し
くさせるので、トランジスタ４１が導通する。従って、
ＶFは、例えば、５ボルトの信号がボンドパッド１０１
に現れると、５ボルト信号のレベルに上昇する。このよ
うに、順方向のバイアス条件を避けながら、ｐ−チャン
ネル・トランジスタが過度の電圧に晒されることを更に
防止することができる。
ンネル・トランジスタはｐ−タイプのソースとドレイン
の領域がｎ−タブを基準にして順方向にバイアスしない
ように形成されている、ｎ−タブ領域（従来技術では
“ｎ−ウォール”とも呼ぶ）をバイアスすると効果的で
ある。従って、バックゲート・バイアス電圧ＶFがｐ−
チャンネル・トランジスタに印加される。この電圧ＶF
は種々の技術から生成できるが、ある周知の回路技術を
図４に示す。この回路は、ボンドパッド１０１の電圧Ｖ
ＰＡＤがローの時に、ＶFをＶDDと等しくさせる。すな
わち、ＶＰＡＤがＶDDより少なくともあるスレッショル
ド電圧だけ降下すると、トランジスタ４０が導通する。
この回路は、更に、ＶＰＡＤがＶDDより高いあるスレッ
ショルド電圧降下より高い時に、ＶFをＶＰＡＤと等し
くさせるので、トランジスタ４１が導通する。従って、
ＶFは、例えば、５ボルトの信号がボンドパッド１０１
に現れると、５ボルト信号のレベルに上昇する。このよ
うに、順方向のバイアス条件を避けながら、ｐ−チャン
ネル・トランジスタが過度の電圧に晒されることを更に
防止することができる。
【００１０】
【発明の効果】要するに、本発明は、低電圧仕様で製作
したトライステート・デジタルＣＭＯＳ出力バッファ
が、トランジスタ特性を劣化する恐れなしに、外部バス
とインタフェースすると共に高電圧の信号に耐えること
を可能にするものである。前述の実施例では３．３ボル
ト公称電源電圧について説明してきたが、本発明の技術
は低電源電圧にも明らかに応用できる。例えば、２．５
ボルト入力電源基準で動作するように設計した集積回路
は、外部電源から３．３ボルト信号とインタフェースす
る時に本発明の技術を使用できる。更に低い電源に対す
る応用も可能であり、ここに包含されている。ここに用
いたダイオードのような電圧降下デバイスは種々のデバ
イスから構成できる。例えば、ｎ−チャンネル・トラン
ジスタが前述のように使用できるが、代わりに、ダイオ
ード接続ｐ−チャンネル・トランジスタも、又は代わり
に接合ダイオードも使用できる。概して、ダイオードの
ような電圧降下デバイスは、比較的小電流（例えば、１
０ナノアンペア未満）で一般的に少なくとも０．５ボル
トの固定した電圧降下を呈するが、その場合に、電圧降
下は、大電流で比較的ゆっくりと一般的に増加し、デバ
イスを介して漏洩電流も一般的に呈する。このデバイス
は、抵抗と直列に且つ別の抵抗を並列にもつ理想的なダ
イオードとしてモデル化できる。
したトライステート・デジタルＣＭＯＳ出力バッファ
が、トランジスタ特性を劣化する恐れなしに、外部バス
とインタフェースすると共に高電圧の信号に耐えること
を可能にするものである。前述の実施例では３．３ボル
ト公称電源電圧について説明してきたが、本発明の技術
は低電源電圧にも明らかに応用できる。例えば、２．５
ボルト入力電源基準で動作するように設計した集積回路
は、外部電源から３．３ボルト信号とインタフェースす
る時に本発明の技術を使用できる。更に低い電源に対す
る応用も可能であり、ここに包含されている。ここに用
いたダイオードのような電圧降下デバイスは種々のデバ
イスから構成できる。例えば、ｎ−チャンネル・トラン
ジスタが前述のように使用できるが、代わりに、ダイオ
ード接続ｐ−チャンネル・トランジスタも、又は代わり
に接合ダイオードも使用できる。概して、ダイオードの
ような電圧降下デバイスは、比較的小電流（例えば、１
０ナノアンペア未満）で一般的に少なくとも０．５ボル
トの固定した電圧降下を呈するが、その場合に、電圧降
下は、大電流で比較的ゆっくりと一般的に増加し、デバ
イスを介して漏洩電流も一般的に呈する。このデバイス
は、抵抗と直列に且つ別の抵抗を並列にもつ理想的なダ
イオードとしてモデル化できる。
【図１】従来技術の耐電圧性出力バッファを示す図であ
る。
る。
【図２】本発明を実現する改善した耐電圧性出力バッフ
ァを示す図である。
ァを示す図である。
【図３】異なる電源電圧を有する集積回路を用いたシス
テムを示す図である。
テムを示す図である。
【図４】バックゲート・バイアス電圧の生成に効果的な
回路を示す図である。
回路を示す図である。
１０１ ボンドパッド １０２ ＮＡＮＤゲート １０３ プルアップ・トランジスタ １０４、１０５、１０９、１１０ トランジスタ １０６、１０７、１１３、１１４、１１７、１１８
ノード １０８、２０１、２０２ 抵抗 １１１ 保護トランジスタ １１２ プルダウン・トランジスタ １１５ インバータ １１６ ＮＯＲゲート ２００ 回路
ノード １０８、２０１、２０２ 抵抗 １１１ 保護トランジスタ １１２ プルダウン・トランジスタ １１５ インバータ １１６ ＮＯＲゲート ２００ 回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ビジット サコーブハイ パテル アメリカ合衆国 18031 ペンシルヴァニ ア，ブレイニグスヴィル，クロス クリー ク サークル 8009
Claims (7)
- 【請求項１】 プルアップ・トランジスタ（１０３）と
出力（１０１）に接続されたプルダウン・トランジスタ
（１１２）とを有する出力バッファと、前記のプルアッ
プ・トランジスタ（１０３）のゲートに接続されたｐ−
チャンネル・トランジスタ（１０５）を有する伝送ゲー
トと、前記の出力（１０１）と前記のプルアップ・トラ
ンジスタ（１０３）の制御電極との間に接続されたｐ−
チャンネル・トランジスタ（１０９）とを含むと共に、
正の電源電圧（ＶDD）を受けるように接続されたゲート
を含む集積回路であって、 基準電源電圧（ＶSS）を受けるように接続された抵抗
（１０８）に前記の伝送ゲートの前記のｐ−チャンネル
・トランジスタ（１０５）のゲートを接続する或るノー
ド（１１４）と前記の出力（１０１）との間に接続され
たｐ−チャンネル・トランジスタ（１１０）を更に含
み、 前記の出力バッファが前記の抵抗（１０８）と直列に接
続された少なくとも１つのダイオードのような電圧降下
デバイス（２０１）を更に含むことを特徴とする集積回
路。 - 【請求項２】 前記の出力バッファが、前記の抵抗と直
列に接続された少なくとも１つのダイオードのような電
圧降下デバイス（２０２）を更に含む請求項１に記載の
集積回路。 - 【請求項３】 前記の少なくとも１つの電圧降下デバイ
スが、ｎ−チャンネル電界効果トランジスタであり、そ
のゲートがそのドレインに接続されている請求項１に記
載の集積回路。 - 【請求項４】 前記の抵抗が、少なくとも１つのｎ−チ
ャンネル電界効果トランジスタであり、そのゲートが前
記の正の電源電圧（ＶDD）を受けるように接続されてい
る請求項１に記載の集積回路。 - 【請求項５】 バス・コンダクタ（３０６、３０７、３
０８）上で通信を行う第１の集積回路（３０１）と第２
の集積回路（３０２）であって、プルアップ・トランジ
スタ（１０３）と出力（１０１）に接続されたプルダウ
ン・トランジスタ（１１２）とを含む出力バッファを有
する前記の第１の集積回路（３０１）と、第２の集積回
路（３０２）と、前記のプルアップ・トランジスタ（１
０３）のゲートに接続されたｐ−チャンネル・トランジ
スタ（１０５）を有する伝送ゲートと、前記の出力（１
０１）と前記のプルアップ・トランジスタ（１０３）の
制御電極との間に接続されたｐ−チャンネル・トランジ
スタ（１０９）とを含むと共に、正の電源電圧（ＶDD）
を受けるように接続されたゲートを含むシステムであっ
て、 基準電源電圧（ＶSS）を受けるように接続された抵抗
（１０８）に前記の伝送ゲートの前記のｐ−チャンネル
・トランジスタ（１０５）のゲートを接続する或るノー
ド（１１４）と前記の出力（１０１）との間に接続され
たｐ−チャンネル・トランジスタ（１１０）を更に含
み、 前記の出力バッファが前記の抵抗（１０８）と直列に接
続された少なくとも１つのダイオードのような電圧降下
デバイス（２０１）を更に含むことを特徴とするシステ
ム。 - 【請求項６】 前記の出力バッファが、前記の抵抗と直
列に接続された少なくとも１つのダイオードのような電
圧降下デバイス（２０２）を更に含む請求項５に記載の
システム。 - 【請求項７】 前記の少なくとも１つのダイオードのよ
うな電圧降下デバイスが、ｎ−チャンネル電界効果トラ
ンジスタであり、そのゲートがそのドレインに接続され
ている請求項５に記載のシステム。
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