JPH11274936A - 電圧分配方式のｄ／ａ変換器 - Google Patents
電圧分配方式のｄ／ａ変換器Info
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- JPH11274936A JPH11274936A JP11014534A JP1453499A JPH11274936A JP H11274936 A JPH11274936 A JP H11274936A JP 11014534 A JP11014534 A JP 11014534A JP 1453499 A JP1453499 A JP 1453499A JP H11274936 A JPH11274936 A JP H11274936A
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Abstract
(57)【要約】
【課題】スイッチの寄生容量による時定数を減らして、
アナログ出力電圧を高速に生成し得る電圧分配方式のD/
A変換器を提供しようとするものである。 【解決手段】Mビットディコーダー20-2のコーディング
信号によりスイッチングされる、抵抗列21のノードB1〜
B2 NにスイッチSW11〜SW12 Nが2L個ずつ2M個のグループで
接続される第1スイッチング部22及びノードE1〜E2 Mと出
力端子Vout間にスイッチSW31〜SW32 Mが接続される第3ス
イッチング部２4と、前記第1スイッチング部22とノード
E1〜E2 M間にスイッチSW21〜SW22 Nが2L個ずつ2M個のグル
ープで接続され、Lビットディコーダー20-1のコーディ
ング信号によりスイッチングされる第2スイッチング部2
3とを備えて、電圧分配方式のD/A変換器を構成する。
アナログ出力電圧を高速に生成し得る電圧分配方式のD/
A変換器を提供しようとするものである。 【解決手段】Mビットディコーダー20-2のコーディング
信号によりスイッチングされる、抵抗列21のノードB1〜
B2 NにスイッチSW11〜SW12 Nが2L個ずつ2M個のグループで
接続される第1スイッチング部22及びノードE1〜E2 Mと出
力端子Vout間にスイッチSW31〜SW32 Mが接続される第3ス
イッチング部２4と、前記第1スイッチング部22とノード
E1〜E2 M間にスイッチSW21〜SW22 Nが2L個ずつ2M個のグル
ープで接続され、Lビットディコーダー20-1のコーディ
ング信号によりスイッチングされる第2スイッチング部2
3とを備えて、電圧分配方式のD/A変換器を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、抵抗列を用いたＤ
／Ａ変換器に係るもので、詳しくは、スイッチの寄生容
量（Parasitic Capacitance）による時定数（Time Cons
tant）を減らして、アナログ出力電圧を高速に生成し得
る電圧分配方式のＤ／Ａ変換器に関するものである。
／Ａ変換器に係るもので、詳しくは、スイッチの寄生容
量（Parasitic Capacitance）による時定数（Time Cons
tant）を減らして、アナログ出力電圧を高速に生成し得
る電圧分配方式のＤ／Ａ変換器に関するものである。
【０００２】
【従来の技術】従来、電圧分配方式のＤ／Ａ変換器は、
図３に示したように、Ｎビットの入力信号をディコーデ
ィングして、２Nビットのディコーディング信号Ｄ0〜Ｄ
2 N -1を夫々出力するディコーダー１０と、基準電圧ＶＲ
ＥＦと接地電圧ＶＳＳ間に２N＋１個の抵抗Ｒ1〜Ｒ2 N +1
が直列連結された抵抗列１１と、前記ディコーダー１０
からのディコーディング信号Ｄ0〜Ｄ2 N -1により、前記
抵抗Ｒ1〜Ｒ2 N +1間の各ノードＢ1〜Ｂ2 Nにて分配された
電圧を出力端子Ｖoutに夫々出力する複数のスイッチＳ
Ｗ1〜ＳＷ2 N、複数の抵抗Ｒｏｎ1〜Ｒｏｎ2 N、及び複数
のコンデンサＣｐ 1〜Ｃｐ2 Nを有するスイッチング部１
２と、を備えて構成されていた。
図３に示したように、Ｎビットの入力信号をディコーデ
ィングして、２Nビットのディコーディング信号Ｄ0〜Ｄ
2 N -1を夫々出力するディコーダー１０と、基準電圧ＶＲ
ＥＦと接地電圧ＶＳＳ間に２N＋１個の抵抗Ｒ1〜Ｒ2 N +1
が直列連結された抵抗列１１と、前記ディコーダー１０
からのディコーディング信号Ｄ0〜Ｄ2 N -1により、前記
抵抗Ｒ1〜Ｒ2 N +1間の各ノードＢ1〜Ｂ2 Nにて分配された
電圧を出力端子Ｖoutに夫々出力する複数のスイッチＳ
Ｗ1〜ＳＷ2 N、複数の抵抗Ｒｏｎ1〜Ｒｏｎ2 N、及び複数
のコンデンサＣｐ 1〜Ｃｐ2 Nを有するスイッチング部１
２と、を備えて構成されていた。
【０００３】以下、このように構成された従来の電圧分
配方式のＤ／Ａ変換器の動作を説明する。先ず、基準電
圧ＶREFが各抵抗Ｒ1〜Ｒ2 N +1により分配されて、抵抗列
１１の各ノードＢ1〜Ｂ2 Nは、分配された電圧値を維持
する。
配方式のＤ／Ａ変換器の動作を説明する。先ず、基準電
圧ＶREFが各抵抗Ｒ1〜Ｒ2 N +1により分配されて、抵抗列
１１の各ノードＢ1〜Ｂ2 Nは、分配された電圧値を維持
する。
【０００４】ディコーダー１０は、Ｎビットの入力信号
が印加されると、該Ｎビットの入力信号をディコーディ
ングして、２Nビットのディコーディング信号Ｄ0〜Ｄ2 N
-1を夫々出力する。
が印加されると、該Ｎビットの入力信号をディコーディ
ングして、２Nビットのディコーディング信号Ｄ0〜Ｄ2 N
-1を夫々出力する。
【０００５】スイッチング部１２の各スイッチＳＷ1〜
ＳＷ2 Nは、前記ディコーダー１０から出力するディコー
ディング信号Ｄ0〜Ｄ2 N -1によりターンオン／ターンオ
フされる。従って、前記抵抗列１１の各ノードＢ1〜Ｂ2
Nの電圧値が、ターンオンされたスイッチＳＷ1〜ＳＷ2 N
を経て出力端子Ｖoutに出力されることにより、各抵抗
Ｒ1〜Ｒ2 N +1に応じて１〜２Nの異なる電圧レベルのアナ
ログ電圧が生成される。
ＳＷ2 Nは、前記ディコーダー１０から出力するディコー
ディング信号Ｄ0〜Ｄ2 N -1によりターンオン／ターンオ
フされる。従って、前記抵抗列１１の各ノードＢ1〜Ｂ2
Nの電圧値が、ターンオンされたスイッチＳＷ1〜ＳＷ2 N
を経て出力端子Ｖoutに出力されることにより、各抵抗
Ｒ1〜Ｒ2 N +1に応じて１〜２Nの異なる電圧レベルのアナ
ログ電圧が生成される。
【０００６】このような従来の電圧分配方式のＤ／Ａ変
換器において、ディジタル入力の変化率が２であるとき
にアナログ出力の変化率が１である状態、即ち、ディジ
タル入力に応じたアナログ出力の微分線形性（differen
tial linearity）が１／２ＬＳＢとなるまで安定化され
るのにかかる時間を示す整定時間（Settling Time）Ｔ
ｃは、入力信号のビット数Ｎ、前記ディコーダー１０の
遅延時間Ｔｄ及びＲＣ回路の時定数Ｔにより決定され、
式（１）のように示される。 Ｔｃ＝Ｔｄ＋（Ｎ＋１）・Ｔ・ｌｎ２ ・・・（１） 図４は、式（１）からＲＣ回路の時定数Ｔを求めるため
の図１の等価回路を示した図である。図中、Ｖｅｑ及び
Ｒｅｑは、抵抗列１１の等価電圧及び等価抵抗を示し、
Ｃｅｑは、抵抗列１１及びスイッチＳＷ1〜ＳＷ2 Nの等
価寄生容量を示し、Ｒｏｎ及びＣｐは、スイッチＳＷ１
〜ＳＷ２Nの各ターンオン抵抗及び寄生容量を示す。
換器において、ディジタル入力の変化率が２であるとき
にアナログ出力の変化率が１である状態、即ち、ディジ
タル入力に応じたアナログ出力の微分線形性（differen
tial linearity）が１／２ＬＳＢとなるまで安定化され
るのにかかる時間を示す整定時間（Settling Time）Ｔ
ｃは、入力信号のビット数Ｎ、前記ディコーダー１０の
遅延時間Ｔｄ及びＲＣ回路の時定数Ｔにより決定され、
式（１）のように示される。 Ｔｃ＝Ｔｄ＋（Ｎ＋１）・Ｔ・ｌｎ２ ・・・（１） 図４は、式（１）からＲＣ回路の時定数Ｔを求めるため
の図１の等価回路を示した図である。図中、Ｖｅｑ及び
Ｒｅｑは、抵抗列１１の等価電圧及び等価抵抗を示し、
Ｃｅｑは、抵抗列１１及びスイッチＳＷ1〜ＳＷ2 Nの等
価寄生容量を示し、Ｒｏｎ及びＣｐは、スイッチＳＷ１
〜ＳＷ２Nの各ターンオン抵抗及び寄生容量を示す。
【０００７】図４の等価回路からＲＣ回路の時定数Ｔを
近似的に求めると、式（２）に示したようになる。 Ｔ＝２N・Ｃｐ（Ｒｏｎ＋Ｒｅｑ）＋Ｃｅｑ・Ｒｅｑ ・・・（２） 式（２）を式（１）に代入して纏めると、整定時間Ｔｃ
は、式（３）のように示される。 Ｔｃ＝Td＋(N+1)・ln２・〔２N・Cp(Ron＋Req)＋Ceq・Req〕 ・・・（３） この場合、ビット数Ｎが６以上であると（Ｎ≧６）、出
力端子Ｖoutの寄生容量Ｃｐが増加して、整定時間Ｔｃ
も増加される。
近似的に求めると、式（２）に示したようになる。 Ｔ＝２N・Ｃｐ（Ｒｏｎ＋Ｒｅｑ）＋Ｃｅｑ・Ｒｅｑ ・・・（２） 式（２）を式（１）に代入して纏めると、整定時間Ｔｃ
は、式（３）のように示される。 Ｔｃ＝Td＋(N+1)・ln２・〔２N・Cp(Ron＋Req)＋Ceq・Req〕 ・・・（３） この場合、ビット数Ｎが６以上であると（Ｎ≧６）、出
力端子Ｖoutの寄生容量Ｃｐが増加して、整定時間Ｔｃ
も増加される。
【０００８】即ち、式（３）において、ビット数Ｎが６
以上に増加されると、以下の式（３）’になる。 Ｔｃ≒２N・Ｃｐ（Ｒｏｎ＋Ｒｅｑ）（Ｎ＋１）・ｌｎ２ ・・・（３）’ このとき、抵抗列１１の等価抵抗ＲｅｑがスイッチＳＷ
1〜ＳＷ2 Nのターンオン抵抗Ｒｏｎよりも充分に小さい
と仮定すると、整定時間Ｔｃは近似的に式（４）のよう
に示される。 Ｔｃ≒２N・Ｃｐ・Ｒｏｎ（Ｎ＋１）・ｌｎ２ ・・・（４）
以上に増加されると、以下の式（３）’になる。 Ｔｃ≒２N・Ｃｐ（Ｒｏｎ＋Ｒｅｑ）（Ｎ＋１）・ｌｎ２ ・・・（３）’ このとき、抵抗列１１の等価抵抗ＲｅｑがスイッチＳＷ
1〜ＳＷ2 Nのターンオン抵抗Ｒｏｎよりも充分に小さい
と仮定すると、整定時間Ｔｃは近似的に式（４）のよう
に示される。 Ｔｃ≒２N・Ｃｐ・Ｒｏｎ（Ｎ＋１）・ｌｎ２ ・・・（４）
【０００９】
【発明が解決しようとする課題】然るに、このような従
来の電圧分配方式のＤ／Ａ変換器においては、整定時間
Ｔｃが２N（Ｎ＋１）に比例して増加するため、アナロ
グ出力電圧の出力速度が低下するという不都合な点があ
った。
来の電圧分配方式のＤ／Ａ変換器においては、整定時間
Ｔｃが２N（Ｎ＋１）に比例して増加するため、アナロ
グ出力電圧の出力速度が低下するという不都合な点があ
った。
【００１０】そこで、本発明は、このような従来の課題
に鑑みてなされたもので、スイッチの寄生容量による時
定数を減らして、アナログ出力電圧を高速に生成し得る
電圧分配方式のＤ／Ａ変換器を提供しようとするもので
ある。
に鑑みてなされたもので、スイッチの寄生容量による時
定数を減らして、アナログ出力電圧を高速に生成し得る
電圧分配方式のＤ／Ａ変換器を提供しようとするもので
ある。
【００１１】
【課題を解決するための手段】このような目的を達成す
るため、本発明の請求項１に係る電圧分配方式のＤ／Ａ
変換器は、基準電圧と接地電圧間に複数の抵抗が直列連
結されて成る抵抗列の各抵抗間の各ノードから出力され
る複数レベルの電圧を、外部からのＮビットの入力信号
により夫々出力する電圧分配方式のＤ／Ａ変換器におい
て、前記Ｎビットの入力信号をＬビットとＭビットとに
分離し、前記Ｌビットの入力信号をディコーディングし
て２Lビットの信号を出力するＬビットディコーダー
と、前記Ｍビットの入力信号をディコーディングして２
Mビットの信号を出力するＭビットディコーダーとを備
えるディコード手段と、２N個のスイッチが２L個ずつ２
M個のグループに分配されて前記抵抗列の各ノードに夫
々接続され、前記Ｍビットディコーダーの２Mビットの
出力信号により、前記２M個のグループのうちのいずれ
か１つのグループの２L個のスイッチが同時にターンオ
ンする第１スイッチング手段と、２N個のスイッチが２L
個ずつ２M個のグループに分配されて前記第１スイッチ
ング手段の各スイッチと夫々接続され、前記Ｌビットデ
ィコーダーの２Lビットの出力信号により、前記第１ス
イッチング手段でターンオンされた２L個のスイッチの
うちのいずれか１つのスイッチに接続するスイッチがタ
ーンオンする第２スイッチング手段と、２M個のスイッ
チが前記第２スイッチング手段の２M個のグループに対
応する２M個のノードと出力端子間に夫々接続され、前
記Ｍビットディコーダーの２Mビットの出力信号によ
り、前記第２スイッチング手段でターンオンされたスイ
ッチからの電圧を出力するスイッチがターンオンする第
３スイッチング手段と、を備えて構成されている。
るため、本発明の請求項１に係る電圧分配方式のＤ／Ａ
変換器は、基準電圧と接地電圧間に複数の抵抗が直列連
結されて成る抵抗列の各抵抗間の各ノードから出力され
る複数レベルの電圧を、外部からのＮビットの入力信号
により夫々出力する電圧分配方式のＤ／Ａ変換器におい
て、前記Ｎビットの入力信号をＬビットとＭビットとに
分離し、前記Ｌビットの入力信号をディコーディングし
て２Lビットの信号を出力するＬビットディコーダー
と、前記Ｍビットの入力信号をディコーディングして２
Mビットの信号を出力するＭビットディコーダーとを備
えるディコード手段と、２N個のスイッチが２L個ずつ２
M個のグループに分配されて前記抵抗列の各ノードに夫
々接続され、前記Ｍビットディコーダーの２Mビットの
出力信号により、前記２M個のグループのうちのいずれ
か１つのグループの２L個のスイッチが同時にターンオ
ンする第１スイッチング手段と、２N個のスイッチが２L
個ずつ２M個のグループに分配されて前記第１スイッチ
ング手段の各スイッチと夫々接続され、前記Ｌビットデ
ィコーダーの２Lビットの出力信号により、前記第１ス
イッチング手段でターンオンされた２L個のスイッチの
うちのいずれか１つのスイッチに接続するスイッチがタ
ーンオンする第２スイッチング手段と、２M個のスイッ
チが前記第２スイッチング手段の２M個のグループに対
応する２M個のノードと出力端子間に夫々接続され、前
記Ｍビットディコーダーの２Mビットの出力信号によ
り、前記第２スイッチング手段でターンオンされたスイ
ッチからの電圧を出力するスイッチがターンオンする第
３スイッチング手段と、を備えて構成されている。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。本実施形態に係る電圧分配方
式のＤ／Ａ変換器は、図１に示したように、基準電圧Ｖ
REFと接地電圧ＶSS間に２N＋１個の抵抗Ｒ1〜Ｒ2 N +1が
直列連結されて成る抵抗列２１により基準電圧ＶREFを
分配し、該各抵抗Ｒ1〜Ｒ2 N +1間の各ノードＢ1〜Ｂ2 Nか
ら出力される複数レベルの電圧を、外部からのＮビット
の入力信号により夫々出力するものであり、Ｎビットの
入力信号をＬビットとＭビットとに分離し、前記Ｌビッ
トの入力信号をディコーディングして２Lビットの信号
を出力するＬビットディコーダー２０−１及び前記Ｍビ
ットの入力信号をディコーディングして２Mビットの信
号を出力するＭビットディコーダー２０−２を備えるデ
ィコード手段としてのディコーダー部２０と、２N個の
スイッチＳＷ１1〜ＳＷ１2 Nが２L個ずつ２M個のグルー
プに分配されて前記抵抗列２１の各ノードＢ1〜Ｂ2 Nに
夫々接続され、Ｍビットディコーダー２０−２からの２
Mビットのディコーディング信号Ｄ0〜Ｄ2 M -1により、前
記２M個のグループのうちのいずれか１つのグループの
２L個のスイッチが同時にターンオンする第１スイッチ
ング手段としての第１スイッチング部２２と、２N個の
スイッチＳＷ２1〜ＳＷ２2 Nが２L個ずつ２M個のグルー
プに分配されて第１スイッチング部２２の各スイッチＳ
Ｗ１1〜ＳＷ１2 Nと２M個のノードＥ1〜Ｅ2 M間に夫々接
続され、Ｌビットディコーダー２０−１の２Lビットの
ディコーディング信号Ｄ0〜Ｄ2 L -1により、第１スイッ
チング部２２でターンオンされた２L個のスイッチＳＷ
１のうちのいずれか１つのスイッチＳＷ１に接続するス
イッチＳＷ２がターンオンする第２スイッチング手段と
しての第２スイッチング部２３と、２M個のスイッチＳ
Ｗ３1〜ＳＷ３2 Mが、第２スイッチング部２３の２M個の
グループに対応する２M個のノードＥ1〜Ｅ2 Mと出力端子
Ｖout間に夫々接続され、Ｍビットディコーダー２０−
２のコーディング信号Ｄ0〜Ｄ2 M -1により、第２スイッ
チング部２３でターンオンされたスイッチＳＷ２からの
電圧を出力するスイッチＳＷ３がターンオンする第３ス
イッチング手段としての第３スイッチング部２４と、を
備えて構成されている。
て図面を用いて説明する。本実施形態に係る電圧分配方
式のＤ／Ａ変換器は、図１に示したように、基準電圧Ｖ
REFと接地電圧ＶSS間に２N＋１個の抵抗Ｒ1〜Ｒ2 N +1が
直列連結されて成る抵抗列２１により基準電圧ＶREFを
分配し、該各抵抗Ｒ1〜Ｒ2 N +1間の各ノードＢ1〜Ｂ2 Nか
ら出力される複数レベルの電圧を、外部からのＮビット
の入力信号により夫々出力するものであり、Ｎビットの
入力信号をＬビットとＭビットとに分離し、前記Ｌビッ
トの入力信号をディコーディングして２Lビットの信号
を出力するＬビットディコーダー２０−１及び前記Ｍビ
ットの入力信号をディコーディングして２Mビットの信
号を出力するＭビットディコーダー２０−２を備えるデ
ィコード手段としてのディコーダー部２０と、２N個の
スイッチＳＷ１1〜ＳＷ１2 Nが２L個ずつ２M個のグルー
プに分配されて前記抵抗列２１の各ノードＢ1〜Ｂ2 Nに
夫々接続され、Ｍビットディコーダー２０−２からの２
Mビットのディコーディング信号Ｄ0〜Ｄ2 M -1により、前
記２M個のグループのうちのいずれか１つのグループの
２L個のスイッチが同時にターンオンする第１スイッチ
ング手段としての第１スイッチング部２２と、２N個の
スイッチＳＷ２1〜ＳＷ２2 Nが２L個ずつ２M個のグルー
プに分配されて第１スイッチング部２２の各スイッチＳ
Ｗ１1〜ＳＷ１2 Nと２M個のノードＥ1〜Ｅ2 M間に夫々接
続され、Ｌビットディコーダー２０−１の２Lビットの
ディコーディング信号Ｄ0〜Ｄ2 L -1により、第１スイッ
チング部２２でターンオンされた２L個のスイッチＳＷ
１のうちのいずれか１つのスイッチＳＷ１に接続するス
イッチＳＷ２がターンオンする第２スイッチング手段と
しての第２スイッチング部２３と、２M個のスイッチＳ
Ｗ３1〜ＳＷ３2 Mが、第２スイッチング部２３の２M個の
グループに対応する２M個のノードＥ1〜Ｅ2 Mと出力端子
Ｖout間に夫々接続され、Ｍビットディコーダー２０−
２のコーディング信号Ｄ0〜Ｄ2 M -1により、第２スイッ
チング部２３でターンオンされたスイッチＳＷ２からの
電圧を出力するスイッチＳＷ３がターンオンする第３ス
イッチング手段としての第３スイッチング部２４と、を
備えて構成されている。
【００１３】以下、このように構成された電圧分配方式
のＤ／Ａ変換器の動作を、図面を用いて説明する。先
ず、ディコーディング部２０のＬビットディコーダー２
０−１及びＭビットディコーダー２０−２は、Ｎビット
の入力信号をＬビットとＭビットとに分離して、ディコ
ーディング信号Ｄ0〜Ｄ2 L -1，Ｄ0〜Ｄ2 M -1を夫々出力す
る。
のＤ／Ａ変換器の動作を、図面を用いて説明する。先
ず、ディコーディング部２０のＬビットディコーダー２
０−１及びＭビットディコーダー２０−２は、Ｎビット
の入力信号をＬビットとＭビットとに分離して、ディコ
ーディング信号Ｄ0〜Ｄ2 L -1，Ｄ0〜Ｄ2 M -1を夫々出力す
る。
【００１４】抵抗列２１の各ノードＢ1〜Ｂ2 Nでは、複
数の抵抗Ｒ1〜Ｒ2 N +1により分配された電圧が維持され
る。第１スイッチング部２２のスイッチＳＷ１1〜ＳＷ
１2 Nでは、Ｍビットディコーダー２０−２から出力する
ディコーディング信号Ｄ0〜Ｄ2 M -1により、２M個のグル
ープ中、何れか１つのグループに包含された２L個のス
イッチＳＷ１のみがターンオンされ、その他のグループ
のスイッチＳＷ１はオフされる。その結果、ターンオン
された２L個のスイッチＳＷ１以外のスイッチＳＷ１に
よる経路を遮断させて、それらのスイッチＳＷ１の寄生
容量による時定数を除去することができる。
数の抵抗Ｒ1〜Ｒ2 N +1により分配された電圧が維持され
る。第１スイッチング部２２のスイッチＳＷ１1〜ＳＷ
１2 Nでは、Ｍビットディコーダー２０−２から出力する
ディコーディング信号Ｄ0〜Ｄ2 M -1により、２M個のグル
ープ中、何れか１つのグループに包含された２L個のス
イッチＳＷ１のみがターンオンされ、その他のグループ
のスイッチＳＷ１はオフされる。その結果、ターンオン
された２L個のスイッチＳＷ１以外のスイッチＳＷ１に
よる経路を遮断させて、それらのスイッチＳＷ１の寄生
容量による時定数を除去することができる。
【００１５】第２スイッチング部２３のスイッチＳＷ２
1〜ＳＷ２2 Nでは、Ｌビットディコーダー２０−１から
出力するディコーディング信号Ｄ0〜Ｄ2 L -1により、第
１スイッチング部２２で選択されたグループに対応する
グループ内の２L個のスイッチＳＷ２のうちの何れか１
つのスイッチＳＷ２のみがターンオンされて、前記第１
スイッチング部２２から出力する２L個の電圧レベル
中、何れか１つの電圧レベルが選択される。
1〜ＳＷ２2 Nでは、Ｌビットディコーダー２０−１から
出力するディコーディング信号Ｄ0〜Ｄ2 L -1により、第
１スイッチング部２２で選択されたグループに対応する
グループ内の２L個のスイッチＳＷ２のうちの何れか１
つのスイッチＳＷ２のみがターンオンされて、前記第１
スイッチング部２２から出力する２L個の電圧レベル
中、何れか１つの電圧レベルが選択される。
【００１６】第３スイッチング部２４の２M個のスイッ
チＳＷ３1〜ＳＷ３2 Mでは、Ｍビットディコーダー２０
−２から出力するディコーディング信号Ｄ0〜Ｄ2 M -1に
より、第２スイッチング部２３で選択されたスイッチＳ
Ｗ２を含むグループに対応する１つのスイッチＳＷ３の
みターンオンする。
チＳＷ３1〜ＳＷ３2 Mでは、Ｍビットディコーダー２０
−２から出力するディコーディング信号Ｄ0〜Ｄ2 M -1に
より、第２スイッチング部２３で選択されたスイッチＳ
Ｗ２を含むグループに対応する１つのスイッチＳＷ３の
みターンオンする。
【００１７】その結果、前記抵抗列２１及び第１，第２
スイッチング部２２，２３を経て入力した１つの電圧レ
ベルが、Ｍビットディコーダー２０−２により選択さ
れ、出力端子Ｖoutを経て出力される。
スイッチング部２２，２３を経て入力した１つの電圧レ
ベルが、Ｍビットディコーダー２０−２により選択さ
れ、出力端子Ｖoutを経て出力される。
【００１８】ここで、Ｌビットディコーダー２０−１及
びＭビットディコーダー２０−２からの各出力信号と、
第１スイッチング部２２〜第３スイッチング部２４が備
えるスイッチＳＷ１，ＳＷ２，ＳＷ３の構成との関係に
ついて説明する。
びＭビットディコーダー２０−２からの各出力信号と、
第１スイッチング部２２〜第３スイッチング部２４が備
えるスイッチＳＷ１，ＳＷ２，ＳＷ３の構成との関係に
ついて説明する。
【００１９】例えば、Ｎ＝４、Ｌ＝２，Ｍ＝２とする場
合には、Ｎビットの入力信号のデコーディング信号は２
4＝１６ビットであり、抵抗列２１は２4＋１＝１７個の
抵抗Ｒ1〜Ｒ17を備え、第１スイッチング部２２及び第
２スイッチング部２３は１６個のスイッチＳＷ１1〜Ｓ
Ｗ１16及びＳＷ１1〜ＳＷ１16が４個ずつ４つのグルー
プにそれぞれ分配されて配置され、第３スイッチング部
２４は４個のスイッチＳＷ３1〜ＳＷ３4が配置されて成
る。
合には、Ｎビットの入力信号のデコーディング信号は２
4＝１６ビットであり、抵抗列２１は２4＋１＝１７個の
抵抗Ｒ1〜Ｒ17を備え、第１スイッチング部２２及び第
２スイッチング部２３は１６個のスイッチＳＷ１1〜Ｓ
Ｗ１16及びＳＷ１1〜ＳＷ１16が４個ずつ４つのグルー
プにそれぞれ分配されて配置され、第３スイッチング部
２４は４個のスイッチＳＷ３1〜ＳＷ３4が配置されて成
る。
【００２０】例えば、第１２番目のディコーディング信
号に対応する電圧を出力させる場合には、まず、Ｍビッ
トディコーダー２０−２から、最下位から３ビット目の
ディコーディング信号Ｄ2が出力される。第１スイッチ
ング部２２では、入力された３ビット目のディコーディ
ング信号Ｄ2により、第３グループのスイッチＳＷ１9〜
ＳＷ１12がターンオンされる。次に、Ｌビットディコー
ダー２０−１からは、最上位から４ビット目のディコー
ディング信号Ｄ3が出力される。第２スイッチング部２
３では、入力された最上位のディコーディング信号Ｄ3
により、第１スイッチング部２２でターンオンされたス
イッチＳＷ１9〜ＳＷ１12に対応して接続する第３グル
ープのスイッチＳＷ２9〜ＳＷ２12のうちの最上位のス
イッチＳＷ２12がターンオンする。さらに、第３スイッ
チング部２４には、第１スイッチング部２２と同様に、
Ｍビットディコーダー２０−２からの３ビット目のディ
コーディング信号Ｄ２が入力され、第２スイッチング部
２３の第３グループに対応するスイッチＳＷ３3がター
ンオンされる。これにより、第１２番目のディコーディ
ング信号に対応する電圧が出力端子Ｖoutから出力され
る。
号に対応する電圧を出力させる場合には、まず、Ｍビッ
トディコーダー２０−２から、最下位から３ビット目の
ディコーディング信号Ｄ2が出力される。第１スイッチ
ング部２２では、入力された３ビット目のディコーディ
ング信号Ｄ2により、第３グループのスイッチＳＷ１9〜
ＳＷ１12がターンオンされる。次に、Ｌビットディコー
ダー２０−１からは、最上位から４ビット目のディコー
ディング信号Ｄ3が出力される。第２スイッチング部２
３では、入力された最上位のディコーディング信号Ｄ3
により、第１スイッチング部２２でターンオンされたス
イッチＳＷ１9〜ＳＷ１12に対応して接続する第３グル
ープのスイッチＳＷ２9〜ＳＷ２12のうちの最上位のス
イッチＳＷ２12がターンオンする。さらに、第３スイッ
チング部２４には、第１スイッチング部２２と同様に、
Ｍビットディコーダー２０−２からの３ビット目のディ
コーディング信号Ｄ２が入力され、第２スイッチング部
２３の第３グループに対応するスイッチＳＷ３3がター
ンオンされる。これにより、第１２番目のディコーディ
ング信号に対応する電圧が出力端子Ｖoutから出力され
る。
【００２１】ここで、例えば、Ｎ＝８、Ｌ＝５、Ｍ＝３
であると仮定すると、Ｌビットディコーダー２０−１
は、５ビットの入力信号に対し２５個のディコーディン
グ信号を出力し、Ｍビットディコーダー２０−２は、３
ビットの入力信号に対し２３個のディコーディング信号
を出力する。
であると仮定すると、Ｌビットディコーダー２０−１
は、５ビットの入力信号に対し２５個のディコーディン
グ信号を出力し、Ｍビットディコーダー２０−２は、３
ビットの入力信号に対し２３個のディコーディング信号
を出力する。
【００２２】第１，第２スイッチング部２２，２３の各
２8個のスイッチＳＷ１1〜ＳＷ１25 6，ＳＷ２1〜ＳＷ２
256は、２5個ずつ分配されて２3個のグループを形成す
る。第１スイッチング部２２では、Ｍビットディコーダ
ー２０−２から出力するディコーディング信号により、
２3（＝８）個のグループ中の何れか１つのグループ、
例えば、第３グループに属する２５個のスイッチＳＷ１
65〜ＳＷ１96のみがターンオンされる。そして、第２ス
イッチング部２３では、Ｌビットディコーダー２０−１
から出力するディコーディング信号により、第３グルー
プに属する２5（＝３２）個のスイッチＳＷ２65〜ＳＷ
２96中の何れか１つのスイッチ、例えば、２５番目のス
イッチＳＷ２89のみがターンオンされる。
２8個のスイッチＳＷ１1〜ＳＷ１25 6，ＳＷ２1〜ＳＷ２
256は、２5個ずつ分配されて２3個のグループを形成す
る。第１スイッチング部２２では、Ｍビットディコーダ
ー２０−２から出力するディコーディング信号により、
２3（＝８）個のグループ中の何れか１つのグループ、
例えば、第３グループに属する２５個のスイッチＳＷ１
65〜ＳＷ１96のみがターンオンされる。そして、第２ス
イッチング部２３では、Ｌビットディコーダー２０−１
から出力するディコーディング信号により、第３グルー
プに属する２5（＝３２）個のスイッチＳＷ２65〜ＳＷ
２96中の何れか１つのスイッチ、例えば、２５番目のス
イッチＳＷ２89のみがターンオンされる。
【００２３】第３スイッチング部２４では、Ｍビットデ
ィコーダー２０−２から出力するディコーディング信号
により、２3個のスイッチＳＷ３1〜ＳＷ３8中、第１ス
イッチング部２２で選択された第３グループに対応する
スイッチ、即ち、第３スイッチＳＷ３3のみがターンオ
ンされる。これにより、第１スイッチング部２２から出
力された２5個の電圧レベル中、ディコーダー２０から
の出力に応じた１つの電圧が、出力端子Ｖoutを経て出
力される。
ィコーダー２０−２から出力するディコーディング信号
により、２3個のスイッチＳＷ３1〜ＳＷ３8中、第１ス
イッチング部２２で選択された第３グループに対応する
スイッチ、即ち、第３スイッチＳＷ３3のみがターンオ
ンされる。これにより、第１スイッチング部２２から出
力された２5個の電圧レベル中、ディコーダー２０から
の出力に応じた１つの電圧が、出力端子Ｖoutを経て出
力される。
【００２４】このように、本発明では、第１スイッチン
グ部２２の複数のスイッチＳＷ１1〜ＳＷ１2 Nは、Ｍビ
ットディコーダーのコーディング信号により２L個ずつ
ターンオンさせ、第２スイッチング部２３のスイッチＳ
Ｗ２1〜ＳＷ２2 Nは、Ｌビットディコーダーのコーディ
ング信号により２L個中の何れか１つのスイッチのみを
ターンオンさせ、第３スイッチング部２４のスイッチＳ
Ｗ３1〜ＳＷ３2 Mは、Ｍビットディコーダーのコーディ
ング信号により何れか１つのスイッチのみをターンオン
させて、１〜２Nの異なる電圧レベルのアナログ電圧を
生成することができる。
グ部２２の複数のスイッチＳＷ１1〜ＳＷ１2 Nは、Ｍビ
ットディコーダーのコーディング信号により２L個ずつ
ターンオンさせ、第２スイッチング部２３のスイッチＳ
Ｗ２1〜ＳＷ２2 Nは、Ｌビットディコーダーのコーディ
ング信号により２L個中の何れか１つのスイッチのみを
ターンオンさせ、第３スイッチング部２４のスイッチＳ
Ｗ３1〜ＳＷ３2 Mは、Ｍビットディコーダーのコーディ
ング信号により何れか１つのスイッチのみをターンオン
させて、１〜２Nの異なる電圧レベルのアナログ電圧を
生成することができる。
【００２５】図２は、ＲＣ回路の時定数Ｔを求めるため
の図１の等価回路を示した図である。図中、Ｖｅｑは、
抵抗列２１により分配された等価電圧、Ｒｅｑは、前記
抵抗列２１の等価抵抗、Ｒｏｎは、スイッチング部２
２，２３，２４のスイッチのターンオン抵抗、Ｃｅｑ
は、前記抵抗列２１及びスイッチの等価寄生容量、Ｃｐ
は、スイッチング部２２，２３，２４のスイッチの寄生
容量を夫々示す。
の図１の等価回路を示した図である。図中、Ｖｅｑは、
抵抗列２１により分配された等価電圧、Ｒｅｑは、前記
抵抗列２１の等価抵抗、Ｒｏｎは、スイッチング部２
２，２３，２４のスイッチのターンオン抵抗、Ｃｅｑ
は、前記抵抗列２１及びスイッチの等価寄生容量、Ｃｐ
は、スイッチング部２２，２３，２４のスイッチの寄生
容量を夫々示す。
【００２６】即ち、図２の等価回路から時定数Ｔを近似
的に求めると、式（５）に示したようになる。 Ｔ＝Ｃｅｑ・Ｒｅｑ＋２Ｃｐ(Ｒｏｎ＋Ｒｅｑ) ＋(２L＋１)Ｃｐ(２Ｒｏｎ＋Ｒｅｑ) ＋２MＣｐ(３Ｒｏｎ＋Ｒｅｑ) ・・・（５） また、式（５）を式（１）に代入して纏めると、整定時
間Ｔｃは式（６）に示したようになる。 Ｔｃ＝Td＋(N＋１)・ln２・ 〔Ceq・Req＋2Cp(Ron＋Req)＋(2L＋1)Cp(2Ron＋Req)＋2MCp(3Ron＋Req)〕・ ・・（６） 式（６）において、入力信号のビット数Ｎが充分に大き
いと、以下の式（６）’になる。 Ｔｃ≒ (N＋１)・ln２・ 〔2Cp(Ron＋Req)＋(2L＋1)Cp(2Ron＋Req)＋2MCp(3Ron＋Req)〕・・・（６ ）’ このとき、前記抵抗列２１の等価抵抗Ｒｅｑが各スイッ
チのターンオン抵抗Ｒｏｎよりも充分に小さいと仮定す
ると、 Ｔｃ≒(４＋２L+1＋３・２M）Ｃｐ・Ｒｏｎ(Ｎ＋１)・ｌｎ２ ・・・（７） これにより、従来よりも、２N−（４＋２L+1＋３・
２M）個のスイッチの寄生容量を減らすことができる。
的に求めると、式（５）に示したようになる。 Ｔ＝Ｃｅｑ・Ｒｅｑ＋２Ｃｐ(Ｒｏｎ＋Ｒｅｑ) ＋(２L＋１)Ｃｐ(２Ｒｏｎ＋Ｒｅｑ) ＋２MＣｐ(３Ｒｏｎ＋Ｒｅｑ) ・・・（５） また、式（５）を式（１）に代入して纏めると、整定時
間Ｔｃは式（６）に示したようになる。 Ｔｃ＝Td＋(N＋１)・ln２・ 〔Ceq・Req＋2Cp(Ron＋Req)＋(2L＋1)Cp(2Ron＋Req)＋2MCp(3Ron＋Req)〕・ ・・（６） 式（６）において、入力信号のビット数Ｎが充分に大き
いと、以下の式（６）’になる。 Ｔｃ≒ (N＋１)・ln２・ 〔2Cp(Ron＋Req)＋(2L＋1)Cp(2Ron＋Req)＋2MCp(3Ron＋Req)〕・・・（６ ）’ このとき、前記抵抗列２１の等価抵抗Ｒｅｑが各スイッ
チのターンオン抵抗Ｒｏｎよりも充分に小さいと仮定す
ると、 Ｔｃ≒(４＋２L+1＋３・２M）Ｃｐ・Ｒｏｎ(Ｎ＋１)・ｌｎ２ ・・・（７） これにより、従来よりも、２N−（４＋２L+1＋３・
２M）個のスイッチの寄生容量を減らすことができる。
【００２７】従って、従来の電圧分配方式のＤ／Ａ変換
器による式（４）の整定時間Ｔｃと、本実施形態の電圧
分配方式のＤ／Ａ変換器による式（７）の整定時間Ｔｃ
とを比較すると、Ｎ≧６，Ｍ≦Ｌのとき、本実施形態に
係る電圧分配方式のＤ／Ａ変換器による整定時間Ｔｃの
ほうが、従来の電圧分配方式のＤ／Ａ変換器による整定
時間Ｔｃよりも減少することが明らかになる。
器による式（４）の整定時間Ｔｃと、本実施形態の電圧
分配方式のＤ／Ａ変換器による式（７）の整定時間Ｔｃ
とを比較すると、Ｎ≧６，Ｍ≦Ｌのとき、本実施形態に
係る電圧分配方式のＤ／Ａ変換器による整定時間Ｔｃの
ほうが、従来の電圧分配方式のＤ／Ａ変換器による整定
時間Ｔｃよりも減少することが明らかになる。
【００２８】例えば、Ｎ＝１０，Ｌ＝Ｍ＝５の場合、従
来の整定時間Ｔｃは、（Ｎ＋１）・Ｃｐ・Ｒｏｎ・ｌｎ
２に標準化するとき、２N＝１０２４となり、本実施形
態の整定時間Ｔｃは、４＋２L+1＋３・２M＝４＋２5+1
＋３・２5＝１６４となる。
来の整定時間Ｔｃは、（Ｎ＋１）・Ｃｐ・Ｒｏｎ・ｌｎ
２に標準化するとき、２N＝１０２４となり、本実施形
態の整定時間Ｔｃは、４＋２L+1＋３・２M＝４＋２5+1
＋３・２5＝１６４となる。
【００２９】この結果、従来の整定時間Ｔｃと本実施形
態の整定時間Ｔｃとの比が１０２４：１６４となり、本
実施形態の整定時間Ｔｃのほうが約６倍速いことが明ら
かになる。
態の整定時間Ｔｃとの比が１０２４：１６４となり、本
実施形態の整定時間Ｔｃのほうが約６倍速いことが明ら
かになる。
【００３０】即ち、本発明は、抵抗列を用いた電圧分配
方式のＤ／Ａ変換器のスイッチの寄生容量による時定数
を減らして、ディジタル信号の入力に対して、アナログ
出力電圧を高速に生成することができる。尚、本発明
は、上述の実施形態に限定されるものでなく、特許請求
の範囲を外れない限り、多様な形態に変更して使用する
ことができる。
方式のＤ／Ａ変換器のスイッチの寄生容量による時定数
を減らして、ディジタル信号の入力に対して、アナログ
出力電圧を高速に生成することができる。尚、本発明
は、上述の実施形態に限定されるものでなく、特許請求
の範囲を外れない限り、多様な形態に変更して使用する
ことができる。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
抵抗列の各抵抗間に２N個のスイッチが２L個ずつ２M個
のグループで接続された第１スイッチング部と、該第１
スイッチング部とノード間に２N個のスイッチが２L個ず
つ２M個のグループで接続された第２スイッチング部
と、ノードと出力端子間に２M個のスイッチが接続され
た第３スイッチング部とを備えて、前記第１スイッチン
グ部の２L個のスイッチは同時にターンオンさせ、前記
第２スイッチング部の２L個のスイッチ及び第３スイッ
チング部の２M個のスイッチは、夫々何れか１つのスイ
ッチのみをターンオンさせるようになっているため、ス
イッチによる寄生容量を減らし、迅速化し得るという効
果がある。
抵抗列の各抵抗間に２N個のスイッチが２L個ずつ２M個
のグループで接続された第１スイッチング部と、該第１
スイッチング部とノード間に２N個のスイッチが２L個ず
つ２M個のグループで接続された第２スイッチング部
と、ノードと出力端子間に２M個のスイッチが接続され
た第３スイッチング部とを備えて、前記第１スイッチン
グ部の２L個のスイッチは同時にターンオンさせ、前記
第２スイッチング部の２L個のスイッチ及び第３スイッ
チング部の２M個のスイッチは、夫々何れか１つのスイ
ッチのみをターンオンさせるようになっているため、ス
イッチによる寄生容量を減らし、迅速化し得るという効
果がある。
【図１】本発明に係る電圧分配方式のＤ／Ａ変換器の一
実施形態の回路図である。
実施形態の回路図である。
【図２】図１のＲＣ等価回路図である。
【図３】従来の電圧分配方式のＤ／Ａ変換器の回路図で
ある。
ある。
【図４】図３のＲＣ等価回路図である。
２０ ディコーダー部 ２０−１ Ｌビットディコーダー ２０−２ Ｍビットディコーダー ２１ 抵抗列 ２２ 第１スイッチング部 ２３ 第２スイッチング部 ２４ 第３スイッチング部 ＳＷ１1〜ＳＷ１2 N，ＳＷ２1〜ＳＷ２2 N，ＳＷ３1〜Ｓ
Ｗ３2 M スイッチ
Ｗ３2 M スイッチ
Claims (1)
- 【請求項１】基準電圧と接地電圧間に複数の抵抗が直列
連結されて成る抵抗列の各抵抗間の各ノードから出力さ
れる複数レベルの電圧を、外部からのＮビットの入力信
号により夫々出力する電圧分配方式のＤ／Ａ変換器にお
いて、 前記Ｎビットの入力信号をＬビットとＭビットとに分離
し、前記Ｌビットの入力信号をディコーディングして２
Lビットの信号を出力するＬビットディコーダーと、前
記Ｍビットの入力信号をディコーディングして２Mビッ
トの信号を出力するＭビットディコーダーとを備えるデ
ィコード手段と、 ２N個のスイッチが２L個ずつ２M個のグループに分配さ
れて前記抵抗列の各ノードに夫々接続され、前記Ｍビッ
トディコーダーの２Mビットの出力信号により、前記２M
個のグループのうちのいずれか１つのグループの２L個
のスイッチが同時にターンオンする第１スイッチング手
段と、 ２N個のスイッチが２L個ずつ２M個のグループに分配さ
れて前記第１スイッチング手段の各スイッチと夫々接続
され、前記Ｌビットディコーダーの２Lビットの出力信
号により、前記第１スイッチング手段でターンオンされ
た２L個のスイッチのうちのいずれか１つのスイッチに
接続するスイッチがターンオンする第２スイッチング手
段と、 ２M個のスイッチが前記第２スイッチング手段の２M個の
グループに対応する２ M個のノードと出力端子間に夫々
接続され、前記Ｍビットディコーダーの２Mビットの出
力信号により、前記第２スイッチング手段でターンオン
されたスイッチからの電圧を出力するスイッチがターン
オンする第３スイッチング手段と、を備えて構成された
ことを特徴とする電圧分配方式のＤ／Ａ変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980002015A KR19990066248A (ko) | 1998-01-23 | 1998-01-23 | 전압분배방식의 디/에이 변환기 |
| KR2015/1998 | 1998-01-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11274936A true JPH11274936A (ja) | 1999-10-08 |
| JP3955405B2 JP3955405B2 (ja) | 2007-08-08 |
Family
ID=19531988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01453499A Expired - Lifetime JP3955405B2 (ja) | 1998-01-23 | 1999-01-22 | 電圧分配方式のｄ／ａ変換器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6166672A (ja) |
| JP (1) | JP3955405B2 (ja) |
| KR (1) | KR19990066248A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100850311B1 (ko) * | 2007-03-14 | 2008-08-04 | 삼성전기주식회사 | 디지털/아날로그 컨버터 |
| JP2010166458A (ja) * | 2009-01-19 | 2010-07-29 | New Japan Radio Co Ltd | Ｄ／ａ変換回路 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6384762B2 (en) * | 2000-01-26 | 2002-05-07 | Microchip Technology Incorporated | Digitally switched impedance having improved linearity and settling time |
| US6448917B1 (en) * | 2000-05-31 | 2002-09-10 | Cygnal Integrated Products, Inc. | DAC using current source driving main resistor string |
| US6466149B2 (en) * | 2000-12-29 | 2002-10-15 | Summit Microelectronics Inc. | Apparatus and method for digital to analog conversion |
| DE10324533A1 (de) * | 2003-05-28 | 2004-12-16 | H.C. Starck Gmbh | Stabile Lösungen von organischen halbleitenden Verbindungen |
| JP4382040B2 (ja) * | 2003-10-21 | 2009-12-09 | 富士通マイクロエレクトロニクス株式会社 | Ｄ／ａ変換回路 |
| TWI258267B (en) * | 2005-05-20 | 2006-07-11 | Wan-Ru Lin | Digital/analog converter using low-bit signal to control |
| KR100735493B1 (ko) * | 2005-06-21 | 2007-07-04 | 삼성전기주식회사 | 디지털/아날로그 변환기 |
| US7161517B1 (en) * | 2005-06-29 | 2007-01-09 | Himax Technologies, Inc. | Digital-to-analog converter |
| KR100822801B1 (ko) * | 2006-08-02 | 2008-04-18 | 삼성전자주식회사 | 디지털-아날로그 변환기 및 그것을 포함하는 소스 드라이버 |
| US7868809B2 (en) * | 2007-12-21 | 2011-01-11 | International Business Machines Corporation | Digital to analog converter having fastpaths |
| US7773019B2 (en) * | 2008-08-26 | 2010-08-10 | Atmel Corporation | Digital-to-analog converter |
| US7733257B1 (en) * | 2008-12-09 | 2010-06-08 | Himax Technologies Limited | Digital-to-analog converter having efficient switch configuration |
| US8552898B2 (en) * | 2011-12-30 | 2013-10-08 | Texas Instruments Incorporated | Apparatus and method for dynamically dampening a transient step response |
| WO2014135194A1 (en) * | 2013-03-04 | 2014-09-12 | Advantest (Singapore) Pte. Ltd. | Switchable signal routing circuit |
| KR102553262B1 (ko) | 2017-11-17 | 2023-07-07 | 삼성전자 주식회사 | 기준 전압 생성기 및 이를 포함하는 메모리 장치 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0521629B1 (en) * | 1991-06-18 | 1997-10-29 | Fujitsu Limited | Digital-to-analog converter having resistor networks |
| JP3067903B2 (ja) * | 1992-08-20 | 2000-07-24 | 沖電気工業株式会社 | アナログ／ディジタル変換器 |
| US5831566A (en) * | 1996-05-07 | 1998-11-03 | Vlsi Technology, Inc. | Low voltage digital-to-analog converter |
| US5703588A (en) * | 1996-10-15 | 1997-12-30 | Atmel Corporation | Digital to analog converter with dual resistor string |
| US5977898A (en) * | 1997-12-22 | 1999-11-02 | Texas Instruments Incorporated | Decoding scheme for a dual resistor string DAC |
-
1998
- 1998-01-23 KR KR1019980002015A patent/KR19990066248A/ko not_active Ceased
- 1998-12-10 US US09/209,247 patent/US6166672A/en not_active Expired - Lifetime
-
1999
- 1999-01-22 JP JP01453499A patent/JP3955405B2/ja not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100850311B1 (ko) * | 2007-03-14 | 2008-08-04 | 삼성전기주식회사 | 디지털/아날로그 컨버터 |
| US7646321B2 (en) | 2007-03-14 | 2010-01-12 | Samsung Electro-Mechanics Co., Ltd | Digital/analog converter |
| JP2010166458A (ja) * | 2009-01-19 | 2010-07-29 | New Japan Radio Co Ltd | Ｄ／ａ変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3955405B2 (ja) | 2007-08-08 |
| US6166672A (en) | 2000-12-26 |
| KR19990066248A (ko) | 1999-08-16 |
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