JPH11274965A - 高周波受信装置 - Google Patents

Abstract

(57)【要約】 【課題】 高周波デジタル信号を直接検波する高周波受
信装置において、小型化するとともに他の機器に妨害を
与えないようにする。 【解決手段】 検波用発振回路１５とＲＦ回路１３との
間に信号分離手段を設けているので、検波用発振回路１
５の信号がＲＦ回路１３側に漏れることはなく、小型化
を図るとともに他の機器に妨害を与えることはない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高周波デジタル信
号を直接検波する高周波受信装置に関するものである。

【０００２】

【従来の技術】以下、従来の高周波受信装置について説
明する。

【０００３】従来の高周波受信装置は図１１に示すよう
に、入力端子１と、この入力端子１に接続された高周波
（以下ＲＦという）回路２と、このＲＦ回路２の出力が
一方の入力に接続されるとともに他方の入力には局部発
振回路３の出力が接続された混合回路４と、この混合回
路４の出力が中間周波（以下ＩＦという）回路９を介し
て接続されたＩ／Ｑ検波回路５と、このＩ／Ｑ検波回路
５に接続されたＩ出力端子６およびＱ出力端子７と、前
記Ｉ／Ｑ検波回路５に接続された検波用発振回路８とで
構成されていた。

【０００４】以上の様に構成された高周波受信装置につ
いて以下にその動作を説明する。入力端子１から入力さ
れた高周波デジタル信号はＲＦ回路２にて増幅された
後、混合回路４により局部発振回路３の出力と混合され
て選局される。そしてこの混合回路４の出力がＩＦ回路
９を通して中間周波信号となってＩ／Ｑ検波回路５によ
りＩ／Ｑ検波され、Ｉ出力端子６およびＱ出力端子７に
出力されるものである。この場合、高周波デジタル信号
は混合回路４とＩＦ回路９によって一度中間周波に変換
されて、その後ＩＱ検波されるものである。このように
一度中間周波に変換されるから局部発振回路３および検
波用発振回路８の出力周波数は入力される周波数とは異
なり、たとえ入力端子１から漏れたとしても、他の機器
に妨害を与えるという問題は少なかった。

【０００５】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の構成では、混合回路４や局部発振回路３が必
要となり、どうしても高周波受信装置が複雑になるとい
う問題があった。そこで、入力端子１に入力される高周
波デジタル信号を直接Ｉ／Ｑ検波回路で検波するという
小型化された方式も提案されているが、これによると入
力端子１に入力される信号の周波数と検波用局部発振器
の周波数が略等しいので、検波用発振回路の信号が入力
端子１から漏れて他の機器に妨害を与えるという問題が
あった。

【０００６】本発明はこのような問題を解決するもの
で、小型化・簡素化するとともに局部発振回路の信号が
入力に漏れないようにした高周波受信装置を提供するこ
とを目的としたものである。

【０００７】

【課題を解決するための手段】この目的を達成するため
に本発明の高周波受信装置は、検波用発振回路とＲＦ回
路との間に信号分離手段を設けた構成としたものであ
る。

【０００８】これにより小型化・簡素化するとともに検
波用発振回路の信号が入力に漏れないようにすることが
できる。

【０００９】

【発明の実施の形態】本発明の請求項１に記載の発明
は、高周波デジタル信号が入力される入力端子と、この
入力端子に接続されたＲＦ回路と、このＲＦ回路の出力
に接続されたＩ／Ｑ検波回路と、このＩ／Ｑ検波回路の
出力に接続された出力端子と、前記Ｉ／Ｑ検波回路に接
続された検波用発振回路とを備え、前記検波用発振回路
と前記ＲＦ回路との間に信号分離手段を設けた高周波受
信装置であり、このように前記検波用発振回路と前記Ｒ
Ｆ回路との間に信号分離手段を設けたので、小型化・簡
素化されるとともに検波用発振回路の信号が入力に漏れ
ることはない。

【００１０】請求項２に記載の発明の信号分離手段は、
Ｉ／Ｑ検波回路を挟んで一方にＲＦ回路を設けるととも
に他方に検波用発振回路を設けた請求項１に記載の高周
波受信装置であり、結果としてＲＦ回路と検波用発振回
路との距離が離れることになるので、検波用発振回路の
信号がＲＦ回路を介して入力端子から漏れることはな
い。

【００１１】請求項３に記載の発明の信号分離手段は、
ＲＦ回路と検波用発振回路との間に金属製の仕切板を設
けた請求項１に記載の高周波受信装置であり、この仕切
板により、ＲＦ回路と検波用発振回路とが分離されるの
で、検波用発振回路の信号がＲＦ回路を介して入力端子
から漏れることはない。

【００１２】請求項４に記載の発明は、多層プリント基
板の中層にグランドプレーンを設けて信号分離手段を形
成するとともに前記プリント基板の表面にＲＦ回路を設
け、裏面に検波用発振回路を設けた請求項１に記載の高
周波受信装置であり、このグランドプレーンにより、Ｒ
Ｆ回路と検波用発振回路とが分離されるので、検波用発
振回路の信号がＲＦ回路を介して入力端子から漏れるこ
とはない。

【００１３】請求項５に記載の発明は、プリント基板の
領域を２つに分割し、一方の領域の表面にＲＦ回路を設
けるとともに他方の領域の裏面には検波用発振回路を設
け、前記ＲＦ回路と前記検波用発振回路との間にはグラ
ンドに接続された複数個のスルーホールが設けられた請
求項１に記載の高周波受信装置であり、このスルーホー
ルにより、ＲＦ回路と検波用発振回路とが分離されるの
で、検波用発振回路の信号がＲＦ回路を介して入力端子
から漏れることはない。

【００１４】請求項６に記載の発明は、金属で形成され
た略四角形の筐体の一方の側面近傍にＲＦ回路とＩ／Ｑ
検波回路と検波用発振回路とがこの順に設けられた請求
項２に記載の高周波受信装置であり、主要回路が筐体の
側面近傍に設けられているので、そのグランドレベルが
安定するために検波用発振回路の信号がＲＦ回路を介し
て入力端子から漏れることはない。

【００１５】請求項７に記載の発明の筐体の他方の側面
近傍には、少なくともＲＦ回路の電源端子と検波用発振
回路の電源端子とが別々に設けられた請求項６に記載の
高周波受信装置であり、各々の回路の電源を別々に設け
ているので、電源を介して検波用発振回路の信号がＲＦ
回路を介して入力端子から漏れることはない。

【００１６】本発明の請求項８に記載の発明は、高周波
デジタル信号が入力される入力端子と、この入力端子に
入力された信号と検波用発振回路の出力信号を用いて直
交検波するＩ／Ｑ検波回路と、このＩ／Ｑ検波回路の出
力が供給されるアナログ・デジタル変換器と、このアナ
ログ・デジタル変換器の出力が供給される複素乗算器
と、この複素乗算器の出力が供給されるデータ検出回路
と、このデータ検出回路の出力が接続された出力端子
と、前記複素乗算器の出力に接続されるとともに前記ア
ナログ・デジタル変換器に入力された信号の周波数誤差
を検出する周波数誤差検出回路と、前記検波用発振回路
の出力信号と基準発振信号とを比較して前記検波用発振
回路の発振周波数を制御するフェーズロックループ回路
とを備え、前記検波用発振回路と前記入力端子との間に
信号分離手段を設けるとともに前記基準発振信号を前記
周波数誤差検出回路の出力で制御する高周波受信装置で
あり、このように検波用発振回路と入力端子との間に信
号分離手段を設けているので、小型化・簡素化が図れる
とともに、局部発振回路の信号が入力に漏れることはな
い。また、基準発振信号が周波数誤差検出回路の出力で
制御されるので、Ｉ／Ｑ検波回路で周波数誤差が吸収さ
れ、良好なビット誤り率特性を持つ高周波受信装置を得
ることができる。

【００１７】更に、Ｉ／Ｑ検波回路で周波数誤差が吸収
されるので、従来のようにビット数の大きな周波数誤差
吸収用の複素乗算器が不要となり小型化と低価格化に寄
与することができる。

【００１８】本発明の請求項９に記載の発明は、複素乗
算器の出力に接続されたクロック再生回路と周波数誤差
検出回路の出力から基準発振信号を生成する請求項８に
記載の高周波受信装置であり、基準発振信号がクロック
再生回路と周波数誤差検出回路から生成されるため、基
準発振器を別途必要することなく簡単な構成で良好なビ
ット誤り率特性を持つ高周波受信装置を得ることができ
る。

【００１９】本発明の請求項１０に記載の発明は、入力
端子に入力される信号の信号周波数が予め定められた値
以上変化した場合には、周波数誤差検出回路の出力値を
書き換えることにより検波用発振回路の周波数を変える
請求項８に記載の高周波受信装置であり、検波用発振回
路の周波数を書き換えるので、入力端子に入力される信
号の信号周波数が予め定められた値以上変化した場合に
も正しく選局ができる。

【００２０】本発明の請求項１１に記載の発明は、入力
端子に入力される信号の周波数に基づいて周波数誤差検
出回路の出力値を書き換える請求項１０に記載の高周波
受信装置であり、選局処理の高速化が図れるので、選局
スピードが速くなる。

【００２１】本発明の請求項１２に記載の発明は、基準
発振信号の周波数可変範囲により決定される検波用発振
回路の出力周波数範囲以上に入力端子に入力される信号
の周波数が変化した場合には、フェーズロックループ回
路のカウンタ値を変える請求項１０に記載の高周波受信
装置であり、入力端子に入力される周波数の大幅な変化
にも対応ができる。

【００２２】本発明の請求項１３に記載の発明は、基準
発振信号の周波数を周波数誤差補正回路で読みとり、基
準発振信号の周波数誤差を補正する請求項８に記載の高
周波受信装置であり、基準発振信号の周波数を周波数誤
差補正回路で読みとり、基準発振信号の周波数誤差を補
正するため基準発振器の精度が従来より悪くても受信可
能となるため基準発振器の調整が不要になる。

【００２３】本発明の請求項１４に記載の発明は、周波
数誤差補正回路の出力で周波数誤差検出回路の出力値を
補正する請求項１３に記載の高周波受信装置であり、周
波数誤差補正回路の出力で周波数誤差検出回路の出力値
を補正するため正確な周波数補正が可能になる。

【００２４】本発明の請求項１５に記載の発明は、周波
数誤差補正回路の出力でフェーズロックループ回路のカ
ウンタ値を変える請求項１３に記載の高周波受信装置で
あり、フェーズロックループ回路のカウンタ値を変えて
補正するため大きな周波数誤差まで補正することが可能
になる。

【００２５】本発明の請求項１６に記載の発明は、検波
用発振回路と電源との間にローパスフィルタを設けた請
求項１に記載の高周波受信装置であり、このように発振
器と電源端子との間にローパスフィルタを設けたので、
検波用発振回路の信号が電源からＲＦ回路を介して入力
端子に漏れることはない。

【００２６】以下、本発明の実施の形態について図面を
用いて説明する。 （実施の形態１）図１は本発明の実施の形態１における
高周波受信装置のブロック図であり、衛星放送用屋内器
のチューナの例である。図１において、１１は金属製の
筐体であり、この筐体１１の一方の縦側面には入力端子
１２と出力端子１２ａとが設けられている。そして、こ
の入力端子１２から入力された信号は、９５０ＭＨｚ〜
２１５０ＭＨｚの周波数帯が用いられ、ＲＦ回路１３で
増幅された後、Ｉ／Ｑ検波回路１４に入力される。ま
た、筐体１１の一方の横側面１１ａ近傍に沿ってＲＦ回
路１３とＩ／Ｑ検波回路１４と検波用発振回路１５がこ
の順に設けられている。また、Ｉ／Ｑ検波回路１４の出
力は筐体１１の他方の横側面１１ｂ側にＩ信号出力１６
とＱ信号出力１７として出力されている。

【００２７】以下その各回路の詳細について説明する。
ＲＦ回路１３は入力端子１２に接続された高周波増幅器
１８と、この高周波増幅器１８の出力に接続された自動
利得制御（以下ＡＧＣという）回路１９で構成されてい
る。このＡＧＣ回路１９によって、約−２０ｄＢｍ〜−
７０ｄＢｍの入力信号が一定レベルに制御されて出力さ
れる。また、高周波増幅器１８の出力は、出力端子１２
ａにも接続されている。これにより、別の高周波受信装
置に接続することができる。

【００２８】次にＩ／Ｑ検波回路１４について説明す
る。Ｉ／Ｑ検波回路１４は、ＲＦ回路１３に接続された
混合器２０と、この混合器２０の出力がローパスフィル
タ（以下ＬＰＦという）２１を通ってＩ出力端子１６に
接続されている。またＲＦ回路１３の出力が第２の混合
器２２にも接続されている。この第２の混合器２２の出
力がＬＰＦ２３を通ってＱ出力端子１７に接続されてい
る。ＬＰＦ２１と２３は３０ＭＨｚのカットオフ特性を
持っている。また、検波用発振回路１５の出力が第１の
混合器２０に接続されるとともに、９０度移相器２４を
介して第２の混合器２２にも接続されている。

【００２９】次に検波用発振回路１５について説明す
る。この検波用発振回路１５は、電圧制御発振器２５に
ＬＰＦ２６を介してフェーズロックループ（以下ＰＬＬ
と呼ぶ）回路２７がループ接続されている。ここで電圧
制御発振器２５の出力は、ＲＦの入力信号と同じの９５
０ＭＨｚ〜２１５０ＭＨｚの周波数帯であり、ＰＬＬ回
路２７によって発振周波数が制御されている。そして、
その出力がバッファアンプ２８を通して出力されてい
る。バッファアンプ２８は、出力信号が検波用発振回路
１５のＰＬＬ回路２７や電圧制御発振器２５に影響しな
いように設けられている。

【００３０】また図１において２９はＲＦ回路１３用の
電源であり、３０はＩ／Ｑ検波回路１４用の電源であ
り、３１は検波用発振回路１５用の電源であり、それぞ
れ別々に設けられている。

【００３１】以上のような回路において、検波用発振回
路１５はＩ／Ｑ検波回路１４を挟んでＲＦ回路１３や入
力端子１２とは別の方向に配置されているので、検波用
発振回路１５の信号が入力端子１２側へ漏れることはな
い。ここで、ＲＦ回路１３は入力端子１２の近傍に設け
られているので、ＲＦ回路１３に漏れなければ結論とし
て入力端子１２側へ信号が漏れることはなく、入力端子
１２から外部へ漏れることはない。

【００３２】また、ＲＦ回路１３とＩ／Ｑ検波回路１４
と検波用発振回路１５は、筐体１１の一方の横側面１１
ａ近傍に沿って実装されているので、確実なグランドが
とれ、グランドからの信号漏れはない。

【００３３】更に、ＲＦ回路１３用の電源端子２９とＩ
／Ｑ検波回路１４用の電源３０と検波用発振回路１５用
の電源３１は、別々に設けられているので、電源を介し
て検波用発振回路１５の信号が入力端子１２側へ漏れる
ことはない。

【００３４】（実施の形態２）図２は、本発明の実施の
形態２における高周波受信装置のブロック図である。図
２において、３２は金属製の仕切板であり、ＲＦ回路１
３と検波用発振回路１５との間に設けられている。この
ように金属製の仕切板３２をＲＦ回路１３と検波用発振
回路１５との間に設けて、それをグランドに接続してい
るので、検波用発振回路１５の信号がＲＦ回路１３側に
漏れることはない。結果としてＲＦ回路１３の近傍に設
けられている入力端子１２にも漏れることはない。

【００３５】この場合、仕切板３２が設けられて分離さ
れているので、ＲＦ回路１３と検波用発振回路１５を近
づけることができ、小型化ができるとともに設計の自由
度が増す。

【００３６】（実施の形態３）図３は、本発明の実施の
形態３における高周波受信装置の要部断面図である。図
３において３３は高周波受信装置の回路部品を実装した
プリント基板である。このプリント基板３３には多層基
板を用いており、その中層にはグランドプレーン３４が
設けられている。そして、このプリント基板３３の表面
にはＲＦ回路１３とＩ／Ｑ検波回路１４が装着されてい
る。またプリント基板３３の裏面には検波用発振回路１
５が装着されている。このようにグランドプレーン３４
を介して検波用発振回路１５とＲＦ回路１３が設けられ
ているので、検波用発振回路１５の信号がＲＦ回路１３
側に漏れることはない。

【００３７】また多層プリント基板３３を用いているの
で、一層の小型化が図れるとともにＩ／Ｑ検波回路１４
の出力端子等の位置が自由に配置でき、設計の自由度が
増す。

【００３８】（実施の形態４）図４は、本発明の実施の
形態４における高周波受信装置の要部断面図である。図
４において、３５はプリント基板であり、このプリント
基板３５は二つの領域に分けられている。そして一方の
領域３５ａのプリント基板３５の表面にはＲＦ回路１３
が装着され、他方の領域３５ｂの表面にはＩ／Ｑ検波回
路１４が装着されており、このＩ／Ｑ検波回路１４の装
着されたプリント基板３５の裏面には検波用発振回路１
５が設けられている。このプリント基板３５において、
前記ＲＦ回路１３と前記検波用発振回路１５との間には
グランドに接続された複数個のスルーホール３６が設け
られているので、前記ＲＦ回路１３と前記検波用発振回
路１５とが分離され、検波用発振回路１５の信号がＲＦ
回路１３側に漏れることはない。

【００３９】（実施の形態５）図５において、実施の形
態５における高周波受信装置は、デジタル変調された高
周波信号が入力される入力端子４１と、この入力端子４
１に接続されたＩ／Ｑ検波回路４２と、このＩ／Ｑ検波
回路４２の一方の出力に接続されたローパスフィルタ４
３と、このローパスフィルタ４３の出力に接続されたＡ
Ｄコンバータ４５と、このＡＤコンバータ４５の出力に
接続されたロールオフフィルタ４７と、前記Ｉ／Ｑ検波
回路４２の他方の出力に接続されたローパスフィルタ４
４と、このローパスフィルタ４４の出力に接続されたＡ
Ｄコンバータ４６と、このＡＤコンバータ４６の出力に
接続されたロールオフフィルタ４８と、このロールオフ
フィルタ４８及び前記ロールオフフィルタ４７の出力に
それぞれ接続された複素乗算器４９と、この複素乗算器
４９の出力に接続されたデータ検出回路５０と、このデ
ータ検出回路５０の一方の出力に接続されたクロック出
力端子６１と、データ検出回路５０の他方の出力に接続
されたデータ出力端子６２と、前記複素乗算器４９の一
方の出力と他方の出力にそれぞれ接続されるとともに前
記ＡＤコンバータ４５およびＡＤコンバータ４６にその
出力が接続されてクロックを供給するクロック再生回路
６０と、前記複素乗算器４９のそれぞれの出力に接続さ
れるとともにその出力が複素乗算器４９の入力に接続さ
れたキャリア再生回路５１と、前記複素乗算器４９のそ
れぞれの出力に接続された周波数誤差検出回路５２と、
この周波数誤差検出回路５２の出力に接続されたデジタ
ル・アナログ変換器（以下、ＤＡコンバータという）５
３と、このＤＡコンバータ５３の出力が接続された基準
発振器５６と、検波用発振回路５４の出力がループ接続
されるとともに前記基準発振器５６の出力が比較入力に
接続されるフェーズロックループ回路（以下ＰＬＬとい
う）５５とで構成されている。また前記検波用発振回路
５４の出力はＩ／Ｑ検波回路４２の入力に接続されてい
る。

【００４０】このＩ／Ｑ検波回路４２は、入力端子４１
からの信号が一方の入力に接続されるとともに他方の入
力には検波用発振回路５４の出力が９０度移相器５９を
介して接続された第１の混合器５７と、入力端子４１か
らの信号が一方の入力に接続されるとともに他方の入力
には検波用発振回路５４の出力が直接接続された第２の
混合器５８から構成されている。そして、第１の混合器
５７の出力はローパスフィルタ４３に接続されている。
また、第２の混合器５８の出力は、ローパスフィルタ４
４に接続されている。

【００４１】このように構成された高周波受信装置にお
いて、以下にその動作を説明する。デジタル変調された
受信信号が入力端子４１に入力されるとともに上記受信
信号の中心周波数と同じ周波数の信号を検波用発振回路
５４からＩ／Ｑ検波回路４２に入力することによってベ
ースバンドの直交する信号に変換される。

【００４２】受信信号は、パラボラアンテナで１２ＧＨ
ｚ帯から１ＧＨｚ帯に周波数変換する際に周波数がずれ
て誤差が発生するので、それをもとに戻す必要がある。
即ち、パラボラアンテナ内の局部発振回路の周波数が高
いため入力端子４１に入力される周波数にズレが生じや
すい。

【００４３】以下、例として受信周波数が９５０ＭＨｚ
から９５１ＭＨｚにずれた場合を説明する。

【００４４】今、ＦＲＥＦを基準発振器５６の発振周波
数、Ｎを自然数、ＡをＮより小さい自然数、Ｒを自然数
とすると、検波用発振回路５４の発振周波数ＦＬＯは
（数１）で与えられる。

【００４５】

【数１】

【００４６】今、基準発振器５６の発振周波数が４ＭＨ
ｚの時、受信信号の中心周波数が９５０ＭＨｚの場合、
Ｎ，Ａ，Ｒは（数２）、（数３）、（数４）で与えられ
る。

【００４７】

【数２】

【００４８】

【数３】

【００４９】

【数４】

【００５０】次に、入力端子４１に入力される受信信号
の中心周波数が９５０ＭＨｚから９５１ＭＨｚに変動し
た場合、周波数誤差検出回路５２は周波数が上昇したこ
とを検出し、ＤＡコンバータ５３を介し基準発振器５６
の周波数を上昇させるよう制御を行う。（数１）より基
準発振器５６の発振周波数は（数５）のようになる。

【００５１】

【数５】

【００５２】以上のように、ＰＬＬ５５のＮ，Ａ，Ｒの
値を一定にしたまま基準発振器５６の発振周波数を制御
して、受信周波数誤差を吸収することが可能となる。

【００５３】その結果、周波数誤差吸収用の複素乗算器
６６なしに良好なビット誤り率特性を有する高周波受信
装置が実現できる。また、この複素乗算器が不要の分、
小型化と低価格化が図れる。

【００５４】（実施の形態６）図６は、本発明の実施の
形態６による高周波受信装置のブロック図である。

【００５５】図６において、本発明の実施の形態６によ
る高周波受信装置は、図５に示した実施の形態５の構成
要素に加え、基準発振器５６の代わりに周波数誤差検出
回路５２とクロック再生回路６０の出力が接続されたカ
ウンタ６５を設け、このカウンタ６５の出力をＰＬＬ５
５の他方の入力に直接接続したものである。

【００５６】このことにより、カウンタ６５が基準発振
器５６の代わりをするものである。このように構成され
た高周波受信装置において、デジタル変調された受信信
号が入力端子４１に入力され、上記、受信信号の中心周
波数と同じ周波数の信号を検波用発振回路５４の出力か
らＩ／Ｑ検波回路４２に入力することによってベースバ
ンドの直交する信号に変換される。

【００５７】この場合も実施の形態５と同様になる。す
なわちカウンタ６５から出力される基準発振周波数をＦ
ＲＥＦ、Ｎを自然数、ＡをＮより小さい自然数、Ｒを自
然数とすると、検波用発振回路５４の生成周波数ＦＬＯ
は（数１）で与えられる。

【００５８】今、基準発振信号としてのカウンタ６５の
出力周波数が４ＭＨｚの場合で、受信信号の中心周波数
が９５０ＭＨｚの時、実施の形態５と同様にＮ，Ａ，Ｒ
は（数２）、（数３）、（数４）で与えられる。

【００５９】次に、受信信号の中心周波数が９５０ＭＨ
ｚから９５１ＭＨｚに変動した場合、周波数誤差検出回
路５２は周波数が上昇したことを検出し、カウンタ６５
の生成周波数を上昇させるよう制御を行う。（数１）よ
りカウンタ６５の生成周波数は（数５）のようになる。

【００６０】以上のように、ＰＬＬ５５のＮ，Ａ，Ｒの
値を一定にしたままでカウンタ６５の生成周波数を制御
することにより、入力端子４１に入力されるデジタル信
号の周波数誤差を吸収することが可能となる。

【００６１】その結果、周波数誤差吸収用の複素乗算器
や、基準発振器５６なしに良好なビット誤り率特性を持
つ高周波受信装置が実現できる。

【００６２】図７は、本発明の実施の形態５あるいは実
施の形態６による高周波受信装置の基準発振器５６ある
いはカウンタ６５の制御電圧と出力周波数の関係図であ
る。

【００６３】なお、以降カウンタ６５も基準発振器５６
に含め基準発振器５６として説明する。

【００６４】図７（ａ）の７１は基準発振器５６の制御
電圧と発振周波数の一例を示している。図７（ｂ）は検
波用発振回路５４の周波数可変範囲を示している。以
下、９５０ＭＨｚを受信した場合を説明する。即ち、
Ｎ，Ａ，Ｒの値を（数２）、（数３）、（数４）の値に
設定した場合である。この場合基準発振器５６の制御電
圧を３Ｖから９Ｖまで変化させると図７（ａ）に示すよ
うに基準発振器５６の可変範囲は３２ＫＨｚ（１６ＫＨ
ｚ＋１６ＫＨｚ）になる。また制御電圧を６Ｖとした場
合、基準発振器５６の発振周波数は４ＭＨｚとなる。次
に制御電圧を９Ｖとした場合、基準発振器５６の発振周
波数は４ＭＨｚ＋１６ＫＨｚとなり、（数１）により検
波用発振回路５４の発振周波数は、９５０ＭＨｚ＋３．
８ＭＨｚとなる。また制御電圧を３Ｖとした場合、基準
発振器５６の発振周波数は４ＭＨｚ−１６ＫＨｚとなる
ので、（数１）により検波用発振回路５４の発振周波数
は９５０ＭＨｚ−３．８ＭＨｚとなる。即ち、基準発振
器５６の制御電圧と検波用発振回路５４の発振周波数変
化範囲は図７（ｂ）の８５の点線で示したようになる。
同様に２１５０ＭＨｚを受信した場合は、基準発振器５
６の制御電圧と検波用発振回路５４の発振周波数可変範
囲は、図７（ｂ）の８４の実線で示したようになる。

【００６５】図７（ｂ）で示した実線は２１５０ＭＨｚ
を受信した場合の可変範囲を示している。

【００６６】入力端子４１に入力される信号は、パラボ
ラアンテナで周波数変換される際、公称周波数から周波
数ずれを生じてしまうことがある。例えば、９５０ＭＨ
ｚの公称周波数に対し９５５ＭＨｚになったりすること
があり、高周波受信装置としては、たとえ公称周波数か
ら多少の周波数ずれが生じたとしても受信できることが
必要である。

【００６７】例えば、公称周波数が２１５０ＭＨｚで未
知の周波数ずれがある信号を受信する場合、まず、最初
の選局時、制御電圧を６Ｖとし２１５０ＭＨｚからの離
調周波数は０ＭＨｚとする（図７（ｂ）の７２）。入力
されたデジタル変調信号のシンボルレートをｆｓとする
と、例えばＱＰＳＫの場合では周波数誤差検出回路５２
の周波数誤差検出範囲は（数６）に示すように、±ｆｓ
／８になる。

【００６８】

【数６】

【００６９】したがって、上記７２の状態で同期が確立
しない場合ｆｓ／８離れた周波数点７３になるよう周波
数誤差検出回路５２の値を強制的に書き換えＤＡコンバ
ータ５３の出力電圧を８３で表せる電圧にして同期を試
みる。

【００７０】同様な処理で７４，７５，７６の点につい
て上記の強制書き換えを実施する。プラス側の移動点が
点７５のように周波数と制御電圧が９Ｖの時の周波数差
がｆｓ／８より小さくなり、かつマイナス側への移動点
は点７６のように周波数と制御電圧が３Ｖの時の周波数
差がｆｓ／８より小さくなった後、ＰＬＬ５５のデータ
を書き換え＋８．６ＭＨｚ周波数をシフトさせる。すな
わちこの点が７７である。そして同様の周波数誤差検出
回路５２の値を強制的に書き換えを行う。それでも同期
しない場合、ＰＬＬ５５のデータを書き換え−８．６Ｍ
Ｈｚ周波数をシフトさせる。すなわちこの点が７８であ
る。このようにして同様の周波数誤差検出回路５２の値
を強制的に書き換えを行う。以下同様の操作を繰り返
す。

【００７１】公称周波数９５０ＭＨｚを受信した場合も
同様に点、７２，７９，８０，８１，８２……の順序で
処理を行う。

【００７２】なお、変調方式が８値ＰＳＫの場合は周波
数誤差検出回路５２の周波数誤差検出範囲は（数７）に
示すように±ｆｓ／１６になる。

【００７３】

【数７】

【００７４】（実施の形態７）図８は、本発明の実施の
形態７による高周波受信装置のブロック図であり、図９
はその説明である。

【００７５】図８において、本発明の実施の形態７によ
る高周波受信装置は、実施の形態５で示した図５の構成
要素に周波数誤差補正回路９０を加えた構成である。こ
の周波数誤差補正回路９０は、基準発振器５６の出力に
接続されており、この基準発振器５６の発振周波数に基
づいて、周波数誤差検出回路５２の出力値やＰＬＬ回路
５５のカウンタ値を書き換えるようになっている。

【００７６】例えば、基準発振器５６の理想性能は図９
（ａ）に示すように、特性１００で表される。しかし実
際には、構成素子のばらつきにより１０１のようにオフ
セットが加わった形になる場合が多い。いま、ＤＡコン
バータ５３の出力電圧を６Ｖにすることにより、周波数
誤差５ＫＨｚを周波数誤差補正回路９０で検出し、電圧
１０２だけ低い電圧となるようにＤＡコンバータ５３の
出力電圧を制御するよう周波数誤差検出回路５２を制御
することにより、等価的に１００の特性を得ることがで
きる。

【００７７】図９（ｂ）の１０４は基準発振器５６の特
性が１００の場合であって、１０３は基準発振器５６が
１０１の場合の検波用発振回路５４の特性を示してい
る。

【００７８】いま、電圧１０２だけ低い電圧の場合に、
ＤＡコンバータ５３の出力電圧を周波数誤差検出回路５
２で制御する代わりに、周波数誤差補正回路９０によっ
て、Ａ，Ｎ，Ｒを（数８）、（数９）、（数１０）のよ
うに設定することにより、特性６４に十分等しい、特性
１０５を得ることができる。

【００７９】

【数８】

【００８０】

【数９】

【００８１】

【数１０】

【００８２】以上のようにして、周波数誤差補正回路９
０で周波数誤差を補正することにより、基準発振器５６
の精度が従来より悪くても動作が可能になる。すなわ
ち、基準発振器５６の調整が不要になる。

【００８３】（実施の形態８）図１０は、本発明の実施
の形態８による高周波受信装置のブロック図である。

【００８４】図１０において、実施の形態８における高
周波受信装置は、デジタル変調された高周波信号が入力
される入力端子２０１と、この入力端子２０１に接続さ
れたＰＦ回路（図示せず）を、このＲＦ回路の出力信号
と検波用発振回路２０２の出力信号が入力されるＩ／Ｑ
検波回路２０３と、Ｉ／Ｑ検波回路２０３から出力され
る出力端子２０４，２０５と、検波用発振回路２０２と
電源端子２０６の間に設けられたローパスフィルタ２０
７とで構成されている。

【００８５】このように構成された高周波受信装置にお
いて、検波用発振回路２０２と電源端子２０６の間のロ
ーパスフィルタ２０７が設けられているので、検波用発
振回路の信号が電源からＲＦ回路を介して入力端子に漏
れることはない。

【００８６】

【発明の効果】以上のように本発明によれば、検波用発
振回路とＲＦ回路との間に信号分離手段が設けられてい
るので、この信号分離手段により、検波用発振回路の信
号がＲＦ回路側に漏れることはない。結論として入力端
子を介して外部に妨害を与えることはない。

【図面の簡単な説明】

【図１】本発明の実施の形態１による高周波受信装置の
ブロック図

【図２】本発明の実施の形態２による高周波受信装置の
ブロック図

【図３】本発明の実施の形態３による高周波受信装置の
要部断面図

【図４】本発明の実施の形態４による高周波受信装置の
要部断面図

【図５】本発明の実施の形態５による高周波受信装置の
ブロック図

【図６】本発明の実施の形態６による高周波受信装置の
ブロック図

【図７】（ａ）本発明の実施の形態５および６による高
周波受信装置の基準発振器の制御電圧と出力周波数の関
係図（ｂ）同基準発振器の制御電圧と局部発振器の周波
数可変範囲の関係図

【図８】本発明の実施の形態７による高周波受信装置の
ブロック図

【図９】（ａ）本発明の実施の形態７による高周波受信
装置の基準発振器の制御電圧と出力周波数の関係図
（ｂ）同基準発振器の制御電圧と検波用発振回路の周波
数可変範囲の関係図

【図１０】本発明の実施の形態８による高周波受信装置
を示すブロック図

【図１１】従来の高周波受信装置のブロック図

【符号の説明】

１２ 入力端子 １３ ＲＦ回路 １４ Ｉ／Ｑ検波回路 １５ 検波用発振回路 １６ Ｉ出力端子 １７ Ｑ出力端子

Claims (16)

【特許請求の範囲】
1. 【請求項１】 高周波デジタル信号が入力される入力端
   子と、この入力端子に接続されたＲＦ回路と、このＲＦ
   回路の出力に接続されたＩ／Ｑ検波回路と、このＩ／Ｑ
   検波回路の出力に接続された出力端子と、前記Ｉ／Ｑ検
   波回路に接続された検波用発振回路とを備え、前記検波
   用発振回路と前記ＲＦ回路との間に信号分離手段を設け
   た高周波受信装置。
2. 【請求項２】 信号分離手段はＩ／Ｑ検波回路を挟んで
   一方にＲＦ回路を設けるとともに他方に検波用発振回路
   を設けた請求項１に記載の高周波受信装置。
3. 【請求項３】 信号分離手段はＲＦ回路と検波用発振回
   路との間に金属製の仕切板を設けた請求項１に記載の高
   周波受信装置。
4. 【請求項４】 多層プリント基板の中層にグランドプレ
   ーンを設けて信号分離手段を形成するとともに前記プリ
   ント基板の表面にＲＦ回路を設け、裏面に検波用発振回
   路を設けた請求項１に記載の高周波受信装置。
5. 【請求項５】 プリント基板の領域を２つに分割し、一
   方の領域の表面にＲＦ回路を設けるとともに他方の領域
   の裏面には検波用発振回路を設け、前記ＲＦ回路と前記
   検波用発振回路との間にはグランドに接続された複数個
   のスルーホールが設けられた請求項１に記載の高周波受
   信装置。
6. 【請求項６】 金属で形成された略四角形の筐体の一方
   の側面近傍にＲＦ回路とＩ／Ｑ検波回路と検波用発振回
   路とがこの順に設けられた請求項２に記載の高周波受信
   装置。
7. 【請求項７】 筐体の他方の側面近傍には、少なくとも
   ＲＦ回路の電源端子と検波用発振回路の電源端子とが別
   々に設けられた請求項６に記載の高周波受信装置。
8. 【請求項８】 高周波デジタル信号が入力される入力端
   子と、この入力端子に入力された信号と検波用発振回路
   の出力信号を用いて直交検波するＩ／Ｑ検波回路と、こ
   のＩ／Ｑ検波回路の出力が供給されるアナログ・デジタ
   ル変換器と、このアナログ・デジタル変換器の出力が供
   給される複素乗算器と、この複素乗算器の出力が供給さ
   れるデータ検出回路と、このデータ検出回路の出力が接
   続された出力端子と、前記複素乗算器の出力に接続され
   るとともに前記アナログ・デジタル変換器に入力された
   信号の周波数誤差を検出する周波数誤差検出回路と、前
   記検波用発振回路の出力信号と基準発振信号とを比較し
   て前記検波用発振回路の発振周波数を制御するフェーズ
   ロックループ回路とを備え、前記検波用発振回路と前記
   入力端子との間に信号分離手段を設けるとともに前記基
   準発振信号を前記周波数誤差検出回路の出力で制御する
   高周波受信装置。
9. 【請求項９】 複素乗算器の出力に接続されたクロック
   再生回路と周波数誤差検出回路の出力から基準発振信号
   を生成する請求項８に記載の高周波受信装置。
10. 【請求項１０】 入力端子に入力される信号の信号周波
    数が予め定められた値以上変化した場合には、周波数誤
    差検出回路の出力値を書き換えることにより検波用発振
    回路の周波数を変える請求項８に記載の高周波受信装
    置。
11. 【請求項１１】 入力端子に入力される信号の周波数に
    基づいて周波数誤差検出回路の出力値を書き換える請求
    項１０に記載の高周波受信装置。
12. 【請求項１２】 基準発振信号の周波数可変範囲により
    決定される検波用発振回路の出力周波数範囲以上に入力
    端子に入力される信号の周波数が変化した場合には、フ
    ェーズロックループ回路のカウンタ値を変える請求項１
    ０に記載の高周波受信装置。
13. 【請求項１３】 基準発振信号の周波数を周波数誤差補
    正回路で読みとり、基準発振信号の周波数誤差を補正す
    る請求項８に記載の高周波受信装置。
14. 【請求項１４】 周波数誤差補正回路の出力で周波数誤
    差検出回路の出力値を補正する請求項１３に記載の高周
    波受信装置。
15. 【請求項１５】 周波数誤差補正回路の出力でフェーズ
    ロックループ回路のカウンタ値を変える請求項１３に記
    載の高周波受信装置。
16. 【請求項１６】 検波用発振回路と電源端子との間にロ
    ーパスフィルタを設けた請求項１に記載の高周波受信装
    置。