JPH11275469A

JPH11275469A - センサアレイ装置

Info

Publication number: JPH11275469A
Application number: JP10070264A
Authority: JP
Inventors: 健吾 ▲高▼濱; Kengo Takahama
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1998-03-19
Filing date: 1998-03-19
Publication date: 1999-10-08
Anticipated expiration: 2018-03-19
Also published as: JP4009005B2

Abstract

(57)【要約】【課題】１個のセンサ素子を選択している時間が短い
と、後段の増幅器や帰還抵抗で発生する熱雑音のためＳ
／Ｎが確保できず、センサアレイをＳ／Ｎ良く、高速に
読み出すことができなかった。【解決手段】Ｍ系列発生器３は、制御回路２が発生す
るクロックやタイミング信号に基づいて、Ｍ系列信号を
生成し、シフトレジスタ４は、複数の遅延したＭ系列信
号パターンを生成して、アナログスイッチ５を制御す
る。アナログスイッチ５はＭ系列のパターンに応じて、
センサーアレイ１の複数のセンサ素子を同時に電流増幅
器６に接続する。電流増幅器６の出力は加減算器のみか
らなる相関器７で復元演算がおこなわれ、センサーアレ
イ１の各素子毎の出力を分離する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、１次元或いは、２
次元的にセンサ素子を配置し、ある物理量を並列的にセ
ンシングする１次元或は、２次元センサアレイ装置に関
する。

【０００２】

【従来の技術】アレイ構造をもつセンシング装置の走査
方法として、順次スキャン方法が良く知られている。図
２０は、従来のセンサアレイ装置の一般的な構成図であ
り、１０１はセンサアレイ、１０２は制御回路、１０３
はスタートパルス発生器、１０４はシフトレジスタ、１
０５はアナログスイッチ、１０６は増幅器である。

【０００３】センサアレイ１０１は、ｎ個のセンサ素子
から構成され、バイアスＶｂを印加した時、センスした
信号を電流出力ａｉとして出力する。制御回路１０２は
クロックを生成し、スタートパルス発生器１０３とシフ
トレジスタ１０４のクロック端子にクロックを供給す
る。

【０００４】スタートパルス発生器１０３は、入力され
たクロックをｎ分周してパルスを生成し、シフトレジス
タ１０４のデータ入力端子に供給する。シフトレジスタ
１０４の各段のＱ出力端子は、アナログスイッチ１０５
の制御端子に接続される。アナログスイッチ１０５は、
図２０に示すように、シフトレジスタ１０４のＱ出力端
子より供給された電圧によって、センサアレイ１０１の
各出力端子を、ａ端子側に接続するかｂ端子側に接続す
るかを制御している。

【０００５】図２１は、図２０に示すセンサアレイ装置
の順次読み出し動作を示すタイミングチャートである。
図２１において、スタートパルスが供給され、シフトレ
ジスタのクロック端子に１クロックだけ供給されると、
シフトレジスタの出力は“１”,“０”,“０”,・・・
・,“０”となり、アナログスイッチＳＷ０の制御端子
に”１”が印加され、その他のアナログスイッチＳＷ１
〜ＳＷｎ−１の制御端子には、”０”が印加されている
状態になる。

【０００６】続いて、シフトレジスタ１０４にクロック
が供給されると、アナログスイッチＳＷｉは、順次ａ端
子に接続される。従って、増幅器１０６には、クロック
と同期してａ０，ａ１，ａ２，・・・・ａｎ−１の検出
信号が得られる。

【０００７】また、特開昭57-118740号公報に開示され
ているように、上記アナログスイッチ１０５の代わりに
ダイオードを用いてバイアス電圧によりＯＮ、ＯＦＦを
制御するセンサアレイ装置がある。

【０００８】アレイ構造を持つ他のセンシング装置とし
て、計測自動制御学会論文集Ｖｏｌ．２３，Ｎｏ．５
「センサアレイの走査の一方式」に開示されているよう
に、Ｍ系列を利用した超音波センサアレイ装置がある。
この装置では離れた位置に置いた超音波発信源から発射
した超音波を、直線上に配置した複数のマイクロホンで
受波し、受波するマイクロホンをＭ系列で選択して増幅
し、同じＭ系列で相関検波をおこなうものである。この
走査方法では、同時に複数のマイクロホンからの出力を
集めるために、信号エネルギーが大きくなり、結果的に
加算器やＡ／Ｄ変換器で発生する雑音のエネルギーとの
比率をあげて、復元した時のＳ／Ｎを高めている。

【０００９】さらに、特開平8-261751号公報に開示され
ているように、Ｍ系列コードパターンの光学的マスクを
用いたスタースキャナ装置がある。この装置のＭ系列コ
ードパターンの光学的マスクは、受光素子に投射される
光を変調し、一つのパルスを複数の送信遅延素子と複数
の振動子によって、超音波のエネルギーを１ヶ所に集め
て、反射してきた超音波を複数の受波手段で受信して複
数の受信遅延素子によって、解像度とＳ／Ｎを高める手
法である。

【００１０】

【発明が解決しようとする課題】しかしながら、図２０
及び、図２１に示す従来の技術では、１個のセンサ素子
を選択している時間は短く、後段の増幅器１０６や帰還
抵抗で発生する熱雑音のため、走査時間ｎクロックを充
分に確保しないとＳ／Ｎが確保できないという問題があ
る。さらに、アレイ上にセンサを配置しているため、ア
ナログスイッチの線間の浮遊容量のために、遅延が発生
してさらに検出信号が低下してしまうという問題があっ
た。

【００１１】さらに、上記特開昭57-118740号公報にお
いては、センサ素子数をＮとしたとき、検出しようとし
ているセンサ素子以外のリーク電流は（Ｎ−１）倍され
るので、センサ素子のＯＦＦ時のリーク特性を充分確保
していないとシステムのＳ／Ｎ比は確保できない。すな
わち、センサ素子単独のＯＮバイアス時の検出信号を
ｓ、ＯＦＦバイアス時のリーク電流をＩnとすると、シ
ステムのＳ／Ｎ比はｓ：（Ｎ−１）Ｉnとなり、センサ
素子数Ｎを大きくすると、Ｓ／Ｎが劣化するという問題
があった。

【００１２】また、上記計測自動制御学会論文集Ｖｏ
ｌ.２３，Ｎｏ.５に記載されているような２次元センサ
アレイ装置においては次のような問題がある。＋１、−
１の２値をとるＭ系列を用いて、変調時も復調時も同じ
Ｍ系列を用いているため、復調後のデータにはセンサア
レイの出力の平均値ｒが誤差として入り込んでくるとい
う欠陥があった。これは行列Ｍ＊Ｍが完全直交ではなく
疑似直交の性質を持っていることが起因している。

【００１３】さらに、上記特開平8-261751号公報におい
ては、光学的マスク部材をＭ系列変調素子として用いる
ため、スキャンを機械的に行う必要があり、常時回転す
る宇宙船においては問題がないが、情報機器などの小さ
な製品に適用するには寸法が大きくなるという問題があ
った。

【００１４】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の請求項１に記載のセンサアレイ装置は、
タイミング信号を発生するタイミング発生手段と、上記
タイミングにより、Ｍ系列を発生するＭ系列発生手段
と、上記Ｍ系列発生手段から出力されるＭ系列信号を遅
延させる遅延手段と、上記遅延手段の出力によって制御
されるスイッチ手段と、上記スイッチ手段に接続される
センサアレイと、上記スイッチ手段に接続される電流増
幅手段と、上記電流増幅手段の出力側に接続され、係数
が１からなる加減算器だけで構成される相関手段とを有
する。

【００１５】上記構成によれば、Ｍ系列発生手段で発生
したＭ系列信号は、電気的にセンサアレイのセンサ素子
を選択する方法を指定し、同時に複数のセンサ素子から
の検出信号を得る。エネルギーの高い検出信号にアンプ
入力段のノイズや、量子化器のノイズが加わるので、復
元したときのノイズエネルギーは拡散して、相対的にＳ
／Ｎの高い検出信号が得られる。

【００１６】本発明の請求項２に記載のセンサアレイ装
置は、請求項１に記載の発明の構成に加えて、相関手段
は、Ａ／Ｄ変換器と、シフトレジスタ群と、複数の加算
器及び、１個の減算器を含む。

【００１７】上記構成によれば、増幅器からの検出信号
は、Ａ／Ｄ変換器でデジタルデータに変換され、シフト
レジスタ群で遅延信号を生成し、並列的に加減算を行う
ので、小規模な回路で高速に復元演算をおこなうことが
可能になる。

【００１８】本発明の請求項３に記載のセンサアレイ装
置は、請求項１又は、請求項２に記載の発明の構成に加
えて、相関手段はＡ／Ｄ変換器と、メモリ装置及び、プ
ログラムで記述できる演算装置を用いる。

【００１９】上記構成によれば、増幅器からの検出信号
は、Ａ／Ｄ変換器でデジタルデータに変換されメモリ装
置に取り込まれる。またメモリ装置に記憶されているプ
ログラムにもとづいてＣＰＵによって加減算演算をおこ
なって、上記走査の逆演算を行う。プログラムによって
実現でき、しかも加減算演算のみで実行できるので、フ
レキシブルで比較的高速に読み出しデータを復元するこ
とができる。

【００２０】また、上記ＣＰＵは読みとったデータの加
工や編集のためのアプリケーションプログラムをメモリ
装置に記憶しておけば、復元演算処理以外にもメモリ装
置とＣＰＵが共用できる高度な処理機能を備えるセンサ
アレイ装置を構成することができる。

【００２１】本発明の請求項４に記載のセンサアレイ装
置は、請求項１に記載の発明の構成に加えて、相関手段
はサンプルホールド回路と、バッファ回路と、アナログ
スイッチ群と、アナログ加算器及び、差動アンプを含
む。

【００２２】上記構成によれば、増幅器からの検出信号
はアナログ信号のままサンプルホールド回路と、バッフ
ァ回路と、アナログスイッチ群を直列に配置すること
で、アナログ遅延回路を構成している。上記アナログ遅
延回路の各バッファ回路の出力を２系統のアナログ加算
器で合成し、前記２系統のアナログ加算器の出力を差動
アンプに入力して減算を行うことにより、消費電力が少
なく高速に復元演算を行うことができる。

【００２３】本発明の請求項５に記載のセンサアレイ装
置は、タイミング信号を発生するタイミング発生手段
と、上記タイミング信号により、、第１のＭ系列信号を
発生する第１Ｍ系列発生手段と、上記タイミング信号に
より、第２のＭ系列信号を発生する第２Ｍ系列発生手段
と、上記第１Ｍ系列発生手段から出力される第１Ｍ系列
信号を遅延させる第１遅延手段と、上記第１遅延手段の
出力によって制御される第１スイッチ手段と、上記第２
Ｍ系列発生手段から出力される第２Ｍ系列信号を遅延さ
せる第２遅延手段と、上記第２遅延手段の出力によって
制御される第２スイッチ手段と、上記第１スイッチ手段
が平行に配列された一方の複数の電極に接続され、第２
スイッチ手段が、上記一方の電極と直交して平行に配列
された、もう一方の複数の電極に接続される２次元セン
サアレイと、上記第２スイッチ手段に接続される電流増
幅手段と、上記電流増幅手段の出力側に接続され、係数
が１からなる加減算器だけで構成される第１相関手段
と、上記第１相関手段の出力結果を記憶するフレームメ
モリ手段と、上記フレームメモリ手段に記憶されたデー
タから、さらに相関演算を行う加減算器だけで構成され
る第２相関手段から構成される。

【００２４】上記構成によれば、上記第１Ｍ系列発生手
段と、第１遅延手段と、第１スイッチ手段とによって、
センサアレイの第１の座標軸（列電極）の複数のセンサ
列のＯＮかＯＦＦかの選択を同時に行い、かつ、第２Ｍ
系列発生手段と、第２遅延手段と、第２スイッチ手段
と、電流増幅手段とによって、第２の座標軸（行電極）
から出力されるセンサ出力を同時に合成して増幅するこ
とで、増幅前に充分な検出エネルギーを集めることがで
きるので、増幅器以降で発生する熱雑音やクロックノイ
ズ、量子化ノイズに比較して大きなＳ／Ｎを得ることが
できる。第１相関手段とフレームメモリ手段と、第２相
関手段とによって、上記走査方法で符号化したＳ／Ｎの
高い検出信号からセンサアレイの位置に対応した検出出
力を正確に復元することが可能になる。

【００２５】

【発明の実施の形態】本発明のセンサアレイ装置の実施
の形態を、図面に基づいて説明する。

【００２６】［実施の形態１］本発明のセンサアレイ装
置の実施の一形態に係る１次元センサアレイ装置は、図
１に示すように、センサアレイ１、制御回路２、Ｍ系列
発生器３、シフトレジスタ４、アナログスイッチ５、増
幅器６及び、相関器７から構成される。

【００２７】上記制御回路２はクロックを生成し、上記
シフトレジスタ４のクロック端子とＭ系列発生器３の入
力端子に供給する。Ｍ系列発生器３では入力されたクロ
ックに従って、”０”または”１”からなるＭ系列信号
を生成する。生成されたＭ系列信号はシフトレジスタ４
のデータ入力端子に供給され、シフトレジスタ４は順次
左から右に向かってＭ系列信号の１クロック単位毎に遅
延したものをアナログスイッチ５の制御端子に入力す
る。アナログスイッチ５は、図５に示すような構成とな
っており、Ｍ系列信号の”０”または”１”に応じて、
接続されているセンサ素子をｂ端子又は、ａ端子に接続
する。ａ端子側は電流増幅器６に入力されており、”
１”に対応するセンサ素子の電流出力ａｉ（図示せず）
が加算されて増幅される。

【００２８】図２は、図１に示すＭ系列発生器の詳細な
構成図である。図２のＭ系列発生器３は、８次のＭ系列
を発生する回路で、周期＝２⁸−１＝２５５クロックの
Ｍ系列を発生する。フリップフロップ３２、３３、３４
及び、３８の出力端子Ｑは、ＸＯＲ回路（排他的論理
和）５１，５２，５３の入力端子に接続されており、Ｘ
ＯＲ回路５１の出力は、１個目のリップフロップ３１の
データ入力端子Ｄに接続されると共に、Ｍ系列発生器３
の出力端子Ｘｋに接続されており、Ｍ系列信号M(i)を発
生する。

【００２９】図３は、図１及び、図２に示す１次元セン
サアレイ装置のＭ系列発生器の動作を示すタイミングチ
ャートである。

【００３０】縦続に接続された８個のフリップフロップ
３１〜３８の出力Ｑは、最初に制御回路２からのリセッ
トパルスｒｍによって、すべて”１”にセットされ、初
期設定がなされる。続いて、クロックｃｋが継続的に供
給されて、クロックｃｋの立ち上がりが入力される毎
に、Ｍ系列発生器３の出力端子Ｘｋに時系列的に、M
(0),M(1),M(2)・・・M(n-1)・M(K-1)のＭ系列信号ｍが
出力される。Ｍ系列信号ｍは、シフトレジスタ４に入力
され、クロックｃｋを入力する毎にデータを右にシフト
する。

【００３１】シフトレジスタ４の各出力の”１”に対応
するセンサ素子ＳｉがＯＮして増幅器６に同時に出力し
ているので、リセットパルスｒｍが供給されて、ｎクロ
ック経過すると、アナログスイッチＳＷ０には、Ｍ系列
信号M(n-1)が、アナログスイッチＳＷn-1には、Ｍ系列
信号M(0)が対応している。この状態を０クロック目とし
て、図４にしたがって説明する。

【００３２】図４は、センサアレイ選択の空間的位置関
係と時間変化を示す図である。

【００３３】センサ素子数をｎとし、Ｍ系列の繰り返し
周期をＫクロック、増幅器６の入力部及び、帰還抵抗で
発生する熱雑音をｎｉとすると、ｉクロック目の増幅器
６の出力fiは、図４から次式のように表わされる。

【００３４】

【数１】

【００３５】ここで、Ｍは、０又は、１の値をとるＭ系
列から構成したＫ×Ｋの対称行列である。

【００３６】

【数２】

【００３７】数１を簡略化して、ベクトル表記すると下
式となる。

【００３８】ｆ＝Ｍａ＋ｎ・・・・・・・・・・・・・・・・・・・・・・（１）ＭrをＭの要素の０と１を入れ替えた行列として定義
し、Ｍ−Ｍr＝Ｂと書き、（１）式の両辺に左側からＢ
＊２／（Ｋ＋１）を掛けると、２／（Ｋ＋１）Ｂ＊Ｍ＝
Ｉなので、（ＩはＫ×Ｋの単位行列）２Ｂｆ／（Ｋ＋１）＝ａ＋２Ｂｎ／（Ｋ＋１）・・・・・・・（２）ｆは増幅器６の出力で、２＊Ｂ／（Ｋ＋１）は相関器７
の演算を示しており、相関器７の出力は（２）式で表さ
れる。（２）式の右辺第１項は、復元したセンサ素子信
号であり、第２項はノイズの項である。Ｂの要素は±１
の係数のみなので、例えばan-1に関するノイズを見てみ
ると、下式のようになる。

【００３９】

【数３】

【００４０】ｎｉは、互いに独立でそれぞれの実効値
を、σn0＝σn1＝・・・＝σnK-1＝σnとすると、統計
的性質により数３のノイズの実効値σｍは、

【００４１】

【数４】

【００４２】となり、Ｋ＞＞１の場合、従来の順次スキ
ャン方法に比較して、ノイズはＳＱＲＴ［Ｋ］分の１に
減少することになる。

【００４３】次に上記演算を行う相関器７の構成につい
て述べる。基本的に係数±１の演算は加減算、またＭ系
列の場合、Ｋ＋１は２^mなので（ｍは整数）、２／（Ｋ
＋１）はビットシフトにより実現される。

【００４４】図６は、本発明のセンサアレイ装置の実施
の一形態に係る１次元センサアレイ装置の相関器にＡ／
Ｄ変換器と、ラインメモリ及び、加算器を用いた構成
図、図７は、同じく相関器にサンプルホールド回路とオ
ペアンプを用いた構成図である。

【００４５】図６において、Ａ／Ｄ変換器３９の入力端
子Ainには、増幅器６の出力端子が接続されており、Ａ
／Ｄ変換器３９でアナログ信号がｃビットのデジタル信
号に変換される。変換されたデジタル信号は、フリップ
フロップ３０〜３n-1のＤ端子に供給され、ｎ＊ｃ個の
フリップフロップによって遅延信号が生成される。行列
Ｂの要素±１に対応して、要素が＋１の場合には加算器
４０へ、要素が−１の場合には、もう１方の加算器４１
で演算されて、減算器４２で最終的な計算結果を得る。
クロック信号ｃｋを入力する都度、行列Ｂとベクトルｆ
が演算された結果が時系列で減算器４２から出力され
る。図６のように構成を行うことで、クロックｃｋに同
期して復元信号がリアルタイムで得られるという利点が
ある。

【００４６】図７において、サンプルホールド回路群Ａ
０〜Ａn-1の１段目の入力には、増幅器６の出力端子が
接続されており、サンプルホールド回路群Ａ０〜Ａn-1
は、縦続的に接続されており、クロックｃｋを入力する
毎に、後段のサンプルホールド回路にアナログデータが
転送される。すなわち、このサンプルホールド群Ａ０〜
Ａn-1は、アナログ遅延器の機能を果たしている。各サ
ンプルホールド回路の出力端子は、行列Ｂの係数の符号
により、加算オペアンプ４３或いは、加算オペアンプ４
４の入力端子に接続されており、加算オペアンプ４３の
出力は、オペアンプ４５の＋入力端子に、加算オペアン
プ４４の出力は、オペアンプ４５の−入力端子に入力さ
れており、結果的に要素が±１である行列Ｂと、増幅器
６の出力ｆとの演算結果が、オペアンプ４５の出力端子
に出力される。アナログ構成を用いると、消費電力を小
さく高速に復元演算をすることができる。

【００４７】相関器７の構成については、上記以外種々
の構成が考えられる。例えば、上記フリップフロップの
代わりにラインメモリを使用する、加減算器の代わりに
ＣＰＵやＤＳＰを用いる、サンプルホールド回路群の代
わりにＣＣＤを用いる、相関器として表面弾性波を使用
するなどの方法もある。ＣＰＵやＤＳＰを用いるとソフ
トウェアで相関演算を実効でき、しかも積和計算の係数
が±１なので、高速に容易に構成することができる。

【００４８】いずれにしても、行列Ｂとｆとの積の計算
にあたり、加算と減算のみを使用して求める方法はすべ
て、同一思想に基づく実施例とみなすことができる。

【００４９】［実施の形態２］実施の一形態で説明した
１次元センサアレイ装置のセンサアレイ１のセンサ素子
に、図８に示すようなダイオードとｐｉｎフォトダイオ
ードを用いる場合について説明する。

【００５０】基本動作は、上記実施の一形態と同じであ
る。図１に示すように、制御回路２はクロックを生成
し、シフトレジスタ４のクロック端子と、Ｍ系列発生器
３の入力端子に供給する。Ｍ系列発生器３では、入力さ
れたクロックに従って、”０”または”１”からなるＭ
系列信号を生成する。生成されたＭ系列信号は、シフト
レジスタ４のデータ入力端子に供給され、シフトレジス
タ４は、順次左から右に向かってＭ系列信号の１クロッ
ク単位毎に遅延したものを、アナログスイッチ５の制御
端子に入力する。

【００５１】アナログスイッチ５は、図５に示すような
構成をしており、Ｍ系列信号の”０”または”１”に応
じて、接続されているセンサ素子を、ａ端子又は、ｂ端
子に接続する。ａ端子側は電圧Ｖａに接続されており、
ｂ端子側は電圧Ｖｂに接続されている。アナログスイッ
チ５の出力端子は、図８のセンサ素子群Ｓ０〜Ｓn-1の
一方の列電極１２に接続されており、センサ素子群Ｓ０
〜Ｓn-1のもう１方の端子は、行電極１１に共通に接続
されており、行電極１１は増幅器６の入力側に接続され
ている。

【００５２】センサ素子の断面構造を図９（ａ）に、そ
の要部詳細構造を図９（ｂ）に示す。

【００５３】センサ素子は、ガラス基板１１上にメタル
電極１２を蒸着し、前記メタル電極１２の上に、光を電
気に変換するｐｉｎ構造と、逆流防止目的のダイオード
を形成するａ−Ｓｉ層１３をＣＶＤ法にて形成し、その
上に透明電極ＩＴＯ１４を蒸着して、もう一方の電極と
して、目的のデバイスを形成することができる。

【００５４】図９の構造のセンサ素子に光が照射された
ときの代表的なＩ−Ｖ特性を図１０に示す。

【００５５】印加電圧Ｖが＋０.５Ｖの時、電流出力は
殆ど０で−Ｉlｅakである。印加電圧Ｖが−０.５Ｖの時
出力電流はＩonである。図８において、行電極１１はメ
タル電極で、列電極１２をＩＴＯ透明電極とすると、列
電極１２側に負の電圧が印加されると、センサ素子から
光検出電流を取り出すことができる。

【００５６】図５において、アナログスイッチ５のａ端
子には＋０.５Ｖが、ｂ端子には−０.５Ｖが印加されて
いる。今、アナログスイッチ５の制御端子に、図５に示
すように、ＳＷ０には"１"、ＳＷ１には"０"、・・・・
ＳＷｎ−１には"０"のように印加されると、センサ素子
Ｓ０には"−０.５Ｖ"、Ｓ１には"＋０.５Ｖ"、・・・・
Ｓn-1には"＋０.５Ｖ"が印加される。センサ素子の反対
側電極である行電極１１は、増幅器６のマイナス入力端
子に接続されており、増幅器６のプラス入力端子は、グ
ランドに接続されているため、行電極１１には０Ｖ電圧
が印加されると共に、−０.５Ｖの電圧を印加されたセ
ンサ素子からの出力電流が流れ、増幅器６の帰還抵抗を
介して電流増幅される。増幅器６の出力は、相関器７へ
出力する。

【００５７】センサ素子として、図９に示すような構造
にすると、センサに入射した光は、pinのフォトダイオ
ード部だけではなく、pnの逆流防止ダイオードにおいて
もわずかな光が到達して、リーク電流−Ｉleakの要因と
なっている。したがって、リーク電流−Ｉleakも入射す
る光強度に比例して変化する。ある照度下で、センサ素
子Ｓｉのオンバイアス(−０.５Ｖ)時の出力電流をＩon=
ａｉとすると、オフバイアス(＋０.５Ｖ)時のリーク電
流Ｉleakは下式で表される。

【００５８】Ｉon＝ａｉ・・・・・・・・・・・・・・・・・・・（３）Ｉleak＝ｋ＊ａｉ・・・・・・・・・・・・・・・・・・・（４）ただし、０＜ｋ＜＜１上式より、電流増幅器６の出力ｆは、ｆ＝Ｍ＊ａ−Ｍｒ＊ｋ＊ａ・・・・・・・・・・・・・・・・（５）と書ける。

【００５９】両辺の左側から（Ｍ−Ｍｒ）／１２８をか
けると、センサ素子の数を１６０とすると、Ｂｆ／１２８＝ＢＭａ／１２８−ＢＭｋａ／１２８＝（１＋ｋ）ａ−ｋ＊１６０／１２８＊ａ・・・・（６）となる。このように、図１０に示すようなＩ−Ｖ特性を
有するセンサ素子を用いて、相関器７によってＭ−Ｍｒ
の復元処理をした場合、リーク電流の与える影響は
（８）式第２項のように元々の検出信号ａに対して、
（１＋ｋ）倍の検出信号が得られ、ｋ＊１６０／１２８
＊ａだけのリークが混入することになる。

【００６０】これは、特開昭57-118740号公報に開示さ
れたような単純なパルススキャン法が、ノイズが（Ｎ−
１）倍になってしまうのに比較して、本実施例では２＊
Ｎ／（Ｋ＋１）＜２倍以下に抑えることができる。

【００６１】［実施の形態３］図１１は、本発明のセン
サアレイ装置の他の実施の形態に係る２次元センサアレ
イ装置のブロック図である。

【００６２】説明を簡単にするために、センサ素子の数
を１６０×１６０、Ｍ系列の次数を８（繰り返し周期Ｋ
＝２５５）のＭ系列発生器を２個使用する場合について
説明する。

【００６３】図１１において、１５はタイミング発生
器、１６は第１Ｍ系列発生器、１７は第１シフトレジス
タ、１８は第１アナログスイッチ、１９は２次元センサ
アレイ、２０は第２Ｍ系列発生器、２１は第２シフトレ
ジスタ、２２は第２アナログスイッチ、２３は差動電流
増幅器、２４はＡ／Ｄ変換器、２５は第１相関器、２６
はフレームメモリ、２７は第２相関器である。

【００６４】タイミング発生器１５は基準クロックを分
周して、システム全体を制御する各種制御信号を生成す
る。第１Ｍ系列発生器１は、タイミング発生器１５から
出力されるクロックｃｋ１とリセットパルスｒｍ１を受
けて、クロックｃｋ１に同期した第１のＭ系列信号を生
成し、生成された第１のＭ系列信号は、第１シフトレジ
スタ１７の１方の入力端子に供給される。同時にタイミ
ング発生器１５で生成したクロックｃｋ１は、第１シフ
トレジスタ１７のもう１方の入力端子に供給される。第
１シフトレジスタ１７は、図１５に示すように、１６０
個のフリップフロップが直列に接続された構成になって
おり、図１１の第１シフトレジスタ１７の左から右に向
かってデータがシフトし、各フリップフロップ１Ｄｎの
出力端子は、第１アナログスイッチ１８の、それぞれ対
応する制御端子に供給されている。

【００６５】第１アナログスイッチ１８は、２チャンネ
ル×１６０個のアナログスイッチから構成されており、
共通端子側は２次元センサアレイ１９の各列電極に接続
され、２チャンネルの１方の端子は、他のアナログスイ
ッチと共通にａ端子に接続され、もう１方の端子は、ｂ
端子に接続されている。ａ端子には＋０.５Ｖが、ｂ端
子には−０.５Ｖが印加されており、上記アナログスイ
ッチ１８は、制御端子の論理レベルに応じて、＋０.５
Ｖ又は、−０.５Ｖが２次元センサアレイ１９の列電極
に印加される。

【００６６】２次元センサアレイ１９の詳細構成は、図
１８に示すように、行電極群１９１側には逆流防止ダイ
オードが、列電極群１９２側には、光を電流に変換する
ｐｉｎダイオードが接続され、図９に示すような構造と
なっている。

【００６７】一方、第２Ｍ系列発生器２０は、タイミン
グ発生器１５から出力されるクロックｃｋ１とイネーブ
ル信号ＥＮ及び、リセットパルスｒｍ２を受けて、イネ
ーブル信号ＥＮとクロックｃｋ１に同期した第２のＭ系
列信号を生成し、生成された第２のＭ系列信号は、第２
シフトレジスタ２１の１方の入力端子に供給される。同
時にタイミング発生器で生成したクロックｃｋ１は、第
２シフトレジスタ２１のもう１方の入力端子に供給され
る。第２シフトレジスタ２１は、図１６に示すように、
１６０個のフリップフロップが直列に接続された構成に
なっており、図１１の２次元センサアレイ１９の行電極
の上から下に向かってデータがシフトし、各フリップフ
ロップ２Ｄｎの出力端子は、第２アナログスイッチ２２
のそれぞれ対応する制御端子に供給されている。

【００６８】第２アナログスイッチ２２は、２チャンネ
ル×１６０個のアナログスイッチから構成されており、
共通端子側は２次元センサアレイ１９の各行電極に接続
され、２チャンネルの１方の端子は、他のアナログスイ
ッチと共通にａ′端子に接続され、もう１方の端子は
ｂ′端子に接続されている。ａ′端子には増幅器２３２
の−入力端子が、また、ｂ′端子には増幅器２３１の−
入力端子が接続されており、上記第２アナログスイッチ
２２は、制御端子の論理レベルに応じて、２次元センサ
アレイ１９のセンサ素子が接続されている行電極を選択
する。

【００６９】すなわち、論理レベルが”０”ならば、そ
れに対応する行電極は増幅器２３２に接続され、”１”
ならば、それに対応する行電極は増幅器２３１に接続さ
れる。このとき、増幅器２３１と増幅器２３２の＋入力
端子はグランドに接続されているので、増幅器２３１と
増幅器２３２は電流増幅するとともに、センサアレイ１
９の行電極に０Ｖバイアス電位を与える。すなわち、個
々のセンサ素子の一方の端子の行電極側は０Ｖ電位に固
定されており、もう一方の端子は、＋０.５Ｖ又は、−
０.５Ｖの電圧が印加されているので、図１０に示すよ
うなＩ−Ｖ特性に従って、検出電流が第２アナログスイ
ッチ２２を介して、増幅器２３１或いは、増幅器２３２
で増幅される。増幅器２３３は、増幅器２３１及び、増
幅器２３２の出力の差分を計算し、Ａ／Ｄ変換器２４へ
出力する。

【００７０】上記走査方法の詳細について、図１４のタ
イミングチャートを用いて説明する。

【００７１】図１１に示すように、タイミング発生器１
５から、クロックｃｋ１とリセットパルスｒｍ１とが、
第１Ｍ系列発生器１６と第１シフトレジスタ１７に供給
され、クロックｃｋ１と、リセットパルスｒｍ２及び、
イネーブル信号ＥＮが、第２Ｍ系列発生器２０と第２シ
フトレジスタ２１に供給される。まず最初に、リセット
パルスｒｍ１及び、ｒｍ２が供給され、第１Ｍ系列発生
器１６と第２Ｍ系列発生器２０が初期化され、出力信号
Ｘｋ１及び、Ｘｋ２には、Ｍ系列信号M(0)が出力され
る。第１Ｍ系列発生器１６は、次々と入力するクロック
ｃｋ１に同期して続いてＭ系列信号M(1)、M(2)・・・M
(159)を発生する。

【００７２】一方、第２Ｍ系列発生器２０は、図１７に
示すように、イネーブル信号ＥＮの入力端子ＥＮを持っ
ており、イネーブル信号ＥＮが”１”の間だけ、Ｍ系列
の時系列変化を生成するので、図１４において、イネー
ブル信号ＥＮが”１”になっている期間の１６０クロッ
ク分だけＭ系列を生成する。すなわち、最初の１６０ク
ロック分は、出力信号Ｘｍ２として、第１Ｍ系列発生器
の出力信号Ｘｍ１と同様に、Ｍ系列信号M(0)、M(1)、・
・・M(159)を発生する。

【００７３】第１シフトレジスタ１７の入力端子には、
出力信号Ｘｋ１とクロックｃｋ１が供給されており、ク
ロックｃｋ１に同期して、入力された出力信号Ｘｋ１、
すなわち、Ｍ系列信号を右側へシフトしていく。最初の
１６０クロックが入力完了した時点で、列電極C0にはm
(159)が、C1にはM(158)、・・・C159にはM(0)に対応し
たバイアス電圧＋０.５Ｖ又は、−０.５Ｖが印加され
る。同時に第２シフトレジスタ２１の入力端子には、出
力信号Ｘｋ２と、クロックｃｋ１及び、イネーブル信号
ＥＮが供給されており、ＥＮが”１”なので、イネーブ
ルとなり、やはりクロックｃｋ１に同期して、入力され
た出力信号Ｘｋ２すなわち、Ｍ系列信号を右側へシフト
していく。最初の１６０クロックが入力完了した時点
で、行電極R0にはm(159)が、R1にはM(158)、・・・R159
にはM(0)に対応した増幅器２３１又は、２３２が接続さ
れて、差動出力として増幅器２３３の出力端子に検出出
力f0があらわれる。この１６０クロック期間をプリスキ
ャン期間とする。

【００７４】１６１クロック以降の動作は、本スキャン
期間となり、第１Ｍ系列発生器１６は、引き続きクロッ
クｃｋ１に同期して、出力信号Ｘｋ１に、Ｍ系列信号M
(160)、M(161)、・・・M(254)と出力し、さらに、Ｍ系
列信号M(0)・・・M(254)を繰り返し出力をする。第２Ｍ
系列発生器２０は、２５５クロックに付き１クロックの
み、イネーブル信号ＥＮが”１”になり、この時のみク
ロックｃｋ１が入力されると状態が変化する。すなわち
本クロック期間では、第１Ｍ系列発生器１６と第１シフ
トレジスタ１７及び、第１アナログスイッチ１８は、ク
ロックｃｋ１に同期して高速にスキャンし、第２Ｍ系列
発生器２０と第２シフトレジスタ２１及び、第２アナロ
グスイッチ２２は、２５５クロックに付き１クロックの
み状態変化をする低速スキャンとなる。

【００７５】ここで、センサ素子Si,iの電流出力をＯＮ
バイアス時にai,i、ＯＦＦバイアス時に０と仮定する
と、増幅器出力fi,iは下式のように表される。

【００７６】 f0,0 f1,0 ・f254,0 a159,159 a158,159 ・a0,159 0・0 f0,1 f1,1 ・f254,1 ＝Ｍ a159,158 a158,158 ・a0,158 0・0 Ｂ＋Ｎ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・ f0,254 f1,254 ・f254.,254 a159,0 a158,0 ・a0,0 0・0 ・・・・・・・・・・・・・・・・・・・・（７）（７）式を簡略化表記すると、Ｆ＝ＭＡＢ＋Ｎ・・・・・・・・・・・・・・・（８）と書ける。

【００７７】次に、検出した信号Ｆからもとのセンサ電
流出力ai,iを復元する動作について述べる。

【００７８】検出信号Ｆは、Ａ／Ｄ変換器２４にてｐビ
ットのデジタル信号に変換されて、第１相関器２５に入
力する。第１相関器２５は、たとえば図１２に示す構成
で、ｐビットのフリップフロップ３Ｄ０〜３Ｄ２５４及
び、セレクタ１ＳＥ０〜１ＳＥ２５４、フリップフロッ
プ４Ｄ０〜４Ｄ２５４、加算器２５１、２５２及び、減
算器２５３から構成されている。

【００７９】図１４に示すタイミングにおける本スキャ
ンの最初の２５５クロックの期間、検出されたf0,0から
f0,254のデータは、フリップフロップ３Ｄ０〜３Ｄ２５
４に記憶される。本スキャンの２５５クロック目でイネ
ーブル信号ＥＮが”１”になり、セレクタ１ＳＥ０〜１
ＳＥ２５４がフリップフロップ３Ｄ０〜３Ｄ２５４から
の出力を選択して、フリップフロップ４Ｄ０〜４Ｄ２５
４にデータを転送する。次のクロックｃｋからイネーブ
ル信号ＥＮが”０”になり、、セレクタＳＥ０〜ＳＥ２
５４はフリップフロップ４Ｄ０〜４Ｄ２５４がサイクリ
ックなシフトレジスタを構成するように選択する。

【００８０】フリップフロップ４Ｄ０〜４Ｄ２５４の出
力Ｑは、Ｍ系列信号の”１”に対応して加算器２５１の
入力へ、またＭ系列信号”０”に対応して加算器２５２
の入力端子に機械的に接続してある。加算器２５１の出
力Ｓｍ１と加算器２５２の出力Ｓｍ２は、減算器２５３
に入力されて引き算がおこなわれ、最終的に演算結果が
相関器出力ＲＣＸとして出力される。本スキャンの２５
６クロック目〜５０９クロック目までは、フリップフロ
ップ４Ｄ０〜４Ｄ２５４がサイクリックにデータをシフ
トするので、入力されたデータf0,0〜f0,254と、行列Ｂ
との演算結果が減算器出力に現れる。出力Ｓの下位７ビ
ットを省略して出力すると、ｐビットの第１相関器２５
の相関器出力ＲＣＸとして得られる。相関器出力ＲＣＸ
は次式で表される。

【００８１】ＢＦ／１２８＝ＢＭ／１２８ＡＢ＋ＢＮ／１２８＝ＡＢ＋ＢＮ／１２８・・・・・・・・・・・・・・（９）得られた相関器出力ＲＣＸはフレームメモリ２６に入力
されており、タイミング発生回路１５によって、本スキ
ャンの２５６クロック目から２５５＊２５５クロックの
間、フレームメモリ２６のＲ／Ｗが”０”になり、フレ
ームメモリ２６は書き込みモードになり、相関器出力Ｒ
ＣＸが順次記憶される。なお、フレームメモリ２６のＲ
／Ｗが”０”の時は、フレームメモリ２６の横方向アド
レスXADRと縦方向アドレスYADRは、図１９のように横方
向アドレスXADRが、クロックｃｋ１に同期してカウント
アップし、横方向アドレスXADRが２５５だけカウントア
ップすると、縦方向アドレスYADRが１だけカウントアッ
プするようになっている。

【００８２】フレームメモリ２６のＲ／Ｗが”１”にな
ると、フレームメモリ２６は読み出しモードとなって、
（１１）式のデータを読み出す。読み出しモードでは、
縦方向アドレスYADR側が、クロックｃｋ１に同期してカ
ウントアップし、縦方向アドレスYADRが２５５だけカウ
ントアップすると、横方向アドレスXADRが１カウントア
ップする。こうすることで、フレームメモリ２６に書き
込まれた（１１）式のデータを行列転置して読み出すこ
とができる。

【００８３】図１３は第２相関器の構成を示す。フレー
ムメモリ２６の読み出しデータDiはシフトレジスタＤ０
のＤ端子に供給され、読み出しモードになってから２５
５クロックの間入力された読み出しデータDiが、シフト
レジスタ５Ｄ０〜５Ｄ２５４を右シフトし、２５５クロ
ック目のＴパルスでシフトレジスタ６Ｄ０〜６Ｄ２５４
に転送する。シフトレジスタ６Ｄ０〜６Ｄ２５４の出力
端子は、Ｍ系列信号ｍ（ｉ）に対応して、加算器２７１
の入力に接続されている。加算器２７１は加算結果とし
てＳｍ３端子に出力するが、下位７ビットを省略するこ
とで、１２８の除算を同時に行い、相関器出力ＲＣＹ′
として出力する。相関器出力ＲＣＹ′は次式で表され
る。

【００８４】ＢＦＭ／１２８／１２８＝ＡＢＭ／１２８＋ＢＮＭ／１２８／１２８＝Ａ＋ＢＮＭ／１２８／１２８・・・・・（１０）但し、相関器出力ＲＣＹ′は行方向列方向の順序にて出
力される。

【００８５】（１０）式の第１項は、センサ素子の電流
出力ai,iを表し、第２項はノイズの項である。Ｂの行列
は±１の要素からなる行列、Ｍは１または０からなる行
列なので、ノイズＮの各要素ｎi,jはそれぞれ独立して
おり、実効値がσnと仮定すると、統計的性質により、
（１０）式第２項の実効値σmは、 σm＝Sqrt[ΣΣ(±１）²＊ｍ（ｉ）²＊σn²]／１２８／１２８＝Sqrt[２５５＊１２８]／１２８／１２８＊σn・・・・・・・・（１１）で表され、３９.１５dＢものノイズ改善効果を示す。

【００８６】説明の中では、センサ素子Ｓi,iのＯＦＦ
時のセンサ出力電流を０としたが、ｋ＊ａi,i（ｋは定
数で０＜ｋ＜１）の場合についても、実施例２で議論し
たことを２次元に拡張すれば上記の走査方法でその誤差
が与える影響を著しく減少させることがわかる。

【００８７】実施例ではＭ系列信号を用いたが、Ｍ系列
信号以外の２値信号として、Ｇｏｌｄ系列、バーカーコ
ード、フランクコード、および相補系列コードなどがあ
り、これらを用いても良い。これらの符号系列はシフト
レジスタ構造に適しており、係数が±１となるのでノイ
ズ抑圧効果が大きい。

【００８８】以上のように、本実施例のセンサアレイ装
置は、タイミング発生手段と、Ｍ系列発生手段と、上記
Ｍ系列発生手段から出力されるＭ系列信号を遅延させる
遅延手段と、上記遅延手段の出力によって制御されるス
イッチ手段と、上記スイッチ手段に接続されるセンサア
レイと、上記スイッチ手段に接続される電流増幅手段
と、係数が１からなる加減算器のみから構成される相関
手段により、高速に計測してかつＳ／Ｎの高いセンサア
レイ装置を実現することができる。

【００８９】

【発明の効果】本発明のセンサアレイ装置は、Ｍ系列信
号を発生し、発生したＭ系列信号の”０”または”１”
に対応して読み出す対象のセンサを選択して、複数のセ
ンサの検出信号を電流の次元で合成符号化してエネルギ
ーを大きく取っておき、増幅器で発生する熱雑音やシス
テムからのノイズ、Ａ／Ｄ変換器で発生する量子化ノイ
ズのエネルギー比率を下げておき、加減算器のみで構成
する相関器を用いて復元することで、Ｓ／Ｎが高く、小
規模で高速に動作するセンサアレイ装置を提供する。

【図面の簡単な説明】

【図１】本発明のセンサアレイ装置の実施の一形態に係
るブロック図である。

【図２】図１に示すＭ系列発生器の詳細な構成図であ
る。

【図３】図１及び、図２に示す１次元センサアレイ装置
のＭ系列発生器の順次読み出し動作を示すタイミングチ
ャートである。

【図４】本発明のセンサアレイ装置に係るセンサアレイ
の選択の空間的位置関係と時間変化を示す図である。

【図５】本発明のセンサアレイ装置に係るアナログスイ
ッチの構成図である。

【図６】本発明のセンサアレイ装置の実施の一形態に係
るデジタル相関器の一構成図である。

【図７】本発明のセンサアレイ装置の実施の一形態に係
るアナログ相関器の他の構成図である。

【図８】本発明のセンサアレイ装置の実施の一形態に係
るフォトダイオードとブロッキングダイオードを用いた
センサアレイの構成図である。

【図９】本発明のセンサアレイ装置に係るフォトダイオ
ードとブロッキングダイオードの構造を示す要部断面図
である。

【図１０】図９に示すセンサ素子のＩ−Ｖ特性図であ
る。

【図１１】本発明のセンサアレイ装置の他の実施の形態
に係る２次元センサアレイ装置の構成を示すブロック図
である。

【図１２】図１１に示す第１相関器の構成図である。

【図１３】図１１に示す第２相関器の構成図である。

【図１４】図１１に示す２次元センサアレイ装置の走査
方法を示すタイミングチャートである。

【図１５】図１１に示す第１シフトレジスタの構成図で
ある。

【図１６】図１１に示す第２シフトレジスタの構成図で
ある。

【図１７】図１１に示す第２Ｍ系列信号発生器の構成図
である。

【図１８】図１１に示すフォトダイオードとブロッキン
グダイオードを用いた２次元センサアレイの構成図であ
る。

【図１９】図１１に示す２次元センサアレイ装置の復元
演算動作を示すタイミングチャートである。

【図２０】従来のセンサアレイ装置の一般的な構成図で
ある。

【図２１】図２０のセンサアレイ装置の動作を示すタイ
ミングチャートである。

【符号の説明】

１センサアレイ２制御回路３Ｍ系列発生器４シフトレジスタ５アナログスイッチ６増幅器７相関器１５タイミング発生器１６第１Ｍ系列発生器１７第１シフトレジスタ１８第１アナログスイッチ１９２次元センサアレイ２０第２Ｍ系列発生器２１第２シフトレジスタ２２第２アナログスイッチ２３差動電流増幅器２４Ａ／Ｄ変換器２５第１相関器２６フレームメモリ２７第２相関器

Claims

【特許請求の範囲】

【請求項１】タイミング信号を発生するタイミング発
生手段と、上記タイミング信号により、Ｍ系列信号を発生するＭ系
列発生手段と、上記Ｍ系列発生手段から出力されるＭ系列信号を遅延さ
せる遅延手段と、上記遅延手段からの出力によって制御されるスイッチ手
段と、上記スイッチ手段に接続されるセンサアレイと、上記スイッチ手段に接続される電流増幅手段と、上記電流増幅手段の出力側に接続され、係数が１からな
る加減算器だけで構成される相関手段とを有することを
特徴とするセンサアレイ装置。
【請求項２】上記相関手段は、Ａ／Ｄ変換器と、シフ
トレジスタ群と、複数の加算器及び、１個の減算器とか
ら構成されることを特徴とする請求項１記載のセンサア
レイ装置。
【請求項３】上記相関手段は、Ａ／Ｄ変換器と、メモ
リ装置及び、プログラムで記述できる演算装置を用いる
ことを特徴とする請求項１又は、請求項２記載のセンサ
アレイ装置。
【請求項４】上記相関手段は、サンプルホールド回路
と、バッファ回路と、アナログスイッチと、アナログ加
算器及び、差動アンプとから構成されることを特徴とす
る請求項１記載のセンサアレイ装置。
【請求項５】タイミング信号を発生するタイミング発
生手段と、上記タイミング信号により、第１のＭ系列信号を発生す
る第１Ｍ系列発生手段と、上記タイミング信号により、第２のＭ系列信号を発生す
る第２Ｍ系列発生手段と、上記第１Ｍ系列発生手段から出力される第１Ｍ系列信号
を遅延させる第１遅延手段と、上記第１遅延手段の出力によって制御される第１スイッ
チ手段と、上記第２Ｍ系列発生手段から出力される第２Ｍ系列信号
を遅延させる第２遅延手段と、上記第２遅延手段の出力によって制御される第２スイッ
チ手段と、上記第１スイッチ手段が、平行に配列された一方の複数
の電極に接続され、上記第２スイッチ手段が、上記一方
の電極と直交して平行に配列された、もう一方の複数の
電極に接続される２次元センサアレイと、上記第２スイッチ手段に接続される電流増幅手段と、上記電流増幅手段の出力側に接続され、係数が１からな
る加減算器だけで構成される第１相関手段と、上記第１相関手段の出力結果を記憶するフレームメモリ
手段と、上記フレームメモリ手段に記憶されたデータから、さら
に相関演算を行う加減算器だけで構成される第２相関手
段とを有することを特徴とする２次元のセンサアレイ装
置。